JP5449686B2 - マルチポートメモリ及びそのマルチポートメモリを用いたシステム - Google Patents
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Description
例えば、従来のRAMには、一例として、それぞれデータを記憶可能な複数のメモリバンクと、それぞれデータの入出力を可能とする複数の入出力ポートを設け、上記複数の入出力ポートを、互いに異なるバスによって上記メモリバンクに結合させるマルチポートRAMがある(例えば、特許文献1参照)。
また、上記特許文献12に記載されている構成は、システムI/Oリソース間でのメッセージのやりとりに対し、単純にマルチキャストを適用するものであり、複数個のMPUやCPUコアに対し、複数個のバンクを割り当てて、1つのMPUやCPUコアから複数個のバンクに対する同時書き込みと、逆に1つのバンクから複数個のMPUやCPUコアに対する同時読み出しという機能を実現することができないという問題がある。
この結果、本発明のマルチポートメモリによれば、複数個のMPUやマルチコアプロセッサを含むシステムにおいて、1つのMPUやCPUコアから複数個のメモリバンクに共通なデータを書き込む時に、書き込みが必要な複数個のメモリバンクに対し、同一のデータを読み込んで、書き込みを行う動作をこのメモリバンクの個数分しなくて済み、CPUのデータ処理における演算処理の稼働率を増加させ、システムのデータ処理の効率を向上させることができる。
以下、本発明の一実施形態による半導体記憶装置であるマルチポートメモリを図面を参照して説明する。図1は同実施形態によるマルチポートメモリの構成例を示すブロック図である。ここで、本実施形態における半導体記憶装置はシリコンなどの半導体基板上に形成されたものある。
本実施形態のマルチポートメモリは、n個のメモリバンク及びm個の入出力ポートから構成されているが、説明の簡易化のため、以下、n=4、m=4として説明する。
すなわち、図1に示す本実施形態におけるマルチポートメモリは、メモリバンクMB1、MB2、MB3、MB4の4つのバンクと、経路切替回路2、経路制御回路3、調停回路4及び入出力ポートA、B、C、Dの4つのポートから構成されている。
また、メモリバンクMB1〜MB4は、図示をしていないが、ビット線のプリチャージ、データの読み出し及びデータの書き込みのタイミング生成に用いるクロックを生成するクロック生成回路と、プリチャージ、読み出し及び書き込みなどの動作のタイミングを制御するタイミング制御回路と、ビット線に読み出されたデータ情報を増幅するセンスアンプを含むデータ読み出し・書き込み回路等もメモリバンク毎に独立して配置されているため、メモリバンクMB1〜MB4それぞれが互いに独立に、プリチャージ、データの読み出し及びデータの書き込み動作を行うことが可能な構成となっている。
図2に示すように、経路切替回路2は、クロスバースイッチCSD1、CSD2、CSD3、CSD4、CSC1、CSC2、CSC3、CSC4、CSA1、CSA2、CSA3及びCSA4からなるクロスバースイッチ群と、ブロードキャストデータ線B/Cと、スイッチSW_1、SW_2、SW_3、SW_4、SW_A、SW_B、SW_C及びSW_Dのスイッチ群とから構成されている。
スイッチSW_A、SW_B、SW_C及びSW_D各々は、それぞれ入出力ポートA、B、C、Dのデータ入出力回路(データの波形整形回路及びドライバ回路などで構成されている)に対し、各々に対応するデータバス(DA、DB、DC、DD)あるいはブロードキャストデータ線B/Cのいずれを接続するかを切り替える切替スイッチである。
上記ブロードキャストデータ線B/Cと、スイッチSW_1、SW_2、SW_3及びSW_4と、スイッチSW_A、SW_B、SW_C及びSW_Dとから、ブロードキャストスイッチ部が構成されている。
また、W/R制御コードは、C1が「0」の場合に書き込みの状態であることを示し、「1」の場合に読み出しの状態であることを示している。
ここでは、C0が「1」であり、C1が「1」であり、ブロードキャストリードのモードとするブロードキャストリードコマンドの設定となっている。
また、入出力ポート#(番号)指定コードは、入出力ポートA、B、C、Dに対して設定ビットが対応して設けられており、それぞれのビットが「0」の場合に読み出さない入出力ポートを示し、「1」の場合に読み出す入出力ポートを示している。
そして、経路切替回路2は、ブロードキャスト制御信号に対応してスイッチSW_1〜SW_4のいずれかをオフ状態からオン状態へ遷移させ、指定されたメモリバンクのデータ入出力線をブロードキャストデータ線B/Cに接続する。
そして、経路切替回路2は、ブロードキャスト制御信号に対応してスイッチSW_A〜SW_Dのうち設定されたスイッチ各々の切替制御を行い、選択された入出力ポートの各データ入出力回路を、データバス(DA、DB、DC、DD)に対する接続から、指定された入出力ポートをブロードキャストデータ線B/Cに接続するように、スイッチの切り替えを行う。
また、経路制御回路3は、いずれかの入出力ポートから図3(a)に示すブロードキャストリードコマンドが入力されると、ブロードキャストリードコマンドが入力されたポートを除いて、データ読み出しとして指定された入出力ポートに対する外部からのアクセスを禁止し、データを出力する入出力ポートのポート番号及びこれらの入出力ポートを出力状態とする調停信号を調停回路4に対して出力する。
上記調停信号を入力すると、調停回路4は、指定された入出力ポートに対する外部からのアクセスを禁止するとともに、指定されたメモリバンクから読み出されたデータを出力するため、指定された入出力ポートを出力状態とする。
経路制御回路3からのブロードキャスト制御信号(スイッチオンオフ信号)により、経路切替回路2において、スイッチSW_1がオン状態となり、メモリバンクMB1のデータ入出力線がブロードキャストデータ線B/Cに接続されている。
そして、調停回路4は、経路制御回路3からの調停信号により、指定された入出力ポートA、B、C及びDのうちブロードキャストリードコマンドが入力されたポートを除いたポートに対する外部からのアクセスを禁止するとともに、指定されたメモリバンクMB1から読み出されたデータを出力するため、指定された入出力ポートA、B、C及びDを出力状態とする。
この結果、メモリバンクMB1から読み出されたデータが、全入出力ポートA、B、C、Dに対して同時に送信され、外部に読み出されることとなる。
経路制御回路3からのブロードキャスト制御信号(スイッチオンオフ信号)により、経路切替回路2において、スイッチSW_3がオン状態となり、メモリバンクMB3のデータ入出力線がブロードキャストデータ線B/Cに接続されている。
この結果、メモリバンクMB3から読み出されたデータが、入出力ポートA及びBに対して同時に送信され、外部に読み出されることとなる。
一方、メモリバンクMB1、MB2、MB4と、入出力ポートC及びDとの間のデータ経路は、調停回路4によるアクセスの制限を受けないため、クロスバースイッチ群のクロスバースイッチを用いて、通常のメモリバンクのアクセスを行うように、コマンド信号及びアドレス信号に基づき、経路制御回路3により制御される。
また、W/R制御コードは、C1が「0」の場合に書き込みの状態であることを示し、「1」の場合に読み出しの状態であることを示している。
ここでは、C0が「1」であり、C1が「0」であり、ブロードキャストライトのモードとするブロードキャストライトコマンドの設定となっている。
また、メモリバンク#(番号)指定コードは、メモリバンクMB1、MB2、MB3、MB4に対して設定ビットが対応して設けられており、それぞれのビットが「0」の場合に、データを書き込まないメモリバンクを示し、「1」の場合にデータを書き込むメモリバンクを示している。
そして、経路切替回路2は、ブロードキャスト制御信号に対応してスイッチSW_1〜SW_4の各々をオフ状態からオン状態へ遷移させ、指定されたメモリバンクのデータ入出力線をブロードキャストデータ線B/Cに接続する。
そして、経路切替回路2は、ブロードキャスト制御信号に対応してスイッチSW_A〜SW_Dのうち設定されたスイッチの切替制御を行い、選択されたいずれか1つの入出力ポートのデータ入出力回路を、データバス(DA、DB、DC、DD)に対する接続から、指定された入出力ポートをブロードキャストデータ線B/Cに接続するように、スイッチの切り替えを行う。このとき、選択された以外の他の入出力ポートは、データバス(DA、DB、DC、DD)に接続された状態となっている。
また、経路制御回路3は、いずれかの入出力ポートから図6(a)に示すブロードキャストライトコマンドが入力されると、データ書き込みとして指定されたメモリバンクに対応付けられている入出力ポートのうちブロードキャストライトコマンドが入力されたポートを除いたポートに対する外部からのアクセスを禁止し、データを入力する入出力ポートのポート番号及びこの入出力ポートを入力状態とする調停信号を調停回路4に対して出力する。
このとき、経路制御回路3は、データの入力先として指定されていない入出力ポートと、書き込み先として指定されていないメモリバンクとの間のデータの経路を、通常のアクセスに対応して、クロスバースイッチ群の各クロスバースイッチにより制御する。
一方、経路制御回路3は、データの書き込み先として指定されているメモリバンクが、データの入力先として指定されていない入出力ポートからアクセスされた場合、内部に記憶されているアドレスと比較することにより、複数のアクセスを検出し、データの入力先として指定されていない入出力ポートに対してビジー信号を出力する。
経路制御回路3からのブロードキャスト制御信号(スイッチオンオフ信号)により、経路切替回路2において、スイッチSW_1、SW_2、SW_3及びSW_4全てがオン状態となり、メモリバンクMB1、MB2、MB3及びMB4各々のデータ入出力線がブロードキャストデータ線B/Cに接続されている。
そして、調停回路4は、経路制御回路3からの調停信号により、指定されたメモリバンクMB1〜MB4に対応付けられている入出力ポートのうちブロードキャストライトコマンドが入力されたポートAを除いたポートに対する外部からのアクセスを禁止するとともに、指定されたメモリバンクMB1〜MB4に対して書き込むデータを入力するため、指定された入出力ポートAを入力状態とする。
この結果、入出力ポートAから入力されたデータが、全メモリバンクMB1〜MB4に対して同時に送信され、同一データが書き込まれることとなる。
経路制御回路3からのブロードキャスト制御信号(スイッチオンオフ信号)により、経路切替回路2において、スイッチSW_1及びSW_2がオン状態となり、メモリバンクMB1及びMB2のデータ入出力線がブロードキャストデータ線B/Cに接続されている。
そして、調停回路4は、経路制御回路3からの調停信号により、指定されたメモリバンクMB1〜MB2に対応付けられている入出力ポートのうちブロードキャストライトコマンドが入力されたポートCを除いたポートに対する外部からのアクセスを禁止するとともに、指定されたメモリバンクMB1及びMB2に書き込むデータを入力するため、指定された入出力ポートCを入力状態とする。
また、図8のブロードキャストライトのモード場合、メモリバンクMB3及びMB4と、入出力ポートA、B及びDとの間には、通常の信号経路を形成することが可能であり、これらのメモリバンクMB3及びMB4と、入出力ポートA、B、Dと間で、経路制御回路3による各クロスバースイッチの制御により、通常のアクセスを行うことができる。
本実施形態のコマンド信号は、入出力ポートA、B、C、Dそれぞれから入力される10ビット幅の信号である。但し、ブロードキャストライトコマンドの場合は、PA、PB、PC、PDの4ビットは使われないためドントケアとなる。
図の4:1セレクタは、各ポートから入力される上記コマンド信号を、そのコマンド信号が入力された入出力ポートを識別する信号PD_A、PD_B、PD_C、PD_Dを選択信号として、次段のブロードキャスト信号生成回路(後述する図10の回路)に対して、選択信号により選択されたブロードキャストのコマンド信号を出力する。
W/R制御コードC0及びC1が双方ともに「1(Hレベル)」の場合、ブロードキャストリードの動作モードとなる。
上述した場合には、NAND回路100の出力が「L」レベルとなり、インバータ110の出力が「H」レベルとなることにより、ノードN1が「H」レベルとなり、NAND回路101、102、103、104とNAND回路111、112、113、114とがイネーブル状態となる。
一方、インバータ121の出力が「L」レベルとなり、インバータ123の出力が「L」レベルとなることにより、ノードN2が「L」レベルとなり、NAND回路131、132、133、134がディセーブル状態となり、それぞれ出力が「H」レベルとなる。
これにより、NAND回路141、142、143、144がイネーブル状態となる。
これにより、NAND回路141、142、143、144それぞれから出力されるスイッチオンオフ信号(ブロードキャスト制御信号における)BSW_1、BSW_2、BSW_3及びBSW_4のいずれかが「H」レベルとなり、経路切替回路2におけるスイッチSW_1、SW_2、SW_3及びSW_4のいずれかをオフ状態から、オン状態に変化させる。
この結果、読み出す入出力ポートに対応するスイッチSW_A、SW_B、SW_C、SW_Dが、各入出力ポートのデータの入出力回路の接続先を、データバスからブロードキャストデータ線B/Cへ切り替える。
ここで、ブロードキャストリード信号が入力された入出力ポートに対応するスイッチ(SW_A、SW_B、SW_C、SW_D)は必ず「H」レベルとなるように、入出力ポートを識別する信号PD_A、PD_B、PD_C、PD_Dが「H」レベルにて入力されることにより、インバータ161〜164の出力を「L」レベルとし、NAND回路151〜154のうち対応するNAND回路の出力を「H」レベルとする。
この場合には、インバータ121により、W/R制御コードC1が反転され、NAND回路120の出力が「L」レベルとなり、インバータ123の出力が「H」レベルとなるため、ノードN2が「H」レベルとなり、NAND回路131、132、133及び134がイネーブル状態となる。このとき、NAND回路100の出力が「H」レベルとなり、インバータ110の出力が「L」レベルとなる。
上述した構成において、同一のデータが書き込まれるメモリバンクを示す信号B1〜B4が「H」レベルとなっているため、対応するスイッチオンオフ信号BSW_1〜BSW_4が「H」レベルとなり、スイッチSW_1〜SW_4各々を制御する。
一方、ブロードキャストライトコマンドを発行した入出力ポートを示す信号PD_A〜PD_Dのいずれかひとつが「H」レベルとなるため、スイッチPSW_A〜PSW_Dのうち対応する信号が「H」レベルとなり、スイッチSW_A〜SW_Dを切替制御する。
入出力ポートAに対する調停信号を生成する部分が、NAND回路201、211、221、231、251と、ノア回路252、253とから構成されている。
また、入出力ポートBに対する調停回路を生成する部分が、NAND回路202、212、222、232、261と、ノア回路262、263とから構成されている。
また、入出力ポートCに対する調停回路を生成する部分が、NAND回路203、213、223、233、271と、ノア回路272、273とから構成されている。
また、入出力ポートBに対する調停回路を生成する部分が、NAND回路204、214、224、234、281と、ノア回路282、283とから構成されている。
上記ポート−バンク対応信号は、入出力ポートとメモリバンクとの接続している組み合わせに対応した信号が「H」レベル、またその他は「L」レベルとなっている。
例えば、入出力ポートAに対する調停信号を生成する部分に注目してみると、NAND回路201、211、221及び231各々に、スイッチオンオフ信号BSW_1、BSW_2、BSW_3及び、BSW_4が入力されている。
ポートAがブロードキャストコマンドを発行した入出力ポート(すなわちブロードキャスト信号が外部から入力された入出力ポート)でない場合、コマンド発行ポート識別信号PD_Aは「L」となっているため、ブロードキャストデータ線B/Cに接続されたメモリバンクに対応付けられていた入出力ポートAに対する調停信号が「H」レベルとなる。ここで、例えば、B1−PAはメモリバンクMB1と入出力ポートAとの間に対応するポート−バンク対応信号であり、メモリバンクMB1及び入出力ポートA間にデータ転送の経路が形成されている場合、経路切替制御回路により「H」レベルとされる。
ただし、コマンドを入力した入出力ポートを示す信号PD_A〜PD_Dが「H」レベル、すなわちブロードキャストコマンドを発行した入出力ポートに対応する調停信号は上記にかかわらず「L」レベルとなる。例えば、信号PD_Aが「H」レベルにて入力されるとノア回路253の出力は「L」レベルとなる。
上述したように、図1に示す調停回路4は、経路制御回路3からの調停信号により、各入出力ポートを外部回路(MPUやCPUコア)からアクセス禁止となるよう調停する。
また、この調停回路4は、ブロードキャストの動作モード以外の通常動作時にも、必要となる入出力ポート間の調停を行うが、本発明に直接関係しないため、その詳細な動作の説明を省略する。
図12は第1の実施形態におけるマルチポートメモリ(図12の半導体記憶装置)と、マルチコアプロセッサとから構成される第2の実施形態によるコンピュータシステムの構成例を示すブロック図である。ここで、マルチコアプロセッサは、例えば4つのCPUコアを有している。
本実施形態におけるコンピュータシステムの構成においては、第1の実施形態のマルチポートメモリが上記マルチコアプロセッサに対する外部記憶装置となっている。
また、マルチコアプロセッサのチップ内の外部記憶装置制御ブロックが上記マルチポートメモリを制御する。
そして、4つのうちいずれか任意の1個のCPUコアから、割りつけられた入出力ポートから、第1の実施形態に記載されているように、任意の複数個のメモリバンクに対して、ブロードキャストで同一のデータを同時に書き込むことが出来る。
また、逆に、任意の1個のメモリバンクをアクセスし、このメモリバンクから読み出したデータを、対応する入出力ポートを介して、任意の複数個のCPUコアへブロードキャスト転送により、1つのメモリバンクから読み出した同一のデータを、同時に転送することができる。
図13は、プロセッサMPU_1、MPU_2、MPU_3及びMPU_4の4個のプロセッサと、第1の実施形態におけるマルチポートメモリ(半導体記憶装置)とから構成されるコンピュータシステムの構成例を示すブロックズである。
本実施形態におけるコンピュータシステムの構成においては、4個のプロセッサ各々に対し、マルチポートメモリの4個のポートがそれぞれ割り付けて接続されて構成されている。
また、逆に、任意の1個のメモリバンクをアクセスし、このメモリバンクから読み出したデータを、対応する入出力ポートを介して、任意の複数個のプロセッサへブロードキャスト転送により、1つのメモリバンクから読み出した同一のデータを、同時に転送することができる。
3…経路制御回路
4…調停回路
A,B,C,D…入出力ポート
MB1,MB2,MB3,MB4…メモリバンク
SW_1,SW_2,SW_3,SW_4…スイッチ
SW_A,SW_B,SW_C,SW_D…スイッチ
CSD1、CSD2,CSD3,CSD4…クロスバースイッチ
CSC1、CSC2,CSC3,CSC4…クロスバースイッチ
CSA1、CSA2,CSA3,CSA4…クロスバースイッチ
Claims (6)
- 複数のビット線と複数のワード線との交点に配置された複数のメモリセルからなり、n(2以上の整数)個のメモリバンクに分割されたメモリアレイと、
該メモリバンク各々に対し、コマンド、アドレス及びデータの入出力を独立して行うm(2以上の整数)個の入出力ポートと、
前記メモリバンク及び前記入出力ポートとの間におけるコマンド、アドレス及びデータ信号経路を任意に設定する経路切替回路と
を有し、
前記経路切替回路が
通常のデータアクセス状態に、外部から入力される前記コマンドにより設定された場合、前記メモリバンク及び前記入出力ポートとの間における前記コマンド線、アドレス線及びデータ線の各々の信号線の接続状態を設定するクロスバースイッチと、
1つの入出力ポートから複数のメモリバンクへの同一データの書き込み処理、あるいは1つのメモリバンクから複数の入出力ポートに対する同一データの読み出し処理を行うブロードキャスト状態に、外部から入力される前記コマンドにより設定された場合、1つの入出力ポート及び複数のメモリバンク間、あるいは複数の入出力ポート及び1つのメモリバンク間のデータの経路を形成するブロードキャストスイッチ部と
から構成されていることを特徴とするマルチポートメモリ。 - 前記ブロードキャストスイッチ部が、
ブロードキャストデータ線と、
前記メモリバンク毎に設けられ、前記ブロードキャストデータ線と該各メモリバンクの入出力線との接続を行う第1のスイッチと、
前記入出力ポート毎に設けられ、前記ブロードキャストデータ線と該各入出力ポートの入出力回路との接続を行う第2のスイッチと
をさらに有することを特徴とする請求項1に記載のマルチポートメモリ。 - 前記入出力ポートのいずれかから、p(2≦p≦nの整数)個の前記メモリバンクへの同一データの転送であるブロードキャストデータ転送の経路を設定する制御を示す前記コマンドが外部から入力された場合、
前記複数のメモリバンクに対応する前記第1のスイッチをオン状態とし、データ入力を行うとして選択された前記入出力ポートに対応する前記第2のスイッチをオン状態とし、他の第2のスイッチをオフ状態とすることを特徴とする請求項2に記載のマルチポートメモリ。 - 前記メモリバンクのいずれかから、q(2≦q≦mの整数)個の前記入出力ポートへの同一データの転送であるブロードキャストデータ転送の経路を設定する制御を示すコマンドが外部から入力された場合、
前記複数の入出力ポートに対応する前記第2のスイッチをオン状態とし、データ出力を行うとして選択された前記メモリバンクに対応する前記第1のスイッチをオン状態とし、他の第1のスイッチをオフ状態とすることを特徴とする請求項2に記載のマルチポートメモリ。 - 請求項1から請求項4のいずれかに記載のマルチポートメモリと、
該マルチポートメモリの前記入出力ポートに各々接続された複数のCPUコアからなるマルチプロセッサと
を有し、
前記コマンド、アドレス及びデータが前記CPUコアから出力されることを特徴とするコンピュータシステム。 - 請求項1から請求項4のいずれかに記載のマルチポートメモリと、
該マルチポートメモリの前記入出力ポートに各々接続された複数のプロセッサと
を有し、
前記コマンド、アドレス及びデータが前記プロセッサから出力されることを特徴とするコンピュータシステム。
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