JP2000172524A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2000172524A JP10349203A JP34920398A JP2000172524A JP 2000172524 A JP2000172524 A JP 2000172524A JP 10349203 A JP10349203 A JP 10349203A JP 34920398 A JP34920398 A JP 34920398A JP 2000172524 A JP2000172524 A JP 2000172524A
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    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs

Abstract

(57)【要約】 【課題】ＭＰＵと２次キャッシュ用ＤＲＡＭとを１チッ
プ化した半導体記憶装置において、ＤＲＡＭ部単体評価
のためのテスト用データバスに基づくデータ転送速度の
低下を防止し、ＤＲＡＭ部単体テスト用のパッド数の増
加を抑制する。 【解決手段】開示される半導体記憶装置は、ＭＰＵ１と
２次キャッシュ２，ＴＡＧメモリ３とを搭載したチップ
２１上において、ＭＰＵ１と２次キャッシュ２，ＴＡＧ
メモリ３間の複数本のデータバスにそれぞれ並列に接続
した複数本のテスト用のデータバスにレジスタ５１〜５
４を挿入し、スイッチ６１，６２によって、レジスタ５
１〜５４とＭＰＵ１の複数本のデータバスとを切り換え
て、ＭＰＵ１の外部端子の一部をなすボンディングパッ
ド７に接続することによって、ボンディングパッド７か
らＤＲＡＭ部単体テストのためのテスタ２２に接続でき
るように構成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特に、ＭＰＵ（Micro Processor Unit）と２次
キャッシュ用ＤＲＡＭ（Dynamic Random Access Memor
y）とを混載したチップにおいて、ＤＲＡＭ部単体のテ
スト用配線等に基づく、通常動作時のデータ転送におけ
る遅延の増加を防止した半導体記憶装置に関する。
【０００２】
【従来の技術】ＭＰＵと２次キャッシュ用ＤＲＡＭとを
１チップ上に搭載したチップにおいて、ＤＲＡＭ部単体
に対する評価のためのテストを行おうとする場合、これ
をＭＰＵの機能を利用して、ＭＰＵを介して実行するこ
とは一般に困難である。そのため、ＭＰＵ−ＤＲＡＭ間
のデータバスのデータを、すべてテスト用パッドを介し
て外部に引き出して、メモリテスタ等を使用してテスト
を行うようにすることが必要になる。
【０００３】図７は、ＭＰＵと２次キャッシュ用ＤＲＡ
Ｍとを混載したチップにおける、従来のＤＲＡＭ部単体
のテスト方法を説明するものである。ＭＰＵ１０１とＤ
ＲＡＭ部１０２との間は、出力／入力用バッファ（ＯＵ
Ｔ／ＩＮ）１０３を介在して、データバス１０４によっ
て接続されている。この場合のデータバス１０４の本数
は、例えば２次キャッシュに対して１３８本、２次キャ
ッシュ内の格納データを示すタグを収容するためのＴＡ
Ｇメモリに対して３３本とすると、合計では１７１本と
なる。ＤＲＡＭ部単体のテストを可能にするためには、
ＤＲＡＭ部に接続されているデータバスを、すべて並列
にテスト用配線１０５を介してテスト用ボンディングパ
ッド１０６に接続しておき、これから図示されないメモ
リテスタに接続してテストを行えるように、予め構成し
ておかなければならない。
【０００４】
【発明が解決しようとする課題】しかしながら、ＭＰＵ
と２次キャッシュ用ＤＲＡＭとを混載したチップにおい
て、図７に示すように、ＭＰＵとＤＲＡＭ部間のデータ
バスをすべてパッドに引き出すようにした場合、テスト
用配線等に基づいて、ＭＰＵとＤＲＡＭ部間のデータバ
スに大きな寄生容量が付加されるため、ＭＰＵ−ＤＲＡ
Ｍ間のデータ転送における遅延が増加するという問題が
ある。また、ＭＰＵ単体のチップの場合と比較して、パ
ッド数の増加に応じて、チップ上のパッドの占有面積が
拡大するという問題がある。
【０００５】この発明は、上述の事情に鑑みてなされた
ものであって、ＭＰＵと２次キャッシュ用ＤＲＡＭとを
１チップ上に混載した半導体記憶装置において、ＤＲＡ
Ｍ部単体のテスト用配線等に基づく、通常動作時におけ
るデータ転送遅延の増加を防止することができるととも
に、テスト用パッド数を削減することが可能なようにす
ることを目的としている。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、半導体記憶装置に係り、処
理装置と２次キャッシュ用記憶手段とを１チップ上に搭
載し、該処理装置と２次キャッシュ用記憶手段間を複数
本のデータバスで接続した半導体記憶装置において、該
複数本のデータバスにそれぞれ並列に接続した複数本の
テスト用のデータバスをデータを一時保持するためのレ
ジスタ手段を介してテスト用外部端子に接続したことを
特徴としている。
【０００７】請求項２記載の発明は、請求項１記載の半
導体記憶装置に係り、上記テスト用外部端子が上記処理
装置の外部端子の一部からなるとともに、該テスト用外
部端子を上記レジスタ手段と上記処理装置の複数本のデ
ータバスとに切り換えて接続するスイッチ手段を備えた
ことを特徴としている。
【０００８】請求項３記載の発明は、請求項１又は２記
載の半導体記憶装置に係り、上記レジスタ手段が、試験
装置からの上記２次キャッシュ用記憶手段に対するデー
タの書き込み又は読み出しに応じてデータ転送方向を切
り換えられるように構成されていることを特徴としてい
る。
【０００９】請求項４記載の発明は、半導体記憶装置に
係り、処理装置と２次キャッシュ用記憶手段とを１チッ
プ上に搭載し、該処理装置と２次キャッシュ用記憶手段
間を複数本のデータバスで接続した半導体記憶装置にお
いて、上記処理装置と２次キャッシュ用記憶手段間のデ
ータバスを複数群のデータバスに分割するとともに、該
複数群のデータバスにそれぞれ並列に接続した複数群の
テスト用のデータバスから１群のデータバスを選択する
ための該複数群のテスト用のデータバスに対応して設け
られたセレクタ手段と、該選択された１群のデータバス
における複数本のデータバスとテスト用外部端子間に介
在して該複数本のデータバスのデータを一時保持するマ
ルチプレクサ手段とを備えたことを特徴としている。
【００１０】請求項５記載の発明は、請求項４記載の半
導体記憶装置に係り、上記テスト用外部端子が前記処理
装置の外部端子の一部からなるとともに、該テスト用外
部端子を上記マルチプレクサ手段と上記処理装置の複数
本のデータバスとに切り換えて接続するスイッチ手段を
備えたことを特徴としている。
【００１１】また、請求項６記載の発明は、請求項４又
は５記載の半導体記憶装置に係り、上記セレクタ手段が
複数段からなり、上記複数群のテスト用のデータバスを
段階的に集約して１群のデータバスを選択するように構
成されていることを特徴としている。
【００１２】請求項７記載の発明は、請求項４乃至６記
載の半導体記憶装置に係り、上記セレクタ手段が、試験
装置からの上記２次キャッシュ用記憶手段に対するデー
タの書き込み又は読み出しに応じてデータ転送方向を切
り換えられるように構成されていることを特徴としてい
る。
【００１３】請求項８記載の発明は、請求項４乃至７記
載の半導体記憶装置に係り、上記マルチプレクサ手段
が、試験装置からの上記２次キャッシュ用記憶手段に対
するデータの書き込み又は読み出しに応じて保持するデ
ータの転送方向を切り換えられるように構成されている
ことを特徴としている。
【００１４】
【作用】この発明の構成では、処理装置と２次キャッシ
ュ用記憶手段とを１チップ上に搭載し、処理装置と２次
キャッシュ用記憶手段間を複数本のデータバスで接続し
た半導体記憶装置において、この複数本のデータバスに
それぞれ並列に接続した複数本のテスト用のデータバス
をデータを一時保持するためのレジスタ手段を介してテ
スト用外部端子に接続するようにしたので、処理装置と
２次キャッシュ用記憶手段間のデータバスに対する付加
容量が小さくなり、通常動作時の処理装置と２次キャッ
シュ用記憶手段間のデータ転送遅延の増加を防止できる
とともに、２次キャッシュ用記憶手段単体に対して、実
際の動作時と同じクロック周波数での評価テストを行う
ことができるようになる。また、この際、テスト用外部
端子を上記処理装置の外部端子の一部から構成し、この
テスト用外部端子をスイッチ手段によって上記レジスタ
手段と処理装置の複数本のデータバスとに切り換えて接
続して共用することによって、２次キャッシュ用記憶手
段単体のテストを行うために必要となる、パッド数の増
加を抑えることができる。
【００１５】この発明の別の構成では、処理装置と２次
キャッシュ用記憶手段とを１チップ上に搭載し、処理装
置と２次キャッシュ用記憶手段間を複数本のデータバス
で接続した半導体記憶装置において、処理装置と２次キ
ャッシュ用記憶手段間のデータバスを複数群のデータバ
スに分割するとともに、この複数群のデータバスにそれ
ぞれ並列に接続した複数群のテスト用のデータバスか
ら、セレクタ手段によって１群のデータバスを選択し
て、マルチプレクサ手段を介してテスト用外部端子間に
接続するようにしたので、処理装置と２次キャッシュ用
記憶手段間のデータバスに対する付加容量が小さくな
り、通常動作時の処理装置と２次キャッシュ用記憶手段
間のデータ転送遅延の増加を防止できるとともに、２次
キャッシュ用記憶手段単体に対して、実際の動作時と同
じクロック周波数での評価テストを行うことができるよ
うになり、さらに、２次キャッシュ用記憶手段単体のテ
ストを行うために必要となる、パッド数の増加を抑える
とができる。また、この際、テスト用外部端子を上記処
理装置の外部端子の一部から構成し、このテスト用外部
端子をスイッチ手段によって上記マルチプレクサ手段と
処理装置の複数本のデータバスとに切り換えて接続して
共用することによって、２次キャッシュ用記憶手段単体
のテストを行うために必要となる、パッド数の増加をさ
らに少なくすることができる。
【００１６】
【発明の実施の形態】◇第１実施例 図１は、この発明の第１実施例である半導体記憶装置の
構成を示すブロック図、図２は、同半導体記憶装置の動
作を説明するためのタイミングチャート、図３は、同半
導体記憶装置におけるテスト手順を示すフローチャー
ト、また、図４は、同半導体記憶装置における制御用信
号の配分方法を示すブロック図である。この例の半導体
記憶装置は、図１に示すように、ＭＰＵ１と、２次キャ
ッシュ２と、タグ（ＴＡＧ）メモリ３と、出力／入力用
バッファ（ＯＵＴ／ＩＮ）４１，４２，４３，４４，４
５と、レジスタ（ＲＥＧ）５１，５２，５３，５４と、
スイッチ６１，６２と、ボンディングパッド７と、バッ
ファ８１，８２，８３とから概略構成されており、これ
らは、チップ２１上に搭載されている。また、符号２２
は、テスタを示している。
【００１７】ＭＰＵ１は、１次キャッシュを内蔵するも
のであり、２次キャッシュ２に対するそれぞれ４６本か
らなる３群のデータバスと、ＴＡＧメモリ３に対する３
３本のデータバスとを有する。２次キャッシュ２は、１
次キャッシュの記憶容量（例えば６４ＫＢ）を補助する
ものであって、それぞれ４６本からなるデータバスを介
して接続される４６ビット幅の３個の２次キャッシュ用
アレイから構成され、従って全体では１３８個のＤＲＡ
Ｍからなり、例えば５１２ＫＢ〜１６ＭＢの容量を有し
ている。ＴＡＧメモリ３は、２次キャッシュ２に格納さ
れたそれぞれのデータのタグを収容するものであって、
３３本からなるデータバスを介して接続される３３ビッ
ト幅のアレイを構成するＤＲＡＭからなっている。ＯＵ
Ｔ／ＩＮ４１，４２，４３は、制御信号ＤＷＲに応じ
て、ＭＰＵ１と２次キャッシュ２間の３群のそれぞれ４
６本のデータバスにおけるデータ転送方向を切り換え
る。ＯＵＴ／ＩＮ４４は、制御信号ＤＷＲに応じて、Ｍ
ＰＵ１とＴＡＧメモリ３間の３３本のデータバスにおけ
るデータ転送方向を切り換える。ＲＥＧ５１，５２，５
３は、制御信号φＴＥＳＴに応じて動作状態になり、制
御信号ＤＷＲに応じてＭＰＵ１と２次キャッシュ２間の
３群のそれぞれ４６本のデータバスの読み出し又は書き
込みデータを一時保持する。ＲＥＧ５４は、制御信号φ
ＴＥＳＴに応じて動作状態になり、制御信号ＤＷＲに応
じてＭＰＵ１とＴＡＧメモリ３間の３３本のデータバス
の読み出し又は書き込みデータを一時保持する。ＯＵＴ
／ＩＮ４５は、ＲＥＧ５１，５２，５３，５４とスイッ
チ６１間の１７１本のデータバスにおける、データ転送
方向を切り換える。
【００１８】スイッチ６１は、制御信号φＴＥＳＴに応
じてＯＵＴ／ＩＮ４５とボンディングパッド７間の１７
１本のデータバスを接続し又は遮断する。スイッチ６２
は、制御信号φＴＥＳＴに応じてＭＰＵ１とボンディン
グパッド７間の１７１本のデータバスを遮断し又は接続
する。ボンディングパッド７は、ＭＰＵ１の外部接続用
パッドの一部であって、スイッチ６１ ，６２ の選択
に応じて、ＭＰＵ１の動作時の外部接続用と、２次キャ
ッシュ２の単体テスト時のテスタ２２との接続用とに共
用され、データバスＴＤＱ０−１７０を接続する。バッ
ファ８１は、２次キャッシュ２を動作状態にするための
制御信号ＤＣＳを、内部制御信号ＩＣＳとしてＯＵＴ／
ＩＮ４１，４２，４３，４４，４５，ＲＥＧ５１，
５２，５３，５４その他に供給する。バッファ８２は、
ＭＰＵ１から２次キャッシュに対するデータのライト／
リードを制御するための制御信号ＤＷＲを、内部制御信
号ＩＷＲとしてＯＵＴ／ＩＮ４１，４２，４３，４４，
４５とＲＥＧ５１，５２，５３，５４に供給する。バッ
ファ８３は、チップ２１を２次キャッシュ２単体のテス
ト状態にするための制御信号φＴＥＳＴを、内部制御信
号ＩＴＥＳＴとしてＲＥＧ５１，５２，５３，５４とＯ
ＵＴ／ＩＮ４５ とスイッチ６１，６２に供給する。テ
スタ２２は、制御信号ＤＣＳ，制御信号ＤＷＲ，制御信
号φＴＥＳＴを出力し、２次キャッシュ２，ＴＡＧメモ
リ３の単体テスト時のデータバスＴＤＱ０−１７０を接
続されて、所要のメモリテスト等を行う。
【００１９】次に、図１，図２を参照して、この例の半
導体記憶装置の動作を説明する。通常動作時において
は、制御信号ＤＣＳ，ＤＷＲ，φＴＥＳＴは、ＭＰＵ１
からチップ２１に与えられる。この際、制御信号φＴＥ
ＳＴはロウレベルであって、ＲＥＧ５１，５２，５３，
５４は不動作状態に保たれているとともに、スイッチ６
２ が接続状態になって、ＭＰＵ１の１７１本のデータ
バスは、ボンディングパッド７を経て所要の箇所に接続
された状態になっている。ＭＰＵ１が２次キャッシュ２
からデータの読み出しを行うときは、制御信号ＤＷＲは
ハイレベルであって、ＯＵＴ／ＩＮ４１，４２，４３，
４４は、２次キャッシュ２，ＴＡＧメモリ３からＭＰＵ
１にデータを転送する状態になっている。この状態で制
御信号ＤＣＳを与えることによって、２次キャッシュ
２，ＴＡＧメモリ３からのデータの読出動作が開始され
るが、この場合にＭＰＵ１と２次キャッシュ２，ＴＡＧ
メモリ３間のデータバスにデータＤＱが出力されるまで
の時間遅れ（レイテンシ）は、図２に示されるように例
えば３クロック時間である。また、ＭＰＵ１が２次キャ
ッシュ２，ＴＡＧメモリ３に対するデータの書き込みを
行うときは、制御信号ＤＷＲはロウレベルであって、Ｏ
ＵＴ／ＩＮ４１，４ ２，４３，４４は、ＭＰＵ１から２
次キャッシュ２，ＴＡＧメモリ３にデータを転送する状
態になっている。この状態で制御信号ＤＣＳを与えるこ
とによって、２次キャッシュ２，ＴＡＧメモリ３へのデ
ータの書込動作が開始される。
【００２０】次に、２次キャッシュ２，ＴＡＧメモリ３
の単体テスト動作時には、制御信号ＤＣＳ，ＤＷＲ，φ
ＴＥＳＴは、テスタ２２からチップ２１に与えられる。
また、ボンディングパッド７からの１７１本のデータバ
スは、テスタ２２に接続された状態となる。この際、制
御信号φＴＥＳＴはハイレベルであって、スイッチ６ ２
が遮断状態となり、スイッチ６１が接続状態となって、
ＯＵＴ／ＩＮ４５のデータバスがスイッチ６１及びボン
ディングパッド７を経てテスタ２２に接続された状態に
なるとともに、ＲＥＧ５１，５２，５３，５４及びＯＵ
Ｔ／ＩＮ４５が動作状態となる。２次キャッシュ２，Ｔ
ＡＧメモリ３からデータの読み出しを行うときは、制御
信号ＤＷＲはハイレベルであって、ＯＵＴ／ＩＮ４
４１，４２，４３，４４は、２次キャッシュ２，ＴＡＧ
メモリ３からＲＥＧ５１，５２，５３，５４にデータを
転送する状態になっている。この状態で制御信号ＤＣＳ
を与えることによって、２次キャッシュ２，ＴＡＧメモ
リ３からのデータの読出動作が開始されるが、この場合
に２次キャッシュ２，ＴＡＧメモリ３とテスタ２２間の
データバスにデータＤＱ（ＴＥＳＴ）が出力されるまで
の時間遅れ（レイテンシ）は、図２に示されるように例
えば４クロック時間に設定される。これは、ＲＥＧ
５１，５２，５３，５４，ＯＵＴ／ＩＮ４５及びスイッ
チ６１等におけるデータ転送の時間遅れを考慮したもの
である。
【００２１】また、テスタ２２から２次キャッシュ２，
ＴＡＧメモリ３に対するデータの書き込みを行うとき
は、制御信号ＤＷＲはロウレベルであって、ＯＵＴ／Ｉ
Ｎ４１，４２，４３，４４は、テスタ２２から２次キャ
ッシュ２，ＴＡＧメモリ３にデータを転送する状態にな
っている。この状態で制御信号ＤＣＳを与えることによ
って、２次キャッシュ２，ＴＡＧメモリ３へのデータの
書込動作が開始されるが、この場合の制御信号ＤＣＳの
タイミングは、ＲＥＧ５１，５２，５３，５４，ＯＵＴ
／ＩＮ４５及びスイッチ６１等におけるデータ転送の時
間遅れを考慮して、図２に示すようにＭＰＵ１からのデ
ータ書き込みの場合よりも１クロック時間早くなるよう
に設定される。
【００２２】次に、図３を参照して、この例の半導体記
憶装置におけるＤＲＡＭ部のテスト手順を説明する。最
初、制御信号φＴＥＳＴ＝‘Ｈ’として、テスタ２２に
含まれているメモリテスタによるＤＲＡＭ部のテストを
行う（ステップＳ１）。まず、制御信号ＤＷＲ＝‘Ｌ’
として、２次キャッシュ２，ＴＡＧメモリ３におけるＸ
アドレス，Ｙアドレスを順次変化させて、すべてのメモ
リセルに‘Ｌ’データを書き込む。その際、Ｘアドレス
を変化させる（ワード線を切り換える）ときは、制御信
号ＤＣＳを図２に示されたタイミングで発生させる。次
に、制御信号ＤＷＲ＝‘Ｈ’として、２次キャッシュ
２，ＴＡＧメモリ３におけるＸアドレス，Ｙアドレスを
順次変化させて、すべてのメモリセルからデータを読み
出し、メモリテスタで読み出されたデータを評価する。
この場合も、Ｘアドレスを変化させるときには、制御信
号ＤＣＳを図２に示されたタイミングで発生させる。こ
の場合は、２次キャッシュ２，ＴＡＧメモリ３から読み
出されるデータは、正常時はすべて‘Ｌ’データとなる
はずであるが、もしも‘Ｈ’データが読み出されたとき
は、２次キャッシュ２，ＴＡＧメモリ３からなるＤＲＡ
Ｍ部が不良であると判断する（ステップＳ２）。
【００２３】次に、制御信号ＤＷＲ＝‘Ｌ’として、２
次キャッシュ２，ＴＡＧメモリ３におけるＸアドレス，
Ｙアドレスを順次変化させて、すべてのメモリセルに
‘Ｈ’データを書き込む。その際、Ｘアドレスを変化さ
せる（ワード線を切り換える）ときは、制御信号ＤＣＳ
を図２に示されたタイミングで発生させる。次に、制御
信号ＤＷＲ＝‘Ｈ’として、２次キャッシュ２，ＴＡＧ
メモリ３におけるＸアドレス，Ｙアドレスを順次変化さ
せて、すべてのメモリセルからデータを読み出し、メモ
リテスタで読み出されたデータを評価する。この場合
も、Ｘアドレスを変化させるときには、制御信号ＤＣＳ
を図２に示されたタイミングで発生させる。この場合
は、２次キャッシュ２，ＴＡＧメモリ３から読み出され
るデータは、正常時はすべて‘Ｈ’データとなるはずで
あるが、もしも‘Ｌ’データが読み出されたときは、２
次キャッシュ２，ＴＡＧメモリ３からなるＤＲＡＭ部が
不良であると判断する（ステップＳ２）。
【００２４】以上のテスト手順では、すべてのメモリセ
ルへの‘Ｌ’データの書き込み→すべてのメモリセルか
らの‘Ｌ’データの読み出し→メモリテスタでの評価→
すべてのメモリセルへの‘Ｈ’データの書き込み→すべ
てのメモリセルからの‘Ｈ’データの読み出し→メモリ
テスタでの評価という順序でテストを行う方法（スキャ
ンＷ／Ｒテストパターン）によっているが、これ以外に
も、各種のテストパターンがある。例えば、Ｘアドレ
ス，Ｙアドレスを順次変化させながら、１ビットごとに
書き込み，読み出しを行って評価する方法（１ビットＷ
／Ｒパターン）でもよい。
【００２５】次に、制御信号φＴＥＳＴ＝‘Ｌ’とし
て、テスタ２２に含まれているロジックテスタによるＭ
ＰＵ部のテストを行い（ステップＳ３）、所望の評価結
果が得られなかったときは、ＭＰＵ部が不良であると判
断する（ステップＳ４）。次に、制御信号φＴＥＳＴ＝
‘Ｌ’として、テスタ２２に含まれているロジックテス
タによるＤＲＡＭ−ＭＰＵインタフェース部のテストを
行い（ステップＳ５）、所望の評価結果が得られなかっ
たときは、ＤＲＡＭ−ＭＰＵインタフェース部が不良で
あると判断する（ステップＳ６）。不良品であると判定
されたＤＲＡＭ部は、通常はリダンダンシ（冗長回路）
によってある程度までは救済されるが、限度を越えた場
合は廃棄される。
【００２６】次に、図４を使用して、この発明における
制御信号ＤＣＳ，ＤＷＲの分配方法について説明する。
図４において、ＯＵＴ／ＩＮ（４１１，４１２），（４
２１，４２２），（４ ３１，４３２），（４４１，４
４２）は、図１に示されたＯＵＴ／ＩＮ４１，４ ２，４
３，４４を、それぞれ２３本のデータバスごとに分割し
たものであり、Ｂ １，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，
Ｂ７は、制御信号ＤＷＲを各ＯＵＴ／ＩＮに配分するた
めのツリー状に配置されたバッファである。このように
することによって、各ＯＵＴ／ＩＮに対して、等しい伝
達遅延時間をもって制御信号ＤＷＲを配分できるので、
アクセスを高速化することができる。制御信号ＤＣＳに
ついても同様である。なお、図１に示されたように各Ｏ
ＵＴ／ＩＮを分割しない場合も同様である。
【００２７】このように、この例の半導体記憶装置で
は、ＭＰＵと２次キャッシュ用ＤＲＡＭ間のデータバス
に並列に接続したテスト用データバスにレジスタを挿入
したので、ＭＰＵと２次キャッシュ用ＤＲＡＭ間のデー
タバスに対する付加容量が小さくなり、従って、通常動
作時のＭＰＵと２次キャッシュ用ＤＲＡＭ間のデータ転
送遅延の増加を防止できるとともに、ＤＲＡＭ部単体で
のテスト時には、通常動作の場合と読み出し及び書き込
みのレイテンシを変化させることによって、通常動作時
と同等の高速動作での評価テストを行うことができる。
また、テスト用パッドをＭＰＵのパッドの一部と共用す
るようにしたので、ＤＲＡＭ部単体でのテストを行える
ようにするために必要となる、パッド数の増加を抑える
ことができる。
【００２８】◇第２実施例 図５は、この発明の第２実施例である半導体記憶装置の
構成を示すブロック図である。この例の半導体記憶装置
は、図５に示すように、ＭＰＵ１と、２次キャッシュ２
と、タグ（ＴＡＧ）メモリ３と、出力／入力用バッファ
（ＯＵＴ／ＩＮ）４１，４２，４３，４４，４６と、ス
イッチ６３，６４と、ボンディングパッド７Ａと、バッ
ファ８１，８２，８３，８４，８５と、セレクタ（ＴＩ
ＯＳＥＬ）９１，９２，９３，９４と、マルチプレクサ
（ＴＩＯＭＵＸ）１０とから概略構成されており、これ
らは、チップ２１Ａ上に搭載されている。また、符号２
２Ａはテスタを示している。
【００２９】この例において、ＭＰＵ１，２次キャッシ
ュ２，ＴＡＧメモリ３，ＯＵＴ／ＩＮ４１，４２，
４３，４４と、バッファ８１，８２，８３は図１に示さ
れた第１実施例の場合と同様である。ＴＩＯＳＥＬ
９１，９２，９３，９４は、バッファ８３ を経て制御
信号φＴＥＳＴを与えられたとき、アドレスＹ６，Ｙ７
に応じていずれかが動作状態になって、ＭＰＵ１から２
次キャッシュ２に対するそれぞれ４６本からなる３群の
データバスと、ＴＡＧメモリ３に対する３３本のデータ
バスとからいずれか一つを選択して、ＴＩＯＭＵＸ１０
に接続するとともに、制御信号ＤＷＲに応じて、データ
転送方向を切り換えられる。ＴＩＯＭＵＸ１０は、レジ
スタからなり、制御信号φＴＥＳＴに応じて動作状態に
なって、制御信号ＤＷＲに応じて、ＴＩＯＳＥＬ９１，
９２，９３，９４によって選択されたデータバスとＯＵ
Ｔ／ＩＮ４６ 間の、２次キャッシュ２，ＴＡＧメモリ
３の読み出し又は書き込みデータを一時保持する。ＯＵ
Ｔ／ＩＮ４６は、制御信号φＴＥＳＴに応じて動作状態
になって、制御信号ＤＷＲに応じてＴＩＯＭＵＸ１０と
スイッチ６３間のデータバスのデータ転送方向を切り換
える。
【００３０】スイッチ６３は、制御信号φＴＥＳＴに応
じて、ＯＵＴ／ＩＮ４６とボンディングパッド７Ａ間の
データバスを接続し又は遮断する。スイッチ６４は、制
御信号φＴＥＳＴに応じて、ＭＰＵ１とボンディングパ
ッド７Ａ間のデータバスを遮断し又は接続する。ボンデ
ィングパッド７Ａは、ＭＰＵ１の外部接続用パッドの一
部であって、スイッチ６３，６４の選択に応じて、ＭＰ
Ｕ１の動作時のデータ入出力用と、２次キャッシュ２の
単体テスト時のテスタ２２Ａとの接続用に共用され、デ
ータバスＴＤＱ０−４５を接続する。バッファ８４，８
５は、２次キャッシュ２を構成する３個の２次キャッシ
ュアレイと、ＴＡＧメモリ３とのいずれか一つをを選択
するアドレスＹ６，Ｙ７を、ＴＩＯＳＥＬ９１，９２，
９３，９ ４に供給する。テスタ２２Ａは、制御信号ＤＣ
Ｓ，制御信号ＤＷＲ，制御信号φＴＥＳＴと、アドレス
Ｙ６，Ｙ７を出力し、２次キャッシュ２，ＴＡＧメモリ
３の単体テスト時のデータバスＴＤＱ０−４５を接続さ
れて、所要のメモリテスト等を行う。
【００３１】次に、図５を参照して、この例の半導体記
憶装置の動作を説明する。この例においては、図１に示
された第１実施例の場合と比較して、ＲＥＧ５１，
５２，５ ３，５４に代えてＴＩＯＳＥＬ９１，９２，９
３，９４を有し、アドレスＹ６，Ｙ７によっていずれか
一つののＴＩＯＳＥＬを選択することによって、分割さ
れたデータバスごとに、ＴＩＯＭＵＸ１０を経てテスタ
２２Ａに接続して、ＤＲＡＭ部のテストを行うようにし
た点が大きく異なっている。通常動作時においては、制
御信号ＤＣＳ，ＤＷＲ，φＴＥＳＴは、ＭＰＵ１からチ
ップ２１Ａに与えられる。この際、制御信号φＴＥＳＴ
はロウレベルであって、ＴＩＯＳＥＬ９１，９２，
９３，９４，ＴＩＯＭＵＸ１０は不動作状態に保たれて
いるとともに、スイッチ６４ が接続状態になって、Ｍ
ＰＵ１の４６本のデータバスは、ボンディングパッド７
Ａを経て所要の箇所に接続された状態になっている。こ
の場合における、ＭＰＵ１の２次キャッシュ２，ＴＡＧ
メモリ３に対するデータの読み出し，書き込みの動作
は、４６本のデータバスのデータ転送がボンディングパ
ッド７Ａを介して行われる以外は、図１に示された第１
実施例の場合と同様であって、図２に示されたタイミン
グチャートに従って行われる。
【００３２】次に、２次キャッシュ２，ＴＡＧメモリ３
の単体テスト動作時には、制御信号ＤＣＳ，ＤＷＲ，φ
ＴＥＳＴは、テスタ２２Ａからチップ２１Ａに与えられ
る。また、ボンディングパッド７Ａからの４６本のデー
タバスは、テスタ２２Ａに接続された状態となる。この
際、制御信号φＴＥＳＴはハイレベルであって、スイッ
チ６４が遮断状態となり、スイッチ６３が接続状態とな
って、ＯＵＴ／ＩＮ４ ６ のデータバスがスイッチ６３
及びボンディングパッド７Ａを経てテスタ２２Ａに接続
された状態になるとともに、ＴＩＯＳＥＬ９１，９２，
９３，９４，ＴＩＯＭＵＸ１０及びＯＵＴ／ＩＮ４６が
動作状態となる。２次キャッシュ２，ＴＡＧメモリ３か
らデータの読み出しを行うときは、制御信号ＤＷＲはハ
イレベルであって、ＯＵＴ／ＩＮ４１，４２，４３，４
４は、２次キャッシュ２，ＴＡＧメモリ３からＴＩＯＳ
ＥＬ９１，９２，９３，９４にデータを転送する状態に
なっている。この状態で制御信号ＤＣＳを与えることに
よって、２次キャッシュ２，ＴＡＧメモリ３からのデー
タの読出動作が開始されるが、この場合に２次キャッシ
ュ２，ＴＡＧメモリ３とテスタ２２Ａ間のデータバスに
データＤＱ（ＴＥＳＴ）が出力されるまでの時間遅れ
（レイテンシ）は、図２に示されるように例えば４クロ
ック時間に設定される。これは、ＴＩＯＳＥＬ９１，９
２，９３，９４，ＴＩＯＭＵＸ１０，ＯＵＴ／ＩＮ４６
及びスイッチ６ ３等におけるデータ転送の時間遅れを考
慮したものである。
【００３３】また、テスタ２２Ａから２次キャッシュ
２，ＴＡＧメモリ３に対するデータの書き込みを行うと
きは、制御信号ＤＷＲはロウレベルであって、ＯＵＴ／
ＩＮ４ １，４２，４３，４４は、テスタ２２Ａから２次
キャッシュ２，ＴＡＧメモリ３にデータを転送する状態
になっている。この状態で制御信号ＤＣＳを与えること
によって、２次キャッシュ２，ＴＡＧメモリ３へのデー
タの書込動作が開始されるが、この場合の制御信号ＤＣ
Ｓのタイミングは、ＴＩＯＳＥＬ９１，９２，９ ３，９
４，ＴＩＯＭＵＸ１０，ＯＵＴ／ＩＮ４６及びスイッチ
６３等におけるデータ転送の時間遅れを考慮して、ＭＰ
Ｕ１からのデータ書き込みの場合より１クロック時間早
くなるように設定される。
【００３４】次に、図２を参照して、この例の半導体記
憶装置におけるＤＲＡＭ部のテスト手順を説明する。
最初、制御信号φＴＥＳＴ＝‘Ｈ’とし、アドレス（Ｙ
６，Ｙ７）＝（０，０）として、テスタ２２Ａに含まれ
ているメモリテスタによる、最初の４６本のデータバス
についての、ＤＲＡＭ部のテストを行う（ステップＳ
１）。まず、制御信号ＤＷＲ＝‘Ｌ’として、２次キャ
ッシュ２，ＴＡＧメモリ３における、Ｘアドレスと、Ｙ
６，Ｙ７以外のＹアドレスを順次変化させて、すべての
メモリセルに‘Ｌ’データを書き込む。その際、Ｘアド
レスを変化させる（ワード線を切り換える）ときは、制
御信号ＤＣＳを図２に示されたタイミングで発生させ
る。次に、制御信号ＤＷＲ＝‘Ｈ’として、２次キャッ
シュ２，ＴＡＧメモリ３におけるＸアドレスと、Ｙ６，
Ｙ７以外のＹアドレスを順次変化させて、すべてのメモ
リセルからデータを読み出し、メモリテスタで読み出さ
れたデータを評価する。この場合も、Ｘアドレスを変化
させるときには、制御信号ＤＣＳを図２に示されたタイ
ミングで発生させる。この場合は、２次キャッシュ２，
ＴＡＧメモリ３から読み出されるデータは、正常時はす
べて‘Ｌ’データとなるはずであるが、もしも‘Ｈ’デ
ータが読み出されたときは、２次キャッシュ２，ＴＡＧ
メモリ３からなるＤＲＡＭ部が不良であると判断する
（ステップＳ２）。
【００３５】次に、制御信号ＤＷＲ＝‘Ｌ’として、２
次キャッシュ２，ＴＡＧメモリ３におけるＸアドレス
と、Ｙ６，Ｙ７以外のＹアドレスを順次変化させて、す
べてのメモリセルに‘Ｈ’データを書き込む。その際、
Ｘアドレスを変化させる（ワード線を切り換える）とき
は、制御信号ＤＣＳを図２に示されたタイミングで発生
させる。次に、制御信号ＤＷＲ＝‘Ｈ’として、２次キ
ャッシュ２，ＴＡＧメモリ３におけるＸアドレスと、Ｙ
６，Ｙ７以外のＹアドレスを順次変化させて、すべての
メモリセルからデータを読み出し、メモリテスタで読み
出されたデータを評価する。この場合も、Ｘアドレスを
変化させるときには、制御信号ＤＣＳを図２に示された
タイミングで発生させる。この場合は、２次キャッシュ
２，ＴＡＧメモリ３から読み出されるデータは、正常時
はすべて‘Ｈ’データとなるはずであるが、もしも
‘Ｌ’データが読み出されたときは、２次キャッシュ
２，ＴＡＧメモリ３からなるＤＲＡＭ部が不良であると
判断する（ステップＳ２）。
【００３６】次に、制御信号φＴＥＳＴ＝‘Ｈ’とし、
アドレス（Ｙ６，Ｙ７）＝（０，１）として、テスタ２
２Ａに含まれているメモリテスタによる、次の４６本の
データバスについての、ＤＲＡＭ部のテストを行う（ス
テップＳ１）。次に、制御信号φＴＥＳＴ＝‘Ｈ’と
し、アドレス（Ｙ６，Ｙ７）＝（１，０）として、テス
タ２２Ａに含まれているメモリテスタによる、次の４６
本のデータバスについての、ＤＲＡＭ部のテストを行う
（ステップＳ１）。最後に、制御信号φＴＥＳＴ＝
‘Ｈ’とし、アドレス（Ｙ６，Ｙ７）＝（１，１）とし
て、テスタ２２Ａに含まれているメモリテスタによる、
次の３３本のデータバスについての、ＴＡＧメモリのテ
ストを行う（ステップＳ１）。
【００３７】以上の手順によって、すべてのメモリセル
対する‘Ｌ’データと‘Ｈ’データの書き込み，読み出
しの、メモリテスタによる評価が終了する。なお、１ビ
ットＷ／Ｒパターンによる評価も行えることは、第１実
施例の場合と同様である。
【００３８】次に、テスタ２２Ａに含まれているロジッ
クテスタによるＭＰＵ部のテストと、ＤＲＡＭ−ＭＰＵ
インタフェース部のテストも同様に行うことができる。
【００３９】なお、図４に示された制御信号ＤＣＳ，Ｄ
ＷＲのツリー状分配方法も、同様に適用することができ
る。
【００４０】このように、この例の半導体記憶装置で
は、ＭＰＵと２次キャッシュ用ＤＲＡＭ間のデータバス
に並列に接続したテスト用データバスにセレクタを挿入
したので、ＭＰＵと２次キャッシュ用ＤＲＡＭ間のデー
タバスに対する付加容量が小さくなり、従って、通常動
作時のＭＰＵと２次キャッシュ用ＤＲＡＭ間のデータ転
送遅延の増加を防止できるとともに、ＤＲＡＭ部単体で
のテスト時には、通常動作の場合と読み出し及び書き込
みのレイテンシを変化させることによって、通常動作時
と同等の高速動作での評価テストを行うことができる。
さらに、ＤＲＡＭ部を任意数に分割して、分割したＤＲ
ＡＭブロックごとにテストを行えるようにして、分割し
たＤＲＡＭブロックに対応するデータバスの本数分のテ
スト用パッドをＭＰＵのパッドの一部と共用するように
したので、ＤＲＡＭ部単体でのテストを行えるようにす
るために必要となる、パッド数の増加を最小限にするこ
とができる。
【００４１】◇第３実施例 図６は、この発明の第３実施例である半導体記憶装置の
構成を示すブロック図である。この例の半導体記憶装置
は、図６に示すように、ＭＰＵ１と、２次キャッシュ２
と、タグ（ＴＡＧ）メモリ３と、出力／入力用バッファ
（ＯＵＴ／ＩＮ）４１，４２，４３，４４，４７と、ボ
ンディングパッド７Ｂと、バッファ８１，８２，８３，
８４，８５と、セレクタ（ＴＩＯＳＥＬ）９１，９２，
９３，９４と、マルチプレクサ（ＴＩＯＭＵＸ）１０と
から概略構成されており、これらは、チップ２１Ｂ上に
搭載されている。また、符号２２Ａはテスタを示してい
る。
【００４２】この例において、ＭＰＵ１，２次キャッシ
ュ２，ＴＡＧメモリ３，ＯＵＴ／ＩＮ４１，４２，
４３，４４，バッファ８１，８２，８３，ＴＩＯＳＥＬ
９１，９ ２，９３，９４，ＴＩＯＭＵＸ１０は、図５に
示された第２実施例と同様である。ＯＵＴ／ＩＮ４
７は、制御信号φＴＥＳＴに応じて動作状態になって、
制御信号ＤＷＲに応じてＴＩＯＭＵＸ１０とボンディン
グパッド７Ｂ間のデータバスのデータ転送方向を切り換
える。ボンディングパッド７Ｂは、ＭＰＵ１の外部接続
用パッドと共用されず、単独に設けられている。
【００４３】次に、図６を参照して、この例の半導体記
憶装置の動作を説明する。この例においては、図５に示
された第２実施例の場合と比較して、スイッチ６３，６
４を欠き、ＯＵＴ／ＩＮ４７をテスト専用のボンディン
グパッド７Ｂを経て、直接、テスタ２２Ａに接続して、
ＤＲＡＭ部のテストを行うようにした点が大きく異なっ
ている。通常動作時においては、制御信号ＤＣＳ，ＤＷ
Ｒ，φＴＥＳＴは、ＭＰＵ１からチップ２１に与えられ
る。この際、制御信号φＴＥＳＴはロウレベルであっ
て、ＴＩＯＳＥＬ９１，９２，９３，９４，ＴＩＯＭＵ
Ｘ１０は不動作状態に保たれている。この場合におけ
る、ＭＰＵ１の２次キャッシュ２，ＴＡＧメモリ３に対
するデータの読み出し，書き込み動作は、テスト用回路
部分と無関係に、図２に示されたタイミングチャートに
従って行われる。
【００４４】次に、２次キャッシュ２，ＴＡＧメモリ３
の単体テスト動作時には、制御信号ＤＣＳ，ＤＷＲ，φ
ＴＥＳＴは、テスタ２２Ａからチップ２１Ｂに与えられ
る。また、ボンディングパッド７Ｂからの４６本のデー
タバスは、テスタ２２Ａに接続された状態となる。この
際、制御信号φＴＥＳＴはハイレベルであって、ＯＵＴ
／ＩＮ４６のデータバスがボンディングパッド７Ｂを経
てテスタ２２Ｂに接続された状態になるとともに、ＴＩ
ＯＳＥＬ９１，９２，９３，９４，ＴＩＯＭＵＸ１０及
びＯＵＴ／ＩＮ４７が動作状態となる。２次キャッシュ
２，ＴＡＧメモリ３からデータの読み出しを行うとき
は、制御信号ＤＷＲはハイレベルであって、ＯＵＴ／Ｉ
Ｎ４１，４２，４３，４４は、２次キャッシュ２，ＴＡ
Ｇメモリ３からＴＩＯＳＥＬ９１，９２，９３，９４に
データを転送する状態になっている。この状態で制御信
号ＤＣＳを与えることによって、２次キャッシュ２，Ｔ
ＡＧメモリ３からのデータの読出動作が開始されるが、
この場合に２次キャッシュ２，ＴＡＧメモリ３とテスタ
２２Ｂ間のデータバスにデータＤＱ（ＴＥＳＴ）が出力
されるまでの時間遅れ（レイテンシ）は、図２に示され
るように例えば４クロック時間に設定される。これは、
ＴＩＯＳＥＬ９１，９２，９３，９４，ＴＩＯＭＵＸ１
０及びＯＵＴ／ＩＮ４７等におけるデータ転送の時間遅
れを考慮したものである。
【００４５】また、テスタ２２Ａから２次キャッシュ
２，ＴＡＧメモリ３に対するデータの書き込みを行うと
きは、制御信号ＤＷＲはロウレベルであって、ＯＵＴ／
ＩＮ４ １，４２，４３，４４は、テスタ２２Ａから２次
キャッシュ２，ＴＡＧメモリ３にデータを転送する状態
になっている。この状態で制御信号ＤＣＳを与えること
によって、２次キャッシュ２，ＴＡＧメモリ３へのデー
タの書込動作が開始されるが、この場合の制御信号ＤＣ
Ｓのタイミングは、ＴＩＯＳＥＬ９１，９２，９ ３，９
４，ＴＩＯＭＵＸ１０及びＯＵＴ／ＩＮ４７等における
データ転送の時間遅れを考慮して、ＭＰＵ１からのデー
タ書き込みの場合より１クロック時間早くなるように設
定される。
【００４６】この例の半導体記憶装置におけるＤＲＡＭ
部のテスト手順は、図３のフローチャートに従って、図
５に示された第２実施例の場合と同様にして行うことが
でき、これによって、すべてのメモリセルに対する
‘Ｌ’データと‘Ｈ’データの書き込み、読み出しのメ
モリテスタによる評価を行うことができる。なお、１ビ
ットＷ／Ｒパターンによる評価も行えることも、第２実
施例の場合と同様である。さらに、テスタ２２Ａに含ま
れているロジックテスタによるＭＰＵ部のテストと、Ｄ
ＲＡＭ−ＭＰＵインタフェース部のテストも同様に行う
ことができる。また、図４に示された制御信号ＤＣＳ，
ＤＷＲのツリー状分配方法も、同様に適用することがで
きる。
【００４７】このように、この例の半導体記憶装置で
は、ＭＰＵと２次キャッシュ用ＤＲＡＭ間のデータバス
に並列に接続したテスト用データバスにセレクタを挿入
したので、ＭＰＵと２次キャッシュ用ＤＲＡＭ間のデー
タバスに対する付加容量が小さくなり、従って、通常動
作時のＭＰＵと２次キャッシュ用ＤＲＡＭ間のデータ転
送遅延の増加を防止できるとともに、ＤＲＡＭ部単体で
のテスト時には、通常動作の場合と読み出し及び書き込
みのレイテンシを変化させることによって、通常動作時
と同等の高速動作での評価テストを行うことができる。
さらに、ＤＲＡＭ部を任意数に分割して、分割したＤＲ
ＡＭブロックごとにテストを行えるようにして、分割し
たＤＲＡＭブロックに対応するデータバスの本数分のテ
スト用パッドを設けるようにしたので、ＤＲＡＭ部単体
でのテストを行えるようにするために必要となる、パッ
ド数の増加を抑えることができる。
【００４８】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があっても、この発明に含まれる。例えば、第１実
施例の場合に、第３実施例と同様に、ボンディングパッ
ド７をテスト専用として、ＭＰＵ１の外部接続用パッド
と共用しないようにしてもよい。またセレクタ（ＴＩＯ
ＳＥＬ）の数が多いときは、これを複数段に構成して、
データバス群を段階的に集約して分割された１群のデー
タバスを選択するようにしてもよい。
【００４９】
【発明の効果】以上説明したように、この発明によれ
ば、ＭＰＵと２次キャッシュ用ＤＲＡＭとを１チップ上
に混載した半導体記憶装置において、ＭＰＵと２次キャ
ッシュ用ＤＲＡＭ間のデータバスに並列に接続したテス
ト用データバスにレジスタ又はセレクタを挿入したの
で、ＭＰＵと２次キャッシュ用ＤＲＡＭ間のデータバス
に対する付加容量が小さくなり、従って、通常動作時の
ＭＰＵと２次キャッシュ用ＤＲＡＭ間のデータ転送遅延
の増加を防止でき、従ってレイテンシを変える等の処置
が必要でないとともに、ＤＲＡＭ部単体でのテスト時に
は、通常動作の場合と読み出し及び書き込みのレイテン
シを変化させることによって、通常動作時と同等の高速
動作での評価テストを行うことができるようになる。ま
た、テスト用パッドをＭＰＵのパッドの一部と共用する
ことによって、ＤＲＡＭ部単体でのテストを行えるよう
にするために必要となる、パッド数の増加を抑えること
ができるとともに、ＤＲＡＭ部を任意数に分割して、分
割したＤＲＡＭブロックごとにテストを行えるようにす
ることによって、テスト用パッド数をさらに少なくする
ことができる。
【図面の簡単な説明】
【図１】この発明の第１実施例である半導体記憶装置の
電気的略構成を示すブロック図である。
【図２】同半導体記憶装置の動作を説明するためのタイ
ミングチャートである。
【図３】同半導体記憶装置におけるテスト手順を示すフ
ローチャートである。
【図４】同半導体記憶装置における制御用信号の配分方
法を示すブロック図である。
【図５】この発明の第２実施例である半導体記憶装置の
電気的構成を示すブロック図である。
【図６】この発明の第３実施例である半導体記憶装置の
電気的構成を示すブロック図である。
【図７】ＭＰＵと２次キャッシュ用ＤＲＡＭとを混載し
たチップにおける、従来のＤＲＡＭ部単体のテスト方法
を説明する図である。
【符号の説明】
１ ＭＰＵ（処理装置） ２ ２次キャッシュ（２次キャッシュ用記憶手段） ３ タグ（ＴＡＧ）メモリ（２次キャッシュ用記憶
手段） ４１，４２，４３，４４，４５，４６，４７ 出力
／入力用バッファ（ＯＵＴ／ＩＮ） ５１，５２，５３，５４ レジスタ（ＲＥＧ）（レ
ジスタ手段） ６１，６２，６３，６４ スイッチ（スイッチ手
段） ７，７Ａ，７Ｂ ボンディングパッド（テスト用外
部端子） ８１，８２，８３，８４，８５ バッファ ９１，９２，９３，９４ セレクタ（ＴＩＯＳＥ
Ｌ）（セレクタ手段） １０ マルチプレクサ（ＴＩＯＭＵＸ）（マルチプ
レクサ手段）

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 処理装置と２次キャッシュ用記憶手段と
    を１チップ上に搭載し、該処理装置と２次キャッシュ用
    記憶手段間を複数本のデータバスで接続した半導体記憶
    装置において、 該複数本のデータバスにそれぞれ並列に接続した複数本
    のテスト用のデータバスをデータを一時保持するための
    レジスタ手段を介してテスト用外部端子に接続したこと
    を特徴とする半導体記憶装置。
  2. 【請求項２】 前記テスト用外部端子が前記処理装置の
    外部端子の一部からなるとともに、該テスト用外部端子
    を前記レジスタ手段と前記処理装置の複数本のデータバ
    スとに切り換えて接続するスイッチ手段を備えたことを
    特徴とする請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記レジスタ手段が、試験装置からの前
    記２次キャッシュ用記憶手段に対するデータの書き込み
    又は読み出しに応じてデータ転送方向を切り換えられる
    ように構成されていることを特徴とする請求項１又は２
    記載の半導体記憶装置。
  4. 【請求項４】 処理装置と２次キャッシュ用記憶手段と
    を１チップ上に搭載し、該処理装置と２次キャッシュ用
    記憶手段間を複数本のデータバスで接続した半導体記憶
    装置において、 前記処理装置と２次キャッシュ用記憶手段間のデータバ
    スを複数群のデータバスに分割するとともに、 該複数群のデータバスにそれぞれ並列に接続した複数群
    のテスト用のデータバスから１群のデータバスを選択す
    るための該複数群のテスト用のデータバスに対応して設
    けられたセレクタ手段と、 該選択された１群のデータバスにおける複数本のデータ
    バスとテスト用外部端子間に介在して該複数本のデータ
    バスのデータを一時保持するマルチプレクサ手段とを備
    えたことを特徴とする半導体記憶装置。
  5. 【請求項５】 前記テスト用外部端子が前記処理装置の
    外部端子の一部からなるとともに、該テスト用外部端子
    を前記マルチプレクサ手段と前記処理装置の複数本のデ
    ータバスとに切り換えて接続するスイッチ手段を備えた
    ことを特徴とする請求項４記載の半導体記憶装置。
  6. 【請求項６】 前記セレクタ手段が複数段からなり、前
    記複数群のテスト用のデータバスを段階的に集約して１
    群のデータバスを選択するように構成されていることを
    特徴とする請求項４又は５記載の半導体記憶装置。
  7. 【請求項７】 前記セレクタ手段が、試験装置からの前
    記２次キャッシュ用記憶手段に対するデータの書き込み
    又は読み出しに応じてデータ転送方向を切り換えられる
    ように構成されていることを特徴とする請求項４乃至６
    記載の半導体記憶装置。
  8. 【請求項８】 前記マルチプレクサ手段が、試験装置か
    らの前記２次キャッシュ用記憶手段に対するデータの書
    き込み又は読み出しに応じて保持するデータの転送方向
    を切り換えられるように構成されていることを特徴とす
    る請求項４乃至７記載の半導体記憶装置。
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