JPS6079445A - 記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の楓する技術分野 本発明はある周期内に複数バンクをアクセスする時のバ
ンク使用状態を管理する記憶制御装置に関する。

従来技術 近年テータ処理の分野において、処理装置の性能向上と
ともにそれに見合った記憶装置のスループット向上への
要求が高まっている。半導体素子の進歩により記憶、装
置の記憶容証は年々増加してきているか、スループット
向上の為のサイクルタイムの改善はあ壕りなされ“Ｃい
ない。従来記憶装置のスループットを向上させるために
は多重バイト構成により同時に読み／書き出来るデータ
景を増加させる方法や多重バンク構成により記憶装置を
独立に動作可能な複数のバンクに分割し見かけのサイク
ルタイムを小さくシ、さらに、インタリーピングによる
アクセスで並列動作バンクを増やす方法などがとられ、
処理装置に必要なスループットを確保してきている。多
重バンク構成における各バンクの使用状態の管理は従来
バンク数が少ない時には各バンクからビジー信号を直接
受はビジーでないバンクへアクセスをする方法や多少バ
ンク数が増加した場合にはバンクと１対１に対応するよ
うにビジーフリップフロップを持ち、該フリップフロッ
プをアクセス時にセットしバンクザイクル時間稜にこれ
をリセットし、このビジーフリップフロップの状態でバ
ンクアクセスを制御してきている。しかし、このような
方法では、複数バンク同時アクセス可能でかつバンク数
が非常に多い高いスループ、トを持つ記憶装置を実現し
ようとした場合には、前記バンクビジー喘・理が複雑で
〃・つ金物お−とじても大きなものになるという欠点が
ある。

発明の目的 本発明の目的は単純かつ少ない金物ｔ、で犬くのバンク
のビジー管理を可能にし、上記欠点を解決した高いスル
ープ、トを有する記憶ＩＬ１」御装置を提供することに
ある。

発明の構成 本発明の記憶制御装置は、それぞれ独立に動作可能な複
数のバンクから構成さｔしるｄピ憶装置と、該記憶装置
に接続され前記バンクの１つ以上に同時にアクセスを行
なう記憶制御装置と、前記記憶装置をアクセスするため
前記記憶制御装置に対し１つ以上のバンクに対する要求
を発生する１つ以上の処理装置を有するシステムにおい
て、 予め定めた周期で前記要求で必要とするバンクから前記
１周期内で処理すべきバンクを決定し、アドレス情報か
ら得られるバンク番号と該バンク番号から前記１周期内
で処理すべき全てのバンクを表わすのに必要なマスク情
報を出力する要求処理回路と、 前記アクセスにより各周期毎に使用状態とじて扱われる
使用バンク情報を前記バンク番号とマスク情報で登録し
使用状態のバンクに該バンクのバンクサイクル時間内に
再びアクセスがないよう登録期間を保証するだけの前記
周期とバンクサイクル時間とから決められた数からなる
バンク登録レジスタと、 前記バンク登録レジスタの各出力に接続され、前記要求
処理回路からの要求バンク情報を共通入力とし、前記各
バンク登録レジスタに登録中のバンク番号と要求バンク
Ｔｉ報のバンク番号との比較において、それぞれのマス
ク情報により比較すべきビットを決定して比較し、使用
状態バンクと要求バンクとで一致するものがあるか否か
を個々に検出する前記バンク登録レジスタと同数のバン
ク検出回路と、 前記バンク検出回路のすべＣの検出結果により、前記記
憶装置に対するアクセスを制御するアクセス制御回路と
を備え、予め定めた絢期毎に該周期内に処理すべき全バ
ンクについて該バンクが使用状態であるか否かをバンク
番号とマスク情報により検出し該バンクがすべて使用状
態で力い時に該バンクに対するアクセスを行なうととも
に、該バンク情報を前記バンク登録レジスタの１つに登
録することを％ｉとする。

発明の実施例 次に本発明について図面を参照し”Ｃ訂細に説明する。

第１図を参照すると、本発明の一実施例に適用されるデ
ータ処理システムは演算処理装置ｌおよび２．入出力処
理装置３．記憶制御装置４．ユニ、ト５−１〜５−４を
有する記憶装置５、およびインタフェース１０１〜１０
７から構成されている。

演算処理装置１は他の演算処理装置２および入出力処理
装置３と記憶装置５を共有し゛Ｃデータ処理をイテなう
。前記演算処理装置１は前記記憶装置５ヘデータアクセ
スを行なうのにインタフェース１０１を介して記憶制御
装置４に歇求を送る。前記インタフェース１０１は毎マ
シンサイクル１語のデータ転送ができる能力を持ってい
る。同様にインタフェース１０２は毎マシンサイクル２
飴。

インタフェース１０３は２マシンサイクルに１語の転送
能力をもつ。

記憶装置５は内部にそれぞれ並列動作可能な３２個のバ
ンクを持ち、４つのアクセスパス１０４〜１０７で前記
記憶制御装置４に接続され、前記各アクセスパスは第１
図に示すように対応するユニット５−１〜５−４内のそ
れぞれ８バンクをアクセスできる。前記各バスは２マシ
ンサイクルで１語の転送能力もち、各バンクは９マシン
サイクルのバンクサイクル時間を必要とする。前記各バ
ンクは１語×ｎで構成され前記記憶装置５での番地付け
はバンク番号ｊＩに割付けられでおり、各バンクには３
２語境界での番地が与えられバンクの選択は３２語境界
内の語の番地で行なわれる。前記複数の要求元から出さ
れた前記記憶装＃５へのアクセスは、インタフェース１
０１〜１０．３で前記記憶制御装置４に通知され該記憶
制御装置４で要求の種類および要求番地から、前記記憶
装置５のどのバンクを同時に例個どのパスケ用いてアク
セスすべきかが利足され、該必要バンクの使用状態（ビ
ジー）検査が行なわれる。

今前記演算処理装置１から８語のブロック読出し要求が
来た場合には、前記インタフェース１０１が１マシンサ
イクル１語の転送能力に対し前記４本のインタフェース
１０４〜１０７はそれぞれ２マシンサイクルに１＠の転
送能力なので前記記憶制御装置４は前記記憶装置５に対
し、２マシンサイクルに２つのバンクの割合で４回アク
セスし、前記記憶装置５からの２マシンサイクル毎に２
語送られてくるデータを毎マシンサイクル１飴ずつ８回
返せば良いことが判る。同様に前記演算処理装置２から
の８飴のブロック読出し要求の場合は前記インタフェー
ス１０２が毎マシンティク１１２語の転送能力を持つた
め、前記記憶装置５には２マシンサイクル毎に同時に４
バンクの動台で２回アクセスし、２マシ／サイクル毎の
４語のデータを毎マシンサイクル２語返せば良い。また
、要求元からの１＠ずつの要求に対しては、２マシンサ
イクルで１語の処理を行なう。このように要求元と要求
の種類によって同時に処理すべきバンク数が決められ、
同時に１個または複数のバンクについてバンクビジーを
検査する必９７：があり、かつそのタイミングは本実施
例の場合２マシンサイクルに１回の割合で行なえば良い
。また上記ブロック読出しの場合同時にマクセスするバ
ンクはブロックアドレスが８語境界にあることからバン
ク番号０．８　、１６．２４からの連続する２個または
４個毎となる。通常バンク番号は要求語番地の下位５ビ
ツトから得られることを考えると、同時アクセスバンク
数が２個の時は最下位ビットを、４個の時には下位２ビ
ツトを無視してバンク番号を比較すれば一致検出ができ
ることになる。

第２図を参照すると、本発明の一実施例は要求付は回路
１０．チェック・レジスタ１１．記憶アクセス回路１２
．登録制御回路１３．登録レジスタ２１〜２４、および
比較回路３１〜３４から構成されている。

次に第２図のブロック図と第３図のタイミング表を用い
て更に詳細に説明する。第２図は前記記憶制御装置４０
本発明に係る部分のブロック図である。第３図は動作を
説明するために前記演算処理装置ｌからＯ〜７バイト内
データに対するブロック読出し要求と前記演算処理装置
２から２４〜３１バンク内データに対するブロック読出
し要求があり、その後前記入出力処理装置３からバンク
７へと前記演算処理装置１からバンク２５への１語の書
込み要求があり、つづいて前記演算処理装置２からのバ
ンクＯ〜７に対するブロック読出しがあった場合のタイ
ミングを示したものである。

（Ｔは説明のためマシンサイクルに番号付けをしたもの
である。） 次に本発明の一実施例の動作を第２図および第３図を参
照しながら詳細に説明する。

インタフェース１０１で前記記憶制御装置４に送られＣ
きたブロック読出し要求は要求受付は回路１０でバンク
０からサイクル当り２バンクずつバンクビジーチェック
をするとうに判定される。

出力線１１１を介してチェックレジスタ１１にＭ二１．
Ａ＝ｏ（バンク０と１を示す）がタイミングＴＯでセッ
トされる。該チェックレジスタ１１の出力線１１３の内
容はビジーチェックのために比較回路３１〜３４に入力
される。タイミングＴ。

およびＴ１では使用中のバンクがないので全ての登録レ
ジスタ２１〜２４にはバンク爵号として存在しないバン
ク番号Ｂ−３２が登録されている。

従って、前記比較回路２１〜２４の出力線１４１〜１４
４には一致信号が出力されない。該出力線１４１〜１４
４の信号は記憶アクセス回路１２に入力され、前記出力
線１４１〜１４４の内容が１つも一致を検出していない
ことから、該バンク０と１が未使用状態である。そこで
前記記憶アクセス回路１２は線１１０を介してタイミン
グ出力が出ているタイミングＴ１で線１１４を介して与
えられた出力により該バンクに対する要求に応答し°〔
前記記憶装置５に出せることが通知される。前記記憶ア
クセス回路１２は前記要求受付は回路１０から線１１２
を介して与えられた番地情報と線１１３を介して与えら
れたバンク情＠を使って次のタイミングＴ２およびＴ３
でパス１０４および１０５を用いて該バンクＯと１に読
出し要求が送られる。登録制御回路１３は線１１０を介
してタイミング出力が出る毎に４本の出力線１２１〜１
２４のそれぞれに出力を１咽番に出すことにより前記登
録レジスタ１〜４をそれぞれ８マシンサイクル毎に更新
する。前記各登録レジスタのストローブ入力線１２１〜
１２４には前記線１１４を介した通知がある時には出力
１１３で入力されるチェックレジスタ１１の内容が伝送
され、ない時にはバンク番号としてＢ＝３２をセットす
るよう制御されている。タイミングＴ１では線１１４に
通知出力があるためストローブ線１２１を介して前記チ
ェックレジスタ１１の内容ＭおよびＡが第１の登録レジ
スタ２１のＮ１およびＢ１にセットされる。

線１１４を介して通知を受けた前記吸水受付は回路１０
は前記チェックレジスタ１１にある要求ハ処理されたの
で次のタイミングで次の２つのバンク（バンク２と３）
に要求をすべく前記線１１１の出力により前記チェック
レジスタ１１にＭ＝１゜Ａ＝２をセットする。

以下同様にして、バンク４と５．パンクロと７に要求さ
れ、前記演算処理装置１からのブロック読出し吸水が処
理される。次の演算処理装置２からのブロック読出し要
求は同時に４バンク処理するため前記チェックレジスタ
１１にＭ＝３　（４バンク単位でビジーチェックする）
をセットする点を除き同様の動作が行なわれる。タイミ
ングＴｌ４−Ｃインタフェース１０３で要求された前記
入出力処理装置３からのバンク７への１語の書込み要求
がバンクビジーチェックのため前記チェックレジスタ１
１にＭ＝０．Ａ＝７とし゛Ｃセットされる。

今バンク７は先の演算処理装置１からのブロック読出し
要求で使用状態にあるため、タイミングＴ１６で６１１
記記憶装虹５のバンク７がアクセスされなくてはならな
い。

第４図を参照すると、前記比較回路３１〜３４は排他的
論理和回路５１〜５５．ツ゛ンドゲート６１〜６５．オ
アゲート７４および７５、およびアンドゲート８０から
構成され°Ｃいる。

次に前記アクセスの抑止手ｊ−を図凹ｆＫ：診照しで詳
細に説明する。今バンクの使用状態は前記登録レジスタ
２４にＮ４＝１　、Ｂ４二６として登録をれＣいる。前
記チェックレジスタ１１のバンク番号人出力１１３（第
４図の出力２０１〜２ｏ５）は４つの比較回路３１〜３
４のそれぞれに入力され、排他的論理和回ｊ６５１〜５
５で前記各登録レジスタ２１〜２４のバンク番号Ｂの出
力１３１〜１３４のそれぞれ対応する重みのビットどう
しと比較される。前記比較回路３４においては％　ＡＱ
　ＨＡＩ＋　Ａ　２１　Ａ　３＋　Ａ　４　＝　００１
１１であり、ＢＯ＋Ｂ＋　＋　Ｂ　２１　Ｂ　３＋　Ｂ
　４−００１１０で前記排他的論理和回路５１〜５５の
出力２５１〜２５５は００００１となる。この値０００
０１の否定回路６１〜６５を介した出力２６１〜２６５
は１１１１０となる。これはＡとＢ４とが最下位ビット
を除いＣ一致していることを示している。今前記登録レ
ジスタ４２４にはパンクロとバンク７の両方を登録する
ため最下位ビットの比較を無視するようにマスク情報Ｎ
４としてＮｏ、Ｎ１＝０１が登録されている。マスク情
報ＭおよびＮの出力２２４〜２２５゜および２３４〜２
３５は下位２ビツトの比較結果２６４〜２６５と論理和
回路７４〜７５とでそれぞれ論理和がとられる。いずれ
かのマスク情報が論理１であればビットの比較結果を強
制的に論理１（一致）にしてそれぞれの出力２７４〜２
７５に出すように構成されている。従って、前記比較結
果２６１〜２６５（１１１１０）は出力２６１〜２６３
．２７４〜２７５では１１１１１となシ、全ビット一致
として論理積回路８０に入力される。

今Ｂ４の最上位ピッ）ＢｙはＢ　、１　＝　６であり論
理０のため否定回路６０を通した出力２６０は論理１に
なっており、前記論理積回路８０の条件が整い出力１４
４かも一致状態が出力される。記憶アクセス回路１２は
出力１４４でビジーバンクと要求バンクの一致が報告さ
れるとＯ（１記記憔装置５に対するアクセスを抑止し、
通知１１４も田さない。

第３図からも判るように、’ｌ’１６では登録レジスタ
４２４はバンク番号Ｂ４＝３２　（Ｂｖ　＝１　）にな
るため、第４図における出力２１０が論理１１その否定
回路６０の出力２６０が論理０となり論理積回路８０の
出力１４４は占○理０となり一致無しの状態になる。こ
のためバンク７に対する徴求は処理することができる。

以上説明したように、登録レジスタには複数個のバンク
を登録するために、バンク番号と比較回路のマスクビッ
トを持ち、要求バンクとの比較において、バンク番号の
ビット毎の比較結果をマスり情報でマスクすることによ
り同時に複数個のノ（ンクについて検査できる。Ｔ２２
ではＴ１４とは逆に登録レジスタ１２１には）くンク７
の１個が登録されており、チェックレジスタ１１にＭ＝
３゜Ａ＝４（バンク４〜７）の４バンクの要求バンクが
入った場合となるが、Ｂ１＝００１１１とＡ＝ｏｏｉｏ
ｏの比較結果２６１〜２６５　１１１００をＭｏＭｌ＝
１１でマスクすると１１１１１となりやはり一致か検出
される。前記登録レジスタは８マシンサイクル毎に更新
されるため、一度登録レジスタに登録されたビジーバン
クはＩＯマシンサイクルアクセスできないことになる。

今ｉｔＪ記記憶装置５の各バンクのサイクルタイムは９
であるため、同一バンクに対するアクセスの爪なりは生
ずることがないことが保証されている。このように登録
レジスタの必要数はバンクのサイクルタイムとバンクチ
ェックのサイクルからめることができる。また、チェッ
クレジスタ１１と登録レジスタ２１〜２４のビット数は
、同時にバンクビジーチェックを行うバンク数と前記記
憶装置５のバンク数から決められる。

第５図には本発明の他の一実施例が示されており、その
構成は第２図における登録レジスタ２１〜２４をシフト
レジスタ状にしたものである。この場合通知１１４でチ
ェックレジスタ１１の内容を登録するのは必ず登録レジ
スタ１２１であり、この内容が２マシンサイクル毎のタ
イミング出力１１０によシ１→２→３→４と順に移送さ
れる。

従ってアクセスのため、ビジーとして登録されたバンク
は８マシンサイクル間登録されていることＫなり、前記
実施例と同じ効果を生み出すことができる。ただし内容
が順次移送されるため、第２図における登録制御回路１
３は不要となりタイミング出力１１０だけで制御できる
。

槁６図には本発明のさらに別の一実施例が示されており
、前記第５図の実施例に比べ、チックレジスタ１１と比
較回路３１〜３４を３組持ち、要求受付は回路１０はそ
れぞれの要求元からの要求に対し、要求バンクを決定し
て、対応する前記チェックレジスタ１１にセットする。

こうすることにより各要求元からの要求バンクを同時に
バンクビジーチェックすることが可能になり、バンクビ
ジー′待ち時間を減少させることができる。前記比較回
路での検査結果は出力１４０で記憶アクセス回路１２に
入力され同時に２つ以上が検査の結果記憶アクセス可能
な場合にはその内の１つを選び前記記憶装置５をアクセ
スするとともに通知１１４で前記要求受付は回路１０に
知らせられる。該要求受付は回路ｌＯは通知のあった要
求バンクのチェックレジスタ１１に次の要求バンクをセ
ットすることは他の実施例と同様である。前記通知１１
４はまた新たに設けられた切替回路１５に送られ処理し
た要求バンク情報を前記３つのチェックレジスタ１１の
出力１１３の内から辿び、その出力１１５で登録レジス
タ１２１にセントするようにする。通知１１４の無いタ
イミングでは前記登録レジスタ１２１にはバンク番号と
してＢ−３２をセットするのは他の実施例と同様である
。

以上本発明のいくつかの実施例について図面を参照して
船間したが、本発明におけるバンクチェク周期は適用さ
れるシステムによって最適な値を選択すれは良く、記憶
装置へのアクセス方法やそのバンク数により決められる
べきものであり、又その時の登録レジスタの数とビット
数も各ノ（ンクのサイクルタイムを保証する値に調兼さ
れ、不実施例の値に限定されるものではない。

発明の効果 本発明にはある周期でアクセスする１つ以上のバンクの
組を１情報として管理し、周期毎にチェックすることに
より、バンク級が太くなった場合でも単純かつ少ない金
物量でビジー管理かり能になるという効果かある。

【図面の簡単な説明】

第１図は本発明の一実施例ケ示す図、第２図。 第５図、第６図はそれぞれの実施例における記憶制御装
置の一部の詳細な構成を示す図、第３図は本発明の一実
施例の動作を説明するためのタイミングチャート、第４
図ゆ比較回路の詳細な構成分示す図でめる。 第１図から第６図において、１，２・・・・・・演算処
理装置、３・・・・・入出力処理装置、４・・・・・・
記憶制御装置、５・・・・・・記憶装置、１０・・・・
・・要求受付は回路、１１・・・・・・チェックレジス
タ、１２・・・・・・記憶アクセス回路、１３・・・・
・・登録制御回路、１５・・・・・・切替回路、２１〜
２４・・・・・・登録レジスタ、３１〜３４・・・８０
．比較回路、５１〜５５・旧・・排他的論理和回路、６
０〜６５・・・・・・否定回路、７４〜７５・・・・・
・論理和回路、８０・・・・・・論理積回路。 中７１　図 第２２　図 第４　図 ５゛　条５　図 粂Ｇゾ 手続補正書 １、事件の表示　昭和５８年　特許　Ｈｇ、＜Ｈ４５１
８８２０５号２、発明の名称　記　憶　制　御　装　置
３、補正をする者 事件との関係　出　ＪｆＱ　人 東京都港区芝五−１’　ｌ”ｌ　３３番１号（４２３）
　日本電気株式会社 代表者　関本忠弘 ４、代理人 〒１０８　東京都港区芝五ｌ’　ｌ−１３７番８シ；ｆ
−１：友三田ビＪＬ５、補正の対象 （１）図面 （２）明細書の発明の詳細な説明の欄 ６　補正の内容 （１）　第３図を新たな図面に差し換えます。 （２）明細書の発明の詳細な説明の欄を下記のように訂
正します。 記 １、第６頁第１４行目の記載「太く」を「多く」と訂正
します。 ２、第１４頁第９行目の記載「５に出せる」を「５にア
クセスが出せる」と酊正します。 ３　同頁箱１８行目の記載「１〜４」をｒ２１〜２４」
と言Ｊ止します。 ４、第１６頁第８行目の記載［れなくてはならない］を
「れてはならない」と創正します。 ５、同頁第１Ｏ行目の記載「ナンドケート６１」を「否
定回路６０」と訂正します。 ６　同頁第１１行目の記載「オアケート」を［論理和ケ
ート」と訂正します。 ７　同頁第１１行目および第１２行目の記載「アンドケ
ート」を「論理和ゲート」と引正します。 ８、第１７頁第９行目および第１０行目の記載「前記登
録レジスタ２４」を「前記第４登録レジスタ２４」と訂
正し寸す。 代理人　弁理士　内　原　音

Claims (1)

1. 【特許請求の範囲】 １、それぞれ独立に動作可能な複数のバンクから構成さ
   れる装置 該記憶装置に接続され前記バンクの１つ以上に同時にア
   クセスを行なう記憶１８１１御装置と、前記記憶装置を
   アクセスするため前記配憶制御装置に対し１つ以上のバ
   ンクに対する要求を発生する１つ以上の処理装置とを有
   するシステムにおいて、 前記記憶制御装置は、予め定めた周期で前記要求で必要
   とするバンクから前記１周期内で処理すべきバンクを決
   定しアドレス情報から得られるバンク番号と該バンク番
   号から前記１周期内で処理すべき全てのバンクを表わす
   のに必要なマスク情報を出力する要求処理回路と、Ｍｔ
   Ｊ記アクセスにより各周期毎に使用状態として扱われる
   使用バンク情報を前記バイト番号とマスク情報で登録し
   使用状態のバンクに該バンクのバンクサイクル時間内に
   杓びアクセスがないよう登録期間を保証するだけの前記
   周期とバンクサイクル時間とから決められた数からなる
   バンク登録レジスタと、 前記バンク登録レジスタの各出力に接続され前記要求処
   理回路からり要求バンク情報を共通入力とし前記各バン
   ク登録レジスタに、登録中のバンク番号と要求バンク情
   報のバンク番号との比較においてそれぞれリマスク情報
   により比較すべきビットを決定して比較し、使用状態バ
   ンクと要求バンクとで一致するものがあるか否かを個々
   に検出する前記バンク登録レジスタと同数のバンク検出
   回路と、 前記バンク検出回路のすべての検出結果により、前記記
   憶装置に対するアクセスを制御するアクセス制御回路と
   を備え、 予め定めた周期毎に該周期内に処理すべき全バンクにつ
   いて該バンクが使用状態であるか否かをバンク番号とマ
   スク情報により検出し該バンクがすべて使用状態でない
   時に該バンクに対するアクセスを行なうとともに、該バ
   ンク情報を前記バンク登録レジスタの１つに登録するこ
   とを特徴とする記憶制御装置。 ２、前記バンク登録レジスタに使用状態のバンク情報を
   バンクサイクル時間以上保持するために、前記バンク登
   録レジスタは前記周期毎に順次ストローブされ該周期に
   要求バンクがすべで使用状態でなければ要求バンク情報
   を使用バンク情報として該周期に対応した前記バンク登
   録レジスタに登録し、該周期に要求バイトり少なくとも
   １つが使用状態であれは該レジスタのバンク情報を前記
   検出回路の検査が無効となるように登録するようにした
   特許請求の範囲第１項の記憶制御装置。 ３、　前記バンク登録レジスタは要求バンク情報を受付
   ける第１番目のレジスタから順にシフトレジスタ状に接
   続され、核内＠、を前記周Ｍ毎に次の段に移すように制
   御され、前記第１番目のレジスタにはＭｉＪ記周期毎に
   要求バンクが使用状態でなければ要求バンク情報を使用
   バンク情報として登録し前記周期毎に要求バンクの少な
   くとも１つが使用状態であれば該レジスタのバンク情報
   を前記検出回路の検査が無効となるように登録するよう
   にした特許請求の範囲第１項記載の記憶制御装置。 ４　前記バンク登録レジスタの各出力に接続される前記
   バンク検出回路を複数組伽え、前記做求処理回路から出
   力される複数の要求バンク情報を同時に検査し、検査を
   通過した要求の内の１つを予め定めた優先順位に従って
   選択し、該要求バンク情報を使用状態バンク情報として
   登録するとともに、前記記憶装置にアクセスをするよう
   にした特許請求の範囲第２項、第３項記載の記憶制御装
   置。