JP2004500673A5 - - Google Patents
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Description
【書類名】明細書
【発明の名称】ローカルデータドライバと、プログラム可能な数のデータ読取り及びデータ書込みラインとを有する埋込み型ＤＲＡＭアーキテクチャ
【特許請求の範囲】
【請求項１】第１方向で互いに隣接して配置された第１の対のデータ経路回路であって、各データ経路回路がデータ書込み回路と、データ読取り回路と、選択回路とを具えている当該データ経路回路と、
前記第１の対のデータ経路回路の各々にそれぞれ接続された少なくとも１つのブロックのメモリセルであって、メモリセルのこれらブロックは、前記第１の対のデータ経路回路がこれらブロック間に位置するように前記第１の対のデータ経路回路に対して前記第１方向に配置され、各ブロックの前記メモリセルが行及び列を有するアレイに構成されているこれらブロックの当該メモリセルと
を有するメモリ装置。
【請求項２】前記データ経路回路の各々が、前記第１方向で前記メモリの２つのブロックと関連しかつこれらブロックに隣接して位置決めされ、これらブロックの双方が関連のデータ経路回路の同一側にある請求項１に記載のメモリ装置。
【請求項３】前記データ経路回路の各々が、第２方向で前記２つのブロックとは異なる前記メモリの他の少なくとも２つのブロックと関連している請求項２に記載のメモリ装置。
【請求項４】前記データ経路回路の各々が、前記第１方向で前記メモリの４つのブロックと関連しかつこれらブロックに隣接して位置決めされ、前記メモリのこれら４つのブロックのすべてが関連のデータ経路回路の同一側にある請求項１に記載のメモリ装置。
【請求項５】前記データ経路回路の各々が、第２方向で前記４つのブロックとは異なる前記メモリの他の少なくとも４つのブロックと関連している請求項４に記載のメモリ装置。
【請求項６】前記第１方向で互いに隣接して配置された少なくとも１つの第２の対のデータ経路回路と、
前記第１方向で前記第２の対のデータ経路回路の各々にそれぞれ接続された少なくとも１つのブロックのメモリセルと
をさらに有するメモリ装置であって、
メモリセルの前記ブロックの各々が、
前記ブロックのメモリセルの行にそれぞれ１本ずつ接続された複数のワードラインと、
前記ブロックのメモリセルの列にそれぞれ１本ずつ接続された複数のデジットラインと、
前記ブロックの前記ワードラインにそれぞれ接続された少なくとも１つの行デコーダと、
前記メモリセルからデータを読取りかつ前記メモリセルにデータを書込む複数のセンス増幅器回路であって、前記ブロックの前記デジットラインにそれぞれ接続され、前記データ経路回路のそれぞれ１つとこれらセンス増幅器回路との間でデータを転送する複数のデータ転送ラインを有する当該センス増幅器回路と
を有し、
前記第２の対のデータ経路回路と、これらに関連するメモリセルのブロックとが、前記第１の対のデータ経路回路と、これらに関連するメモリセルのブロックとに対する前記第１方向に対し垂直な第２方向に配置されている請求項１に記載のメモリ装置。
【請求項７】センス増幅器回路を前記第２方向に配置されたメモリの隣接ブロックから、前記隣接ブロックの１つと関連するデータ経路回路へ選択的に結合する選択回路であって、この関連するデータ経路回路が前記隣接ブロックの選択された１つからデータを読取りまたは前記隣接ブロックの選択された１つにデータを書込む選択回路をさらに有する請求項６に記載のメモリ装置。
【請求項８】各データ経路回路が、
前記センス増幅器回路に接続可能な複数の書込みドライバ回路であって、その各々がデータを前記センス増幅器回路に入力するデータ書込みラインを有するこれら書込みドライバ回路と、
前記センス増幅器回路に接続可能な複数の読取りドライバ回路であって、その各々がデータを前記センス増幅器回路から出力するデータ読取りラインを有するこれら読取りドライバ回路と
を有する請求項７に記載のメモリ装置。
【請求項９】メモリセルの各ブロックは当該ブロックの両側に配置された２つの行デコーダを有し、これら行デコーダがこのブロック内の一つ置きのワードラインをそれぞれ活動化する請求項７に記載のメモリ装置。
【請求項１０】前記メモリのブロックの各々が少なくとも６４ｋのメモリセルを有する請求項１に記載のメモリ装置。
【請求項１１】前記メモリのブロックの各々が少なくとも１２８ｋのメモリセルを有する請求項１に記載のメモリ装置。
【請求項１２】前記メモリのブロックの各々が少なくとも２５６ｋのメモリセルを有する請求項１に記載のメモリ装置。
【請求項１３】前記メモリのブロックの各々が少なくとも５１２ｋのメモリセルを有する請求項１に記載のメモリ装置。
【請求項１４】前記メモリのブロックの各々が少なくとも１０２４ｋのメモリセルを有する請求項１に記載のメモリ装置。
【請求項１５】半導体装置に存在する少なくとも１つのメモリモジュールを有するメモリ回路であって、各メモリモジュールが、
第１方向で互いに隣接して配置された第１の対のデータ経路回路であって、各データ経路回路がデータ書込み回路と、データ読取り回路と、選択回路とを具えている当該データ経路回路と、
前記第１の対のデータ経路回路の各々にそれぞれ接続された少なくとも１つのブロックのメモリセルであって、メモリセルのこれらブロックは、前記第１の対のデータ経路回路がこれらブロック間に位置するように前記第１の対のデータ経路回路に対して前記第１方向に配置され、各ブロックの前記メモリセルが行及び列を有するアレイに構成されているこれらブロックの当該メモリセルと、
前記メモリモジュールのセンス増幅器回路に接続された列デコーダと
を有するメモリ回路。
【請求項１６】前記データ経路回路の各々が、前記第１方向で前記メモリの２つのブロックと関連しかつこれらブロックに隣接して位置決めされ、これらブロックの双方が関連のデータ経路回路の同一側にある請求項１５に記載のメモリ装置。
【請求項１７】前記データ経路回路の各々が、第２方向で前記２つのブロックとは異なる前記メモリの他の少なくとも２つのブロックと関連している請求項１６に記載のメモリ装置。
【請求項１８】前記データ経路回路の各々が、前記第１方向で前記メモリの４つのブロックと関連しかつこれらブロックに隣接して位置決めされ、前記メモリのこれら４つのブロックのすべてが関連のデータ経路回路の同一側にある請求項１５に記載のメモリ装置。
【請求項１９】前記データ経路回路の各々が、第２方向で前記４つのブロックとは異なる前記メモリの他の少なくとも４つのブロックと関連している請求項１８に記載のメモリ装置。
【請求項２０】前記メモリモジュールがさらに、
前記第１方向で互いに隣接して配置された少なくとも１つの第２の対のデータ経路回路と、
前記第１方向で前記第２の対のデータ経路回路の各々にそれぞれ接続された少なくとも１つのブロックのメモリセルと
を有するメモリ装置であって、
メモリセルの前記ブロックの各々が、
前記ブロックのメモリセルの行にそれぞれ１本ずつ接続された複数のワードラインと、
前記ブロックのメモリセルの列にそれぞれ１本ずつ接続された複数のデジットラインと、
前記ブロックの前記ワードラインにそれぞれ接続された少なくとも１つの行デコーダと、
前記メモリセルからデータを読取りかつ前記メモリセルにデータを書込む複数のセンス増幅器回路であって、前記ブロックの前記デジットラインにそれぞれ接続され、前記データ経路回路のそれぞれ１つとこれらセンス増幅器回路との間でデータを転送する複数のデータ転送ラインを有する当該センス増幅器回路と
を有し、
前記第２の対のデータ経路回路と、これらに関連するメモリセルのブロックとが、前記第１の対のデータ経路回路と、これらに関連するメモリセルのブロックとに対する前記第１方向に対し垂直な第２方向に配置されている
請求項１５に記載のメモリ装置。
【請求項２１】前記メモリモジュールがさらに、センス増幅器回路を前記第２方向に配置されたメモリの隣接ブロックから、前記隣接ブロックの１つと関連するデータ経路回路へ選択的に結合する選択回路であって、この関連するデータ経路回路が前記隣接ブロックの選択された１つからデータを読取りまたは前記隣接ブロックの選択された１つにデータを書込む選択回路を有する請求項２０に記載のメモリ装置。
【請求項２２】各データ経路回路が、
前記センス増幅器回路に接続可能な複数の書込みドライバ回路であって、その各々がデータを前記センス増幅器回路に入力するデータ書込みラインを有するこれら書込みドライバ回路と、
前記センス増幅器回路に接続可能な複数の読取りドライバ回路であって、その各々がデータを前記センス増幅器回路から出力するデータ読取りラインを有するこれら読取りドライバ回路と
を有する請求項２０に記載のメモリ装置。
【請求項２３】メモリセルの各ブロックは当該ブロックの両側に配置された２つの行デコーダを有し、これら行デコーダがこのブロック内の一つ置きのワードラインをそれぞれ活動化する請求項２０に記載のメモリ装置。
【請求項２４】少なくとも２つのメモリモジュールのセンス増幅器回路が前記列デコーダに接続されかつ第１方向に対し垂直な第２方向で、半導体装置上に位置決めされている請求項１５に記載のメモリ装置。
【請求項２５】少なくとも４つのメモリモジュールのセンス増幅器回路が前記列デコーダに接続されかつ第１方向に対し垂直な第２方向で、半導体装置上に位置決めされている請求項１５に記載のメモリ装置。
【請求項２６】前記少なくとも４つのメモリモジュールが第１方向の２つの列に構成されている請求項２５に記載のメモリ装置。
【請求項２７】少なくとも８つのメモリモジュールのセンス増幅器回路が前記列デコーダに接続されかつ第１方向に対し垂直な第２方向で、半導体装置上に位置決めされている請求項１５に記載のメモリ装置。
【請求項２８】前記少なくとも８つのメモリモジュールが第１方向の２つの列に構成されている請求項２７に記載のメモリ装置。
【請求項２９】プロセッサと、
列デコーダに接続されたセンス増幅器回路を有するメモリモジュールにより構成され、前記プロセッサに接続された半導体装置と
を具えるコンピュータシステムであって、前記メモリモジュールの各々が、
第１方向で互いに隣接して配置された第１の対のデータ経路回路であって、各データ経路回路がデータ書込み回路と、データ読取り回路と、選択回路とを具えている当該データ経路回路と、
前記第１の対のデータ経路回路の各々にそれぞれ接続された少なくとも１つのブロックのメモリセルであって、メモリセルのこれらブロックは、前記第１の対のデータ経路回路がこれらブロック間に位置するように前記第１の対のデータ経路回路に対して前記第１方向に配置され、各ブロックの前記メモリセルが行及び列を有するアレイに構成されているこれらブロックの当該メモリセルと
を有するコンピュータシステム。
【請求項３０】前記データ経路回路の各々が、前記第１方向で前記メモリの２つのブロックと関連しかつこれらブロックに隣接して位置決めされ、これらブロックの双方が関連のデータ経路回路の同一側にある請求項２９に記載のコンピュータシステム。
【請求項３１】前記データ経路回路の各々が、第２方向で前記２つのブロックとは異なる前記メモリの他の少なくとも２つのブロックと関連している請求項３０に記載のコンピュータシステム。
【請求項３２】前記データ経路回路の各々が、前記第１方向で前記メモリの４つのブロックと関連しかつこれらブロックに隣接して位置決めされ、前記メモリのこれら４つのブロックのすべてが関連のデータ経路回路の同一側にある請求項２９に記載のコンピュータシステム。
【請求項３３】前記データ経路回路の各々が、第２方向で前記４つのブロックとは異なる前記メモリの他の少なくとも４つのブロックと関連している請求項３２に記載のコンピュータシステム。
【請求項３４】前記メモリモジュールがさらに、
前記第１方向で互いに隣接して配置された少なくとも１つの第２の対のデータ経路回路と、
前記第１方向で前記第２の対のデータ経路回路の各々にそれぞれ接続された少なくとも１つのブロックのメモリセルと
を有するメモリ装置であって、
メモリセルの前記ブロックの各々が、
前記ブロックのメモリセルの行にそれぞれ１本ずつ接続された複数のワードラインと、
前記ブロックのメモリセルの列にそれぞれ１本ずつ接続された複数のデジットラインと、
前記ブロックの前記ワードラインにそれぞれ接続された少なくとも１つの行デコーダと、
前記メモリセルからデータを読取りかつ前記メモリセルにデータを書込む複数のセンス増幅器回路であって、前記ブロックの前記デジットラインにそれぞれ接続され、前記データ経路回路のそれぞれ１つとこれらセンス増幅器回路との間でデータを転送する複数のデータ転送ラインを有する当該センス増幅器回路と
を有し、
前記第２の対のデータ経路回路と、これらに関連するメモリセルのブロックとが、前記第１の対のデータ経路回路と、これらに関連するメモリセルのブロックとに対する前記第１方向に対し垂直な第２方向に配置されている請求項２９に記載のコンピュータシステム。
【請求項３５】前記メモリモジュールがさらに、センス増幅器回路を前記第２方向に配置されたメモリの隣接ブロックから、前記隣接ブロックの１つと関連するデータ経路回路へ選択的に結合する選択回路であって、この関連するデータ経路回路が前記隣接ブロックの選択された１つからデータを読取りまたは前記隣接ブロックの選択された１つにデータを書込む選択回路を有する請求項３４に記載のコンピュータシステム。
【請求項３６】各データ経路回路が、
前記センス増幅器回路に接続可能な複数の書込みドライバ回路であって、その各々がデータを前記センス増幅器回路に入力するデータ書込みラインを有するこれら書込みドライバ回路と、
前記センス増幅器回路に接続可能な複数の読取りドライバ回路であって、その各々がデータを前記センス増幅器回路から出力するデータ読取りラインを有するこれら読取りドライバ回路と
を有する請求項３４に記載のコンピュータシステム。
【請求項３７】メモリセルの各ブロックは当該ブロックの両側に配置された２つの行デコーダを有し、これら行デコーダがこのブロック内の一つ置きのワードラインをそれぞれ活動化する請求項３４に記載のシステム。
【請求項３８】少なくとも２つのメモリモジュールのセンス増幅器回路が前記列デコーダに接続されかつ第１方向に対し垂直な第２方向で、半導体装置上に位置決めされている請求項２９に記載のコンピュータシステム。
【請求項３９】少なくとも４つのメモリモジュールのセンス増幅器回路が前記列デコーダに接続されかつ第１方向に対し垂直な第２方向で、半導体装置上に位置決めされている請求項２９に記載のコンピュータシステム。
【請求項４０】前記少なくとも４つのメモリモジュールが第１方向の２つの列に構成されている請求項３９に記載のコンピュータシステム。
【請求項４１】少なくとも８つのメモリモジュールのセンス増幅器回路が前記列デコーダに接続されかつ第１方向に対し垂直な第２方向で、半導体装置上に位置決めされている請求項２９に記載のコンピュータシステム。
【請求項４２】前記少なくとも８つのメモリモジュールが第１方向の２つの列に構成されている請求項４１に記載のコンピュータシステム。
【請求項４３】メモリセルの少なくとも第１及び第２アレイと第１データ経路回路とを有するメモリ回路であって、前記アレイの各々が前記第１データ経路回路に接続された当該メモリ回路を動作する方法であって、
前記第１データ経路回路と関連しかつ前記第１データ経路回路に接続されたメモリセルの前記第１アレイにおける一行のメモリセルに接続された複数の第１ワードラインの１つを活動化するステップと、
活動化された前記第１ワードラインの１つを有する前記第１アレイにおける一列のメモリセルに接続された複数の第１デジットラインを活動化するステップと、
活動化された前記第１ワードライン及び第１デジットラインと関連しかつこれらに接続されたメモリセルと、前記第１データ経路回路との間でデータを転送するステップと、
前記第１データ経路回路と関連しかつこれに接続された前記第２アレイにおける一行のメモリセルに接続された複数の第２ワードラインの１つを活動化するステップと、
活動化された前記第２ワードラインの１つを有する前記第２アレイにおける一列のメモリセルに接続された複数の第２デジットラインを活動化するステップと、
前記第２アレイにおける活動化された前記第２ワードライン及び第２デジットラインと関連しかつこれらに接続されたメモリセルと前記第１データ経路回路との間でデータを転送するステップと
を有し、
前記第１及び第２アレイのメモリセルと前記第１データ経路回路との間のデータの前記転送が１回に前記第１及び第２アレイの１つのみによって選択的に実行されるようにするメモリ回路動作方法。
【請求項４４】前記メモリ回路に第２データ経路回路を含め、前記第１及び第２アレイを前記第２データ経路回路に接続する前記メモリ回路動作方法が、
前記第２データ経路回路と関連しかつこれに接続された前記第１アレイのメモリセルの一行に接続された複数の第１ワードラインの１つを活動化するステップと、
活動化された前記第１ワードラインの１つを有する前記第１アレイの一列のメモリセルに接続された複数の第１デジットラインを活動化するステップと、
活動化された前記第１ワードライン及び第１デジットラインと関連しかつこれらに接続されたメモリセルと前記第２データ経路回路との間でデータを転送するステップと
をさらに有する請求項４３に記載のメモリ回路動作方法。
【請求項４５】前記メモリ回路に第２データ経路回路を含め、前記第１及び第２アレイを前記第２データ経路回路に接続する前記メモリ回路動作方法が、
前記第２データ経路回路と関連しかつこれに接続された前記第２アレイのメモリセルの一行に接続された複数の第２ワードラインの１つを活動化するステップと、
活動化された前記第２ワードラインの１つを有する前記第２アレイの一列のメモリセルに接続された複数の第２デジットラインを活動化するステップと、
活動化された前記第２ワードライン及び第２デジットラインと関連しかつこれらに接続されたメモリセルと前記第２データ経路回路との間でデータを転送するステップと
をさらに有する請求項４３に記載のメモリ回路動作方法。
【請求項４６】第１方向で互いに隣接して配置された第１の対のデータ経路回路を形成し、各データ経路回路がデータ書込み回路と、データ読取り回路と、選択回路とを具えるようにするステップと、
前記第１の対のデータ経路回路の各々にそれぞれ接続された少なくとも１つのブロックのメモリセルであって、メモリセルのこれらブロックは、前記第１の対のデータ経路回路がこれらブロック間に位置するように前記第１の対のデータ経路回路に対して前記第１方向に配置され、各ブロックの前記メモリセルが行及び列を有するアレイに構成されているこれらブロックの当該メモリセルを形成するステップと、
メモリセルのこれらブロックに接続された列デコーダを形成するステップと
を有するメモリ回路の製造方法。
【請求項４７】前記データ経路回路の各々を、前記第１方向で前記メモリの２つのブロックと関連させかつこれらブロックに隣接して位置決めし、これらブロックの双方が関連のデータ経路回路の同一側にあるようにする請求項４６に記載のメモリ回路の製造方法。
【請求項４８】前記データ経路回路の各々が、第２方向で前記２つのブロックとは異なる前記メモリの他の少なくとも２つのブロックと関連するようにする請求項４７に記載のメモリ回路の製造方法。
【請求項４９】前記データ経路回路の各々を、前記第１方向で前記メモリの４つのブロックと関連させかつこれらブロックに隣接して位置決めし、前記メモリのこれら４つのブロックのすべてが関連のデータ経路回路の同一側にあるようにする請求項４６に記載のメモリ回路の製造方法。
【請求項５０】前記データ経路回路の各々を、第２方向で前記４つのブロックとは異なる前記メモリの他の少なくとも４つのブロックと関連させる請求項４９に記載のメモリ回路の製造方法。
【請求項５１】前記第１方向で互いに隣接して配置された少なくとも１つの第２の対のデータ経路回路を形成するステップと、
前記第１方向で前記第２の対のデータ経路回路の各々にそれぞれ接続された少なくとも１つのブロックのメモリセルを形成するステップと
をさらに有し、メモリセルの前記ブロックの各々が、
前記ブロックのメモリセルの行にそれぞれ１本ずつ接続された複数のワードラインと、
前記ブロックのメモリセルの列にそれぞれ１本ずつ接続された複数のデジットラインと、
前記ブロックの前記ワードラインにそれぞれ接続された少なくとも１つの行デコーダと、
前記メモリセルからデータを読取りかつ前記メモリセルにデータを書込む複数のセンス増幅器回路であって、前記ブロックの前記デジットラインにそれぞれ接続され、前記データ経路回路のそれぞれ１つとこれらセンス増幅器回路との間でデータを転送する複数のデータ転送ラインを有する当該センス増幅器回路と
を有し、
前記第２の対のデータ経路回路と、これらに関連するメモリセルのブロックとが、前記第１の対のデータ経路回路と、これらに関連するメモリセルのブロックとに対する前記第１方向に対し垂直な第２方向に配置されているようにする請求項４６に記載のメモリ回路の製造方法。
【発明の詳細な説明】
【０００１】
発明の背景
この発明は半導体メモリ装置に関し、さらに詳細には広帯域幅と、高速読取り及び書込みアクセスと、プログラム可能な数のデータ読取り及びデータ書込みラインとを有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置に関するものである。
【０００２】
関連技術の説明
ＤＲＡＭには個別メモリセルのアレイが含まれる。代表的には、各ＤＲＡＭメモリセルは電荷を保持するコンデンサと、コンデンサ電荷にアクセスするアクセストランジスタとを有する。電荷はデータビットを表わし、高電圧または低電圧（例えば、それぞれ論理値「１」または論理値「０」を表す）のいずれかとなりうる。データは書込み動作中メモリに格納されまたは読取り動作中メモリから読取られる。
【０００３】
現在のＤＲＡＭでのリフレッシュ、読取り及び書込み動作は代表的には、１つの行のすべてのセルに対して同時に行われる。データは、ワードラインと呼ばれる行をアクティブにする、即ち活動化することによりメモリから読取られ、ワードラインはその行に対応するすべてのメモリセルをアレイの列を特定するデジットまたはビットラインに結合する。特定のワードライン及びビットラインが活動化されると、センス増幅器は、活動化されたワードラインに接続されたメモリセルの内容に対応する活動化されたビットラインの電位差を測定することにより、アドレス指定されたセルのデータを検出しかつ増幅する。ＤＲＡＭセンス増幅器の動作は例えば、いずれもマイクロンテクノロジィ社に譲渡された米国特許第５，６２７，７８５号、第５，２８０，２０５号及び第５，０４２，０１１号に記載されており、これらは参考のために導入したものである。
【０００４】
埋込み型ＤＲＡＭはＤＲＡＭと論理装置（例えば、プロセッサ）との双方を多数含む複合半導体回路に存在する。これにより論理装置とメモリセルとの間の伝搬距離を最小にした小型設計が可能となる。埋込み型ＤＲＡＭは、システムレベル設計をより簡単にし、パッケージ数を少なくするとともにそのピン数を少なくし、部品点数を少なくし、消費電力を少なくするという利点も提供する。外部回路接続のこの減少によりＤＲＡＭ及び全論理処理装置の効率またはその応用の効率が増大する。例えば、ＤＲＡＭを動作させるのに必要な回路が少なくて足りるため、ＤＲＡＭの帯域幅及び、入力及び出力ピン数を増大させることができる。論理及び制御信号、ならびに入出力データが移動する距離が短かくなるため速度も高められる。
【０００５】
図１はプロセッサ５２及び埋込み型ＤＲＡＭ５４を有する半導体回路５０の一例を示す。図１には１つのプロセッサ５２が図示されているが、回路５０はコプロセッサまたはその他の論理装置も使用できるようになっている。同様に、回路５０は埋込み型ＤＲＡＭ５４の代わりに同期型グラフィックランダムアクセスメモリ（ＳＧＲＡＭ）も使用できるようになっている。ＳＧＲＡＭは特にビデオ分野に応用するために設計されているが、一般に、通常の埋込み型ＤＲＡＭ５４と同様に動作する。
【０００６】
図２は通常の埋込み型ＤＲＡＭ５４のアーキテクチャの一部である。埋込み型ＤＲＡＭ５４にはメモリセルのいくつかのアレイ６０、データ経路回路５６、センス増幅器回路６４及び行デコーダ回路６６ａ，６６ｂ，６６ｃ（一括して、行デコーダ回路６６と称する）が含まれる。行デコーダ回路６６は制御論理によって供給されるアドレスに基づいてアレイ６０内のメモリの行を活動化するのに使用される。中間のデコーダ回路６６ｂはこれに隣接する２つのアレイ６０内の行を活動化するのに使用され、一方、２つの外側の行デコーダ６６ａ及び６６ｃはそれらが隣接する単一アレイ６０内の行を活動化するのに使用される。同じく制御論理によってもたらされる列選択信号がアレイ６０内のメモリの特定列を活動化するのに使用される。データ経路回路５６及びアレイ６０は多数のＩＯ（入出力）ライン６２によって（センス増幅器回路６４を介して）互いに接続される。（図２には少数のＩＯラインのみを図示している。）従って、データはアレイ６０とデータ経路回路５６との間でＩＯライン６２に沿って進む。
【０００７】
通常のデータ経路回路５６には一般に、読取り及び書込みドライバと、データ読取り及びデータ書込みラインとが含まれる。データ読取りラインによりデータ経路回路５６がアレイ６０からの読取りデータを論理装置（例えば、図１のプロセッサ）へ出力することが可能になる。データ書込みラインによりデータ経路回路５６が論理装置からのデータを入力してデータをアレイ６０に書込むことが可能になる。これらデータ読取り及びデータ書込みラインは通常、入／出力ピンまたはバッファに接続されているため、これらラインはしばしばＩ／Ｏ（入／出力）ラインと称され、センス増幅器回路６４とアレイ６０との間の経路をもたらすＩＯライン６２と混同されない。
【０００８】
通常の埋込み型ＤＲＡＭが過去において充分に機能してきたが、現行技術の進展はより広帯域幅を有する高速メモリを必要としている。図２に示すアーキテクチュアは極めて長いＩＯライン６２を用いており、これにより速度を遅くしている。その理由は、アレイ６０の個々のメモリセルを、特にデータ経路回路５６から最も離れて配置されたメモリセルをアクセスするのに長時間必要とされ、しかもすべてのＩＯライン６２に対して一時に１つの行しかアドレスできない為である。さらに、ＤＲＡＭ５４の帯域幅も多数の長いＩＯライン６２を使用することにより制約されている。従って、現今の技術を取り込むには、埋込み型ＤＲＡＭの帯域幅を広くする一方、これらの回路の速度も速める要求及び必要性がある。
【０００９】
埋込み型ＤＲＡＭ回路に関するメモリ試験は代表的には、製造組立て中に製造業者によって、かつコンピュータまたはプロセッサ制御システムの下流の製造業者によって行われ、ならびに最終利用者が、回路が意図した通りに動作しているかどうかを判定するコンピュータの初期化中にも行われる。１つの通常のメモリ試験方法はアドレス圧縮を利用することである。簡単にいえば、アドレス圧縮はあるアドレスを「ドントケア（ｄｏｎ’ｔ ｃａｒｅ）」アドレス位置として取扱うことにより行われる。これらの位置は特定の入力または出力ピンに対応し、かつ特別の比較回路でもって互いに比較される。比較回路は各アドレス位置からのデータが同一であるかどうかを判定する。それらが同一でない場合、アドレス位置の少なくとも１つは不良である。
【００１０】
アドレス圧縮はＤＲＡＭ試験の速度を大幅に速める。残念なことには、通常の埋込み型ＤＲＡＭではアドレス圧縮を完全には利用できない。その理由は、通常の埋込み型ＤＲＡＭの図２のアーキテクチャは一組のＩＯライン６２当たり一度に２行以上のメモリセルを活動化できない為である。従って、埋込み型ＤＲＡＭ回路の試験を強化する必要がある。
【００１１】
埋込み型ＤＲＡＭ回路は通常、所望の応用またはプロセスに対して改造が加えられるため、メモリ回路のアーキテクチャの主要な再構成を行うことなくある応用に対して所望量のデータ読取り及びデータ書込みライン（出力及び入力バッファ及びピンに対応するＩ／Ｏライン）を容易に追加する必要がある（このように所望通りに追加する多数のＩ／Ｏラインはプログラマブルデータ読取り及びデータ書込みライン又はプログラマブルＩ／Ｏラインと称されている）。
【００１２】
発明の簡単な概要
この発明は従来技術の上記欠点を広い範囲で軽減する。この発明は特有の埋込み型ＤＲＡＭアーキテクチャを使用して帯域幅を広くし、読取り及び書込みアクセスを高速にし、データ読取り及びデータ書込みラインをプログラミングしうるようにする。
【００１３】
この発明はアドレス圧縮を有する埋込み型ＤＲＡＭ回路を試験する機構をも提供する。
【００１４】
この発明のＤＲＡＭアーキテクチャは、初めにメモリセルを所定数のアレイに構成することによりこれらの特徴及び利点及びその他を実現する。各アレイはそれ自体の行デコーダ及びセンス増幅器を有する。ローカルドライバや、データ読取り及びデータ書込みラインを含むデータ経路回路は第１方向でアレイの各々と関連する。アレイとデータ経路回路との間のそれぞれの接続には従来技術で使用したＩＯラインよりかなり短かいＩＯラインを使用する。データ経路回路及びメモリアレイのこの特有の構成を基礎単位として使用すると、第１方向に対し直角な第２方向で半導体装置の上に追加のデータ経路及びメモリアレイを単に載置することにより、容量を増大させたＤＲＡＭアーキテクチャを構成することができる。これによりＤＲＡＭ回路を所望の応用またはプロセスに対して容易に改造しうるようになる（即ち、この発明はデータ読取り及びデータ書込みラインをプログラミングしうる）。さらに、より多くのデータ経路回路、従って、アクティブなより多くのデータ読取り及びデータ書込みラインを半導体装置上に導入することにより帯域幅を容易に広げることができる。さらに、メモリセルとデータ経路回路内に含まれた論理回路との間のＩＯラインを短くしたため、より高速な読取り及び書込みが可能になる。
【００１５】
このアーキテクチャは、メモリセルのいくつかのアレイからのアドレス位置を１つの試験アドレスに対して平行にアクセスしうるため、アドレス圧縮を有するＤＲＡＭ回路の試験機構も提供する。
【００１６】
好ましい実施の形態の詳細な説明
この発明の前述した及びその他の目的及び利点は添付図面を参照して以下に説明したこの発明の好ましい実施の形態の詳細な説明からより一層明らかになるであろう。
図３は、本発明の第１の実施の形態により構成されたＤＲＡＭアーキテクチャ１００の一部を示す。このアーキテクチャ１００には、メモリセルのいくつかのアレイ１２０、データ経路回路１１０、センス増幅器回路１３０及び行デコーダ回路１４０が含まれる。各アレイ１２０は、２つの行デコーダ回路１４０及び２つのセンス増幅器回路１３０を有する。ローカルドライバとデータ読取り及び書込みラインとを含むデータ経路回路１１０はＸ方向でアレイ１２０の各々と関連する。アレイ１２０とデータ経路回路１１０との間のそれぞれの接続には、従来技術のアーキテクチャで使用されるＩＯラインよりかなり短かいＩＯラインｌ０４が使用される。データ経路回路１１０と、Ｘ方向におけるメモリアレイ１２０と、それらに関連した行デコーダ１４０、センス増幅器回路１３０及びＩＯライン１０４との特有の構成を基礎単位として使用すれば、追加のデータ経路回路１１０及びメモリアレイ１２０をＹ方向で半導体装置の上に単に載置することにより、容量を増大させたＤＲＡＭアーキテクチャを構成しうる。さらに、図３に示すように、データ経路回路１１０及びメモリアレイ１２０の構成をＸ方向に複製してＤＲＡＭアーキテクチャ１００のメモリ容量及び帯域幅を増大させることもできる。このように、ＤＲＡＭ回路が所望の応用またはプロセスに対して改造が容易に加えられるようになる（即ち、この発明はプログラマブルデータ読取り及びデータ書込みラインを有する）。帯域幅はより多くのデータ経路回路１１０、及び従ってより多くのデータ読取り及びデータ書込みラインを半導体装置に組み込むことによって増大する。さらに、アレイ１２０のメモリセルとデータ経路回路１１０内に含まれた論理回路との間のＩＯライン１０４が短くなるためにより高速な読取り及び書込みが達成される。
【００１７】
メモリアレイ１２０には行及び列に配置されたメモリセルが含まれる。各行にはワードラインがあり、かつ各列にはデジットライン及び補数デジットライン（デジットラインペアとしても知られる）がある。当業者にとって周知であるように、かつ図４及び５を参照して詳細に説明するように、行デコーダ１４０が行アドレスに応答してワードラインを活動化する。活動化されたワードラインは、このワードライン接続されたメモリセルのアクセストランジスタを活動化し、メモリセルのｍビットのコンデンサに蓄えられた電荷をデジットライン上に放電させてセンス増幅器へ移動させる。列デコーダ１０２は列アドレスに応答して列選択信号を送信し、これによりセンス増幅器回路１３０をＩＯライン１０４へ結合することにより、１つ又は複数の特定列を選択する。読取り動作の場合、アレイ１２０のアクセスされたメモリセルに蓄えられたデータがセンス増幅器回路１３０からのＩＯライン１０４上でデータ経路回路１１０へ出力されることになる。各ＩＯライン１０４が実際には、一対のＩＯラインであって、この一対の各ラインがデータの１ビット及びその補数のビットに対応することに留意されたい（本明細書において以降、この一対のＩＯラインをＩＯペアと称する）。書込み動作の場合、データはデータ経路回路１１０からのＩＯライン上で入力され、センス増幅器回路１３０を通って進み、かつアレイ１２０のアクセスされたメモリセルに蓄えられる。アレイ１２０のサイズをそれぞれ６４ｋとして、Ｘ方向での２つのアレイが１２８ｋ（即ち、一般に、ｍビットと呼ばれる１３１，０７２個の個別メモリセル）のモジュールを形成するようにするのが好ましいが、例えば、６４ｋ、２５６ｋ、５１２ｋ、または１０２４ｋをモジュールまたはアレイに使用することができる。さらに、各アレイは冗長行及び列をも含むことができ、従ってその最小動作容量より多くのセルを有することができる。
【００１８】
センス増幅器回路１３０はメモリアレイ１２０のデジットラインペアに接続される。図３は、センス増幅器回路１３０がＤＲＡＭアーキテクチャ１００内に配置されていることを表わすためにこれらセンス増幅器回路をブロックとして示している。各センス増幅器回路１３０は各デジットラインペアに対し１つとした十分な量の個別のセンス増幅器を有し、メモリアレイ１２０内のメモリセルのデータ内容を適切に読取りかつ増幅するようになっていることに留意されたい。以下に説明するように、（個別のセンス増幅器は書込み動作中にデータを増幅する必要がないため）センス増幅器回路１３０にはメモリアレイ１２０内に書込むべきデータに対して適切とした入力ドライバ回路も含まれる。
【００１９】
図４は、個別のデータ経路回路１１０ａ及び１１０ｂの内容と、個別のセンス増幅器回路１３０ａ、１３０ｂ及び１３０ｃ、列デコーダ回路１４０ａ、１４０ｂ、１４０ｃ及び１４０ｄ、メモリアレイ１２０ａ及び１２０ｂ、及びデータ経路回路１１０ａ及び１１０ｂ間の様々な接続とを示す。個別のデータ経路回路１１０ａ及び１１０ｂは同様の回路（ひとまとめに、データ経路回路１１０と称する）であるが、ここでの検討の目的のために個別の参照番号が付けられていることに留意されたい。又、個別のセンス増幅器回路１３０ａ、１３０ｂ及び１３０ｃは同様の回路（ひとまとめに、センス増幅器回路１３０と称する）であるが、ここでの検討の目的のために個別の参照番号が付けられていることに留意されたい。個別の列デコーダ回路１４０ａ、１４０ｂ、１４０ｃ及び１４０ｄは同様の回路（ひとまとめに、行デコーダ回路１４０と称する）であるが、ここでの検討の目的のために個別の参照番号が付けられていることに留意されたい。同様に、メモリアレイ１２０ａ及び１２０ｂ（ひとまとめに、メモリアレイ１２０と称する）は同様の回路である。
【００２０】
第１データ経路回路１１０ａにはデータ書込み回路１５０ａ、データ読取り回路１６０ａ及びセクション選択回路１８０ａが含まれる。データ読取り回路１６０ａには、対応するデータ読取りラインを各々有する多数の通常の読取りドライバ回路１６６ａと、多数の通常の読取りパイプラインレジスタ１６４ａと、多数の通常の読取りラッチ１６２ａとが含まれる。データ読取り回路１６０ａには、読取りラッチ１６２ａ及び読取りラッチ信号ＲＥＡＤ ＬＡＴＣＨのラインに接続された多数の読取りＩＯトランジスタ１７０ａ（便宜上１個のみのトランジスタｌ７０ａを示す）も含まれる。読取りＩＯトランジスタ１７０ａはセクション選択回路１８０ａの出力端にも接続されている。データ読取りラインは論理装置（例えば、図１のプロセッサ）の出力バッファを通して出力ピンに接続される。読取りドライバ回路１６６ａ、パイプラインレジスタ１６４ａ及びラッチ１６２ａの個数は変えることができ、所望の応用分野に依存する。データ読取り回路１６２ａには、４個の読取りドライバ回路１６６ａ、４個の読取りパイプラインレジスタ１６４ａ及び４個の読取りラッチ１６２ａ、従って、４本のデータ読取りラインがあることが好ましい。
【００２１】
データ書込み回路１５０ａには、対応するデータ書込みラインを各々有する多数の通常の書込みドライバ回路１５６ａ、多数の通常の書込みラッチ１５４ａ及び多数の通常の書込みバッファ１５２ａが含まれている。書込みドライバ回路１５６ａは書込みイネーブル信号ＥＮＡＢＬＥ ＷＲＩＴＥのラインに接続されている。書込みドライバ回路１５６ａの出力端はセクション選択回路１８０ａに接続されている。書込みラッチ１５４ａはデータ・イン・ラッチ信号ＤＩＮ ＬＡＴＣＨのラインに接続されている。書込みバッファ１５２ａはデータ・イン・トラップ信号ＤＩＮ ＴＲＡＰのラインに接続されている。データ書込みラインは論理装置（例えば、図１のプロセッサ５２）の入力バッファを通して入力ピンに接続されている。書込みドライバ回路１５６ａ、ラッチ１５４ａ及びバッファ１５２ａの個数は変えることができ、使用する応用分野に依存する。データ書込み回路１５０ａには、４個の書込みドライバ回路１５６ａ、４個の書込みラッチ１５４ａ及び４個の書込みバッファ１５２ａ、従って、４本のデータ書込みラインがあることが好ましい。
【００２２】
セクション選択回路１８０ａは第１センス増幅器回路１３０ａからの多数のＩＯライン１０４ａ及び第２センス増幅器回路１３０ｂからの多数のＩＯライン１０４ｂに接続されている。上述のように、各ＩＯライン１０４は実際には、データ及びその補数のビットに対応するＩＯペアである。従って、ＩＯペアの個数はデータ読取り及びデータ書込みラインの本数と一致する。セクション選択回路１８０ａはセクション選択信号ＳＥＣＴＩＯＮ ＳＥＬＥＣＴのラインにも接続されている。セクション選択信号ＳＥＣＴＩＯＮ ＳＥＬＥＣＴのラインは制御論理回路に接続され、第１センス増幅器回路１３０ａまたは第２センス増幅器回路１３０ｂのいずれかを第１データ経路回路１１０ａに接続するため使用される。
【００２３】
第２データ経路回路１１０ｂにはデータ書込み回路１５０ｂ、データ読取り回路１６０ｂ及びセクション選択回路１８０ｂが含まれる。データ読取り回路１６０ｂには、対応するデータ読取りラインを各々有する多数の通常の読取りドライバ回路１６６ｂ、多数の通常の読取りパイプラインレジスタ１６４ｂ及び多数の通常の読取りラッチ１６２ｂが含まれる。データ読取り回路１６０ｂには、読取りラッチ１６２ｂ及び読取りラッチ信号ＲＥＡＤ ＬＡＴＣＨのラインに接続された多数の読取りＩＯトランジスタ１７０ｂ（便宜上１個のトランジスタｌ７０ｂのみを示す）も含まれる。読取りＩＯトランジスタ１７０ｂはセクション選択回路１８０ｂの出力端にも接続されている。データ読取りラインは論理装置（例えば、図１のプロセッサ）の出力バッファを通して出力ピンに接続されている。読取りドライバ回路１６６ｂ、パイプラインレジスタ１６４ｂ及びラッチ１６２ｂの個数は変えることができ、使用する応用分野に依存する。データ読取り回路１６０ｂには、４個の読取りドライバ回路１６６ｂ、４個読取りパイプラインレジスタ１６４ｂ及び４個の読取りラッチ１６２ｂ、従って、４本のデータ読取りラインがあることが好ましい。
【００２４】
データ書込み回路１５０ｂには、対応するデータ書込みラインを各々有する多数の通常の書込みドライバ回路１５６ｂ、多数の通常の書込みラッチ１５４ｂ及び多数の通常の書込みバッファ１５２ｂが含まれる。書込みドライバ回路１５６ｂは、書込みイネーブル信号ＥＮＡＢＬＥ ＷＲＩＴＥのラインに接続されている。書込みドライバ回路１５６ｂの出力端はセクション選択回路１８０ｂに接続されている。書込みラッチ１５４ｂはデータ・イン・ラッチ信号ＤＩＮ ＬＡＴＣＨのラインに接続されている。書込みバッファ１５２ｂはデータ・イン・トラップ信号ＤＩＮ ＴＲＡＰのラインに接続されている。データ書込みラインは論理装置（例えば、図１のプロセッサ５２）の入力バッファを通して入力ピンに接続されている。書込みドライバ回路１５６ｂ、ラッチ１５４ｂ及びバッファ１５２ｂの個数は変えることができ、使用する応用分野に依存する。データ書込み回路１５０ａには、４個の書込みドライバ回路１５６ｂ、４個の書込みラッチ１５４ｂ及び４個の書込みバッファ１５２ｂ、従って、４本のデータ書込みラインが存在することが好ましい。
【００２５】
セクション選択回路１８０ｂは第１センス増幅器回路１３０ｃからの多数のＩＯライン１０４ｃ及び第２センス増幅器回路１３０ｂからの多数のＩＯライン１０４ｂに接続されている。上述のように、各ＩＯライン１０４は実際には、データ及びその補数のビットに対応するＩＯペアである。従って、ＩＯペアの個数はデータ読取り及びデータ書込みラインの本数と一致する。セクション選択回路１８０ｂはセクション選択信号ＳＥＣＴＩＯＮ ＳＥＬＥＣＴのラインにも接続されている。セクション選択信号ＳＥＣＴＩＯＮ ＳＥＬＥＣＴのラインは、制御論理回路に接続され、第３センス増幅器回路１３０ｃまたは第２センス増幅器回路１３０ｂのいずれかを第２データ経路回路１１０ｂに接続するために使用される。
【００２６】
第１メモリアレイ１２０ａは第１センス増幅器回路１３０ａを通して第１データ経路回路１１０ａに接続され、かつ第２センス増幅器回路１３０ｂを通して第２データ経路回路１１０ｂに接続されている。第１メモリアレイ１２０ａは２つの行デコーダ１４０ａ及び１４０ｂにも接続されている。２つの行デコーダ１４０ａ及び１４０ｂはいかなる構成にすることもできるが、第１行デコーダ１４０ａは偶数行デコーダ（即ち、偶数行アドレスを復号するデコーダ）であり、第２行デコーダ１４０ｂは奇数行デコーダ（即ち、奇数行アドレスを復号するデコーダ）である。第２メモリアレイ１２０ｂは第２センス増幅器回路１３０ｂを通して第１データ経路回路１１０ａに接続され、かつ第３センス増幅器回路１３０ｃを通して第２データ経路回路１１０ｂに接続されている。第２メモリアレイ１２０ｂは２つの行デコーダ１４０ｃ及び１４０ｄにも接続されている。２つの行デコーダ１４０ｃ及び１４０ｄはいかなる構成にすることもできるが、第３行デコーダ１４０ｃは偶数行デコーダ（即ち、偶数行アドレスを復号するデコーダ）であり、第４行デコーダ１４０ｄは奇数行デコーダ（即ち、奇数行アドレスを復号するデコーダ）である。列デコーダ１０２はセンス増幅器回路１３０に多数の列選択信号を与える。第１及び第２メモリアレイ１２０ａ及び１２０ｂは第２センス増幅器回路１３０ｂを共用するため、一時にアレイ１２０ａ及び１２０ｂのうちの一方のみをアクセスしうる。従って、この発明はセクション選択信号ＳＥＣＴＩＯＮ ＳＥＬＥＣＴを使用して、共用されたセンス増幅器回路１３０ｂが一時に１つのみのメモリアレイ１２０ａまたは１２０ｂによってアクセスされるようにする。この発明の第１の実施の形態により構成されたＤＲＡＭアーキテクチャ１００の動作は次の通りである。
【００２７】
説明のためのみに、データ書込み回路１５０ａ、１５０ｂには、４個の書込みドライバ回路１５６ａ、１５６ｂ、４個の書込みラッチ１５４ａ、１５４ｂ及び４個の書込みバッファ１５２ａ、１５２ｂ、従って４本のデータ書込みラインが存在するものとする。データ読取り回路１６０ａ、１６０ｂには、４個の読取りドライバ回路１６６ａ、１６６ｂ、４個の読取りパイプレジスタ１６４ａ、１６４ｂ及び４個の読取りラッチ１６２ａ、１６２ｂ、従って４本のデータ読取りラインが存在するものとする。第１センス増幅器回路１３０ａは第１セクション選択回路１８０ａに接続された４つのＩＯペアを有する。第２センス増幅器回路１３０ｂは第１セクション選択回路１８０ａに接続された４つのＩＯペアと、第２セクション選択回路１８０ｂに接続された同一の４つのＩＯペアとを有する。第３センス増幅器回路１３０ｃは第２セクション選択回路１８０ｂに接続された４つのＩＯペアを有する。一時に１つのみのメモリアレイ１２０ａまたは１２０ｂがアクセスされるが、データ経路回路１１０ａ及び１１０ｂの双方が、アクセスされたメモリアレイ１２０ａまたは１２０ｂにより使用される。即ち、利用可能なデータ経路回路１１０のすべてが入力または出力データのいずれかに使用されることになるが、メモリアレイ１２０は一つ置きにアクセスされる。例えば、読取り動作中、４データビットが１つのデータ経路回路１１０ａへ進み、４データビットが他の１つのデータ経路回路１１０ｂへ進むことにより、８データビットが、アクセスされたメモリアレイ１２０ａから読出される。同様に、例えば、書込み動作中、４データビットを１つのデータ経路回路１１０ａから受け、４データビットが他の１つのデータ経路回路１１０ｂから受けることにより、８データビットが、アクセスされたメモリアレイ１２０ａに書込まれる。
【００２８】
読取り動作中、第１または第２行デコーダ１４０ａ、１４０ｂのいずれかが制御論理回路によってもたらされた行アドレスに応答して第１メモリアレイ１２０ａのワードラインを活動化する（図４に示すように、第１行デコーダ１４０ａが偶数行アドレスを活動化し、第２行デコーダが奇数行アドレスを活動化する）。このとき、第２メモリアレイ１２０ｂはアクセスされていない。活動化されたワードラインは、このワードラインに接続された第１メモリアレイ１２０ａのメモリセルに対するアクセストランジスタを活動化し、ｍビットコンデンサに蓄積された電荷をデジットラインに放電させて第１及び第２センス増幅器回路１３０ａ及び１３０ｂへ供給する。４ビット（及びこれらの補数）を第１センス増幅器回路１３０ａへ供給し、かつ４ビット（及びこれらの補数）を第２センス増幅器回路１３０ｂへ供給する。８ビットのうちのいずれを第１センス増幅器回路１３０ａへ供給し、他のいずれを第２センス増幅器回路１３０ｂへ供給するかを決定するのは、応用分野によるものであり、いかなる所望の方法でも実行しうる。例えば、１つの方法は高位４ビットを第１センス増幅器回路１３０ａへ供給し、下位４ビットを第２センス増幅器回路１３０ｂへ供給する方法である。
【００２９】
列デコーダ１０２は列アドレスに応答して２つの列選択信号をセンス増幅器回路１３０ａ、１３０ｂへ供給することにより特定列を選択する。セクション選択信号ＳＥＣＴＩＯＮ ＳＥＬＥＣＴは、第１センス増幅器回路１３０ａからの４つのＩＯペアの信号が第１データ経路回路１１０ａへ供給され、かつ第２センス増幅器回路１３０ｂからの４つのＩＯペアの信号が第２データ経路回路１１０ｂへ供給されるように設定される。制御論理回路は読取りラッチ信号ＲＥＡＤ ＬＡＴＣＨを用いて読取りＩＯトランジスタ１７０ａ及び１７０ｂを動作させ、ＩＯペアの信号が読取りラッチ１６２ａ及び１６２ｂに入力されるようにする。ラッチデータは読取りパイプラインレジスタ１６４ａ及び１６４ｂを通して読取りドライバ回路１６６ａ及び１６６ｂへ送られる。読取りドライバ回路１６６ａ及び１６６ｂはデータをデータ読取りラインに出力する。当業者にとって知られているように、データが読取りパイプラインレジスタ１６４ａ及び１６４ｂに一旦入力されると、これらパイプラインレジスタ１６４ａ及び１６４ｂに含まれたデータを損なうことなく、新たなデータをメモリアレイ１２０ａ及び１２０ｂから読取ることができる。好ましい実施の形態では、次の読取り動作処理により第２メモリアレイ１２０ｂをアクセスするが、所望に応じ第１メモリアレイ１２０ａをアクセスすることができることに留意されなければならない。即ち、メモリアレイ１２０ａ及び１２０ｂを交互にアクセスする、即ち第１メモリアレイ１２０ａに続いて第２メモリアレイ１２０ｂをアクセスすることができ、または同一アレイ１２０ａまたは１２０ｂを連続してアクセスすることができる。
【００３０】
書込み動作処理中、データ・イン・トラップ信号ＤＩＮ ＴＲＡＰが有効化されると、各データ書込みラインからのデータビットがデータ経路回路１１０ａ及び１１０ｂのデータ書込みバッファ１５２ａ及び１５２ｂに書込まれる。その後、データビットが書込みラッチ１５４ａ及び１５４ｂによってラッチされ、かつ書込みドライバ回路１５６ａ及び１５６ｂへ送られる。このとき、データビット（及びそれらの補数）が書込みドライバ回路１５６ａ及び１５６ｂによってＩＯライン１０４ａ及び１０４ｂ上でセクション選択回路１８０ａ及び１８０ｂへ向けて送出される。
【００３１】
第１データ経路回路１１０ａからの４つのＩＯペアの信号が第１及び第２センス増幅器回路１３０ａ及び１３０ｂのいずれかへ送出され、かつ第２データ経路回路１１０ｂからの４つのＩＯペアの信号が第２及び第３センス増幅器回路１３０ｂ及び１３０ｃのいずれかへ送出されるように、セクション選択信号ＳＥＣＴＩＯＮ ＳＥＬＥＣＴが設定される。上述のように、データを第１メモリアレイ１２０ａに書込む必要がある場合には、セクション選択信号ＳＥＣＴＩＯＮ ＳＥＬＥＣＴは第１データ経路回路１１０ａからの４つのＩＯペアの信号が第１センス増幅器回路１３０ａへ送出され、かつ第２データ経路回路１１０ｂからの４つのＩＯペアの信号が第２センス増幅器回路１３０ｂへ送出されるようにする。これとは相違して、データを第２メモリアレイ１２０ｂに書込む必要がある場合には、セクション選択信号ＳＥＣＴＩＯＮ ＳＥＬＥＣＴは第１データ経路回路１１０ａからの４つのＩＯペアの信号が第２センス増幅器回路１３０ｂへ送出され、かつ第２データ経路回路１１０ｂからの４つのＩＯペアの信号が第３センス増幅器回路１３０ｃへ送出されるようにする。列選択信号及び行デコーダ１４０がメモリアレイ１２０ａまたは１２０ｂ内の適切な場所を活動化し、このようにデータビットがセンス増幅器回路から適切なメモリアレイ１２０ａ、１２０ｂに書込まれるようになる。
【００３２】
図５は、センス増幅器回路１３０の内容及びセンス増幅器回路１３０内の素子間の各種接続を示す。センス増幅器回路１３０には、２つの等化回路１３２ａ、１３２ｂと、２つの分離ゲート回路１３４ａ、１３４ｂと、センス増幅器１３６と、列選択ゲート回路１３８とが含まれる。
【００３３】
第１等価器回路１３２ａは、デジットラインペアＤＩＧａ０及びＤＩＧａ０＿を通して第１メモリアレイ１２０ａに接続されている。第１等価器回路１３２ａは、データをセンス増幅器回路１３０の中へ入れる際、またはそこから出す際に、デジットラインペアＤＩＧａ０及びＤＩＧａ０＿を適正電圧レベルに確保するために使用される。第１分離ゲート回路１３４ａは、データが第２メモリアレイ１２０ｂとセンス増幅器１３６との間で移動する必要がある際に、センス増幅器１３６からデジットラインペアＤＩＧａ０及びＤＩＧａ０＿を分離するために使用される。
【００３４】
第２等価器回路１３２ｂは、デジットラインペアＤＩＧｂ０及びＤＩＧｂ０＿を通して第２メモリアレイ１２０ｂに接続されている。第２等価器回路１３２ｂは、データをセンス増幅器回路１３０の中へ入れる際に、またはそこから出す際に、デジットラインペアＤＩＧｂ０及びＤＩＧｂ０＿を適正電圧レベルに確保するために使用される。第２分離ゲート回路１３４ｂはデータが第１メモリアレイ１２０ａとセンス増幅器１３６との間で移動する必要がある際に、センス増幅器１３６からデジットラインペアＤＩＧｂ０及びＤＩＧｂ０＿を分離するために使用される。
【００３５】
センス増幅器１３６は２つの分離ゲート回路１３４ａ及び１３４ｂに及び列選択ゲート回路１３８に接続されている。読取り動作の場合、列選択信号により、列選択ゲート回路１３８が適切なデジットラインペアＤＩＧａ０及びＤＩＧａ０＿またはＤＩＧｂ０及びＤＩＧｂ０＿からの信号をＩＯペアＩＯ０，ＩＯ０＿に放出させるようにする。書込み動作の場合、列選択信号により、列選択ゲート回路１３８がＩＯペアＩＯ０、ＩＯ０＿からの信号を適切なデジットラインペアＤＩＧａ０及びＤＩＧａ０＿またはＤＩＧｂ０及びＤＩＧｂ０＿に放出させるようにする。
【００３６】
データ経路回路１１０、メモリアレイ１２０、行デコーダ１４０、及びセンス増幅器回路１３０のこの特有の構成を基礎単位として使用すれば、容量を増大させたＤＲＡＭアーキテクチャを、追加のこのような基礎単位を半導体装置上でＹ方向に載置するだけで構成しうる。さらに、応用分野によっては、追加の基礎単位を半導体基板上でＸ方向にも同様に載置することができる。図６はこの発明により構成された埋込み型ＤＲＡＭ回路３００の１つの実行可能なアーキテクチャの例を示す。この例では、４列のデータ経路回路１１０（Ｘ方向）であって、各列がＹ方向に配置された４個のデータ経路回路１１０を有するこれらデータ経路回路が存在するように、１６個のデータ経路回路１１０及び１６個のメモリアレイ１２０（及び適切な数の行デコーダ１４０及びセンス増幅器回路１３０）が配置されている。例えば、メモリアレイ１２０の各々が６４ｋのサイズを有し、各データ経路回路１１０が４本のデータ読取りライン及び４本のデータ書込みラインを有する場合、埋込み型ＤＲＡＭ回路３００には１Ｍｅｇ以上のメモリセル及び６４本のデータ読取りライン及び６４本のデータ書込みラインが含まれる。
【００３７】
本発明のアーキテクチャでは、ｍビット及びＩＯラインが分離される。ｍビットは第２金属層（メタル２）に存在する列選択ラインによって分離される。従って、第３及び第４金属層（即ち、メタル３及びメタル４）によりＤＲＡＭメモリアレイ１２０上にルーティング（経路指定）を行うことができる。従来技術のアーキテクチャはＩＯラインに対し第２金属層（メタル２）を使用している。ＩＯラインはノイズに影響されやすいため、ＤＲＡＭメモリアレイ１２０上にルーティングを行うことができない。
【００３８】
図７は、この発明により構成された埋込み型ＤＲＡＭ回路３５０の他の例のアーキテクチャを示す。この例では、４列のデータ経路回路１１０（Ｘ方向）であって、各列がＹ方向に配置された８個のデータ経路回路１１０を有するこれらデータ経路回路が存在するように、３２個のデータ経路回路１１０及び３２個のメモリアレイ１２０（及び適切な数の行デコーダ１４０及びセンス増幅器回路１３０）が配置されている。例えば、メモリアレイ１２０の各々が６４ｋのサイズを有し、各データ経路回路が４本のデータ読取りライン及び４本のデータ書込みラインを有する場合には、埋込み型ＤＲＡＭ回路３５０には２Ｍｅｇ以上のメモリセル及び１２８本のデータ読取りライン及び６４本のデータ書込みラインが含まれる。
【００３９】
図８は、この発明の第２の実施の形態により構成された埋込み型ＤＲＡＭ回路４００のアーキテクチャの一例を示す。この実施の形態では、１つのデータ経路回路１１０と関連して２つのメモリアレイ１２０が存在する。この実施の形態では、各データ経路回路１１０が４本のデータ読取りライン及び４本のデータ書込みラインを有している場合、各アクセスされたメモリアレイ１２０は、１つのメモリアレイ１２０当たり４ビットの総数に対して２ビットのデータを一方のデータ経路回路１１０へ出力し、２ビットのデータを他方のデータ経路回路１１０へ出力する（アクセスされた１つのメモリアレイ１２０当たり８ビットが出力された場合の図３〜７のアーキテクチャとは相違する）。他の点では、埋込み型ＤＲＡＭ回路４００の動作は図３〜７を参照して上述した回路と全く同一である。１つのみのメモリアレイ１２０がアクセスされ、かつアクセスされたこのアレイ１２０が８ビットのデータを出力するように回路４００を構成することも可能であることに留意されたい。この実施の形態では、２列のデータ経路回路１１０（Ｘ方向）であって、各列がＹ方向に配置された１６個のデータ経路回路１１０を有するこれらデータ経路回路が存在するように、３２個のデータ経路回路１１０及び６４個のメモリアレイ１２０（及び適切な数の行デコーダ１４０及びセンス増幅器回路１３０）を配置する。例えば、メモリアレイ１２０の各々が６４ｋのサイズを有し、各データ経路回路１１０が４本のデータ読取りライン及び４本のデータ書込みラインを有する場合には、埋込み型ＤＲＡＭ回路４００には４Ｍｅｇ以上のメモリセル及び１２８本のデータ読取りライン及び１２８本のデータ書込みラインが含まれる。
【００４０】
図９は、この発明の第３の実施の形態により構成された埋込み型ＳＧＲＡＭ回路４５０のアーキテクチャの例を示す。この実施の形態では、１つのデータ経路回路１１０と関連して４つのメモリアレイ１２０が存在する。この実施の形態では、各データ経路回路１１０が４本のデータ読取りライン及び４本のデータ書込みラインを有している場合、各アクセスされたメモリアレイ１２０は、１つのメモリアレイ１２０当たり２ビットの総数に対して１ビットのデータを一方のデータ経路回路１１０へ出力し、１ビットのデータを他方のデータ経路回路１１０へ出力する（アクセスされた１つのメモリアレイ１２０当たり８ビットが出力される場合の図３〜７のアーキテクチャとは相違する）。他の点では、回路４５０の動作は図３〜７を参照して上述した回路と全く同一である。１つのみのメモリアレイ１２０をアクセスし、かつアクセスされたこのアレイ１２０が８ビットのデータを出力するように回路４５０を構成することも可能であることに留意されたい。この実施の形態では、２列のデータ経路回路１１０（Ｘ方向）であって、各列がＹ方向に配置された１６個のデータ経路回路１１０を有するこれらデータ経路回路が存在するように、３２個のデータ経路回路１１０及び１２８個のメモリアレイ１２０（及び適切な数の行デコーダ１４０及びセンス増幅器回路１３０）を配置する。例えば、メモリアレイ１２０の各々が６４ｋのサイズを有し、各データ経路回路１１０が４本のデータ読取りライン及び４本のデータ書込みラインを有する場合には、埋込み型ＳＧＲＡＭ回路４５０には８Ｍｅｇ以上のメモリセル及び１２８本のデータ読取りライン及び１２８本のデータ書込みラインが含まれる。
【００４１】
図１０は、プロセッサ８２２及びこの発明により構成された埋込み型ＤＲＡＭ回路８２４を有し、グラフィックスアクセラレータを具えるような論理回路装置８２０が設けられたコンピュータシステム８００を示す。論理回路装置８２０のプロセッサ８２２はコンピュータシステム８００の論理回路機能を実行し、かつ論理回路装置８２０のＤＲＡＭ回路８２４は図５及び６を参照して説明したように動作する。コンピュータシステム８００にはバス８１６を通して論理回路装置８２０及びＩ／Ｏデバイス８０４と通信する中央処理ユニット（ＣＰＵ）８０２も含まれる。他のＩ／Ｏデバイス８０６も図示されているが、この発明を実施するためには必ずしも必要ではない。コンピュータシステムにはＲＡＭ８０８及びリードオンリーメモリ（ＲＯＭ）８１０も含まれ、当業者にとっては周知のように、バス８１６を通してＣＰＵ８０２とも通信するフロッピーデイスクドライブ８１２及びコンパクトデイスク（ＣＤ）ドライブ８１４などの周辺機器も含めることができる。所望に応じ、ＲＡＭ８０８にもこの発明を取り入れることができる。
【００４２】
次に、この発明の埋込み型ＤＲＡＭの試験においていかに通常のアドレス圧縮試験方法を用いることができるかを以下に説明する。試験は前述の回路のいずれに対しても同一であるが、便宜上、図６のＤＲＡＭ回路３００を参照して試験を説明する。アドレス圧縮はあるアドレスを「ドントケア（ｄｏｎ’ｔ ｃａｒｅ）」アドレス位置として取扱うことにより行われる。ＤＲＡＭ回路３００は１６個のデータ経路回路１１０及び１６個のメモリアレイ１２０により構成されるため、１つの試験アドレスで８個のメモリアレイ１２０のメモリ位置をアクセスすることができる。特定のデータ読取りラインに対応するこれらのメモリ位置は特別な比較回路により比較される。比較回路は各アドレス位置からのデータが同一かどうかを判定する。それらが同一でない場合、アドレス位置の少なくとも１つが不良である。従来技術のＤＲＡＭ回路５４（図２）の配置構成によれば、一時に１つのアドレス位置しか試験できない。従って、この発明のＤＲＡＭ回路３００のメモリ試験は従来技術のＤＲＡＭ回路５４の８倍の速度で実行される。
【００４３】
本発明は上述した実施例の形態に限定されず、種々に変更を加えうること勿論である。
【図面の簡単な説明】
【図１】プロセッサ及び埋込み型ＤＲＡＭ回路を有する半導体回路のブロック図である。
【図２】従来技術の埋込み型ＤＲＡＭ回路のブロック図である。
【図３】この発明によって構成された埋込み型ＤＲＡＭ回路のブロック図である。
【図４】図３のＤＲＡＭ回路を有する構成要素の回路図である。
【図５】図３のＤＲＡＭ回路を有する構成要素の回路図である。
【図６】この発明の第１の実施の形態により構成された埋込み型ＤＲＡＭ回路の一例のブロック図である。
【図７】この発明の第１の実施の形態により構成された埋込み型ＤＲＡＭ回路の変形例のブロック図である。
【図８】この発明の第２の実施の形態により構成された埋込み型ＤＲＡＭ回路のブロック図である。
【図９】この発明の第３の実施の形態により構成された埋込み型ＤＲＡＭ回路のブロック図である。
【図１０】この発明により構成された埋込み型ＤＲＡＭ回路を使用するコンピュータシステムのブロック図である。
【発明の名称】ローカルデータドライバと、プログラム可能な数のデータ読取り及びデータ書込みラインとを有する埋込み型ＤＲＡＭアーキテクチャ
【特許請求の範囲】
【請求項１】第１方向で互いに隣接して配置された第１の対のデータ経路回路であって、各データ経路回路がデータ書込み回路と、データ読取り回路と、選択回路とを具えている当該データ経路回路と、
前記第１の対のデータ経路回路の各々にそれぞれ接続された少なくとも１つのブロックのメモリセルであって、メモリセルのこれらブロックは、前記第１の対のデータ経路回路がこれらブロック間に位置するように前記第１の対のデータ経路回路に対して前記第１方向に配置され、各ブロックの前記メモリセルが行及び列を有するアレイに構成されているこれらブロックの当該メモリセルと
を有するメモリ装置。
【請求項２】前記データ経路回路の各々が、前記第１方向で前記メモリの２つのブロックと関連しかつこれらブロックに隣接して位置決めされ、これらブロックの双方が関連のデータ経路回路の同一側にある請求項１に記載のメモリ装置。
【請求項３】前記データ経路回路の各々が、第２方向で前記２つのブロックとは異なる前記メモリの他の少なくとも２つのブロックと関連している請求項２に記載のメモリ装置。
【請求項４】前記データ経路回路の各々が、前記第１方向で前記メモリの４つのブロックと関連しかつこれらブロックに隣接して位置決めされ、前記メモリのこれら４つのブロックのすべてが関連のデータ経路回路の同一側にある請求項１に記載のメモリ装置。
【請求項５】前記データ経路回路の各々が、第２方向で前記４つのブロックとは異なる前記メモリの他の少なくとも４つのブロックと関連している請求項４に記載のメモリ装置。
【請求項６】前記第１方向で互いに隣接して配置された少なくとも１つの第２の対のデータ経路回路と、
前記第１方向で前記第２の対のデータ経路回路の各々にそれぞれ接続された少なくとも１つのブロックのメモリセルと
をさらに有するメモリ装置であって、
メモリセルの前記ブロックの各々が、
前記ブロックのメモリセルの行にそれぞれ１本ずつ接続された複数のワードラインと、
前記ブロックのメモリセルの列にそれぞれ１本ずつ接続された複数のデジットラインと、
前記ブロックの前記ワードラインにそれぞれ接続された少なくとも１つの行デコーダと、
前記メモリセルからデータを読取りかつ前記メモリセルにデータを書込む複数のセンス増幅器回路であって、前記ブロックの前記デジットラインにそれぞれ接続され、前記データ経路回路のそれぞれ１つとこれらセンス増幅器回路との間でデータを転送する複数のデータ転送ラインを有する当該センス増幅器回路と
を有し、
前記第２の対のデータ経路回路と、これらに関連するメモリセルのブロックとが、前記第１の対のデータ経路回路と、これらに関連するメモリセルのブロックとに対する前記第１方向に対し垂直な第２方向に配置されている請求項１に記載のメモリ装置。
【請求項７】センス増幅器回路を前記第２方向に配置されたメモリの隣接ブロックから、前記隣接ブロックの１つと関連するデータ経路回路へ選択的に結合する選択回路であって、この関連するデータ経路回路が前記隣接ブロックの選択された１つからデータを読取りまたは前記隣接ブロックの選択された１つにデータを書込む選択回路をさらに有する請求項６に記載のメモリ装置。
【請求項８】各データ経路回路が、
前記センス増幅器回路に接続可能な複数の書込みドライバ回路であって、その各々がデータを前記センス増幅器回路に入力するデータ書込みラインを有するこれら書込みドライバ回路と、
前記センス増幅器回路に接続可能な複数の読取りドライバ回路であって、その各々がデータを前記センス増幅器回路から出力するデータ読取りラインを有するこれら読取りドライバ回路と
を有する請求項７に記載のメモリ装置。
【請求項９】メモリセルの各ブロックは当該ブロックの両側に配置された２つの行デコーダを有し、これら行デコーダがこのブロック内の一つ置きのワードラインをそれぞれ活動化する請求項７に記載のメモリ装置。
【請求項１０】前記メモリのブロックの各々が少なくとも６４ｋのメモリセルを有する請求項１に記載のメモリ装置。
【請求項１１】前記メモリのブロックの各々が少なくとも１２８ｋのメモリセルを有する請求項１に記載のメモリ装置。
【請求項１２】前記メモリのブロックの各々が少なくとも２５６ｋのメモリセルを有する請求項１に記載のメモリ装置。
【請求項１３】前記メモリのブロックの各々が少なくとも５１２ｋのメモリセルを有する請求項１に記載のメモリ装置。
【請求項１４】前記メモリのブロックの各々が少なくとも１０２４ｋのメモリセルを有する請求項１に記載のメモリ装置。
【請求項１５】半導体装置に存在する少なくとも１つのメモリモジュールを有するメモリ回路であって、各メモリモジュールが、
第１方向で互いに隣接して配置された第１の対のデータ経路回路であって、各データ経路回路がデータ書込み回路と、データ読取り回路と、選択回路とを具えている当該データ経路回路と、
前記第１の対のデータ経路回路の各々にそれぞれ接続された少なくとも１つのブロックのメモリセルであって、メモリセルのこれらブロックは、前記第１の対のデータ経路回路がこれらブロック間に位置するように前記第１の対のデータ経路回路に対して前記第１方向に配置され、各ブロックの前記メモリセルが行及び列を有するアレイに構成されているこれらブロックの当該メモリセルと、
前記メモリモジュールのセンス増幅器回路に接続された列デコーダと
を有するメモリ回路。
【請求項１６】前記データ経路回路の各々が、前記第１方向で前記メモリの２つのブロックと関連しかつこれらブロックに隣接して位置決めされ、これらブロックの双方が関連のデータ経路回路の同一側にある請求項１５に記載のメモリ装置。
【請求項１７】前記データ経路回路の各々が、第２方向で前記２つのブロックとは異なる前記メモリの他の少なくとも２つのブロックと関連している請求項１６に記載のメモリ装置。
【請求項１８】前記データ経路回路の各々が、前記第１方向で前記メモリの４つのブロックと関連しかつこれらブロックに隣接して位置決めされ、前記メモリのこれら４つのブロックのすべてが関連のデータ経路回路の同一側にある請求項１５に記載のメモリ装置。
【請求項１９】前記データ経路回路の各々が、第２方向で前記４つのブロックとは異なる前記メモリの他の少なくとも４つのブロックと関連している請求項１８に記載のメモリ装置。
【請求項２０】前記メモリモジュールがさらに、
前記第１方向で互いに隣接して配置された少なくとも１つの第２の対のデータ経路回路と、
前記第１方向で前記第２の対のデータ経路回路の各々にそれぞれ接続された少なくとも１つのブロックのメモリセルと
を有するメモリ装置であって、
メモリセルの前記ブロックの各々が、
前記ブロックのメモリセルの行にそれぞれ１本ずつ接続された複数のワードラインと、
前記ブロックのメモリセルの列にそれぞれ１本ずつ接続された複数のデジットラインと、
前記ブロックの前記ワードラインにそれぞれ接続された少なくとも１つの行デコーダと、
前記メモリセルからデータを読取りかつ前記メモリセルにデータを書込む複数のセンス増幅器回路であって、前記ブロックの前記デジットラインにそれぞれ接続され、前記データ経路回路のそれぞれ１つとこれらセンス増幅器回路との間でデータを転送する複数のデータ転送ラインを有する当該センス増幅器回路と
を有し、
前記第２の対のデータ経路回路と、これらに関連するメモリセルのブロックとが、前記第１の対のデータ経路回路と、これらに関連するメモリセルのブロックとに対する前記第１方向に対し垂直な第２方向に配置されている
請求項１５に記載のメモリ装置。
【請求項２１】前記メモリモジュールがさらに、センス増幅器回路を前記第２方向に配置されたメモリの隣接ブロックから、前記隣接ブロックの１つと関連するデータ経路回路へ選択的に結合する選択回路であって、この関連するデータ経路回路が前記隣接ブロックの選択された１つからデータを読取りまたは前記隣接ブロックの選択された１つにデータを書込む選択回路を有する請求項２０に記載のメモリ装置。
【請求項２２】各データ経路回路が、
前記センス増幅器回路に接続可能な複数の書込みドライバ回路であって、その各々がデータを前記センス増幅器回路に入力するデータ書込みラインを有するこれら書込みドライバ回路と、
前記センス増幅器回路に接続可能な複数の読取りドライバ回路であって、その各々がデータを前記センス増幅器回路から出力するデータ読取りラインを有するこれら読取りドライバ回路と
を有する請求項２０に記載のメモリ装置。
【請求項２３】メモリセルの各ブロックは当該ブロックの両側に配置された２つの行デコーダを有し、これら行デコーダがこのブロック内の一つ置きのワードラインをそれぞれ活動化する請求項２０に記載のメモリ装置。
【請求項２４】少なくとも２つのメモリモジュールのセンス増幅器回路が前記列デコーダに接続されかつ第１方向に対し垂直な第２方向で、半導体装置上に位置決めされている請求項１５に記載のメモリ装置。
【請求項２５】少なくとも４つのメモリモジュールのセンス増幅器回路が前記列デコーダに接続されかつ第１方向に対し垂直な第２方向で、半導体装置上に位置決めされている請求項１５に記載のメモリ装置。
【請求項２６】前記少なくとも４つのメモリモジュールが第１方向の２つの列に構成されている請求項２５に記載のメモリ装置。
【請求項２７】少なくとも８つのメモリモジュールのセンス増幅器回路が前記列デコーダに接続されかつ第１方向に対し垂直な第２方向で、半導体装置上に位置決めされている請求項１５に記載のメモリ装置。
【請求項２８】前記少なくとも８つのメモリモジュールが第１方向の２つの列に構成されている請求項２７に記載のメモリ装置。
【請求項２９】プロセッサと、
列デコーダに接続されたセンス増幅器回路を有するメモリモジュールにより構成され、前記プロセッサに接続された半導体装置と
を具えるコンピュータシステムであって、前記メモリモジュールの各々が、
第１方向で互いに隣接して配置された第１の対のデータ経路回路であって、各データ経路回路がデータ書込み回路と、データ読取り回路と、選択回路とを具えている当該データ経路回路と、
前記第１の対のデータ経路回路の各々にそれぞれ接続された少なくとも１つのブロックのメモリセルであって、メモリセルのこれらブロックは、前記第１の対のデータ経路回路がこれらブロック間に位置するように前記第１の対のデータ経路回路に対して前記第１方向に配置され、各ブロックの前記メモリセルが行及び列を有するアレイに構成されているこれらブロックの当該メモリセルと
を有するコンピュータシステム。
【請求項３０】前記データ経路回路の各々が、前記第１方向で前記メモリの２つのブロックと関連しかつこれらブロックに隣接して位置決めされ、これらブロックの双方が関連のデータ経路回路の同一側にある請求項２９に記載のコンピュータシステム。
【請求項３１】前記データ経路回路の各々が、第２方向で前記２つのブロックとは異なる前記メモリの他の少なくとも２つのブロックと関連している請求項３０に記載のコンピュータシステム。
【請求項３２】前記データ経路回路の各々が、前記第１方向で前記メモリの４つのブロックと関連しかつこれらブロックに隣接して位置決めされ、前記メモリのこれら４つのブロックのすべてが関連のデータ経路回路の同一側にある請求項２９に記載のコンピュータシステム。
【請求項３３】前記データ経路回路の各々が、第２方向で前記４つのブロックとは異なる前記メモリの他の少なくとも４つのブロックと関連している請求項３２に記載のコンピュータシステム。
【請求項３４】前記メモリモジュールがさらに、
前記第１方向で互いに隣接して配置された少なくとも１つの第２の対のデータ経路回路と、
前記第１方向で前記第２の対のデータ経路回路の各々にそれぞれ接続された少なくとも１つのブロックのメモリセルと
を有するメモリ装置であって、
メモリセルの前記ブロックの各々が、
前記ブロックのメモリセルの行にそれぞれ１本ずつ接続された複数のワードラインと、
前記ブロックのメモリセルの列にそれぞれ１本ずつ接続された複数のデジットラインと、
前記ブロックの前記ワードラインにそれぞれ接続された少なくとも１つの行デコーダと、
前記メモリセルからデータを読取りかつ前記メモリセルにデータを書込む複数のセンス増幅器回路であって、前記ブロックの前記デジットラインにそれぞれ接続され、前記データ経路回路のそれぞれ１つとこれらセンス増幅器回路との間でデータを転送する複数のデータ転送ラインを有する当該センス増幅器回路と
を有し、
前記第２の対のデータ経路回路と、これらに関連するメモリセルのブロックとが、前記第１の対のデータ経路回路と、これらに関連するメモリセルのブロックとに対する前記第１方向に対し垂直な第２方向に配置されている請求項２９に記載のコンピュータシステム。
【請求項３５】前記メモリモジュールがさらに、センス増幅器回路を前記第２方向に配置されたメモリの隣接ブロックから、前記隣接ブロックの１つと関連するデータ経路回路へ選択的に結合する選択回路であって、この関連するデータ経路回路が前記隣接ブロックの選択された１つからデータを読取りまたは前記隣接ブロックの選択された１つにデータを書込む選択回路を有する請求項３４に記載のコンピュータシステム。
【請求項３６】各データ経路回路が、
前記センス増幅器回路に接続可能な複数の書込みドライバ回路であって、その各々がデータを前記センス増幅器回路に入力するデータ書込みラインを有するこれら書込みドライバ回路と、
前記センス増幅器回路に接続可能な複数の読取りドライバ回路であって、その各々がデータを前記センス増幅器回路から出力するデータ読取りラインを有するこれら読取りドライバ回路と
を有する請求項３４に記載のコンピュータシステム。
【請求項３７】メモリセルの各ブロックは当該ブロックの両側に配置された２つの行デコーダを有し、これら行デコーダがこのブロック内の一つ置きのワードラインをそれぞれ活動化する請求項３４に記載のシステム。
【請求項３８】少なくとも２つのメモリモジュールのセンス増幅器回路が前記列デコーダに接続されかつ第１方向に対し垂直な第２方向で、半導体装置上に位置決めされている請求項２９に記載のコンピュータシステム。
【請求項３９】少なくとも４つのメモリモジュールのセンス増幅器回路が前記列デコーダに接続されかつ第１方向に対し垂直な第２方向で、半導体装置上に位置決めされている請求項２９に記載のコンピュータシステム。
【請求項４０】前記少なくとも４つのメモリモジュールが第１方向の２つの列に構成されている請求項３９に記載のコンピュータシステム。
【請求項４１】少なくとも８つのメモリモジュールのセンス増幅器回路が前記列デコーダに接続されかつ第１方向に対し垂直な第２方向で、半導体装置上に位置決めされている請求項２９に記載のコンピュータシステム。
【請求項４２】前記少なくとも８つのメモリモジュールが第１方向の２つの列に構成されている請求項４１に記載のコンピュータシステム。
【請求項４３】メモリセルの少なくとも第１及び第２アレイと第１データ経路回路とを有するメモリ回路であって、前記アレイの各々が前記第１データ経路回路に接続された当該メモリ回路を動作する方法であって、
前記第１データ経路回路と関連しかつ前記第１データ経路回路に接続されたメモリセルの前記第１アレイにおける一行のメモリセルに接続された複数の第１ワードラインの１つを活動化するステップと、
活動化された前記第１ワードラインの１つを有する前記第１アレイにおける一列のメモリセルに接続された複数の第１デジットラインを活動化するステップと、
活動化された前記第１ワードライン及び第１デジットラインと関連しかつこれらに接続されたメモリセルと、前記第１データ経路回路との間でデータを転送するステップと、
前記第１データ経路回路と関連しかつこれに接続された前記第２アレイにおける一行のメモリセルに接続された複数の第２ワードラインの１つを活動化するステップと、
活動化された前記第２ワードラインの１つを有する前記第２アレイにおける一列のメモリセルに接続された複数の第２デジットラインを活動化するステップと、
前記第２アレイにおける活動化された前記第２ワードライン及び第２デジットラインと関連しかつこれらに接続されたメモリセルと前記第１データ経路回路との間でデータを転送するステップと
を有し、
前記第１及び第２アレイのメモリセルと前記第１データ経路回路との間のデータの前記転送が１回に前記第１及び第２アレイの１つのみによって選択的に実行されるようにするメモリ回路動作方法。
【請求項４４】前記メモリ回路に第２データ経路回路を含め、前記第１及び第２アレイを前記第２データ経路回路に接続する前記メモリ回路動作方法が、
前記第２データ経路回路と関連しかつこれに接続された前記第１アレイのメモリセルの一行に接続された複数の第１ワードラインの１つを活動化するステップと、
活動化された前記第１ワードラインの１つを有する前記第１アレイの一列のメモリセルに接続された複数の第１デジットラインを活動化するステップと、
活動化された前記第１ワードライン及び第１デジットラインと関連しかつこれらに接続されたメモリセルと前記第２データ経路回路との間でデータを転送するステップと
をさらに有する請求項４３に記載のメモリ回路動作方法。
【請求項４５】前記メモリ回路に第２データ経路回路を含め、前記第１及び第２アレイを前記第２データ経路回路に接続する前記メモリ回路動作方法が、
前記第２データ経路回路と関連しかつこれに接続された前記第２アレイのメモリセルの一行に接続された複数の第２ワードラインの１つを活動化するステップと、
活動化された前記第２ワードラインの１つを有する前記第２アレイの一列のメモリセルに接続された複数の第２デジットラインを活動化するステップと、
活動化された前記第２ワードライン及び第２デジットラインと関連しかつこれらに接続されたメモリセルと前記第２データ経路回路との間でデータを転送するステップと
をさらに有する請求項４３に記載のメモリ回路動作方法。
【請求項４６】第１方向で互いに隣接して配置された第１の対のデータ経路回路を形成し、各データ経路回路がデータ書込み回路と、データ読取り回路と、選択回路とを具えるようにするステップと、
前記第１の対のデータ経路回路の各々にそれぞれ接続された少なくとも１つのブロックのメモリセルであって、メモリセルのこれらブロックは、前記第１の対のデータ経路回路がこれらブロック間に位置するように前記第１の対のデータ経路回路に対して前記第１方向に配置され、各ブロックの前記メモリセルが行及び列を有するアレイに構成されているこれらブロックの当該メモリセルを形成するステップと、
メモリセルのこれらブロックに接続された列デコーダを形成するステップと
を有するメモリ回路の製造方法。
【請求項４７】前記データ経路回路の各々を、前記第１方向で前記メモリの２つのブロックと関連させかつこれらブロックに隣接して位置決めし、これらブロックの双方が関連のデータ経路回路の同一側にあるようにする請求項４６に記載のメモリ回路の製造方法。
【請求項４８】前記データ経路回路の各々が、第２方向で前記２つのブロックとは異なる前記メモリの他の少なくとも２つのブロックと関連するようにする請求項４７に記載のメモリ回路の製造方法。
【請求項４９】前記データ経路回路の各々を、前記第１方向で前記メモリの４つのブロックと関連させかつこれらブロックに隣接して位置決めし、前記メモリのこれら４つのブロックのすべてが関連のデータ経路回路の同一側にあるようにする請求項４６に記載のメモリ回路の製造方法。
【請求項５０】前記データ経路回路の各々を、第２方向で前記４つのブロックとは異なる前記メモリの他の少なくとも４つのブロックと関連させる請求項４９に記載のメモリ回路の製造方法。
【請求項５１】前記第１方向で互いに隣接して配置された少なくとも１つの第２の対のデータ経路回路を形成するステップと、
前記第１方向で前記第２の対のデータ経路回路の各々にそれぞれ接続された少なくとも１つのブロックのメモリセルを形成するステップと
をさらに有し、メモリセルの前記ブロックの各々が、
前記ブロックのメモリセルの行にそれぞれ１本ずつ接続された複数のワードラインと、
前記ブロックのメモリセルの列にそれぞれ１本ずつ接続された複数のデジットラインと、
前記ブロックの前記ワードラインにそれぞれ接続された少なくとも１つの行デコーダと、
前記メモリセルからデータを読取りかつ前記メモリセルにデータを書込む複数のセンス増幅器回路であって、前記ブロックの前記デジットラインにそれぞれ接続され、前記データ経路回路のそれぞれ１つとこれらセンス増幅器回路との間でデータを転送する複数のデータ転送ラインを有する当該センス増幅器回路と
を有し、
前記第２の対のデータ経路回路と、これらに関連するメモリセルのブロックとが、前記第１の対のデータ経路回路と、これらに関連するメモリセルのブロックとに対する前記第１方向に対し垂直な第２方向に配置されているようにする請求項４６に記載のメモリ回路の製造方法。
【発明の詳細な説明】
【０００１】
発明の背景
この発明は半導体メモリ装置に関し、さらに詳細には広帯域幅と、高速読取り及び書込みアクセスと、プログラム可能な数のデータ読取り及びデータ書込みラインとを有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置に関するものである。
【０００２】
関連技術の説明
ＤＲＡＭには個別メモリセルのアレイが含まれる。代表的には、各ＤＲＡＭメモリセルは電荷を保持するコンデンサと、コンデンサ電荷にアクセスするアクセストランジスタとを有する。電荷はデータビットを表わし、高電圧または低電圧（例えば、それぞれ論理値「１」または論理値「０」を表す）のいずれかとなりうる。データは書込み動作中メモリに格納されまたは読取り動作中メモリから読取られる。
【０００３】
現在のＤＲＡＭでのリフレッシュ、読取り及び書込み動作は代表的には、１つの行のすべてのセルに対して同時に行われる。データは、ワードラインと呼ばれる行をアクティブにする、即ち活動化することによりメモリから読取られ、ワードラインはその行に対応するすべてのメモリセルをアレイの列を特定するデジットまたはビットラインに結合する。特定のワードライン及びビットラインが活動化されると、センス増幅器は、活動化されたワードラインに接続されたメモリセルの内容に対応する活動化されたビットラインの電位差を測定することにより、アドレス指定されたセルのデータを検出しかつ増幅する。ＤＲＡＭセンス増幅器の動作は例えば、いずれもマイクロンテクノロジィ社に譲渡された米国特許第５，６２７，７８５号、第５，２８０，２０５号及び第５，０４２，０１１号に記載されており、これらは参考のために導入したものである。
【０００４】
埋込み型ＤＲＡＭはＤＲＡＭと論理装置（例えば、プロセッサ）との双方を多数含む複合半導体回路に存在する。これにより論理装置とメモリセルとの間の伝搬距離を最小にした小型設計が可能となる。埋込み型ＤＲＡＭは、システムレベル設計をより簡単にし、パッケージ数を少なくするとともにそのピン数を少なくし、部品点数を少なくし、消費電力を少なくするという利点も提供する。外部回路接続のこの減少によりＤＲＡＭ及び全論理処理装置の効率またはその応用の効率が増大する。例えば、ＤＲＡＭを動作させるのに必要な回路が少なくて足りるため、ＤＲＡＭの帯域幅及び、入力及び出力ピン数を増大させることができる。論理及び制御信号、ならびに入出力データが移動する距離が短かくなるため速度も高められる。
【０００５】
図１はプロセッサ５２及び埋込み型ＤＲＡＭ５４を有する半導体回路５０の一例を示す。図１には１つのプロセッサ５２が図示されているが、回路５０はコプロセッサまたはその他の論理装置も使用できるようになっている。同様に、回路５０は埋込み型ＤＲＡＭ５４の代わりに同期型グラフィックランダムアクセスメモリ（ＳＧＲＡＭ）も使用できるようになっている。ＳＧＲＡＭは特にビデオ分野に応用するために設計されているが、一般に、通常の埋込み型ＤＲＡＭ５４と同様に動作する。
【０００６】
図２は通常の埋込み型ＤＲＡＭ５４のアーキテクチャの一部である。埋込み型ＤＲＡＭ５４にはメモリセルのいくつかのアレイ６０、データ経路回路５６、センス増幅器回路６４及び行デコーダ回路６６ａ，６６ｂ，６６ｃ（一括して、行デコーダ回路６６と称する）が含まれる。行デコーダ回路６６は制御論理によって供給されるアドレスに基づいてアレイ６０内のメモリの行を活動化するのに使用される。中間のデコーダ回路６６ｂはこれに隣接する２つのアレイ６０内の行を活動化するのに使用され、一方、２つの外側の行デコーダ６６ａ及び６６ｃはそれらが隣接する単一アレイ６０内の行を活動化するのに使用される。同じく制御論理によってもたらされる列選択信号がアレイ６０内のメモリの特定列を活動化するのに使用される。データ経路回路５６及びアレイ６０は多数のＩＯ（入出力）ライン６２によって（センス増幅器回路６４を介して）互いに接続される。（図２には少数のＩＯラインのみを図示している。）従って、データはアレイ６０とデータ経路回路５６との間でＩＯライン６２に沿って進む。
【０００７】
通常のデータ経路回路５６には一般に、読取り及び書込みドライバと、データ読取り及びデータ書込みラインとが含まれる。データ読取りラインによりデータ経路回路５６がアレイ６０からの読取りデータを論理装置（例えば、図１のプロセッサ）へ出力することが可能になる。データ書込みラインによりデータ経路回路５６が論理装置からのデータを入力してデータをアレイ６０に書込むことが可能になる。これらデータ読取り及びデータ書込みラインは通常、入／出力ピンまたはバッファに接続されているため、これらラインはしばしばＩ／Ｏ（入／出力）ラインと称され、センス増幅器回路６４とアレイ６０との間の経路をもたらすＩＯライン６２と混同されない。
【０００８】
通常の埋込み型ＤＲＡＭが過去において充分に機能してきたが、現行技術の進展はより広帯域幅を有する高速メモリを必要としている。図２に示すアーキテクチュアは極めて長いＩＯライン６２を用いており、これにより速度を遅くしている。その理由は、アレイ６０の個々のメモリセルを、特にデータ経路回路５６から最も離れて配置されたメモリセルをアクセスするのに長時間必要とされ、しかもすべてのＩＯライン６２に対して一時に１つの行しかアドレスできない為である。さらに、ＤＲＡＭ５４の帯域幅も多数の長いＩＯライン６２を使用することにより制約されている。従って、現今の技術を取り込むには、埋込み型ＤＲＡＭの帯域幅を広くする一方、これらの回路の速度も速める要求及び必要性がある。
【０００９】
埋込み型ＤＲＡＭ回路に関するメモリ試験は代表的には、製造組立て中に製造業者によって、かつコンピュータまたはプロセッサ制御システムの下流の製造業者によって行われ、ならびに最終利用者が、回路が意図した通りに動作しているかどうかを判定するコンピュータの初期化中にも行われる。１つの通常のメモリ試験方法はアドレス圧縮を利用することである。簡単にいえば、アドレス圧縮はあるアドレスを「ドントケア（ｄｏｎ’ｔ ｃａｒｅ）」アドレス位置として取扱うことにより行われる。これらの位置は特定の入力または出力ピンに対応し、かつ特別の比較回路でもって互いに比較される。比較回路は各アドレス位置からのデータが同一であるかどうかを判定する。それらが同一でない場合、アドレス位置の少なくとも１つは不良である。
【００１０】
アドレス圧縮はＤＲＡＭ試験の速度を大幅に速める。残念なことには、通常の埋込み型ＤＲＡＭではアドレス圧縮を完全には利用できない。その理由は、通常の埋込み型ＤＲＡＭの図２のアーキテクチャは一組のＩＯライン６２当たり一度に２行以上のメモリセルを活動化できない為である。従って、埋込み型ＤＲＡＭ回路の試験を強化する必要がある。
【００１１】
埋込み型ＤＲＡＭ回路は通常、所望の応用またはプロセスに対して改造が加えられるため、メモリ回路のアーキテクチャの主要な再構成を行うことなくある応用に対して所望量のデータ読取り及びデータ書込みライン（出力及び入力バッファ及びピンに対応するＩ／Ｏライン）を容易に追加する必要がある（このように所望通りに追加する多数のＩ／Ｏラインはプログラマブルデータ読取り及びデータ書込みライン又はプログラマブルＩ／Ｏラインと称されている）。
【００１２】
発明の簡単な概要
この発明は従来技術の上記欠点を広い範囲で軽減する。この発明は特有の埋込み型ＤＲＡＭアーキテクチャを使用して帯域幅を広くし、読取り及び書込みアクセスを高速にし、データ読取り及びデータ書込みラインをプログラミングしうるようにする。
【００１３】
この発明はアドレス圧縮を有する埋込み型ＤＲＡＭ回路を試験する機構をも提供する。
【００１４】
この発明のＤＲＡＭアーキテクチャは、初めにメモリセルを所定数のアレイに構成することによりこれらの特徴及び利点及びその他を実現する。各アレイはそれ自体の行デコーダ及びセンス増幅器を有する。ローカルドライバや、データ読取り及びデータ書込みラインを含むデータ経路回路は第１方向でアレイの各々と関連する。アレイとデータ経路回路との間のそれぞれの接続には従来技術で使用したＩＯラインよりかなり短かいＩＯラインを使用する。データ経路回路及びメモリアレイのこの特有の構成を基礎単位として使用すると、第１方向に対し直角な第２方向で半導体装置の上に追加のデータ経路及びメモリアレイを単に載置することにより、容量を増大させたＤＲＡＭアーキテクチャを構成することができる。これによりＤＲＡＭ回路を所望の応用またはプロセスに対して容易に改造しうるようになる（即ち、この発明はデータ読取り及びデータ書込みラインをプログラミングしうる）。さらに、より多くのデータ経路回路、従って、アクティブなより多くのデータ読取り及びデータ書込みラインを半導体装置上に導入することにより帯域幅を容易に広げることができる。さらに、メモリセルとデータ経路回路内に含まれた論理回路との間のＩＯラインを短くしたため、より高速な読取り及び書込みが可能になる。
【００１５】
このアーキテクチャは、メモリセルのいくつかのアレイからのアドレス位置を１つの試験アドレスに対して平行にアクセスしうるため、アドレス圧縮を有するＤＲＡＭ回路の試験機構も提供する。
【００１６】
好ましい実施の形態の詳細な説明
この発明の前述した及びその他の目的及び利点は添付図面を参照して以下に説明したこの発明の好ましい実施の形態の詳細な説明からより一層明らかになるであろう。
図３は、本発明の第１の実施の形態により構成されたＤＲＡＭアーキテクチャ１００の一部を示す。このアーキテクチャ１００には、メモリセルのいくつかのアレイ１２０、データ経路回路１１０、センス増幅器回路１３０及び行デコーダ回路１４０が含まれる。各アレイ１２０は、２つの行デコーダ回路１４０及び２つのセンス増幅器回路１３０を有する。ローカルドライバとデータ読取り及び書込みラインとを含むデータ経路回路１１０はＸ方向でアレイ１２０の各々と関連する。アレイ１２０とデータ経路回路１１０との間のそれぞれの接続には、従来技術のアーキテクチャで使用されるＩＯラインよりかなり短かいＩＯラインｌ０４が使用される。データ経路回路１１０と、Ｘ方向におけるメモリアレイ１２０と、それらに関連した行デコーダ１４０、センス増幅器回路１３０及びＩＯライン１０４との特有の構成を基礎単位として使用すれば、追加のデータ経路回路１１０及びメモリアレイ１２０をＹ方向で半導体装置の上に単に載置することにより、容量を増大させたＤＲＡＭアーキテクチャを構成しうる。さらに、図３に示すように、データ経路回路１１０及びメモリアレイ１２０の構成をＸ方向に複製してＤＲＡＭアーキテクチャ１００のメモリ容量及び帯域幅を増大させることもできる。このように、ＤＲＡＭ回路が所望の応用またはプロセスに対して改造が容易に加えられるようになる（即ち、この発明はプログラマブルデータ読取り及びデータ書込みラインを有する）。帯域幅はより多くのデータ経路回路１１０、及び従ってより多くのデータ読取り及びデータ書込みラインを半導体装置に組み込むことによって増大する。さらに、アレイ１２０のメモリセルとデータ経路回路１１０内に含まれた論理回路との間のＩＯライン１０４が短くなるためにより高速な読取り及び書込みが達成される。
【００１７】
メモリアレイ１２０には行及び列に配置されたメモリセルが含まれる。各行にはワードラインがあり、かつ各列にはデジットライン及び補数デジットライン（デジットラインペアとしても知られる）がある。当業者にとって周知であるように、かつ図４及び５を参照して詳細に説明するように、行デコーダ１４０が行アドレスに応答してワードラインを活動化する。活動化されたワードラインは、このワードライン接続されたメモリセルのアクセストランジスタを活動化し、メモリセルのｍビットのコンデンサに蓄えられた電荷をデジットライン上に放電させてセンス増幅器へ移動させる。列デコーダ１０２は列アドレスに応答して列選択信号を送信し、これによりセンス増幅器回路１３０をＩＯライン１０４へ結合することにより、１つ又は複数の特定列を選択する。読取り動作の場合、アレイ１２０のアクセスされたメモリセルに蓄えられたデータがセンス増幅器回路１３０からのＩＯライン１０４上でデータ経路回路１１０へ出力されることになる。各ＩＯライン１０４が実際には、一対のＩＯラインであって、この一対の各ラインがデータの１ビット及びその補数のビットに対応することに留意されたい（本明細書において以降、この一対のＩＯラインをＩＯペアと称する）。書込み動作の場合、データはデータ経路回路１１０からのＩＯライン上で入力され、センス増幅器回路１３０を通って進み、かつアレイ１２０のアクセスされたメモリセルに蓄えられる。アレイ１２０のサイズをそれぞれ６４ｋとして、Ｘ方向での２つのアレイが１２８ｋ（即ち、一般に、ｍビットと呼ばれる１３１，０７２個の個別メモリセル）のモジュールを形成するようにするのが好ましいが、例えば、６４ｋ、２５６ｋ、５１２ｋ、または１０２４ｋをモジュールまたはアレイに使用することができる。さらに、各アレイは冗長行及び列をも含むことができ、従ってその最小動作容量より多くのセルを有することができる。
【００１８】
センス増幅器回路１３０はメモリアレイ１２０のデジットラインペアに接続される。図３は、センス増幅器回路１３０がＤＲＡＭアーキテクチャ１００内に配置されていることを表わすためにこれらセンス増幅器回路をブロックとして示している。各センス増幅器回路１３０は各デジットラインペアに対し１つとした十分な量の個別のセンス増幅器を有し、メモリアレイ１２０内のメモリセルのデータ内容を適切に読取りかつ増幅するようになっていることに留意されたい。以下に説明するように、（個別のセンス増幅器は書込み動作中にデータを増幅する必要がないため）センス増幅器回路１３０にはメモリアレイ１２０内に書込むべきデータに対して適切とした入力ドライバ回路も含まれる。
【００１９】
図４は、個別のデータ経路回路１１０ａ及び１１０ｂの内容と、個別のセンス増幅器回路１３０ａ、１３０ｂ及び１３０ｃ、列デコーダ回路１４０ａ、１４０ｂ、１４０ｃ及び１４０ｄ、メモリアレイ１２０ａ及び１２０ｂ、及びデータ経路回路１１０ａ及び１１０ｂ間の様々な接続とを示す。個別のデータ経路回路１１０ａ及び１１０ｂは同様の回路（ひとまとめに、データ経路回路１１０と称する）であるが、ここでの検討の目的のために個別の参照番号が付けられていることに留意されたい。又、個別のセンス増幅器回路１３０ａ、１３０ｂ及び１３０ｃは同様の回路（ひとまとめに、センス増幅器回路１３０と称する）であるが、ここでの検討の目的のために個別の参照番号が付けられていることに留意されたい。個別の列デコーダ回路１４０ａ、１４０ｂ、１４０ｃ及び１４０ｄは同様の回路（ひとまとめに、行デコーダ回路１４０と称する）であるが、ここでの検討の目的のために個別の参照番号が付けられていることに留意されたい。同様に、メモリアレイ１２０ａ及び１２０ｂ（ひとまとめに、メモリアレイ１２０と称する）は同様の回路である。
【００２０】
第１データ経路回路１１０ａにはデータ書込み回路１５０ａ、データ読取り回路１６０ａ及びセクション選択回路１８０ａが含まれる。データ読取り回路１６０ａには、対応するデータ読取りラインを各々有する多数の通常の読取りドライバ回路１６６ａと、多数の通常の読取りパイプラインレジスタ１６４ａと、多数の通常の読取りラッチ１６２ａとが含まれる。データ読取り回路１６０ａには、読取りラッチ１６２ａ及び読取りラッチ信号ＲＥＡＤ ＬＡＴＣＨのラインに接続された多数の読取りＩＯトランジスタ１７０ａ（便宜上１個のみのトランジスタｌ７０ａを示す）も含まれる。読取りＩＯトランジスタ１７０ａはセクション選択回路１８０ａの出力端にも接続されている。データ読取りラインは論理装置（例えば、図１のプロセッサ）の出力バッファを通して出力ピンに接続される。読取りドライバ回路１６６ａ、パイプラインレジスタ１６４ａ及びラッチ１６２ａの個数は変えることができ、所望の応用分野に依存する。データ読取り回路１６２ａには、４個の読取りドライバ回路１６６ａ、４個の読取りパイプラインレジスタ１６４ａ及び４個の読取りラッチ１６２ａ、従って、４本のデータ読取りラインがあることが好ましい。
【００２１】
データ書込み回路１５０ａには、対応するデータ書込みラインを各々有する多数の通常の書込みドライバ回路１５６ａ、多数の通常の書込みラッチ１５４ａ及び多数の通常の書込みバッファ１５２ａが含まれている。書込みドライバ回路１５６ａは書込みイネーブル信号ＥＮＡＢＬＥ ＷＲＩＴＥのラインに接続されている。書込みドライバ回路１５６ａの出力端はセクション選択回路１８０ａに接続されている。書込みラッチ１５４ａはデータ・イン・ラッチ信号ＤＩＮ ＬＡＴＣＨのラインに接続されている。書込みバッファ１５２ａはデータ・イン・トラップ信号ＤＩＮ ＴＲＡＰのラインに接続されている。データ書込みラインは論理装置（例えば、図１のプロセッサ５２）の入力バッファを通して入力ピンに接続されている。書込みドライバ回路１５６ａ、ラッチ１５４ａ及びバッファ１５２ａの個数は変えることができ、使用する応用分野に依存する。データ書込み回路１５０ａには、４個の書込みドライバ回路１５６ａ、４個の書込みラッチ１５４ａ及び４個の書込みバッファ１５２ａ、従って、４本のデータ書込みラインがあることが好ましい。
【００２２】
セクション選択回路１８０ａは第１センス増幅器回路１３０ａからの多数のＩＯライン１０４ａ及び第２センス増幅器回路１３０ｂからの多数のＩＯライン１０４ｂに接続されている。上述のように、各ＩＯライン１０４は実際には、データ及びその補数のビットに対応するＩＯペアである。従って、ＩＯペアの個数はデータ読取り及びデータ書込みラインの本数と一致する。セクション選択回路１８０ａはセクション選択信号ＳＥＣＴＩＯＮ ＳＥＬＥＣＴのラインにも接続されている。セクション選択信号ＳＥＣＴＩＯＮ ＳＥＬＥＣＴのラインは制御論理回路に接続され、第１センス増幅器回路１３０ａまたは第２センス増幅器回路１３０ｂのいずれかを第１データ経路回路１１０ａに接続するため使用される。
【００２３】
第２データ経路回路１１０ｂにはデータ書込み回路１５０ｂ、データ読取り回路１６０ｂ及びセクション選択回路１８０ｂが含まれる。データ読取り回路１６０ｂには、対応するデータ読取りラインを各々有する多数の通常の読取りドライバ回路１６６ｂ、多数の通常の読取りパイプラインレジスタ１６４ｂ及び多数の通常の読取りラッチ１６２ｂが含まれる。データ読取り回路１６０ｂには、読取りラッチ１６２ｂ及び読取りラッチ信号ＲＥＡＤ ＬＡＴＣＨのラインに接続された多数の読取りＩＯトランジスタ１７０ｂ（便宜上１個のトランジスタｌ７０ｂのみを示す）も含まれる。読取りＩＯトランジスタ１７０ｂはセクション選択回路１８０ｂの出力端にも接続されている。データ読取りラインは論理装置（例えば、図１のプロセッサ）の出力バッファを通して出力ピンに接続されている。読取りドライバ回路１６６ｂ、パイプラインレジスタ１６４ｂ及びラッチ１６２ｂの個数は変えることができ、使用する応用分野に依存する。データ読取り回路１６０ｂには、４個の読取りドライバ回路１６６ｂ、４個読取りパイプラインレジスタ１６４ｂ及び４個の読取りラッチ１６２ｂ、従って、４本のデータ読取りラインがあることが好ましい。
【００２４】
データ書込み回路１５０ｂには、対応するデータ書込みラインを各々有する多数の通常の書込みドライバ回路１５６ｂ、多数の通常の書込みラッチ１５４ｂ及び多数の通常の書込みバッファ１５２ｂが含まれる。書込みドライバ回路１５６ｂは、書込みイネーブル信号ＥＮＡＢＬＥ ＷＲＩＴＥのラインに接続されている。書込みドライバ回路１５６ｂの出力端はセクション選択回路１８０ｂに接続されている。書込みラッチ１５４ｂはデータ・イン・ラッチ信号ＤＩＮ ＬＡＴＣＨのラインに接続されている。書込みバッファ１５２ｂはデータ・イン・トラップ信号ＤＩＮ ＴＲＡＰのラインに接続されている。データ書込みラインは論理装置（例えば、図１のプロセッサ５２）の入力バッファを通して入力ピンに接続されている。書込みドライバ回路１５６ｂ、ラッチ１５４ｂ及びバッファ１５２ｂの個数は変えることができ、使用する応用分野に依存する。データ書込み回路１５０ａには、４個の書込みドライバ回路１５６ｂ、４個の書込みラッチ１５４ｂ及び４個の書込みバッファ１５２ｂ、従って、４本のデータ書込みラインが存在することが好ましい。
【００２５】
セクション選択回路１８０ｂは第１センス増幅器回路１３０ｃからの多数のＩＯライン１０４ｃ及び第２センス増幅器回路１３０ｂからの多数のＩＯライン１０４ｂに接続されている。上述のように、各ＩＯライン１０４は実際には、データ及びその補数のビットに対応するＩＯペアである。従って、ＩＯペアの個数はデータ読取り及びデータ書込みラインの本数と一致する。セクション選択回路１８０ｂはセクション選択信号ＳＥＣＴＩＯＮ ＳＥＬＥＣＴのラインにも接続されている。セクション選択信号ＳＥＣＴＩＯＮ ＳＥＬＥＣＴのラインは、制御論理回路に接続され、第３センス増幅器回路１３０ｃまたは第２センス増幅器回路１３０ｂのいずれかを第２データ経路回路１１０ｂに接続するために使用される。
【００２６】
第１メモリアレイ１２０ａは第１センス増幅器回路１３０ａを通して第１データ経路回路１１０ａに接続され、かつ第２センス増幅器回路１３０ｂを通して第２データ経路回路１１０ｂに接続されている。第１メモリアレイ１２０ａは２つの行デコーダ１４０ａ及び１４０ｂにも接続されている。２つの行デコーダ１４０ａ及び１４０ｂはいかなる構成にすることもできるが、第１行デコーダ１４０ａは偶数行デコーダ（即ち、偶数行アドレスを復号するデコーダ）であり、第２行デコーダ１４０ｂは奇数行デコーダ（即ち、奇数行アドレスを復号するデコーダ）である。第２メモリアレイ１２０ｂは第２センス増幅器回路１３０ｂを通して第１データ経路回路１１０ａに接続され、かつ第３センス増幅器回路１３０ｃを通して第２データ経路回路１１０ｂに接続されている。第２メモリアレイ１２０ｂは２つの行デコーダ１４０ｃ及び１４０ｄにも接続されている。２つの行デコーダ１４０ｃ及び１４０ｄはいかなる構成にすることもできるが、第３行デコーダ１４０ｃは偶数行デコーダ（即ち、偶数行アドレスを復号するデコーダ）であり、第４行デコーダ１４０ｄは奇数行デコーダ（即ち、奇数行アドレスを復号するデコーダ）である。列デコーダ１０２はセンス増幅器回路１３０に多数の列選択信号を与える。第１及び第２メモリアレイ１２０ａ及び１２０ｂは第２センス増幅器回路１３０ｂを共用するため、一時にアレイ１２０ａ及び１２０ｂのうちの一方のみをアクセスしうる。従って、この発明はセクション選択信号ＳＥＣＴＩＯＮ ＳＥＬＥＣＴを使用して、共用されたセンス増幅器回路１３０ｂが一時に１つのみのメモリアレイ１２０ａまたは１２０ｂによってアクセスされるようにする。この発明の第１の実施の形態により構成されたＤＲＡＭアーキテクチャ１００の動作は次の通りである。
【００２７】
説明のためのみに、データ書込み回路１５０ａ、１５０ｂには、４個の書込みドライバ回路１５６ａ、１５６ｂ、４個の書込みラッチ１５４ａ、１５４ｂ及び４個の書込みバッファ１５２ａ、１５２ｂ、従って４本のデータ書込みラインが存在するものとする。データ読取り回路１６０ａ、１６０ｂには、４個の読取りドライバ回路１６６ａ、１６６ｂ、４個の読取りパイプレジスタ１６４ａ、１６４ｂ及び４個の読取りラッチ１６２ａ、１６２ｂ、従って４本のデータ読取りラインが存在するものとする。第１センス増幅器回路１３０ａは第１セクション選択回路１８０ａに接続された４つのＩＯペアを有する。第２センス増幅器回路１３０ｂは第１セクション選択回路１８０ａに接続された４つのＩＯペアと、第２セクション選択回路１８０ｂに接続された同一の４つのＩＯペアとを有する。第３センス増幅器回路１３０ｃは第２セクション選択回路１８０ｂに接続された４つのＩＯペアを有する。一時に１つのみのメモリアレイ１２０ａまたは１２０ｂがアクセスされるが、データ経路回路１１０ａ及び１１０ｂの双方が、アクセスされたメモリアレイ１２０ａまたは１２０ｂにより使用される。即ち、利用可能なデータ経路回路１１０のすべてが入力または出力データのいずれかに使用されることになるが、メモリアレイ１２０は一つ置きにアクセスされる。例えば、読取り動作中、４データビットが１つのデータ経路回路１１０ａへ進み、４データビットが他の１つのデータ経路回路１１０ｂへ進むことにより、８データビットが、アクセスされたメモリアレイ１２０ａから読出される。同様に、例えば、書込み動作中、４データビットを１つのデータ経路回路１１０ａから受け、４データビットが他の１つのデータ経路回路１１０ｂから受けることにより、８データビットが、アクセスされたメモリアレイ１２０ａに書込まれる。
【００２８】
読取り動作中、第１または第２行デコーダ１４０ａ、１４０ｂのいずれかが制御論理回路によってもたらされた行アドレスに応答して第１メモリアレイ１２０ａのワードラインを活動化する（図４に示すように、第１行デコーダ１４０ａが偶数行アドレスを活動化し、第２行デコーダが奇数行アドレスを活動化する）。このとき、第２メモリアレイ１２０ｂはアクセスされていない。活動化されたワードラインは、このワードラインに接続された第１メモリアレイ１２０ａのメモリセルに対するアクセストランジスタを活動化し、ｍビットコンデンサに蓄積された電荷をデジットラインに放電させて第１及び第２センス増幅器回路１３０ａ及び１３０ｂへ供給する。４ビット（及びこれらの補数）を第１センス増幅器回路１３０ａへ供給し、かつ４ビット（及びこれらの補数）を第２センス増幅器回路１３０ｂへ供給する。８ビットのうちのいずれを第１センス増幅器回路１３０ａへ供給し、他のいずれを第２センス増幅器回路１３０ｂへ供給するかを決定するのは、応用分野によるものであり、いかなる所望の方法でも実行しうる。例えば、１つの方法は高位４ビットを第１センス増幅器回路１３０ａへ供給し、下位４ビットを第２センス増幅器回路１３０ｂへ供給する方法である。
【００２９】
列デコーダ１０２は列アドレスに応答して２つの列選択信号をセンス増幅器回路１３０ａ、１３０ｂへ供給することにより特定列を選択する。セクション選択信号ＳＥＣＴＩＯＮ ＳＥＬＥＣＴは、第１センス増幅器回路１３０ａからの４つのＩＯペアの信号が第１データ経路回路１１０ａへ供給され、かつ第２センス増幅器回路１３０ｂからの４つのＩＯペアの信号が第２データ経路回路１１０ｂへ供給されるように設定される。制御論理回路は読取りラッチ信号ＲＥＡＤ ＬＡＴＣＨを用いて読取りＩＯトランジスタ１７０ａ及び１７０ｂを動作させ、ＩＯペアの信号が読取りラッチ１６２ａ及び１６２ｂに入力されるようにする。ラッチデータは読取りパイプラインレジスタ１６４ａ及び１６４ｂを通して読取りドライバ回路１６６ａ及び１６６ｂへ送られる。読取りドライバ回路１６６ａ及び１６６ｂはデータをデータ読取りラインに出力する。当業者にとって知られているように、データが読取りパイプラインレジスタ１６４ａ及び１６４ｂに一旦入力されると、これらパイプラインレジスタ１６４ａ及び１６４ｂに含まれたデータを損なうことなく、新たなデータをメモリアレイ１２０ａ及び１２０ｂから読取ることができる。好ましい実施の形態では、次の読取り動作処理により第２メモリアレイ１２０ｂをアクセスするが、所望に応じ第１メモリアレイ１２０ａをアクセスすることができることに留意されなければならない。即ち、メモリアレイ１２０ａ及び１２０ｂを交互にアクセスする、即ち第１メモリアレイ１２０ａに続いて第２メモリアレイ１２０ｂをアクセスすることができ、または同一アレイ１２０ａまたは１２０ｂを連続してアクセスすることができる。
【００３０】
書込み動作処理中、データ・イン・トラップ信号ＤＩＮ ＴＲＡＰが有効化されると、各データ書込みラインからのデータビットがデータ経路回路１１０ａ及び１１０ｂのデータ書込みバッファ１５２ａ及び１５２ｂに書込まれる。その後、データビットが書込みラッチ１５４ａ及び１５４ｂによってラッチされ、かつ書込みドライバ回路１５６ａ及び１５６ｂへ送られる。このとき、データビット（及びそれらの補数）が書込みドライバ回路１５６ａ及び１５６ｂによってＩＯライン１０４ａ及び１０４ｂ上でセクション選択回路１８０ａ及び１８０ｂへ向けて送出される。
【００３１】
第１データ経路回路１１０ａからの４つのＩＯペアの信号が第１及び第２センス増幅器回路１３０ａ及び１３０ｂのいずれかへ送出され、かつ第２データ経路回路１１０ｂからの４つのＩＯペアの信号が第２及び第３センス増幅器回路１３０ｂ及び１３０ｃのいずれかへ送出されるように、セクション選択信号ＳＥＣＴＩＯＮ ＳＥＬＥＣＴが設定される。上述のように、データを第１メモリアレイ１２０ａに書込む必要がある場合には、セクション選択信号ＳＥＣＴＩＯＮ ＳＥＬＥＣＴは第１データ経路回路１１０ａからの４つのＩＯペアの信号が第１センス増幅器回路１３０ａへ送出され、かつ第２データ経路回路１１０ｂからの４つのＩＯペアの信号が第２センス増幅器回路１３０ｂへ送出されるようにする。これとは相違して、データを第２メモリアレイ１２０ｂに書込む必要がある場合には、セクション選択信号ＳＥＣＴＩＯＮ ＳＥＬＥＣＴは第１データ経路回路１１０ａからの４つのＩＯペアの信号が第２センス増幅器回路１３０ｂへ送出され、かつ第２データ経路回路１１０ｂからの４つのＩＯペアの信号が第３センス増幅器回路１３０ｃへ送出されるようにする。列選択信号及び行デコーダ１４０がメモリアレイ１２０ａまたは１２０ｂ内の適切な場所を活動化し、このようにデータビットがセンス増幅器回路から適切なメモリアレイ１２０ａ、１２０ｂに書込まれるようになる。
【００３２】
図５は、センス増幅器回路１３０の内容及びセンス増幅器回路１３０内の素子間の各種接続を示す。センス増幅器回路１３０には、２つの等化回路１３２ａ、１３２ｂと、２つの分離ゲート回路１３４ａ、１３４ｂと、センス増幅器１３６と、列選択ゲート回路１３８とが含まれる。
【００３３】
第１等価器回路１３２ａは、デジットラインペアＤＩＧａ０及びＤＩＧａ０＿を通して第１メモリアレイ１２０ａに接続されている。第１等価器回路１３２ａは、データをセンス増幅器回路１３０の中へ入れる際、またはそこから出す際に、デジットラインペアＤＩＧａ０及びＤＩＧａ０＿を適正電圧レベルに確保するために使用される。第１分離ゲート回路１３４ａは、データが第２メモリアレイ１２０ｂとセンス増幅器１３６との間で移動する必要がある際に、センス増幅器１３６からデジットラインペアＤＩＧａ０及びＤＩＧａ０＿を分離するために使用される。
【００３４】
第２等価器回路１３２ｂは、デジットラインペアＤＩＧｂ０及びＤＩＧｂ０＿を通して第２メモリアレイ１２０ｂに接続されている。第２等価器回路１３２ｂは、データをセンス増幅器回路１３０の中へ入れる際に、またはそこから出す際に、デジットラインペアＤＩＧｂ０及びＤＩＧｂ０＿を適正電圧レベルに確保するために使用される。第２分離ゲート回路１３４ｂはデータが第１メモリアレイ１２０ａとセンス増幅器１３６との間で移動する必要がある際に、センス増幅器１３６からデジットラインペアＤＩＧｂ０及びＤＩＧｂ０＿を分離するために使用される。
【００３５】
センス増幅器１３６は２つの分離ゲート回路１３４ａ及び１３４ｂに及び列選択ゲート回路１３８に接続されている。読取り動作の場合、列選択信号により、列選択ゲート回路１３８が適切なデジットラインペアＤＩＧａ０及びＤＩＧａ０＿またはＤＩＧｂ０及びＤＩＧｂ０＿からの信号をＩＯペアＩＯ０，ＩＯ０＿に放出させるようにする。書込み動作の場合、列選択信号により、列選択ゲート回路１３８がＩＯペアＩＯ０、ＩＯ０＿からの信号を適切なデジットラインペアＤＩＧａ０及びＤＩＧａ０＿またはＤＩＧｂ０及びＤＩＧｂ０＿に放出させるようにする。
【００３６】
データ経路回路１１０、メモリアレイ１２０、行デコーダ１４０、及びセンス増幅器回路１３０のこの特有の構成を基礎単位として使用すれば、容量を増大させたＤＲＡＭアーキテクチャを、追加のこのような基礎単位を半導体装置上でＹ方向に載置するだけで構成しうる。さらに、応用分野によっては、追加の基礎単位を半導体基板上でＸ方向にも同様に載置することができる。図６はこの発明により構成された埋込み型ＤＲＡＭ回路３００の１つの実行可能なアーキテクチャの例を示す。この例では、４列のデータ経路回路１１０（Ｘ方向）であって、各列がＹ方向に配置された４個のデータ経路回路１１０を有するこれらデータ経路回路が存在するように、１６個のデータ経路回路１１０及び１６個のメモリアレイ１２０（及び適切な数の行デコーダ１４０及びセンス増幅器回路１３０）が配置されている。例えば、メモリアレイ１２０の各々が６４ｋのサイズを有し、各データ経路回路１１０が４本のデータ読取りライン及び４本のデータ書込みラインを有する場合、埋込み型ＤＲＡＭ回路３００には１Ｍｅｇ以上のメモリセル及び６４本のデータ読取りライン及び６４本のデータ書込みラインが含まれる。
【００３７】
本発明のアーキテクチャでは、ｍビット及びＩＯラインが分離される。ｍビットは第２金属層（メタル２）に存在する列選択ラインによって分離される。従って、第３及び第４金属層（即ち、メタル３及びメタル４）によりＤＲＡＭメモリアレイ１２０上にルーティング（経路指定）を行うことができる。従来技術のアーキテクチャはＩＯラインに対し第２金属層（メタル２）を使用している。ＩＯラインはノイズに影響されやすいため、ＤＲＡＭメモリアレイ１２０上にルーティングを行うことができない。
【００３８】
図７は、この発明により構成された埋込み型ＤＲＡＭ回路３５０の他の例のアーキテクチャを示す。この例では、４列のデータ経路回路１１０（Ｘ方向）であって、各列がＹ方向に配置された８個のデータ経路回路１１０を有するこれらデータ経路回路が存在するように、３２個のデータ経路回路１１０及び３２個のメモリアレイ１２０（及び適切な数の行デコーダ１４０及びセンス増幅器回路１３０）が配置されている。例えば、メモリアレイ１２０の各々が６４ｋのサイズを有し、各データ経路回路が４本のデータ読取りライン及び４本のデータ書込みラインを有する場合には、埋込み型ＤＲＡＭ回路３５０には２Ｍｅｇ以上のメモリセル及び１２８本のデータ読取りライン及び６４本のデータ書込みラインが含まれる。
【００３９】
図８は、この発明の第２の実施の形態により構成された埋込み型ＤＲＡＭ回路４００のアーキテクチャの一例を示す。この実施の形態では、１つのデータ経路回路１１０と関連して２つのメモリアレイ１２０が存在する。この実施の形態では、各データ経路回路１１０が４本のデータ読取りライン及び４本のデータ書込みラインを有している場合、各アクセスされたメモリアレイ１２０は、１つのメモリアレイ１２０当たり４ビットの総数に対して２ビットのデータを一方のデータ経路回路１１０へ出力し、２ビットのデータを他方のデータ経路回路１１０へ出力する（アクセスされた１つのメモリアレイ１２０当たり８ビットが出力された場合の図３〜７のアーキテクチャとは相違する）。他の点では、埋込み型ＤＲＡＭ回路４００の動作は図３〜７を参照して上述した回路と全く同一である。１つのみのメモリアレイ１２０がアクセスされ、かつアクセスされたこのアレイ１２０が８ビットのデータを出力するように回路４００を構成することも可能であることに留意されたい。この実施の形態では、２列のデータ経路回路１１０（Ｘ方向）であって、各列がＹ方向に配置された１６個のデータ経路回路１１０を有するこれらデータ経路回路が存在するように、３２個のデータ経路回路１１０及び６４個のメモリアレイ１２０（及び適切な数の行デコーダ１４０及びセンス増幅器回路１３０）を配置する。例えば、メモリアレイ１２０の各々が６４ｋのサイズを有し、各データ経路回路１１０が４本のデータ読取りライン及び４本のデータ書込みラインを有する場合には、埋込み型ＤＲＡＭ回路４００には４Ｍｅｇ以上のメモリセル及び１２８本のデータ読取りライン及び１２８本のデータ書込みラインが含まれる。
【００４０】
図９は、この発明の第３の実施の形態により構成された埋込み型ＳＧＲＡＭ回路４５０のアーキテクチャの例を示す。この実施の形態では、１つのデータ経路回路１１０と関連して４つのメモリアレイ１２０が存在する。この実施の形態では、各データ経路回路１１０が４本のデータ読取りライン及び４本のデータ書込みラインを有している場合、各アクセスされたメモリアレイ１２０は、１つのメモリアレイ１２０当たり２ビットの総数に対して１ビットのデータを一方のデータ経路回路１１０へ出力し、１ビットのデータを他方のデータ経路回路１１０へ出力する（アクセスされた１つのメモリアレイ１２０当たり８ビットが出力される場合の図３〜７のアーキテクチャとは相違する）。他の点では、回路４５０の動作は図３〜７を参照して上述した回路と全く同一である。１つのみのメモリアレイ１２０をアクセスし、かつアクセスされたこのアレイ１２０が８ビットのデータを出力するように回路４５０を構成することも可能であることに留意されたい。この実施の形態では、２列のデータ経路回路１１０（Ｘ方向）であって、各列がＹ方向に配置された１６個のデータ経路回路１１０を有するこれらデータ経路回路が存在するように、３２個のデータ経路回路１１０及び１２８個のメモリアレイ１２０（及び適切な数の行デコーダ１４０及びセンス増幅器回路１３０）を配置する。例えば、メモリアレイ１２０の各々が６４ｋのサイズを有し、各データ経路回路１１０が４本のデータ読取りライン及び４本のデータ書込みラインを有する場合には、埋込み型ＳＧＲＡＭ回路４５０には８Ｍｅｇ以上のメモリセル及び１２８本のデータ読取りライン及び１２８本のデータ書込みラインが含まれる。
【００４１】
図１０は、プロセッサ８２２及びこの発明により構成された埋込み型ＤＲＡＭ回路８２４を有し、グラフィックスアクセラレータを具えるような論理回路装置８２０が設けられたコンピュータシステム８００を示す。論理回路装置８２０のプロセッサ８２２はコンピュータシステム８００の論理回路機能を実行し、かつ論理回路装置８２０のＤＲＡＭ回路８２４は図５及び６を参照して説明したように動作する。コンピュータシステム８００にはバス８１６を通して論理回路装置８２０及びＩ／Ｏデバイス８０４と通信する中央処理ユニット（ＣＰＵ）８０２も含まれる。他のＩ／Ｏデバイス８０６も図示されているが、この発明を実施するためには必ずしも必要ではない。コンピュータシステムにはＲＡＭ８０８及びリードオンリーメモリ（ＲＯＭ）８１０も含まれ、当業者にとっては周知のように、バス８１６を通してＣＰＵ８０２とも通信するフロッピーデイスクドライブ８１２及びコンパクトデイスク（ＣＤ）ドライブ８１４などの周辺機器も含めることができる。所望に応じ、ＲＡＭ８０８にもこの発明を取り入れることができる。
【００４２】
次に、この発明の埋込み型ＤＲＡＭの試験においていかに通常のアドレス圧縮試験方法を用いることができるかを以下に説明する。試験は前述の回路のいずれに対しても同一であるが、便宜上、図６のＤＲＡＭ回路３００を参照して試験を説明する。アドレス圧縮はあるアドレスを「ドントケア（ｄｏｎ’ｔ ｃａｒｅ）」アドレス位置として取扱うことにより行われる。ＤＲＡＭ回路３００は１６個のデータ経路回路１１０及び１６個のメモリアレイ１２０により構成されるため、１つの試験アドレスで８個のメモリアレイ１２０のメモリ位置をアクセスすることができる。特定のデータ読取りラインに対応するこれらのメモリ位置は特別な比較回路により比較される。比較回路は各アドレス位置からのデータが同一かどうかを判定する。それらが同一でない場合、アドレス位置の少なくとも１つが不良である。従来技術のＤＲＡＭ回路５４（図２）の配置構成によれば、一時に１つのアドレス位置しか試験できない。従って、この発明のＤＲＡＭ回路３００のメモリ試験は従来技術のＤＲＡＭ回路５４の８倍の速度で実行される。
【００４３】
本発明は上述した実施例の形態に限定されず、種々に変更を加えうること勿論である。
【図面の簡単な説明】
【図１】プロセッサ及び埋込み型ＤＲＡＭ回路を有する半導体回路のブロック図である。
【図２】従来技術の埋込み型ＤＲＡＭ回路のブロック図である。
【図３】この発明によって構成された埋込み型ＤＲＡＭ回路のブロック図である。
【図４】図３のＤＲＡＭ回路を有する構成要素の回路図である。
【図５】図３のＤＲＡＭ回路を有する構成要素の回路図である。
【図６】この発明の第１の実施の形態により構成された埋込み型ＤＲＡＭ回路の一例のブロック図である。
【図７】この発明の第１の実施の形態により構成された埋込み型ＤＲＡＭ回路の変形例のブロック図である。
【図８】この発明の第２の実施の形態により構成された埋込み型ＤＲＡＭ回路のブロック図である。
【図９】この発明の第３の実施の形態により構成された埋込み型ＤＲＡＭ回路のブロック図である。
【図１０】この発明により構成された埋込み型ＤＲＡＭ回路を使用するコンピュータシステムのブロック図である。
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