JP2004519811A - 多重プリフェッチｉ／ｏ構成を備えるデータパスを有するメモリデバイスおよび方法 - Google Patents

多重プリフェッチｉ／ｏ構成を備えるデータパスを有するメモリデバイスおよび方法 Download PDF

Info

Publication number
JP2004519811A
JP2004519811A JP2002575952A JP2002575952A JP2004519811A JP 2004519811 A JP2004519811 A JP 2004519811A JP 2002575952 A JP2002575952 A JP 2002575952A JP 2002575952 A JP2002575952 A JP 2002575952A JP 2004519811 A JP2004519811 A JP 2004519811A
Authority
JP
Japan
Prior art keywords
data
bits
parallel
latches
serial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002575952A
Other languages
English (en)
Other versions
JP4415298B2 (ja
Inventor
キース，　ブレント
ブライアン ジョンソン，
トロイ エイ． マニング，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of JP2004519811A publication Critical patent/JP2004519811A/ja
Application granted granted Critical
Publication of JP4415298B2 publication Critical patent/JP4415298B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G11C7/1027—Static column decode serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled bit line addresses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Information Transfer Systems (AREA)

Abstract

メモリデバイスは、高速モードまたは低速モードのいずれかで動作可能である。いずれのモードにおいても、２つのメモリアレイそれぞれからの３２ビットのデータは、各組の３２個のフリップフロップ（１２０）中へとプリフェッチされる。高速モードにおいて、上記プリフェッチされたデータビットは、４つのパラレル−シリアルコンバータ（１５０ａ）に並列で伝送される。上記コンバータは、上記パラレルデータビットを８つのシリアルデータビットのバーストに変換し、上記バーストを４つのデータバス端子（１６０）それぞれに付与する。低速モードにおいて、２組のプリフェッチされたデータビットは、８つのパラレル−シリアルコンバータに並列で伝送される。上記コンバータは、上記パラレルデータビットを８つのシリアルデータビットのバーストに変換し、上記バーストを８つのデータバス端子それぞれに付与する。
【選択図】図５

Description

【０００１】
（技術分野）
本発明はメモリデバイスに関し、より詳細には、高速で狭いデータバス、または低速で広いデータバスのどちらにおいても動作し得るメモリデバイスデータパスおよび方法に関する。
【０００２】
（発明の背景）
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）といったメモリデバイスは、多様な性能パラメータを有する。これらの性能パラメータの最も重要なものの１つに、速度がある。これは、データを読み書きすることのできる速さである。一般に、高性能のメモリデバイスとして既知である、より速くデータを読み書きできるメモリデバイスは、より高価である。逆に言えば、低い性能のメモリデバイスとして既知である、より遅いレートでのみデータを読み書きできるメモリデバイスは、より安い価格で売られるに違いない。メモリデバイスの動作速度を速くしようとして、二重データレート（ＤＤＲ）ＤＲＡＭが開発されている。ＤＤＲ ＤＲＡＭは、クロックサイクル毎（１サイクルが１クロック周期毎の遷移である）に２つのメモリ動作を実行する同期式ＤＲＡＭである。典型的なＤＤＲ ＤＲＡＭにおいて、同じカラムアドレスを有する２つの隣接したカラムのメモリセルは、クロックサイクル毎に読み出される。
【０００３】
メモリデバイスに適用される別の性能パラメータは、メモリデバイスのデータバスの幅である。所与の速度で動作するより広いデータバスは、より高いバンド幅（例えば、より大きいビット／秒でアクセスされ得る）を有する。ＤＲＡＭといったほとんどのメモリデバイスのデータバスは、一般に、２の数乗ビット（例えば、４ビット、８ビット、１６ビットなど）の幅を有する。
【０００４】
異なる性能パラメータを有するメモリデバイスを提供する必要性から、多種多様なメモリデバイスを設計し、製造するためのメモリデバイスの製造が要件される。例えば、メモリデバイスの製造は、高速で動作できる比較的高価なメモリバイス、および比較的低速でのみ操作できる、別の比較的安価なメモリデバイスを設計し、製造する必要がある。あいにく、メモリデバイス毎に設計し、それぞれのメモリデバイスを製造するために必要とされる処理を行うことは、高価である。異なる性能パラメータを有する多種多様なメモリデバイスを設計し、製造する費用は、より新しいデバイスがどんどん早いレートで導入されるにつれて、メモリデバイスの急激な陳腐化によって激増する。
【０００５】
それ故、高速で狭いデータバスメモリ、または低速で広いデータバスメモリのどちらにしても動作できる、メモリデバイス（例えば、ＤＲＡＭ）に対する要求がある。
【０００６】
（発明の要旨）
データは、第１のモードにおいてアレイから２Ｎビットのパラレルデータ、および第２のモードにおいてＮビットのパラレルデータを転送することによってメモリアレイからデータバス端末へ接続される。パラレルデータは、Ｎビットの幅を有するバスを用いてアレイからパラレル−シリアルコンバータに転送される。パラレル−シリアルコンバータは、パラレルデータビットを、Ｎ／Ｍビットを含むシリアルデータの個々のバーストに変換し、第１のモードの２Ｍデータバス端末および第２のモードのＭデータバス端末にそのバーストを適用する。データは、第１および第２のそれぞれの読み出し動作において、アレイからＮデータビットの第１および第２のセットを転送することによって、最初の動作モードにおいてメモリアレイから転送され得る。あるいは、２Ｎデータビットは、１回の読み出し動作でメモリアレイから転送され得る。結果として、データは、高性能モードにおいて比較的高速でＭデータバス端末、あるいは低い性能モードにおいて比較的低速で２Ｍデータバス端末に変換され得る。
【０００７】
（発明の詳細な説明）
本発明の１つの実施形態によるメモリデバイスが、図１に示される。図１に示されるメモリデバイスは、同期式ダイナミックランダムアクセスメモリ（“ＳＤＲＡＭ”）１０である。しかし、本発明は、他のタイプのＤＲＡＭ（例えば、パケット化されたＤＲＡＭおよびＲＡＭＢＵＳ ＤＲＡＭ（“ＲＤＲＡＭ”））および他のタイプのメモリデバイス（例えば、スタティックランダムアクセスメモリ（“ＳＲＡＭ”））で具現化されてもよい。ＳＤＲＡＭ１０は、アドレスバス１４で行アドレスまたは列アドレスのいずれかを受け取るアドレスレジスタ１２を含む。アドレスバス１４は、一般にメモリコントローラ（図１には示さず）に結合される。典型的には、行アドレスはアドレスレジスタ１２によって最初に受け取られ、そして行アドレスマルチプレクサ１８に付与される。行アドレスマルチプレクサ１８は、行アドレスの一部を形成するバンクアドレスビットの状態に応じて、行アドレスを２つのメモリバンク２０、２２のいずれかに関連した複数の構成要素に接続する。行アドレスを格納するそれぞれの行アドレスラッチ２６は、各メモリバンク２０、２２に関連し、行デコーダ２８は、種々の信号をそのそれぞれのアレイ２０または２２へ格納された行アドレスの関数として付与する。行アドレスマルチプレクサ１８はまた、アレイ２０、２２中のメモリセルをリフレッシュする目的で、行アドレスを行アドレスラッチ２６に接続する。行アドレスは、リフレッシュカウンタ３０によりリフレッシュ目的で生成される。リフレッシュカウンタ３０はリフレッシュコントローラ３２により制御される。
【０００８】
行アドレスがアドレスレジスタ１２に付与され、行アドレスラッチ２６の１つに格納された後、列アドレスがアドレスレジスタ１２に付与される。アドレスレジスタ１２は、列アドレスを列アドレスラッチ４０に接続する。ＳＤＲＡＭ１０の動作モードに応じて、カラムアドレスはバーストカウンタ４２を介してカラムアドレスバッファ４４またはバーストカウンタ４２のいずれかに接続される。バーストカウンタ４２は、一連のカラムアドレスをアドレスレジスタ１２によって出力されるカラムアドレスで開始するカラムアドレスバッファ４４に付与する。いずれの場合においても、カラムアドレスバッファ４４は、カラムアドレスをカラムデコーダ４８に付与する。カラムデコーダ４８は、種々の信号をそれぞれのセンスアンプおよび各アレイ２０、２２に関連した列回路５０、５２に付与する。
【０００９】
アレイ２０、２２の１つから読み出されるべきデータは、アレイ２０、２２の１つについての列回路５０、５２にそれぞれ接続される。次いで、データはリードデータパスを介してデータ出力レジスタ５６に接続される。データ出力レジスタ５６は、データをデータバス５８に付与する。アレイ２０、２２の１つに書き込まれるべきデータは、データ入力レジスタ６０およびライトデータパス６２を介してデータバス５８から列回路５０、５２に接続される。ここで、データはアレイ２０、２２の１つにそれぞれ転送される。マスクレジスタ６４は、列回路５０、５２中へのデータのフローおよび列回路５０、５２からのデータのフローを、例えばアレイ２０、２２から読み出されるデータを選択的にマスキングすることで、選択的に変更するために使用され得る。
【００１０】
上記のＳＤＲＡＭ１０の動作は、コントロールバス７０で受け取られたコマンド信号に応答するコマンドデコーダ６８により制御される。これらのハイレベルコマンド信号（これは典型的にはメモリコントローラ（図１には示さず）により生成される）は、クロックイネーブル信号ＣＫＥ＊、クロック信号ＣＬＫ、チップセレクト信号ＣＳ＊、ライトイネーブル信号ＷＥ＊、行アドレスストローブ信号ＲＡＳ＊、および列アドレスストローブ信号ＣＡＳ＊である（“＊”は、信号がアクティブロウ（ａｃｔｉｖｅ ｌｏｗ）であることを示す）。これらの信号の種々の組み合わせは、それぞれのコマンド（例えば、リードコマンドまたはライトコマンド）として登録される。コマンドデコーダ６８は、各コマンド信号により指定された機能（例えば、リードまたはライト）を実行するために、コマンド信号に応答する一連の制御信号を生成する。これらの制御信号、および制御信号が各機能を達成する方法は、従来どおりである。従って、簡潔にするために、これらの制御信号のさらなる説明を省略する。
【００１１】
列回路５０、５２からデータ出力レジスタ５６へのリードデータパス５４は、各アレイ２０、２２の各列についてのセンスアンプ（図示せず）からのデータをそれぞれ接続する相補的な入力／出力（“Ｉ／Ｏ”）ライン（図１には示さず）の１つ以上の対を含む。アドレスされた列のための列回路５０、５２のセンスアンプは、一対の相補的なディジットラインから相補的な信号を受け取る。ディジットラインは、列アドレッシング回路によって一対の相補的Ｉ／Ｏラインに順に接続される。Ｉ／Ｏラインの各対は、一対の相補的なデータラインにより、リードデータパス５４に含まれるＤＣセンスアンプ（図示せず）の相補的な入力に選択的に接続される。ＤＣセンスアンプは、データをデータ出力レジスタ５６に順に出力する。データ出力レジスタ５６は、メモリデバイス１０の出力（すなわち、“ＤＱ”端子）に接続される。以下で詳細に説明するように、本発明の１つの実施形態によるＳＤＲＡＭ１０は１６個のＤＱ端子を含み、そのうち８個のＤＱ端子は高速モードで使用され、１６個のＤＱ端子は低速モードで使用される。各ＤＱ端子はシリアルデータを８ビットのバーストでＤＲＡＭ１０へ接続するか、またはＤＲＡＭ１０から接続される。
【００１２】
メモリアレイ２０の１つが、図２に示される。メモリアレイ２０は、４個のバンク（これらは、図２においてＢ０〜Ｂ３で記される）に分けられた８個のメモリアレイ“マット”１００ａ〜１００ｈを含む。しかし、メモリアレイマット１００ａ〜１００ｈは、もっと多くの数または少ない数のバンクで構成されてもよく、メモリアレイ２０は、もっと多くの数または少ない数のメモリアレイマット１００を含んでもよいことが理解される。リードデータパス５４（図１に示す）は、メモリアレイマット１００ａ、１００ｂ、１００ｅ、１００ｆに接続された３２対の相補的なＩ／Ｏラインを有する第１のＩ／Ｏバス１０４、およびメモリアレイマット１００ｃ、１００ｄ、１００ｇ、１００ｈに接続された３２対の相補的なＩ／Ｏラインを有する第２のＩ／Ｏバス１０６を含む。
【００１３】
本発明の一実施形態によるメモリアレイ２０に用いられるメモリアレイマット１００の一つが、図３に示されている。マット１００は、１６列および１６行に配列された２５６個のサブアレイ１１０を含んでいる。メモリマット１００のそれぞれは、１６列のライン１１４を含んでおり、ライン１１４のそれぞれは、活性化されると、対応する列を選択する。メモリマット１００は、さらに、多数の行ライン（図示せず）を含んでおり、この多数の行ラインは、活性化されると、サブアレイ１１０における各行を選択する。４つのフリップフロップ１２０のセットがメモリマット１００の各列の下に配置されている。行ラインが活性化された場合、４ビットのデータが各列ライン１１４を活性化することによって選択された各列からのメモリマット１００から結合される。各列に対する４ビットのデータが、メモリマット１００からフリップフロップ１２０の各組に、４本のコンプリメンタリーディジットラインを含む各ディジットラインバス１２２を介して結合される。したがって、８つの列ライン１１４が活性化されると、３２ビットのデータが、それぞれ活性化された列ライン１１４に対応する８セットのフリップフロップに格納される。
【００１４】
図４に示されるように、サブアレイ１１０のそれぞれは、行及び列に配列された２５６×１０３個のメモリセル（図示せず）を含んでいる。メモリマット１００の行が活性化され、且つ、列ライン１１４が選択されると、サブアレイ１１０の４つの各列における４本のコンプリメンタリーディジットライン１３０が４本の各フリップフロップ１２０に結合される。フリップフロップ１２０は、次いで、Ｉ／Ｏライン１４０の各コンプリメンタリー対を駆動する。動作の際、各メモリマット１００の８つの列が、一度に活性化され、その結果、８つの各活性な列における８つのサブアレイ１１０が、それぞれ、４ビットのデータを出力する。したがって、各メモリアレイマット１００は、３２ビットのデータを提供する。この３２ビットのデータは、一時的にフリップフロップ１２０に格納される。２つのメモリアレイマット１００が各バンクのために用いられるので、各バンクＢ０〜Ｂ３は、６４ビットのデータを出力する。動作の際、各サブアレイ１１０から結合された４データビットは、以下に詳細に説明されるように、続いてＤＱ端子（図１）に結合するためにフリップフロップ１２０内にプリフェッチおよび格納される。
【００１５】
データビットは、メモリデバイス１０が高速モードまたは低速モードのいずれかで動作しているかどうかに依存して、フリップフロップ１２０から２つのモードのいずれかで伝達される。高速モードでは、各フリップフロップ１２０に格納された８ビットのデータが、連続して各データバス（ＤＱ）端子に伝達される。フリップフロップ１２０に格納された平行なデータがシリアルデータに変換される様式が、図５および図６を参照して説明される。各メモリアレイマット１００のために各フリップフロップ１２０に３２ビットが格納されるので、高速モードでは、３２ビットが８ビットのシリアルバースト内で４つのデータバス端子のそれぞれに結合される。他のメモリアレイマット１００のためにフリップフロップ１２０内に格納された３２ビットも、８ビットのシリアルバースト内で４つのデータバス端子のそれぞれに結合される。その結果、高速モードでは、６４ビットが８ビットのシリアルバースト内で８つのデータバス端子のそれぞれに結合される。
【００１６】
低速モードでは、フリップフロップ１２０内に格納されたデータビットも、各データバス（ＤＱ）端子に連続して伝達される。しかしながら、低速モードでは、データビットが、１６個のデータバス端子に伝達される。メモリデバイス１０とインターフェースするさらなる回路（図示せず）が、データを８ビットのバースト内で１６個のデータバス端子のそれぞれから受信するように適合される。したがって、低速モードでは、１２８ビットが、８ビットのバーストを１６個のデータバス端子のそれぞれに結合するために要求される。各メモリアレイマット１００のために３２ビットが各フリップフロップ１２０の各セット内に格納されているので、両方のメモリアレイマット１００のためにフリップフロップ１２０内に格納された６４ビットは、データビットの要求された数の半分のみを供給し得る。その結果、低速モードでは、６４ビットの２つのセットが、プリフェッチされたデータビットがデータバス端子に結合され得る前にフリップフロップ１２０内にプリフェッチおよび格納される必要がある。この動作モードが低速モードであると考えられる理由は、高速モードと比較して、低速モードでは、各メモリアレイマット１００から２倍のデータビットをプリフェッチおよび／または結合するのに必要な余分な時間が生じるためである。したがって、６４ビットを各メモリアレイマット１００からプリフェッチするために、メモリデバイスは、各データ伝達と共に２つの読み込み動作を行う必要がある。このデータ伝送は、実質的に単一の読み込み動作より多くの時間を必要とする。しかしながら、メモリデバイス１０の帯域幅は、両モードにおいていくぶん同じである。高速モードでは、低速モードと比較して、１６個のデータバス端子にデータを提供するために、２倍のメモリデバイス１０が必要とされるが、データは、２倍の速さで提供される。
【００１７】
低速モードでのメモリデバイスの動作速度の維持を助けるために、メモリデバイス１０は、１２８ビットのデータを提供するために２つの読み込み動作を行う代わりに、各メモリアレイマット１１０内の１６列全てを同時に活性化し得る。したがって、各メモリアレイマット１１０は、６４ビット（各列からの４ビット）を各読み込み動作の間にプリフェッチする。その結果、図３に示されるフリップフロップ１２０の６４ビット全てが、各メモリアレイマット１１０がプリフェッチされた６４ビットを格納するために必要とされる。
【００１８】
動作において、各列からプリフェッチされ、各フリップフロップ１２０内に格納された４個のデータビットは、各読み込みサイクルの第一の部分の間にＩ／Ｏライン１４０の各対を介して結合され、別の列からプリフェッチされ、各フリップフロップ１２０内に格納された４個のデータビットは、各読み込みサイクルの第二の部分の間にＩ／Ｏライン１４０の同一の対を介して結合される。したがって、この代替の低速モードでは、両メモリアレイマット１１０のために各フリップフロップ１２０内に格納された１２８ビットのデータは、各読み込み動作ために６４対のコンプリメンタリーＩ／Ｏラインを介して結合される。対照的に、上述の高速モードでは、両メモリアレイマット１１０のために各フリップフロップ１２０内に格納された６４ビットのデータは、６４対のコンプリメンタリーＩ／Ｏラインを介して結合される。その結果、低速モードでは、２倍のデータビットが、同一期間にデータラインを介して結合されることが必要とされる。各読み込みサイクルに対して２回の読み込み動作を要求しないのに、この動作モードが低速モードであると考えられるのは、この理由のためである。
【００１９】
プリフェッチされたデータがフリップフロップ１２０とメモリマット１００の内の一つに対するデータバス端子との間に接続された態様を図５に示す。図５に示される回路構成は、２回の読み出しが各読み出し動作に対して実行される低速読み出しモードの第１の実施形態と共に使用されるように適応される。しかし、各メモリアレイマット１００の各カラムが読み出され、フリップフロップ１２０の個数が２倍設けられる代替の実施形態に対して容易に改変され得ることが理解される。
【００２０】
図５を参照して、各フリップフロップ１２０において格納されたプリフェッチされた３２データビットが、３２対の各相補型Ｉ／Ｏライン１４０の対を介して接続される。４対のＩ／Ｏライン１４０の対の８つのグループが、８個の各パラレル−シリアルコンバータ１５０に接続され、４対のＩ／Ｏライン１４０は、各コンバータ１５０に接続される。しかし、４つのコンバータ１５０ａは、４対の入力ラインのみを含む。これらのコンバータ１５０ａは、各グループの４対のＩ／Ｏライン１４０に接続される。残りの４つのコンバータ１５０ｂは、８つの入力ラインを含む。これらの入力ラインは、各グループの４対のＩ／Ｏライン１４０および４入力コンバータ１５０ａの１つに接続される４対のＩ／Ｏライン１４０に接続される。
【００２１】
低速モードでは、４ビットのパラレルデータが各読み出し動作に対して１６個のコンバータ１５０ａ、１５０ｂのそれぞれに接続され、２回の読み出し動作が実行された後、８ビットが１６個のパラレル−シリアルコンバータ１５０のそれぞれに接続される。次いで、各コンバータ１５０は、各Ｉ／Ｏ経路１３４を介して１６個のデータバス端子１６０それぞれに８ビットのバーストを出力する。高速モードでは、８ビットのパラレルデータが４つの８入力のコンバータ１５０ｂそれぞれに接続され、次いで、各コンバータ１５０ｂは、Ｉ／Ｏ経路１３４を介して８個のデータバス端子１６０それぞれに８ビットのバーストを出力する。従って、高速モードでは、互いに接続される４つの４入力コンバータ１５０ａおよびデータバス端子１６０が使用されない。
【００２２】
書き込み動作に対して、ＳＤＲＡＭ１０が高速モードまたは低速モードのいずれで動作するかに依存して、８ビットのバーストは、それぞれ８または１６個のデータバス端子に適用される。次いで、各シリアル−パラレルコンバータ１６８は、８ビットのバーストを８ビットのパラレルデータ（高速モードにおいて）または４ビットのパラレルデータの２セット（低速モードにおいて）のいずれかに８ビットのバーストを変換する。次いでメモリマットの各カラムに適応された４つのデータビットは、書き込み動作において各サブアレイ１１０の各カラムに接続される。
【００２３】
８ビットのパラレル−シリアルコンバータ１５０ａの一実施形態を図６に示す。上述したように、パラレル−シリアルコンバータ１５０ａは、８ビットのパラレルデータを受け取り８シリアルビットのバーストを出力するように適応される。しかし、４ビットのパラレル−シリアルコンバータ１５０ｂは、以下にさらに説明するように実質的に同一である。パラレルデータがフリップフロップ１２０からコンバータ１５０ａに転送された場合、ＲｉｎＰａｒ信号がハイに遷移し、これにより負荷論理回路１６２をトリガする。次いで負荷論理回路１６２は、ハイデータロード０（「ＤａｔＬｏａｄ０」）出力を出力し、この出力を４入力ラッチ１６４に印加する。ラッチ１６４は、８つのフリップフロップ１２０に選択的に接続される４ビットのパラレルデータ入力を有する。従って、パラレル−シリアルコンバータ１５０ａの各データ入力は、２つのフリップフロップ１２０の出力に接続される。フリップフロップ１２０の４つの出力は、ＲｉｎＰａｒ信号のロウ−ハイ遷移に対して各データ入力端子に接続される。次いで、４ビットのパラレルデータがラッチ１６４に格納される。
【００２４】
ラッチ１６４に格納された４ビットのデータは、ラッチ外部にシフトされた場合、Ｒｉｎ信号がハイに遷移し、これによりインバータ１６８に、ＮＡＮＤゲート１７０にロウで出力させる。ＮＡＮＤゲート１７０は、ＮＡＮＤゲート１７４と共にセット−リセットフリップフロップ１７６を形成する。次いで、フリップフロップ１７６が設定され、これによりＮＡＮＤゲート１７０に、アクティブハイシリアルアンロード（「ＳｅｒＵｌｄ」）信号をラッチ１６４に出力させる。ハイＳｅｒＵｌｄ信号は、ラッチ１６４にアクティブロウビジー信号を出力させ、シリアルクロック（「ＳｅｒＣｌｋ」）信号に応答して、各ＳｅｒＣｌｋ信号遷移中に、格納されたデータの４ビットをラッチ外部に一度に１ビットシフトする。
【００２５】
ラッチ１６４の出力におけるシリアルデータは、マルチプレクサ１８０に印加される。以下にさらに説明するように、インバータ１８２の出力は、最初はロウであり、マルチプレクサ１８０への他の入力はハイである。結果として、マルチプレクサ１８０は、ラッチ１６４から、ＳｅｒＣｌｋ信号およびその付随信号（ｃｏｍｐｌｉｍｅｎｔ）によってクロックされる二重エッジにトリガされたフリップフロップ１８４に４ビットのシリアルデータのバーストを接続する。従って、１極性を有するＳｅｒＣｌｋ信号の遷移の際、データの各ビットは、二重エッジにトリガされたフリップフロップ１８４にシフトされ、次いでデータのビットは、反対の極性を有するＳｅｒＣｌｋ信号の次の遷移の際にフリップフロップ１８４外部にシフトされる。
【００２６】
ラッチ１６４の出力におけるハイビジー信号１６４は、ＮＡＮＤゲート１９０に、２重エッジにトリガされたフリップフロップ１８４と同一のクロックドライバ１９４にハイを出力させる。従って、ＳｅｒＣｌｋ信号の各遷移の際、ドライバ１９４は、ハイ３重状態（「ＴＳ」）信号を出力する。このＴＳ信号を使用して、３重状態（高インピーダンス）からアクティブ低インピーダンス状態までの読み出しデータ経路５４（図１）における下流でフリップフロップ１８４からシリアルデータを受信する回路構成（図示せず）をスイッチングする。
【００２７】
ＳｅｒＣＬＫの４サイクルの終了前に、第２の組の４つのフリップ−フロップ１２０が個々のデータ＜０：３＞端子に接続され、Ｒｉｎ信号がロウに変化する。Ｒｉｎ信号のハイからロウへの変化は、ロード論理回路１６２にハイデータロード１（「データロード１」）出力値を出力させ、これにより第２の４つの入力のラッチ２００にフリップフロップ１２０からのデータの４個のパラレルビットを格納させる。
【００２８】
ラッチ１６４に格納される４ビットのデータがＳＣｌｋ信号の２つの期間に応答して変位される場合、ラッチ１６４は、ロウのＤｏｎｅＳｙｎｃ信号を出力する。ロウレベルのＤｏｎｅＳｙｎｃ信号は、ＮＡＮＤゲート１７４に送られ、フリップフロップ１７６をリセットし、これによりＮＡＮＤゲート１７０にラッチ１６４がさらなるシリアルデータを出力させないようにする。ロウのＤｏｎｅＳｙｎｃ信号はまた、以下でさらに説明されるように、次にカウンタがリセットされ得るようにロード論理回路１６２のＤｏｎｅ０入力に送られる。最後に、Ｄｏｎｅ０信号は、ＮＡＮＤゲート２０６と共に、Ｄｏｎｅ０信号によって設定されるフリップフロップ２０８を形成するＮＡＮＤゲート２０４に送られる。フリップフロップ２０８が設定されると、フリップフロップ２０８は、ＮＡＮＤゲート２０６にハイ信号を出力させる。このアクティブなハイ信号により、インバータ２１０は、ラッチ２００のＳｅｒｉａｌ Ｕｎｌｏａｄ（「ＳｅｒＵｌｄ」）端子にアクティブなハイ信号を送る。次いで、ラッチ２００は、ラッチ１６４について説明したように、ＳｅｒＣｌｋ信号に応答して、格納された４ビットをマルチプレクサ１８０に送る。ラッチ２００のＳｅｒＵｌｄ端子に送られたアクティブなハイ信号はまた、ラッチ１６４にアクティブなロウのビジー信号をＮＡＮＤゲート１９０に送らせる。次いで、ＮＡＮＤゲート１９０は、ハイレベルの信号をドライバ１９４に送り、これにより、上述したようにＮＡＮＤ１９０にハイレベルのＴＳの信号を出力させる。
【００２９】
フリップフロップ２０８を設けることはまた、ＮＡＮＤゲート２０４にロウレベルの信号を出力させ、ロウ信号によって、インバータ２１４は、インバータ１８２およびマルチプレクサ１８０にハイ信号を送る。次いで、マルチプレクサ１８０は、ラッチ２００の出力を二重エッジトリガフリップフロップ１８４に接続する。
【００３０】
ラッチ２００に格納された４ビットのデータがラッチ２００からシフトされる場合、ラッチ２００は、ロウレベルのＤｏｎｅＳｙｎｃ信号を出力する。ロウレベルのＤｏｎｅＳｙｎｃ信号は、フリップフロップ２０８をリセットするためにＮＡＮＤゲート２００に送られ、これにより、ラッチ２００はシリアルデータがさらに出力することを不可能にする。ロウレベルのＤｏｎｅＳｙｎｃ信号はまた、ＲｉｎＰａｒ信号の次の変化の用意のためにロード論理回路１６２をリセットためにロード論理回路１６２のＤｏｎｅ入力に送られる。
【００３１】
フリップフロップ１７６、２０８およびロード論理回路１６２はまた、アクティブなロウのＲｅｓｅｔ信号によってリセットされ得る。
【００３２】
上述したように、パラレル−シリアルコンバータ１５０ａは、４ビットのパラレルデータの２つのロードを８ビットのシリアルデータの１つのバーストに変換する。パラレル−シリアルコンバータ１５０ａは、４つの４ビットまたは８ビットのパラレルデータを８ビットのシリアルデータの１つのバーストに変換するコンバータ１５０ｂを機能させるように変更される。例えば、コンバータ１５０ｂは、８ビットのパラレルデータのロードをラッチするように一組の４つのラッチ（図示せず）を追加することによって機能され得る。これらのラッチは、４ビットモードにおいては、不可能になり、コンバータ１５０ｂは、上述したようにコンバータ１５０ａと同様の態様にて動作する。
【００３３】
図７は、図１のＳＤＲＡＭ１０を含むコンピュータシステム３００を示す。コンピュータシステム３００は、特定の計算またはタスクを実行するために特定のソフトウェアを動作させること等の様々な計算機能を実行するプロセッサ３０２を含む。さらに、コンピュータシステム３００は、オペレータがコンピュータシステム３００とインターフェースをとり得るようにプロセッサ３０２に接続される、キーボードまたはマウス等の１つ以上の入力デバイス３１４を含む。通常、コンピュータシステム３００はまた、プロセッサ３０２に接続された１つ以上の出力デバイス３１６（出力デバイスは、一般にプリンタまたはビデオ端末である）を含む。１つ以上のデータ格納デバイス３１８はまた、プロセッサ３０２に接続され、これにより、プロセッサ３０２が内部または外部格納媒体（図示せず）にデータを格納できる、または内部または外部格納媒体からデータを取り出すことができる。一般的な格納デバイス３１８の一例は、ハードディスクおよびフロッピー（Ｒ）ディスク、テープカセット、およびコンパクトディスク−リードオンリーメモリ（ＣＤ−ＲＯＭ）を含む。プロセッサ３０２はまた、一般的にはスタティックランダムアクセスメモリ（「ＳＲＡＭ」）であるキャッシュメモリ３２６に接続され、メモリコントローラ３３０を介してＳＤＲＡＭ１０に接続される。メモリコントローラ３３０は、通常、ＳＤＲＡＭ１０に接続されたコントローラバス３３６およびアドレスバス３３８を含み得る。データバス３４０は、メモリコントローラ３３０によって直接的に（図７参照）または何らかの他の手段によってＳＤＲＡＭ１０からプロセッサバス３０４に接続される。
【００３４】
上述したことから、本発明の実施形態が例示の目的のために本明細書中に説明されているが、本発明の意図および範囲から逸脱せずに様々な変更が為されることが理解される。例えば、ＳＤＲＡＭ１０は、８個のデータバス端末が高速モードで用いられる１６個のデータバス端末と、全てが低速モードで用いられるおよび１６個のＤＱ端末を有するが、メモリデバイスは、より少ないまたは多くのＤＱ端末を有してもよい。また、データのそれぞれのバーストは、本明細書中で説明された８ビットのバーストより少ないビット数または多いビット数を含んでもよく、メモリアドレスとパラレル−シリアルコンバータとの間でデータを接続するＩ／Ｏパスの幅は、本明細書中で説明されたＩ／Ｏパスより広くてもよいし、狭くてもよい。他の変形もまた、当業者に理解される。したがって、本発明は、特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【図１】
図１は、本発明の１実施形態によるメモリデバイスのブロック図である。
【図２】
図２は、図１のメモリデバイスにおいて使用されるメモリアレイのブロック図である。
【図３】
図３は、図２のメモリアレイにおいて使用されるいくつかのメモリアレイマットのうちの１つのブロック図である。
【図４】
図４は、図３のメモリアレイマットにおいて使用されるいくつかのメモリサブアレイのうちの１つのブロック図である。
【図５】
図５は、図１のメモリデバイスで使用されるデータパスの一部分のブロック図である。
【図６】
図６は、図５に示されるデータパスの部分で使用されるいくつかのパラレル−シリアルコンバータのうちの１つの論理図およびブロック図である。
【図７】
図７は、図１のメモリデバイスを使用するコンピュータシステムのブロック図である。

Claims (72)

  1. メモリデバイスデータパスであって、
    Ｎビットのデータを格納する格納デバイスと、
    該格納デバイスに結合された、Ｎ／２ビットを有する第１のバスと、
    該格納デバイスに結合された、Ｎ／２ビットを有する第２のバスと、
    該第１のバスに結合された第１の組のＮ／２Ｍ個のパラレル−シリアルコンバータであって、該第１の組のパラレル−シリアルコンバータはそれぞれ、該第１のバスからＭの各ビットを受信するように結合されたＭ個の入力端子を有し、該第１の組のパラレル−シリアルコンバータは、第１の組のＮ／２Ｍ個の各データバス端子に結合された各シリアル出力端子を有し、該第１の組のパラレル−シリアルコンバータは第１の動作モードで動作可能であり、該格納デバイスから該第１のバスを介して、それぞれがＭビットを含む２組のパラレルデータを受信して、それぞれが２Ｍビットを含むＮ／２Ｍ個のバーストを該第１の組の各データバス端子に付与する、第１の組のＮ／２Ｍ個のパラレル−シリアルコンバータと、
    該第１および該第２のバスに結合された第２の組のＮ／２Ｍ個のパラレル−シリアルコンバータであって、該第２の組のパラレル−シリアルコンバータはそれぞれ、該第１のバスからＭの各ビット、および該第２のバスからＭの各ビットを受信するように結合されたＭ個の入力端子を有し、該第２の組のパラレル−シリアルコンバータは、第２の組のＮ／２Ｍ個の各データバス端子に結合された各シリアル出力端子を有し、該第２の組のパラレル−シリアルコンバータは第１の動作モードで動作可能であり、該格納デバイスから該第２のバスを介して、それぞれがＭビットを含む２組のパラレルデータを受信して、それぞれが２Ｍビットを含むＮ／２Ｍ個のバーストを該第２の組の各データバス端子に付与し、該第２の組のパラレル−シリアルコンバータは第２の動作モードで動作可能であり、該格納デバイスから該第１および該第２のバスを介して、２Ｍビットを含む１組のパラレルデータを受信して、それぞれが２Ｍビットを含むＮ／２Ｍ個のバーストを該第２の組の各データバス端子に付与する、第２の組のＮ／２Ｍ個のパラレル−シリアルコンバータと
    を含む、メモリデバイスデータパス。
  2. Ｎは３２に等しく、Ｍは４に等しい、請求項１に記載のメモリデバイスデータパス。
  3. 前記格納デバイスはＮ個のフリップフロップを含む、請求項１に記載のメモリデバイスデータパス。
  4. 前記パラレル−シリアルコンバータは、
    第１の組のラッチであって、前記第１および前記第２のバスのうちの１つに結合されて、前記データビットを受信して格納する１組のＭ個のパラレル入力端子を有し、該第１の組のラッチは、各データバス端子に結合されたシリアル出力端子、クロック信号を受信するシリアルクロック端子、該クロック信号に応答して、該データビットを該第１の組のラッチからシフトすることを可能にするシフト制御信号を受信する制御端子、および該第１の組のラッチの動作状態を示す少なくとも１つの状態信号を生成する出力端子をさらに含む、第１の組のラッチと、
    開始信号に応答して設定され、該第１の組のラッチに格納されたすべてのデータビットが、該シリアルクロック信号に応答して該第１の組のラッチからシフトされたことを示す状態信号に応答してリセットされるフリップフロップの組であって、該制御端子に結合された出力端子を有して、シフト制御信号を該制御端子に付与して、該フリップフロップが設定された場合に、該データビットを該第１の組のラッチからシフトすることを可能にする、フリップフロップの組と
    を含む、請求項１に記載のメモリデバイスデータパス。
  5. 前記パラレル−シリアルコンバータは、
    第１の組のラッチであって、前記第１のバスに結合されて、前記データビットを受信して格納する１組のＭ個のパラレル入力端子を有し、該第１の組のラッチは、各データバス端子に結合されたシリアル出力端子、クロック信号を受信するシリアルクロック端子、該クロック信号に応答して、該データビットを該第１の組のラッチからシフトすることを可能にする第１のシフト制御信号を受信する第１の制御端子、および該第１の組のラッチの動作状態を示す少なくとも１つの状態信号を生成する出力端子をさらに含む、第１の組のラッチと、
    開始信号に応答して設定され、該第１の組のラッチに格納されたすべてのデータビットが、該シリアルクロック信号に応答して該第１の組のラッチからシフトされたことを示す第１の状態信号に応答してリセットされる第１のフリップフロップの組であって、該第１の制御端子に結合された出力端子を有して、第１のシフト制御信号を該第１の制御端子に付与して、該第１のフリップフロップが設定された場合に、該データビットを該第１の組のラッチからシフトすることを可能にする、第１のフリップフロップの組と、
    第２の組のラッチであって、該第２のバスに結合されて、該データビットを受信して格納する１組のＭ個のパラレル入力端子を有し、該第２の組のラッチは、各データバス端子に結合されたシリアル出力端子、クロック信号を受信するシリアルクロック端子、該クロック信号に応答して、該データビットを該第２の組のラッチからシフトすることを可能にする第２のシフト制御信号を受信する制御端子、および該第２の組のラッチの動作状態を示す少なくとも１つの第２の状態信号を生成する出力端子をさらに含む、第２の組のラッチと、
    該第１の組のラッチに格納されたすべてのデータビットが該第１の組のラッチからシフトされたことを示す該第１の状態信号に応答して設定され、該第２の組のラッチに格納されたすべてのデータビットが、該シリアルクロック信号に応答して該第２の組のラッチからシフトされたことを示す第２の状態信号に応答してリセットされる第２のフリップフロップの組であって、該制御端子に結合された出力端子を有して、第２のシフト制御信号を該第２の制御端子に付与して、該第２のフリップフロップが設定された場合に、該データビットを該第２の組のラッチからシフトすることを可能にする、第２のフリップフロップの組と
    を含む、請求項１に記載のメモリデバイスデータパス。
  6. 前記格納デバイスは、前記第１の動作モードで２Ｎビットのデータを格納し、前記第２の動作モードでＮビットのデータを格納する、請求項１に記載のメモリデバイスデータパス。
  7. パラレル−シリアルコンバータであって、
    第１の組のラッチであって、Ｍ個のデータビットを受信して格納する１組のＭ個のパラレル入力端子を有し、該第１の組のラッチは、各データ出力端子に結合されたシリアル出力端子、クロック信号を受信するシリアルクロック端子、該クロック信号に応答して、該データビットを該第１の組のラッチからシフトすることを可能にするシフト制御信号を受信する制御端子、および該第１の組のラッチの動作状態を示す少なくとも１つの状態信号を生成する状態出力端子をさらに含む、第１の組のラッチと、
    開始信号に応答して設定され、該第１の組のラッチに格納されたすべてのデータビットが、該シリアルクロック信号に応答して該第１の組のラッチからシフトされたことを示す状態信号に応答してリセットされるフリップフロップの組であって、該制御端子に結合された出力端子を有して、シフト制御信号を該制御端子に付与して、該フリップフロップが設定された場合に、該データビットを該第１の組のラッチからシフトすることを可能にする、フリップフロップの組と
    を含む、パラレル−シリアルコンバータ。
  8. パラレル−シリアルコンバータであって、
    第１の組のラッチであって、Ｍ個のデータビットを受信して格納するように結合された１組のＭ個のパラレル入力端子を有し、該第１の組のラッチは、各データ出力端子に結合されたシリアル出力端子、クロック信号を受信するシリアルクロック端子、該クロック信号に応答して、該データビットを該第１の組のラッチからシフトすることを可能にする第１のシフト制御信号を受信する第１の制御端子、および該第１の組のラッチの動作状態を示す少なくとも１つの第１の状態信号を生成する状態出力端子をさらに含む、第１の組のラッチと、
    開始信号に応答して設定され、該第１の組のラッチに格納されたすべてのデータビットが、該シリアルクロック信号に応答して該第１の組のラッチからシフトされたことを示す第１の状態信号に応答してリセットされる第１のフリップフロップの組であって、該第１の制御端子に結合された出力端子を有して、第１のシフト制御信号を該第１の制御端子に付与して、該第１のフリップフロップが設定された場合に、該データビットを該第１の組のラッチからシフトすることを可能にする、第１のフリップフロップの組と、
    第２の組のラッチであって、Ｍ個のデータビットを受信して格納するように結合された１組のＭ個のパラレル入力端子を有し、該第２の組のラッチは、各データ出力端子に結合されたシリアル出力端子、クロック信号を受信するシリアルクロック端子、該クロック信号に応答して、該データビットを該第２の組のラッチからシフトすることを可能にする第２のシフト制御信号を受信する制御端子、および該第２の組のラッチの動作状態を示す少なくとも１つの第２の状態信号を生成する状態出力端子をさらに含む、第２の組のラッチと、
    該第１の組のラッチに格納されたすべてのデータビットが該第１の組のラッチからシフトされたことを示す該第１の状態信号に応答して設定され、該第２の組のラッチに格納されたすべてのデータビットが、該シリアルクロック信号に応答して該第２の組のラッチからシフトされたことを示す第２の状態信号に応答してリセットされる第２のフリップフロップの組であって、該制御端子に結合された出力端子を有して、第２のシフト制御信号を該第２の制御端子に付与して、該第２のフリップフロップが設定された場合に、該データビットを該第２の組のラッチからシフトすることを可能にする、第２のフリップフロップの組と
    を含む、パラレル−シリアルコンバータ。
  9. メモリデバイスであって、
    ロウおよびカラムに配置されたメモリセルのアレイと、
    ロウアドレス信号を受信し、該アレイ内のメモリセルの対応するロウをイネーブルにするように結合されたロウアドレスデコーダと、
    カラムアドレス信号を受信し、該アレイ内のメモリセルの対応するカラムをイネーブルにするように結合されたカラムアドレスデコーダと、
    コマンドバスからメモリコマンドを受信し、各メモリコマンドに対応する制御信号を生成するように動作可能なコマンドデコーダと、
    読み出しデータパスであって、
    該アレイからＮ／２のデータビットを受信するように結合された第１のバスと、
    該アレイからＮ／２のデータビットを受信するように結合された第２のバスと、
    該第１のバスに結合された第１の組のＮ／２Ｍ個のパラレル−シリアルコンバータであって、該第１の組のパラレル−シリアルコンバータはそれぞれ、該第１のバスからＭの各ビットを受信するように結合されたＭ個の入力端子を有し、該第１の組のパラレル−シリアルコンバータは、第１の組のＮ／２Ｍ個の各データバス端子に結合された各シリアル出力端子を有し、該第１の組の該Ｎ／２Ｍ個のパラレル−シリアルコンバータはそれぞれ第１の動作モードで動作可能であり、該アレイからそれぞれがＭビットを含む２組のデータを読み出し、各組の該Ｍビットは該第１のバスを介して結合され、該第１の組のパラレル−シリアルコンバータは、該第１の動作モードでさらに動作可能であり、それぞれが２Ｍビットを含むＮ／２Ｍ個のバーストを該第１の組の各データバス端子に付与する、第１の組のＮ／２Ｍ個のパラレル−シリアルコンバータと、
    該第１および該第２のバスに結合された第２の組のＮ／２Ｍ個のパラレル−シリアルコンバータであって、該第２の組のパラレル−シリアルコンバータはそれぞれ、該第１のバスからＭの各ビット、および該第２のバスからＭの各ビットを受信するように結合されたＭ個の入力端子を有し、該第２の組のパラレル−シリアルコンバータは、第２の組のＮ／２Ｍ個の各データバス端子に結合された各シリアル出力端子を有し、該第２の組の該Ｎ／２Ｍ個のパラレル−シリアルコンバータはそれぞれ、第１の動作モードで動作可能であり、該アレイに結合されて該アレイから該第２のバスを介して、それぞれがＭビットを含む２組のデータを読み出し、該第２の組のパラレル−シリアルコンバータは、該第１の動作モードでさらに動作可能であり、それぞれが２Ｍビットを含むＮ／２Ｍ個のバーストを該第２の組の各データバス端子に付与し、該第２の組の該Ｎ／２Ｍ個のパラレル−シリアルコンバータはそれぞれ、第２の動作モードで動作可能であり、該アレイに結合されて該アレイから、該第１および該第２のバスを介して、２Ｍビットを含む１組のデータを読み出し、該第２の組のパラレル−シリアルコンバータは、該第２の動作モードでさらに動作可能であり、それぞれが２Ｍビットを含むＮ／２Ｍ個のバーストを該第２の組の各データバス端子に付与する、第２の組のＮ／２Ｍ個のパラレル−シリアルコンバータと
    を含む、読み出しデータパスと
    を含む、メモリデバイス。
  10. Ｎは３２に等しく、Ｍは４に等しい、請求項９に記載のメモリデバイス。
  11. 前記アレイに結合された格納デバイスをさらに含み、該格納デバイスは、該アレイから読み出された前記データビットを一時的に格納するように動作可能である、請求項９に記載のメモリデバイス。
  12. 前記格納デバイスは、前記第１の動作モードでＮビットのデータを一時的に格納し、前記第２の動作モードでＮビットのデータを一時的に格納するように動作可能である、請求項１１に記載のメモリデバイス。
  13. 前記格納デバイスは、前記第１の動作モードで２Ｎビットのデータを一時的に格納し、前記第２の動作モードでＮビットのデータを一時的に格納するように動作可能である、請求項１１に記載のメモリデバイス。
  14. 前記パラレル−シリアルコンバータは、
    第１の組のラッチであって、前記第１および前記第２のバスのうちの１つに結合されて、前記データビットを受信して格納する１組のＭ個のパラレル入力端子を有し、該第１の組のラッチは、各データ出力端子に結合されたシリアル出力端子、クロック信号を受信するシリアルクロック端子、該クロック信号に応答して、該データビットを該第１の組のラッチからシフトすることを可能にするシフト制御信号を受信する制御端子、および該第１の組のラッチの動作状態を示す少なくとも１つの状態信号を生成する出力端子をさらに含む、第１の組のラッチと、
    開始信号に応答して設定され、該第１の組のラッチに格納されたすべてのデータビットが、該シリアルクロック信号に応答して該第１の組のラッチからシフトされたことを示す状態信号に応答してリセットされるフリップフロップの組であって、該制御端子に結合された出力端子を有して、シフト制御信号を該制御端子に付与して、該フリップフロップが設定された場合に、該データビットを該第１の組のラッチからシフトすることを可能にする、フリップフロップの組と
    を含む、請求項９に記載のメモリデバイス。
  15. 前記パラレル−シリアルコンバータは、
    第１の組のラッチであって、前記第１のバスに結合されて、前記データビットを受信して格納する１組のＭ個のパラレル入力端子を有し、該第１の組のラッチは、各データバス端子に結合されたシリアル出力端子、クロック信号を受信するシリアルクロック端子、該クロック信号に応答して、該データビットを該第１の組のラッチからシフトすることを可能にする第１のシフト制御信号を受信する第１の制御端子、および該第１の組のラッチの動作状態を示す少なくとも１つの第１の状態信号を生成する出力端子をさらに含む、第１の組のラッチと、
    開始信号に応答して設定され、該第１の組のラッチに格納されたすべてのデータビットが、該シリアルクロック信号に応答して該第１の組のラッチからシフトされたことを示す第１の状態信号に応答してリセットされる第１のフリップフロップの組であって、該第１の制御端子に結合された出力端子を有して、第１のシフト制御信号を該第１の制御端子に付与して、該第１のフリップフロップが設定された場合に、該データビットを該第１の組のラッチからシフトすることを可能にする、第１のフリップフロップの組と、
    第２の組のラッチであって、該第２のバスに結合されて、該データビットを受信して格納する１組のＭ個のパラレル入力端子を有し、該第２の組のラッチは、各データバス端子に結合されたシリアル出力端子、クロック信号を受信するシリアルクロック端子、該クロック信号に応答して、該データビットを該第２の組のラッチからシフトすることを可能にする第２のシフト制御信号を受信する制御端子、および該第２の組のラッチの動作状態を示す少なくとも１つの第２の状態信号を生成する出力端子をさらに含む、第２の組のラッチと、
    該第１の組のラッチに格納されたすべてのデータビットが該第１の組のラッチからシフトされたことを示す該第１の状態信号に応答して設定され、該第２の組のラッチに格納されたすべてのデータビットが、該シリアルクロック信号に応答して該第２の組のラッチからシフトされたことを示す第２の状態信号に応答してリセットされる第２のフリップフロップの組であって、該制御端子に結合された出力端子を有して、第２のシフト制御信号を該第２の制御端子に付与して、該第２のフリップフロップが設定された場合に、該データビットを該第２の組のラッチからシフトすることを可能にする、第２のフリップフロップの組と
    を含む、請求項９に記載のメモリデバイス。
  16. 前記メモリデバイスはダイナミックランダムアクセスメモリを含む、請求項９に記載のメモリデバイス。
  17. 前記ダイナミックランダムアクセスメモリは同期ダイナミックランダムアクセスメモリを含む、請求項１６に記載のメモリデバイス。
  18. メモリデバイスであって、
    ロウおよびカラムに配置されたメモリセルのアレイと、
    ロウアドレス信号を受信し、該アレイ内のメモリセルの対応するロウをイネーブルにするように結合されたロウアドレスデコーダと、
    カラムアドレス信号を受信し、該アレイ内のメモリセルの対応するカラムをイネーブルにするように結合されたカラムアドレスデコーダと、
    コマンドバスからメモリコマンドを受信し、各メモリコマンドに対応する制御信号を生成するように動作可能なコマンドデコーダと、
    読み出しデータパスであって、
    第１の動作モードにおいて２Ｎビットのデータを格納し、第２の動作モードにおいてＮビットのデータを格納するように動作可能な格納デバイスと、
    該格納デバイスに結合されたＮ／２ビットを有する第１のバスと、
    該格納デバイスに結合されたＮ／２ビットを有する第２のバスと、
    該第１のバスに結合された第１の組のパラレル−シリアルコンバータであって、該第１の組のパラレル−シリアルコンバータはそれぞれ、該第１のバスからＭの各ビットを受信するように結合されたＭ個の入力端子を有し、該第１の組のパラレル−シリアルコンバータは、第１の組のＮ／２Ｍ個の各データバス端子に結合された各シリアル出力端子を有し、該第１の組のパラレル−シリアルコンバータは該第１の動作モードで動作可能であり、該格納デバイスから該第１のバスを介してそれぞれがＭビットを含む２組のパラレルデータを受信して、それぞれが２Ｍビットを含むＮ／２Ｍ個のバーストを該第１の組の各データバス端子に付与する、第１の組のパラレル−シリアルコンバータと、
    該第１および該第２のバスに結合された第２の組のパラレル−シリアルコンバータであって、該第２の組のパラレル−シリアルコンバータはそれぞれ、該第１のバスからＭの各ビット、および該第２のバスからＭの各ビットを受信するように結合されたＭ個の入力端子を有し、該第２の組のパラレル−シリアルコンバータは、第２の組のＮ／２Ｍ個の各データバス端子に結合された各シリアル出力端子を有し、該第２の組のパラレル−シリアルコンバータは、該第１の動作モードで動作可能であり、該格納デバイスから該第２のバスを介して、それぞれがＭビットを含む２組のパラレルデータを受信して、それぞれが２Ｍビットを含むＮ／２Ｍ個のバーストを該第２の組の各データバス端子に付与し、該第２の組のパラレル−シリアルコンバータは、第２のモードで動作可能であり、該格納デバイスから該第１および該第２のバスを介して、２Ｍビットを含む１組のパラレルデータを受信して、それぞれが２Ｍビットを含むＮ／２Ｍ個のバーストを該第２の組の各データバス端子に付与する、第２の組のパラレル−シリアルコンバータとを含む、読み出しデータパスと
    を含む、メモリデバイス。
  19. Ｎは３２に等しく、Ｍは４に等しい、請求項１８に記載のメモリデバイス。
  20. 前記格納デバイスは、２Ｎ個のフリップフロップを含み、該Ｎは前記第２の動作モードで用いられる、請求項１８に記載のメモリデバイス。
  21. 前記パラレル−シリアルコンバータは、
    第１の組のラッチであって、前記第１および前記第２のバスのうちの１つに結合されて、前記データビットを受信して格納する１組のＭ個のパラレル入力端子を有し、該第１の組のラッチは、各データバス端子に結合されたシリアル出力端子、クロック信号を受信するシリアルクロック端子、該クロック信号に応答して、該データビットを該第１の組のラッチからシフトすることを可能にするシフト制御信号を受信する制御端子、および該第１の組のラッチの動作状態を示す少なくとも１つの状態信号を生成する出力端子をさらに含む、第１の組のラッチと、
    開始信号に応答して設定され、該第１の組のラッチに格納されたすべてのデータビットが、該シリアルクロック信号に応答して該第１の組のラッチからシフトされたことを示す状態信号に応答してリセットされるフリップフロップの組であって、該制御端子に結合された出力端子を有して、シフト制御信号を該制御端子に付与して、該フリップフロップが設定された場合に、該データビットを該第１の組のラッチからシフトすることを可能にする、フリップフロップの組と
    を含む、請求項１８に記載のメモリデバイスデータパス。
  22. 前記パラレル−シリアルコンバータは、
    第１の組のラッチであって、前記第１のバスに結合されて、前記データビットを受信して格納する１組のＭ個のパラレル入力端子を有し、該第１の組のラッチは、各データバス端子に結合されたシリアル出力端子、クロック信号を受信するシリアルクロック端子、該クロック信号に応答して、該データビットを該第１の組のラッチからシフトすることを可能にする第１のシフト制御信号を受信する第１の制御端子、および該第１の組のラッチの動作状態を示す少なくとも１つの第１の状態信号を生成する出力端子をさらに含む、第１の組のラッチと、
    開始信号に応答して設定され、該第１の組のラッチに格納されたすべてのデータビットが、該シリアルクロック信号に応答して該第１の組のラッチからシフトされたことを示す第１の状態信号に応答してリセットされる第１のフリップフロップの組であって、該第１の制御端子に結合された出力端子を有して、第１のシフト制御信号を該第１の制御端子に付与して、該第１のフリップフロップが設定された場合に、該データビットを該第１の組のラッチからシフトすることを可能にする、第１のフリップフロップの組と、
    第２の組のラッチであって、該第２のバスに結合されて、該データビットを受信して格納する１組のＭ個のパラレル入力端子を有し、該第２の組のラッチは、各データバス端子に結合されたシリアル出力端子、クロック信号を受信するシリアルクロック端子、該クロック信号に応答して、該データビットを該第２の組のラッチからシフトすることを可能にする第２のシフト制御信号を受信する制御端子、および該第２の組のラッチの動作状態を示す少なくとも１つの第２の状態信号を生成する出力端子をさらに含む、第２の組のラッチと、
    該第１の組のラッチに格納されたすべてのデータビットが該第１の組のラッチからシフトされたことを示す該第１の状態信号に応答して設定され、該第２の組のラッチに格納されたすべてのデータビットが、該シリアルクロック信号に応答して該第２の組のラッチからシフトされたことを示す第２の状態信号に応答してリセットされる第２のフリップフロップの組であって、該制御端子に結合された出力端子を有して、第２のシフト制御信号を該第２の制御端子に付与して、該第２のフリップフロップが設定された場合に、該データビットを該第２の組のラッチからシフトすることを可能にする、第２のフリップフロップの組と
    を含む、請求項１８に記載のメモリデバイス。
  23. 前記メモリデバイスはダイナミックランダムアクセスメモリを含む、請求項１８に記載のメモリデバイス。
  24. 前記ダイナミックランダムアクセスメモリは同期ダイナミックランダムアクセスメモリを含む、請求項２３に記載のメモリデバイス。
  25. メモリデバイスであって、
    複数のメモリアレイのバンクであって、該メモリアレイはそれぞれ、ロウおよびカラムに配置された複数のサブアレイを含み、該サブアレイはそれぞれ、ロウおよびカラムに配置された複数のメモリセルを含む、複数のメモリアレイのバンクと、
    ロウアドレス信号を受信し、該バンクのうちの１つのバンクの該サブアレイのうちの１つのサブアレイにおいて対応するメモリセルのロウをイネーブルにするように結合されたロウアドレスデコーダと、
    カラムアドレス信号を受信し、該バンクのうちの１つのバンクの該サブアレイのうちの１つのサブアレイにおいて対応するメモリセルのカラムをイネーブルにするように結合されたカラムアドレスデコーダと、
    コマンドバスからメモリコマンドを受信し、各メモリコマンドに対応する制御信号を生成するように動作可能なコマンドデコーダと、
    読み出しデータパスであって、
    Ｐ＊Ｍ個の格納デバイスであって、それぞれがＰの対応するサブアレイのカラムそれぞれから受信された各データビットを格納するように動作可能である、Ｐ＊Ｍ個の格納デバイスと、
    該Ｐ＊Ｍ／２個の格納デバイスに結合されたＭ＊Ｌ／２ビットを有する第１のバスと、
    該Ｐ＊Ｍ／２個の格納デバイスに結合されたＭ＊Ｌ／２ビットを有する第２のバスと、
    該第１のバスに結合された第１の組のＬ／２個のパラレル−シリアルコンバータであって、該第１の組のパラレル−シリアルコンバータはそれぞれ、該第１のバスからＭの各ビットを受信するように結合されたＭ個の入力端子を有し、該第１の組のパラレル−シリアルコンバータは、第１の組のＬ／２個の各データバス端子に結合された各シリアル出力端子を有し、該第１の組の該Ｌ／２個のパラレル−シリアルコンバータはそれぞれ該第１の動作モードで動作可能であり、該格納デバイスから該第１のバスを介してそれぞれがＭ＊Ｐ／Ｌビットを含む２Ｌ／Ｐ個の組のパラレルデータを受信して、それぞれが２Ｍビットを含むＬ／２個のバーストを該第１の組の各データバス端子に付与する、第１の組のＬ／２個のパラレル−シリアルコンバータと、
    該第１および該第２のバスに結合された第２の組のＬ／２個のパラレル−シリアルコンバータであって、該第２の組のパラレル−シリアルコンバータはそれぞれ、該第１のバスからＭの各ビット、および該第２のバスからＭの各ビットを受信するように結合されたＭ個の入力端子を有し、該第２の組のパラレル−シリアルコンバータは、第２の組のＬ／２個の各データバス端子に結合された各シリアル出力端子を有し、該第２の組の該Ｌ／２個のパラレル−シリアルコンバータはそれぞれ、該第１の動作モードで動作可能であり、該格納デバイスから該第２のバスを介して、それぞれがＭ＊Ｐ／Ｌビットを含む２Ｌ／Ｐ個の組のパラレルデータを受信して、それぞれが２Ｍビットを含むＬ／２個のバーストを該第２の組の各データバス端子に付与し、該第２の組の該Ｌ／２個のパラレル−シリアルコンバータはそれぞれ、第２のモードで動作可能であり、該格納デバイスから該第１および該第２のバスを介して、２Ｍ＊Ｐ／Ｌビットを含むＬ／Ｐ個の組のパラレルデータを受信して、それぞれが２Ｍビットを含むＬ／２個のバーストを該第２の組の各データバス端子に付与する、第２の組のＬ／Ｐ個のパラレル−シリアルコンバータと
    を含む、読み出しデータパスと
    を含む、メモリデバイス。
  26. Ｐは８に等しく、Ｌは８に等しく、Ｍは４に等しい、請求項２５に記載のメモリデバイス。
  27. Ｌは８に等しく、Ｍは４に等しく、Ｐは前記第１の動作モードにおいて１６に等しく、Ｐは前記第２の動作モードにおいて８に等しい、請求項２５に記載のメモリデバイス。
  28. 前記Ｐ＊Ｍ個の格納デバイスはＰ＊Ｍ個のフリップフロップを含む、請求項２５に記載のメモリデバイス。
  29. 前記パラレル−シリアルコンバータは、
    第１の組のラッチであって、前記第１および前記第２のバスのうちの１つに結合されて、前記データビットを受信して格納する１組のＭ個のパラレル入力端子を有し、該第１の組のラッチは、各データバス端子に結合されたシリアル出力端子、クロック信号を受信するシリアルクロック端子、該クロック信号に応答して、該データビットを該第１の組のラッチからシフトすることを可能にするシフト制御信号を受信する制御端子、および該第１の組のラッチの動作状態を示す少なくとも１つの状態信号を生成する出力端子をさらに含む、第１の組のラッチと、
    開始信号に応答して設定され、該第１の組のラッチに格納されたすべてのデータビットが、該シリアルクロック信号に応答して該第１の組のラッチからシフトされたことを示す状態信号に応答してリセットされるフリップフロップの組であって、該制御端子に結合された出力端子を有して、シフト制御信号を該制御端子に付与して、該フリップフロップが設定された場合に、該データビットを該第１の組のラッチからシフトすることを可能にする、フリップフロップの組と
    を含む、請求項２５に記載のメモリデバイスデータパス。
  30. 前記パラレル−シリアルコンバータは、
    第１の組のラッチであって、前記第１のバスに結合されて、前記データビットを受信して格納する１組のＭ個のパラレル入力端子を有し、該第１の組のラッチは、各データバス端子に結合されたシリアル出力端子、クロック信号を受信するシリアルクロック端子、該クロック信号に応答して、該データビットを該第１の組のラッチからシフトすることを可能にする第１のシフト制御信号を受信する第１の制御端子、および該第１の組のラッチの動作状態を示す少なくとも１つの第１の状態信号を生成する出力端子をさらに含む、第１の組のラッチと、
    開始信号に応答して設定され、該第１の組のラッチに格納されたすべてのデータビットが、該シリアルクロック信号に応答して該第１の組のラッチからシフトされたことを示す第１の状態信号に応答してリセットされる第１のフリップフロップの組であって、該第１の制御端子に結合された出力端子を有して、第１のシフト制御信号を該第１の制御端子に付与して、該第１のフリップフロップが設定された場合に、該データビットを該第１の組のラッチからシフトすることを可能にする、第１のフリップフロップの組と、
    第２の組のラッチであって、該第２のバスに結合されて、該データビットを受信して格納する１組のＭ個のパラレル入力端子を有し、該第２の組のラッチは、各データバス端子に結合されたシリアル出力端子、クロック信号を受信するシリアルクロック端子、該クロック信号に応答して、該データビットを該第２の組のラッチからシフトすることを可能にする第２のシフト制御信号を受信する制御端子、および該第２の組のラッチの動作状態を示す少なくとも１つの第２の状態信号を生成する出力端子をさらに含む、第２の組のラッチと、
    該第１の組のラッチに格納されたすべてのデータビットが該第１の組のラッチからシフトされたことを示す該第１の状態信号に応答して設定され、該第２の組のラッチに格納されたすべてのデータビットが、該シリアルクロック信号に応答して該第２の組のラッチからシフトされたことを示す第２の状態信号に応答してリセットされる第２のフリップフロップの組であって、該制御端子に結合された出力端子を有して、第２のシフト制御信号を該第２の制御端子に付与して、該第２のフリップフロップが設定された場合に、該データビットを該第２の組のラッチからシフトすることを可能にする、第２のフリップフロップの組と
    を含む、請求項２５に記載のメモリデバイス。
  31. 前記メモリデバイスはダイナミックランダムアクセスメモリを含む、請求項２５に記載のメモリデバイス。
  32. 前記ダイナミックランダムアクセスメモリは同期ダイナミックランダムアクセスメモリを含む、請求項３１に記載のメモリデバイス。
  33. コンピュータシステムであって、
    演算関数を実行するように動作可能なコンピュータ回路部と、
    該コンピュータ回路部に結合された少なくとも１つの入力デバイスと、
    該コンピュータ回路部に結合された少なくとも１つの出力デバイスと、
    該コンピュータ回路部に結合された少なくとも１つのデータ格納デバイスと、
    ダイナミックランダムアクセスメモリであって、
    ロウおよびカラムに配置されたメモリセルのアレイと、
    ロウアドレス信号を受信し、該アレイ内のメモリセルの対応するロウをイネーブルにするように結合されたロウアドレスデコーダと、
    カラムアドレス信号を受信し、該アレイ内のメモリセルの対応するカラムをイネーブルにするように結合されたカラムアドレスデコーダと、
    コマンドバスからメモリコマンドを受信し、各メモリコマンドに対応する制御信号を生成するように動作可能なコマンドデコーダと、
    読み出しデータパスであって、
    該アレイからＮ／２のデータビットを受信するように結合された第１のバスと、
    該アレイからＮ／２のデータビットを受信するように結合された第２のバスと、
    該第１のバスに結合された第１の組のＮ／２Ｍ個のパラレル−シリアルコンバータであって、該第１の組のパラレル−シリアルコンバータはそれぞれ、該第１のバスからＭの各ビットを受信するように結合されたＭ個の入力端子を有し、該第１の組のパラレル−シリアルコンバータは、第１の組のＮ／２Ｍ個の各データバス端子に結合された各シリアル出力端子を有し、該第１の組の該Ｎ／２Ｍ個のパラレル−シリアルコンバータはそれぞれ第１の動作モードで動作可能であり、該アレイからそれぞれがＭビットを含む２組のデータを読み出し、各組の該Ｍビットは該第１のバスを介して結合され、該第１の組のパラレル−シリアルコンバータは、該第１の動作モードでさらに動作可能であり、それぞれが２Ｍビットを含むＮ／２Ｍ個のバーストを該第１の組の各データバス端子に付与する、第１の組のＮ／２Ｍ個のパラレル−シリアルコンバータと、
    該第１および該第２のバスに結合された第２の組のＮ／２Ｍ個のパラレル−シリアルコンバータであって、該第２の組のパラレル−シリアルコンバータはそれぞれ、該第１のバスからＭの各ビット、および該第２のバスからＭの各ビットを受信するように結合されたＭ個の入力端子を有し、該第２の組のパラレル−シリアルコンバータは、第２の組のＮ／２Ｍ個の各データバス端子に結合された各シリアル出力端子を有し、該第２の組の該Ｎ／２Ｍ個のパラレル−シリアルコンバータはそれぞれ、該第１の動作モードで動作可能であり、該アレイに結合された該アレイから、該第２のバスを介してそれぞれがＭビットを含む２組のデータを読み出し、該第２の組のパラレル−シリアルコンバータは、該第１の動作モードでさらに動作可能であり、それぞれが２Ｍビットを含むＮ／２Ｍ個のバーストを該第２の組の各データバス端子に付与し、該第２の組の該Ｎ／２Ｍ個のパラレル−シリアルコンバータはそれぞれ、第２の動作モードで動作可能であり、該アレイに結合された該アレイから、該第１および該第２のバスを介して、２Ｍビットを含む１組のデータを読み出し、該第２の組のパラレル−シリアルコンバータは、該第２の動作モードでさらに動作可能であり、それぞれが２Ｍビットを含むＮ／２Ｍ個のバーストを該第２の組の各データバス端子に付与する、第２の組のＮ／２Ｍ個のパラレル−シリアルコンバータと
    を含む、読み出しデータパスと
    を含む、ダイナミックランダムアクセスメモリと
    を含む、コンピュータシステム。
  34. Ｎは３２に等しく、Ｍは４に等しい、請求項３３に記載のコンピュータシステム。
  35. 前記アレイに結合された格納デバイスをさらに含み、該格納デバイスは、該アレイから読み出された前記データビットを一時的に格納するように動作可能である、請求項３３に記載のコンピュータシステム。
  36. 前記格納デバイスは、前記第１の動作モードでＮビットのデータを一時的に格納し、前記第２の動作モードでＮビットのデータを一時的に格納するように動作可能である、請求項３５に記載のコンピュータシステム。
  37. 前記格納デバイスは、前記第１の動作モードで２Ｎビットのデータを一時的に格納し、前記第２の動作モードでＮビットのデータを一時的に格納するように動作可能である、請求項３５に記載のコンピュータシステム。
  38. コンピュータシステムであって、
    演算関数を実行するように動作可能なコンピュータ回路部と、
    該コンピュータ回路部に結合された少なくとも１つの入力デバイスと、
    該コンピュータ回路部に結合された少なくとも１つの出力デバイスと、
    該コンピュータ回路部に結合された少なくとも１つのデータ格納デバイスと、
    ダイナミックランダムアクセスメモリであって、
    ロウおよびカラムに配置されたメモリセルのアレイと、
    ロウアドレス信号を受信し、該アレイ内のメモリセルの対応するロウをイネーブルにするように結合されたロウアドレスデコーダと、
    カラムアドレス信号を受信し、該アレイ内のメモリセルの対応するカラムをイネーブルにするように結合されたカラムアドレスデコーダと、
    コマンドバスからメモリコマンドを受信し、各メモリコマンドに対応する制御信号を生成するように動作可能なコマンドデコーダと、
    読み出しデータパスであって、
    第１の動作モードで２Ｎビットのデータを格納し、第２の動作モードでＮビットのデータを格納するように動作可能である格納デバイスと、
    該格納デバイスに結合されたＮ／２ビットを有する第１のバスと、
    該格納デバイスに結合されたＮ／２ビットを有する第２のバスと、
    該第１のバスに結合された第１の組のパラレル−シリアルコンバータであって、該第１の組のパラレル−シリアルコンバータはそれぞれ、該第１のバスからＭの各ビットを受信するように結合されたＭ個の入力端子を有し、該第１の組のパラレル−シリアルコンバータは、第１の組のＮ／２Ｍ個の各データバス端子に結合された各シリアル出力端子を有し、該第１の組のパラレル−シリアルコンバータは該第１の動作モードで動作可能であり、該格納デバイスから該第１のバスを介してそれぞれがＭビットを含む２組のパラレルデータを受信して、それぞれが２Ｍビットを含むＮ／２Ｍ個のバーストを該第１の組の各データバス端子に付与する、第１の組のパラレル−シリアルコンバータと、
    該第１および該第２のバスに結合された第２の組のパラレル−シリアルコンバータであって、該第２の組のパラレル−シリアルコンバータはそれぞれ、該第１のバスからＭの各ビット、および該第２のバスからＭの各ビットを受信するように結合されたＭ個の入力端子を有し、該第２の組のパラレル−シリアルコンバータは、第２の組のＮ／２Ｍ個の各データバス端子に結合された各シリアル出力端子を有し、該第２の組のパラレル−シリアルコンバータは、該第１の動作モードで動作可能であり、該格納デバイスから該第２のバスを介して、それぞれがＭビットを含む２組のパラレルデータを受信して、それぞれが２Ｍビットを含むＮ／２Ｍ個のバーストを該第２の組の各データバス端子に付与し、該第２の組のパラレル−シリアルコンバータは、第２のモードで動作可能であり、該格納デバイスから該第１および該第２のバスを介して、２Ｍビットを含む１組のパラレルデータを受信して、それぞれが２Ｍビットを含むＮ／２Ｍ個のバーストを該第２の組の各データバス端子に付与する、第２の組のパラレル−シリアルコンバータと
    を含む、読み出しデータパスと
    を含む、ダイナミックランダムアクセスメモリと
    を含む、コンピュータシステム。
  39. Ｎは３２に等しく、Ｍは４に等しい、請求項３８に記載のコンピュータシステム。
  40. 前記格納デバイスは、２Ｎ個のフリップフロップを含み、該Ｎは前記第２の動作モードで用いられる、請求項３８に記載のコンピュータシステム。
  41. コンピュータシステムであって、
    演算関数を実行するように動作可能なコンピュータ回路部と、
    該コンピュータ回路部に結合された少なくとも１つの入力デバイスと、
    該コンピュータ回路部に結合された少なくとも１つの出力デバイスと、
    該コンピュータ回路部に結合された少なくとも１つのデータ格納デバイスと、
    ダイナミックランダムアクセスメモリであって、
    複数のメモリアレイのバンクであって、該メモリアレイはそれぞれ、ロウおよびカラムに配置された複数のサブアレイを含み、該サブアレイはそれぞれ、ロウおよびカラムに配置された複数のメモリセルを含む、複数のメモリアレイのバンクと、
    ロウアドレス信号を受信し、該バンクのうちの１つのバンクの該サブアレイのうちの１つのサブアレイにおいて対応するメモリセルのロウをイネーブルにするように結合されたロウアドレスデコーダと、
    カラムアドレス信号を受信し、該バンクのうちの１つのバンクの該サブアレイのうちの１つのサブアレイにおいて対応するメモリセルのカラムをイネーブルにするように結合されたカラムアドレスデコーダと、
    コマンドバスからメモリコマンドを受信し、各メモリコマンドに対応する制御信号を生成するように動作可能なコマンドデコーダと、
    読み出しデータパスであって、
    Ｐ＊Ｍ個の格納デバイスであって、それぞれがＰの対応するサブアレイのカラムそれぞれから受信された各データビットを格納するように動作可能である、Ｐ＊Ｍ個の格納デバイスと、
    該Ｐ＊Ｍ／２個の格納デバイスに結合されたＭ＊Ｌ／２ビットを有する第１のバスと、
    該Ｐ＊Ｍ／２個の格納デバイスに結合されたＭ＊Ｌ／２ビットを有する第２のバスと、
    該第１のバスに結合された第１の組のＬ／２個のパラレル−シリアルコンバータであって、該第１の組のパラレル−シリアルコンバータはそれぞれ、該第１のバスからＭの各ビットを受信するように結合されたＭ個の入力端子を有し、該第１の組のパラレル−シリアルコンバータは、第１の組のＬ／２個の各データバス端子に結合された各シリアル出力端子を有し、該第１の組の該Ｌ／２個のパラレル−シリアルコンバータはそれぞれ該第１の動作モードで動作可能であり、該格納デバイスから該第１のバスを介してそれぞれがＭ＊Ｐ／Ｌビットを含む２Ｌ／Ｐ個の組のパラレルデータを受信して、それぞれが２Ｍビットを含むＬ／２個のバーストを該第１の組の各データバス端子に付与する、第１の組のＬ／２個のパラレル−シリアルコンバータと、
    該第１および該第２のバスに結合された第２の組のＬ／２個のパラレル−シリアルコンバータであって、該第２の組のパラレル−シリアルコンバータはそれぞれ、該第１のバスからＭの各ビット、および該第２のバスからＭの各ビットを受信するように結合されたＭ個の入力端子を有し、該第２の組のパラレル−シリアルコンバータは、第２の組のＬ／２個の各データバス端子に結合された各シリアル出力端子を有し、該第２の組の該Ｌ／２個のパラレル−シリアルコンバータはそれぞれ、該第１の動作モードで動作可能であり、該格納デバイスから該第２のバスを介して、それぞれがＭ＊Ｐ／Ｌビットを含む２Ｌ／Ｐ個の組のパラレルデータを受信して、それぞれが２Ｍビットを含むＬ／２個のバーストを該第２の組の各データバス端子に付与し、該第２の組の該Ｌ／２個のパラレル−シリアルコンバータはそれぞれ、第２のモードで動作可能であり、該格納デバイスから該第１および該第２のバスを介して、２Ｍ＊Ｐ／Ｌビットを含むＬ／Ｐ個の組のパラレルデータを受信して、それぞれが２Ｍビットを含むＬ／２個のバーストを該第２の組の各データバス端子に付与する、第２の組のＬ／Ｐ個のパラレル−シリアルコンバータと
    を含む、読み出しデータパスと
    を含む、ダイナミックランダムアクセスメモリと
    を含む、コンピュータシステム。
  42. Ｐは８に等しく、Ｌは８に等しく、Ｍは４に等しい、請求項４１に記載のコンピュータシステム。
  43. Ｌは８に等しく、Ｍは４に等しく、Ｐは前記第１の動作モードにおいて１６に等しく、Ｐは前記第２の動作モードにおいて８に等しい、請求項４１に記載のコンピュータシステム。
  44. 前記Ｐ＊Ｍ個の格納デバイスはＰ＊Ｍ個のフリップフロップを含む、請求項４１に記載のコンピュータシステム。
  45. 第１の動作モードまたは第２の動作モードのいずれかでメモリアレイからデータを伝送する方法であって、
    該第１の動作モードで第１の組の２Ｎ個のデータビットをプリフェッチする工程と、
    該第２の動作モードで第２の組のＮ個のデータビットをプリフェッチする工程と、
    該第１の動作モードで、該第１の組の２Ｎ個のデータビットを各Ｎ／ＭビットのＭ個のバーストで２Ｍ個のデータバス端子に伝送する工程と、
    該第２の動作モードで、該第２の組のデータビットをＮ／ＭビットのＭ個のバーストでＭ個のデータバス端子に伝送する工程と
    を包含する、方法。
  46. 第１の組の２Ｎ個のデータビットをプリフェッチする動作は、
    第１の読み出し動作で前記メモリアレイからＮ個のデータビットをプリフェッチする工程と、
    第２の読み出し動作で該メモリアレイからＮ個のデータビットをプリフェッチする工程と
    を包含する、請求項４５に記載の方法。
  47. 第１の組の２Ｎ個のデータビットをプリフェッチする動作は、１回の読み出し動作で前記メモリアレイから２Ｎ個のデータビットをプリフェッチする工程を含む、請求項４５に記載の方法。
  48. 前記第１の動作モードで、前記第１の組のデータビットを各Ｎ／Ｍビットのバーストで２Ｍ個のデータバス端子に伝送する動作は、
    第１の組のＮ個のパラレルデータビットを伝送する工程と、
    第２の組のＮ個のパラレルデータビットを伝送する工程と、
    該２Ｎ個の伝送されたデータビットを、それぞれがＮ／Ｍビットを含む２Ｍ個のバーストに変換する工程と、
    該２Ｍ個のバーストをそれぞれ各データバス端子に結合する工程と
    を包含する、請求項４５に記載の方法。
  49. Ｎは３２に等しく、Ｍは４に等しい、請求項４５に記載の方法。
  50. 前記第１の動作モードで、前記第１の組のデータビットを各Ｎ／Ｍビットのバーストで２Ｍ個のデータバス端子に伝送する動作は、
    該第１の組のＮのパラレルデータビット中の各データビットを、前記メモリアレイから各第１の格納デバイスに伝送する工程と、
    前記第２の組のＮのパラレルデータビット中の各データビットを、該メモリアレイから各第２の格納デバイスに伝送する工程と、
    該第１の格納デバイス内の該Ｎ個のデータビットを２Ｍ個のパラレル−シリアルコンバータに伝送する工程と、
    該第２の格納デバイス内の該Ｎ個のデータビットを該２Ｍ個のパラレル−シリアルコンバータに伝送する工程と、
    該２Ｍ個のパラレル−シリアルコンバータを用いて、該２Ｎ個の伝送されたデータビットを、それぞれがＮ／Ｍビットを含むシリアルデータの２Ｍ個のバーストに変換する工程と、
    該２Ｍ個のバーストを各データバス端子に付与する工程と
    を包含する、請求項４５に記載の方法。
  51. メモリアレイからデータバス端子にデータを結合する方法であって、
    第１の動作モードでアレイから２Ｎビットのデータを伝送し、第２の動作モードでＮビットのデータを伝送する工程であって、該データは、それぞれがＭビットの幅を有するＸ組のバスを介して伝送される、工程と、
    該伝送されたパラレルデータをシリアルデータに変換する工程と、
    シリアルデータの各バーストを、第１のモードで２Ｙ個のデータバス端子に付与し、第２のモードでＹ個のデータバス端子に付与する工程であって、該バーストはそれぞれＮ／Ｙビットを含む、工程と
    を包含する、方法。
  52. 前記アレイから前記データビットを伝送する動作は、それぞれがＭビットの幅を有するＮ／Ｍ個の組のバスを介して該データビットを伝送する工程を含む、請求項５１に記載の方法。
  53. 前記第１の動作モードで、前記アレイから２Ｎビットのデータを伝送する動作は、
    第１の読み出し動作で、前記メモリアレイからＮ個のデータビットを伝送する工程と、
    第２の読み出し動作で、該メモリアレイからＮ個のデータビットを伝送する工程と
    を包含する、請求項５１に記載の方法。
  54. 前記第１の動作モードで前記アレイから２Ｎビットのデータを伝送する動作は、１回の読み出し動作で該メモリアレイから２Ｎ個のデータビットを伝送する工程を含む、請求項５１に記載の方法。
  55. 前記第１の動作モードで前記アレイから２Ｎビットのデータを伝送する動作は、
    第１の読み出し動作で、Ｎ個のデータビットを前記メモリアレイから第１の格納デバイスに伝送する工程と、
    第２の読み出し動作で、Ｎ個のデータビットを該メモリアレイから第２の格納デバイスに伝送する工程と、
    該第１および該第２の格納デバイスから該２Ｎビットの情報を伝送する工程とを包含する、請求項５１に記載の方法。
  56. 前記第１および前記第２の格納デバイスから、２Ｎビットのデータを伝送する動作は、
    該第１の格納デバイスからＮビットのバスを介してＮ個のデータビットを伝送する工程と、
    該第２の格納デバイスから該Ｎビットのバスを介してＮ個のデータビットを伝送する工程と
    を包含する、請求項５５に記載の方法。
  57. Ｎは３２に等しく、Ｍは４に等しく、Ｙは４に等しい、請求項５１に記載の方法。
  58. 前記第１の動作モードで前記アレイから２Ｎビットのデータを伝送し、前記第２の動作モードでＮビットの情報を伝送する動作は、
    前記第１の動作モードにおいて、第１の読み出し動作で、前記メモリアレイからＮ個のデータビットを伝送する工程と、
    該第１の動作モードにおいて、第２の読み出し動作で、該メモリアレイからＮ個のデータビットを伝送する工程と、
    前記第２の動作モードにおいて、第１の読み出し動作で、該メモリアレイからＮ個のデータビットを伝送する工程と
    を包含する、請求項５１に記載の方法。
  59. 前記第１の動作モードで前記アレイから２Ｎビットのデータを伝送し、前記第２の動作モードでＮビットの情報を伝送する動作は、
    前記第１の動作モードにおいて、第１の読み出し動作で、前記メモリアレイから２Ｎ個のデータビットを伝送する工程と、
    該第２の動作モードにおいて、第１の読み出し動作で、該メモリアレイからＮ個のデータビットを伝送する工程と
    を包含する、請求項５１に記載の方法。
  60. 前記第１の動作モードで前記アレイから２Ｎビットのデータを伝送し、前記第２の動作モードでＮビットの情報を伝送する動作は、
    該第１の動作モードにおいて、第１の読み出し動作で、前記メモリアレイから該格納デバイスに第１の組のＮ個のデータビットを伝送する工程と、
    該第１の動作モードで、該格納デバイスから該第１の組の該Ｎ個のデータビットを伝送する工程と、
    該第１の動作モードにおいて、第２の読み出し動作で、前記メモリアレイから格納デバイスに第２の組のＮ個のデータビットを伝送する工程と、
    該第２の動作モードにおいて、第１の読み出し動作で、該メモリアレイから格納デバイスに第１の組のＮ個のデータビットを伝送する工程と、
    該第１の動作モードで、該格納デバイスから該第１の組の該Ｎ個のデータビットを伝送する工程と
    を包含する、請求項５１に記載の方法。
  61. 前記第１の動作モードで、前記第１の組のデータビットを各Ｎ／Ｍビットのバーストで２Ｍ個のデータバス端子に伝送する動作は、
    該第１の組のＮのパラレルデータビット中の各データビットを、前記メモリアレイから各第１の格納デバイスに伝送する工程と、
    前記第２の組のＮのパラレルデータビット中の各データビットを、該メモリアレイから各第２の格納デバイスに伝送する工程と、
    該第１の格納デバイス内の該Ｎ個のデータビットを２Ｍ個のパラレル−シリアルコンバータに伝送する工程と、
    該第２の格納デバイス内の該Ｎ個のデータビットを該２Ｍ個のパラレル−シリアルコンバータに伝送する工程と、
    該２Ｍ個のパラレル−シリアルコンバータを用いて、該２Ｎの伝送されたデータビットを、それぞれがＮ／Ｍビットを含むシリアルデータの２Ｍ個のバーストに変換する工程と、
    該２Ｍ個のバーストを各データバス端子に付与する工程と
    を包含する、請求項５１に記載の方法。
  62. メモリアレイからデータバス端子にデータを結合する方法であって、
    第１のモードでアレイから２Ｎビットのパラレルデータを伝送し、第２のモードでＮビットのパラレルデータを伝送する工程であって、該パラレルデータは、幅Ｎを有するバスを用いて該アレイから伝送される、工程と、
    該伝送されたパラレルデータをシリアルデータに変換する工程と、
    シリアルデータの各バーストを、第１のモードで２Ｍ個のデータバス端子に付与し、第２のモードでＭ個のデータバス端子に付与する工程であって、該バーストはそれぞれＮ／Ｍビットを含む、工程と
    を包含する、方法。
  63. 前記アレイから前記データビットを伝送する動作は、それぞれがＭビットの幅を有するＮ／Ｍ個の組のバスを介して該データビットを伝送する工程を含む、請求項６２に記載の方法。
  64. 前記第１の動作モードで、前記アレイから２Ｎビットのデータを伝送する動作は、
    第１の読み出し動作で、前記メモリアレイからＮ個のデータビットを伝送する工程と、
    第２の読み出し動作で、該メモリアレイからＮ個のデータビットを伝送する工程と
    を包含する、請求項６２に記載の方法。
  65. 前記第１の動作モードで前記アレイから２Ｎビットのデータを伝送する動作は、１回の読み出し動作で該メモリアレイから２Ｎ個のデータビットを伝送する工程を含む、請求項６２に記載の方法。
  66. 前記第１の動作モードで前記アレイから２Ｎビットのデータを伝送する動作は、
    第１の読み出し動作で、Ｎ個のデータビットを前記メモリアレイから第１の格納デバイスに伝送する工程と、
    第２の読み出し動作で、Ｎ個のデータビットを該メモリアレイから第２の格納デバイスに伝送する工程と、
    該第１および該第２の格納デバイスから該２Ｎビットの情報を伝送する工程とを包含する、請求項６２に記載の方法。
  67. 前記第１および前記第２の格納デバイスから、２Ｎビットのデータを伝送する動作は、
    該第１の格納デバイスからＮビットのバスを介してＮ個のデータビットを伝送する工程と、
    該第２の格納デバイスから該Ｎビットのバスを介してＮ個のデータビットを伝送する工程と
    を包含する、請求項６２に記載の方法。
  68. Ｎは３２に等しく、Ｍは４に等しい、請求項６２に記載の方法。
  69. 前記第１の動作モードで前記アレイから２Ｎビットのデータを伝送し、前記第２の動作モードでＮビットの情報を伝送する動作は、
    前記第１の動作モードにおいて、第１の読み出し動作で、前記メモリアレイからＮ個のデータビットを伝送する工程と、
    該第１の動作モードにおいて、第２の読み出し動作で、該メモリアレイからＮ個のデータビットを伝送する工程と、
    該第２の動作モードにおいて、第１の読み出し動作で、該メモリアレイからＮ個のデータビットを伝送する工程と
    を包含する、請求項６２に記載の方法。
  70. 前記第１の動作モードで前記アレイから２Ｎビットのデータを伝送し、前記第２の動作モードでＮビットの情報を伝送する動作は、
    前記第１の動作モードにおいて、第１の読み出し動作で、前記メモリアレイから２Ｎ個のデータビットを伝送する工程と、
    該第２の動作モードにおいて、第１の読み出し動作で、該メモリアレイからＮ個のデータビットを伝送する工程と
    を包含する、請求項６２に記載の方法。
  71. 前記第１の動作モードで前記アレイから２Ｎビットのデータを伝送し、前記第２の動作モードでＮビットの情報を伝送する動作は、
    該第１の動作モードにおいて、第１の読み出し動作で、前記メモリアレイから格納デバイスに第１の組のＮ個のデータビットを伝送する工程と、
    該第１の動作モードで、該格納デバイスから該第１の組の該Ｎ個のデータビットを伝送する工程と、
    該第１の動作モードにおいて、第２の読み出し動作で、前記メモリアレイから該格納デバイスに第２の組のＮ個のデータビットを伝送する工程と、
    該第２の動作モードにおいて、第１の読み出し動作で、該メモリアレイから格納デバイスに第１の組のＮ個のデータビットを伝送する工程と、
    該第１の動作モードで、該格納デバイスから該第１の組の該Ｎ個のデータビットを伝送する工程と
    を包含する、請求項６２に記載の方法。
  72. 前記第１の動作モードで、前記第１の組のデータビットを各Ｎ／Ｍビットのバーストで２Ｍ個のデータバス端子に伝送する動作は、
    該第１の組のＮ個のパラレルデータビット中の各データビットを、前記メモリアレイから各第１の格納デバイスに伝送する工程と、
    前記第２の組のＮ個のパラレルデータビット中の各データビットを、該メモリアレイから各第２の格納デバイスに伝送する工程と、
    該第１の格納デバイス内の該Ｎ個のデータビットを２Ｍ個のパラレル−シリアルコンバータに伝送する工程と、
    該第２の格納デバイス内の該Ｎ個のデータビットを該２Ｍ個のパラレル−シリアルコンバータに伝送する工程と、
    該２Ｍ個のパラレル−シリアルコンバータを用いて、該２Ｎ個の伝送されたデータビットを、それぞれがＮ／Ｍビットを含むシリアルデータの２Ｍ個のバーストに変換する工程と、
    該２Ｍ個のバーストを各データバス端子に付与する工程と
    を包含する、請求項６２に記載の方法。
JP2002575952A 2001-03-21 2002-03-12 多重プリフェッチｉ／ｏ構成を備えるデータパスを有するメモリデバイスおよび方法 Expired - Fee Related JP4415298B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/814,566 US6515914B2 (en) 2001-03-21 2001-03-21 Memory device and method having data path with multiple prefetch I/O configurations
PCT/US2002/008050 WO2002078002A1 (en) 2001-03-21 2002-03-12 Memory device and method having data path with multiple prefetch i/o configurations

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2009210519A Division JP2010015685A (ja) 2001-03-21 2009-09-11 多重プリフェッチｉ／ｏ構成を備えるデータパスを有するメモリデバイスおよび方法

Publications (2)

Publication Number Publication Date
JP2004519811A true JP2004519811A (ja) 2004-07-02
JP4415298B2 JP4415298B2 (ja) 2010-02-17

Family

ID=25215447

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2002575952A Expired - Fee Related JP4415298B2 (ja) 2001-03-21 2002-03-12 多重プリフェッチｉ／ｏ構成を備えるデータパスを有するメモリデバイスおよび方法
JP2009210519A Pending JP2010015685A (ja) 2001-03-21 2009-09-11 多重プリフェッチｉ／ｏ構成を備えるデータパスを有するメモリデバイスおよび方法
JP2012172023A Expired - Fee Related JP5625163B2 (ja) 2001-03-21 2012-08-02 多重プリフェッチｉ／ｏ構成を備えるデータパスを有するメモリデバイスおよび方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2009210519A Pending JP2010015685A (ja) 2001-03-21 2009-09-11 多重プリフェッチｉ／ｏ構成を備えるデータパスを有するメモリデバイスおよび方法
JP2012172023A Expired - Fee Related JP5625163B2 (ja) 2001-03-21 2012-08-02 多重プリフェッチｉ／ｏ構成を備えるデータパスを有するメモリデバイスおよび方法

Country Status (7)

Country Link
US (11) US6515914B2 (ja)
EP (2) EP1312091B8 (ja)
JP (3) JP4415298B2 (ja)
KR (1) KR100851512B1 (ja)
AT (1) ATE470223T1 (ja)
DE (1) DE60236571D1 (ja)
WO (1) WO2002078002A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006202444A (ja) * 2005-01-24 2006-08-03 Renesas Technology Corp 半導体記憶装置及び半導体記憶システム
JP2012128921A (ja) * 2010-12-17 2012-07-05 Toshiba Corp 半導体記憶装置

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4106811B2 (ja) * 1999-06-10 2008-06-25 富士通株式会社 半導体記憶装置及び電子装置
US6515914B2 (en) * 2001-03-21 2003-02-04 Micron Technology, Inc. Memory device and method having data path with multiple prefetch I/O configurations
KR100419012B1 (ko) * 2001-07-19 2004-02-14 삼성전자주식회사 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치및 이 장치의 데이터 처리 방법
KR100468719B1 (ko) * 2002-01-11 2005-01-29 삼성전자주식회사 Ｎ 비트 프리페치 방식과 2ｎ 버스트 길이를 지원할 수있는 반도체 메모리 장치
JP4671688B2 (ja) * 2002-06-24 2011-04-20 サムスン エレクトロニクス カンパニー リミテッド 高速データを伝送する経路と低速データを伝送する経路とを備えるメモリモジュールからなるメモリシステム
JP2004118544A (ja) * 2002-09-26 2004-04-15 Renesas Technology Corp メモリシステム
US6931479B2 (en) * 2003-03-04 2005-08-16 Micron Technology, Inc. Method and apparatus for multi-functional inputs of a memory device
WO2005029311A1 (ja) * 2003-09-18 2005-03-31 Matsushita Electric Industrial Co., Ltd. 半導体メモリカード、半導体メモリ制御装置及び半導体メモリ制御方法
KR100666873B1 (ko) * 2003-12-24 2007-01-10 삼성전자주식회사 제1 이중 데이터 율 및 제2 이중 데이터 율 겸용싱크로너스 디램
US7054215B2 (en) * 2004-04-02 2006-05-30 Promos Technologies Pte. Ltd. Multistage parallel-to-serial conversion of read data in memories, with the first serial bit skipping at least one stage
KR100550643B1 (ko) * 2004-09-06 2006-02-09 주식회사 하이닉스반도체 반도체메모리소자
US7349289B2 (en) * 2005-07-08 2008-03-25 Promos Technologies Inc. Two-bit per I/O line write data bus for DDR1 and DDR2 operating modes in a DRAM
JP2007149206A (ja) * 2005-11-28 2007-06-14 Renesas Technology Corp 半導体記憶装置
KR100759780B1 (ko) * 2006-09-05 2007-09-20 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 입출력 방법
US7630257B2 (en) * 2006-10-04 2009-12-08 Texas Instruments Incorporated Methods and systems for accessing memory
ES2375380T3 (es) * 2007-01-19 2012-02-29 Sick Stegmann Gmbh Procedimiento y dispositivo para la fijación de parámetros de una instalación de medición.
US7957216B2 (en) 2008-09-30 2011-06-07 Intel Corporation Common memory device for variable device width and scalable pre-fetch and page size
KR101082106B1 (ko) * 2009-09-30 2011-11-10 주식회사 하이닉스반도체 뱅크액티브신호생성회로
JP5547569B2 (ja) * 2010-07-06 2014-07-16 株式会社メガチップス パラレルシリアル変換装置
CN103129185B (zh) * 2011-12-05 2016-04-06 珠海天威技术开发有限公司 数据存储装置及其数据访问方法、成像设备
US11010304B2 (en) * 2018-01-09 2021-05-18 Intel Corporation Memory with reduced exposure to manufacturing related data corruption errors
US11217590B2 (en) * 2020-04-06 2022-01-04 Micron Technology, Inc. Semiconductor memory device and method of forming the same

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US178274A (en) * 1876-06-06 Improvement in exhaust-pipes for steam-hammers
US135501A (en) * 1873-02-04 Improvement in clothes-pins
US4099028A (en) * 1977-04-21 1978-07-04 Hughes Aircraft Company Asynchronous multiplexer-demultiplexer
US4639919A (en) * 1983-12-19 1987-01-27 International Business Machines Corporation Distributed pattern generator
US4638381A (en) * 1984-08-06 1987-01-20 General Electric Company Storage of digitized video images on disk
US5046023A (en) * 1987-10-06 1991-09-03 Hitachi, Ltd. Graphic processing system having bus connection control capable of high-speed parallel drawing processing in a frame buffer and a system memory
US5717440A (en) * 1986-10-06 1998-02-10 Hitachi, Ltd. Graphic processing having apparatus for outputting FIFO vacant information
US4821226A (en) * 1987-01-30 1989-04-11 Rca Licensing Corporation Dual port video memory system having a bit-serial address input port
US4789960A (en) * 1987-01-30 1988-12-06 Rca Licensing Corporation Dual port video memory system having semi-synchronous data input and data output
US4924464A (en) * 1989-03-13 1990-05-08 American Telephone And Telegraph Company Technique for converting either way between a plurality of N synchronized serial bit streams and a parallel TDM format
JP2516683B2 (ja) * 1989-06-20 1996-07-24 パイオニア株式会社 デジタル画像再生装置
JP3350045B2 (ja) * 1990-10-11 2002-11-25 株式会社日立製作所 半導体記憶装置
JP2740063B2 (ja) 1990-10-15 1998-04-15 株式会社東芝 半導体記憶装置
JPH06111581A (ja) * 1992-09-30 1994-04-22 Mitsubishi Electric Corp 半導体記憶装置
US5544091A (en) * 1993-03-05 1996-08-06 Casio Computer Co., Ltd. Circuit scale reduction for bit-serial digital signal processing
US5537555A (en) * 1993-03-22 1996-07-16 Compaq Computer Corporation Fully pipelined and highly concurrent memory controller
US5732041A (en) * 1993-08-19 1998-03-24 Mmc Networks, Inc. Memory interface unit, shared memory switch system and associated method
US5619496A (en) * 1994-06-10 1997-04-08 Harris Corporation Integrated network switch having mixed mode switching with selectable full frame/half frame switching
US5651138A (en) * 1994-08-31 1997-07-22 Motorola, Inc. Data processor with controlled burst memory accesses and method therefor
US5553070A (en) * 1994-09-13 1996-09-03 Riley; Robert E. Data link module for time division multiplexing control systems
JPH0973776A (ja) * 1995-09-07 1997-03-18 Mitsubishi Electric Corp 同期型半導体記憶装置
JPH09311816A (ja) * 1996-05-24 1997-12-02 Canon Inc メモリインターフェイス
US5923899A (en) 1996-08-13 1999-07-13 Micron Technology, Inc. System for generating configuration output signal responsive to configuration input signal, enabling configuration, and providing status signal identifying enabled configuration responsive to the output signal
JP4052697B2 (ja) * 1996-10-09 2008-02-27 富士通株式会社 信号伝送システム、および、該信号伝送システムのレシーバ回路
US6101192A (en) * 1997-04-25 2000-08-08 Advanced Micro Devices, Inc. Network router with partitioned memory for optimized data storage and retrieval
US6032274A (en) * 1997-06-20 2000-02-29 Micron Technology, Inc. Method and apparatus for compressed data testing of more than one memory array
DE19733748C2 (de) * 1997-08-04 1999-07-15 Bosch Gmbh Robert Datenübertragungsvorrichtung
JPH11176158A (ja) * 1997-12-10 1999-07-02 Fujitsu Ltd ラッチ回路、データ出力回路及びこれを有する半導体装置
US6339819B1 (en) * 1997-12-17 2002-01-15 Src Computers, Inc. Multiprocessor with each processor element accessing operands in loaded input buffer and forwarding results to FIFO output buffer
US6327205B1 (en) * 1998-03-16 2001-12-04 Jazio, Inc. Signal latching of high bandwidth DRAM arrays when skew between different components is higher than signal rate
TW430815B (en) * 1998-06-03 2001-04-21 Fujitsu Ltd Semiconductor integrated circuit memory and, bus control method
JP4075140B2 (ja) * 1998-06-25 2008-04-16 富士通株式会社 電子装置及び半導体記憶装置
US6185149B1 (en) * 1998-06-30 2001-02-06 Fujitsu Limited Semiconductor integrated circuit memory
JP4260247B2 (ja) * 1998-09-02 2009-04-30 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
JP2000163965A (ja) 1998-11-27 2000-06-16 Mitsubishi Electric Corp 同期型半導体記憶装置
US6931002B1 (en) * 1998-12-08 2005-08-16 Daniel S. Simpkins Hybrid switching
JP3557114B2 (ja) * 1998-12-22 2004-08-25 株式会社東芝 半導体記憶装置
JP2000260181A (ja) * 1999-03-08 2000-09-22 Toshiba Corp 同期型半導体記憶装置
JP3813758B2 (ja) * 1999-04-12 2006-08-23 エルピーダメモリ株式会社 半導体記憶装置
JP4748828B2 (ja) 1999-06-22 2011-08-17 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4282170B2 (ja) * 1999-07-29 2009-06-17 株式会社ルネサステクノロジ 半導体装置
JP4515566B2 (ja) 1999-11-09 2010-08-04 富士通セミコンダクター株式会社 半導体集積回路
EP1258144A1 (en) * 1999-12-14 2002-11-20 General Instrument Corporation Dynamic configuration of input filtering parameters for an mpeg re-multiplexer
KR100372247B1 (ko) * 2000-05-22 2003-02-17 삼성전자주식회사 프리페치 동작모드를 가지는 반도체 메모리 장치 및 메인데이터 라인수를 줄이기 위한 데이터 전송방법
US7120761B2 (en) * 2000-12-20 2006-10-10 Fujitsu Limited Multi-port memory based on DRAM core
JP2002190194A (ja) * 2000-12-20 2002-07-05 Mitsubishi Electric Corp データ処理回路
DE60112701T2 (de) * 2000-12-20 2006-05-18 Fujitsu Ltd., Kawasaki Multiportspeicher auf Basis von DRAM
US7047330B2 (en) 2001-03-06 2006-05-16 Ati Technologies, Inc. System for digital stream transmission and method thereof
US6895522B2 (en) * 2001-03-15 2005-05-17 Micron Technology, Inc. Method and apparatus for compensating duty cycle distortion in a data output signal from a memory device by delaying and distorting a reference clock
US6515914B2 (en) * 2001-03-21 2003-02-04 Micron Technology, Inc. Memory device and method having data path with multiple prefetch I/O configurations
US6606272B2 (en) * 2001-03-29 2003-08-12 G-Link Technology Method and circuit for processing output data in pipelined circuits
US6934900B1 (en) * 2001-06-25 2005-08-23 Global Unichip Corporation Test pattern generator for SRAM and DRAM
KR100393232B1 (ko) * 2001-10-23 2003-07-31 삼성전자주식회사 제1 또는 제2메모리 아키텍쳐로의 구현이 가능한 반도체메모리 장치 및 이를 이용한 메모리 시스템
US6953111B2 (en) * 2002-03-22 2005-10-11 Yoshida Sports, Inc. Protective structure for a travel case
GB2394323B (en) * 2002-10-14 2004-09-22 Elan Digital Systems Ltd High-throughput uart interfaces
DE10318603B4 (de) * 2003-04-24 2005-03-10 Infineon Technologies Ag Eingangsempfängerschaltung
US7054202B2 (en) * 2003-06-03 2006-05-30 Samsung Electronics Co., Ltd. High burst rate write data paths for integrated circuit memory devices and methods of operating same
US6956518B1 (en) * 2004-03-31 2005-10-18 Silicon Labs Cp, Inc. Method and apparatus for subclocking a SAR analog-to-digital converter
US7515453B2 (en) * 2005-06-24 2009-04-07 Metaram, Inc. Integrated memory core and memory interface circuit
US7957216B2 (en) * 2008-09-30 2011-06-07 Intel Corporation Common memory device for variable device width and scalable pre-fetch and page size

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006202444A (ja) * 2005-01-24 2006-08-03 Renesas Technology Corp 半導体記憶装置及び半導体記憶システム
JP2012128921A (ja) * 2010-12-17 2012-07-05 Toshiba Corp 半導体記憶装置

Also Published As

Publication number Publication date
DE60236571D1 (de) 2010-07-15
US6693836B2 (en) 2004-02-17
EP2224450A2 (en) 2010-09-01
JP4415298B2 (ja) 2010-02-17
US7457172B2 (en) 2008-11-25
EP2224450B1 (en) 2012-12-26
EP1312091B1 (en) 2010-06-02
US20070058469A1 (en) 2007-03-15
US20050122814A1 (en) 2005-06-09
US20030043658A1 (en) 2003-03-06
EP1312091B8 (en) 2010-07-14
US6515914B2 (en) 2003-02-04
US7151707B2 (en) 2006-12-19
US6882579B2 (en) 2005-04-19
KR100851512B1 (ko) 2008-08-11
EP2224450A3 (en) 2010-10-06
US20030043659A1 (en) 2003-03-06
US6665223B2 (en) 2003-12-16
US7031215B2 (en) 2006-04-18
US20050122789A1 (en) 2005-06-09
US7038966B2 (en) 2006-05-02
JP2010015685A (ja) 2010-01-21
US20020135501A1 (en) 2002-09-26
US20080089158A1 (en) 2008-04-17
US20040095816A1 (en) 2004-05-20
US7310276B2 (en) 2007-12-18
EP1312091A4 (en) 2006-02-15
JP2012248267A (ja) 2012-12-13
US20030048668A1 (en) 2003-03-13
US6690609B2 (en) 2004-02-10
US20030043669A1 (en) 2003-03-06
JP5625163B2 (ja) 2014-11-19
US20060082478A1 (en) 2006-04-20
US6683814B2 (en) 2004-01-27
WO2002078002A1 (en) 2002-10-03
KR20030028473A (ko) 2003-04-08
EP1312091A1 (en) 2003-05-21
ATE470223T1 (de) 2010-06-15

Similar Documents

Publication Publication Date Title
JP5625163B2 (ja) 多重プリフェッチｉ／ｏ構成を備えるデータパスを有するメモリデバイスおよび方法
US20020023191A1 (en) Semiconductor memory device and memory system using the same
US20110289269A1 (en) Memory system and method having point-to-point link
US6538952B2 (en) Random access memory with divided memory banks and data read/write architecture therefor
JP2726578B2 (ja) Ｄｒａｍの回復を制御する方法
JPH06139798A (ja) 半導体メモリ
US7668039B2 (en) Address counter, semiconductor memory device having the same, and data processing system
JPS62188093A (ja) 半導体記憶装置
JP2000149559A (ja) 半導体装置
JPH0383285A (ja) 半導体記憶装置
JP2000149558A (ja) 半導体装置
JPH05274863A (ja) ダイナミック型半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041006

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20070628

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20070907

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071010

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080624

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20080922

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080922

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20080922

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090512

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090911

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20090911

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20090924

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091020

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091112

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121204

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121204

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131204

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees