JP2000149559A

JP2000149559A - 半導体装置

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Publication number: JP2000149559A
Application number: JP2000014830A
Authority: JP
Inventors: Haruki Toda; 春希戸田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-09-29
Filing date: 2000-01-24
Publication date: 2000-05-30
Anticipated expiration: 2020-07-27
Also published as: JP3677187B2

Abstract

(57)【要約】【課題】本発明は、多バンク構成のセルアレイとデー
タ転送系統とが最適に配置されておらず、チップ面積の
大型化を招いていた。【解決手段】複数のセルアレイ１は、それぞれ非同期
にアクセスできる複数のバンク１〜４に分割され、各バ
ンクは、複数のセルアレイを有するｍ個のブロックに分
割され、バンクとの間でデータの入出力を行うｎビット
のＩ／Ｏバスは、隣接するバンクにより共有され、この
隣接するバンクにより共有されるｎビットのＩ／Ｏバス
は、各バンクのｍ個のブロックに対応して、ｎ／ｍビッ
ト毎にｍ個にグループ化され、各バンクの各ブロック
は、隣接するセルアレイで共有されるデータバスを介し
てせるアレイに対応するｎ／ｍビットのＩ／Ｏバスとの
間でデータが入出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、バーストデータ
転送を行う半導体装置に関する。

【０００２】

【従来の技術】図１０に示すような基本的な構成の従来
のＤＲＡＭにおいては、図１１に示すように、ワード線
により選択されたメモリセルから読み出されたデータは
ビット線を介してセンスアップに与えられ、センスアッ
プによってセンス増幅された１対のデータは、カラムセ
レクト線ＣＳＬの信号により導通制御される１対のＦＥ
Ｔ１０１を介して出力バッファへと読み出される。

【０００３】このようなＤＲＡＭに対して、従来のシン
クロナスＤＲＡＭ（ＳＤＲＡＭ）のひとつのアーキテク
チャの一部構成を図１２に示す。図１２に示す構成はひ
とつのデータ入出力に対してシンクロナス動作を行うた
めのデータ転送の経路を示したものである。以下簡単に
動作を説明する。

【０００４】一連のシリアルデータの出力に際して、先
頭のデータのアドレスが与えられるとカラムセレクト線
ＣＳＬ１〜２の対応する隣接した２つのＣＳＬが選択さ
れて、４つのデータが４ペアのＤＢ線に読み出される。
２クロックサイクルの内に同時に２カラムから読み出さ
れたデータがシリアルに出力されるのがＳＤＲＡＭの２
ビットプリフェッチのシステムであるから、この４ペア
のＤＢ線からシリアルアクセスのアドレッシングに合う
２ペアのＤＢ線が選択される。この選択を行うのがＤＢ
セレクトである。

【０００５】選ばれた２ペアのＤＢ線のデータは２ペア
のＲＷＤ線に転送される。２ペアのＲＷＤ線のデータ
は、最初の２サイクルのデータについてはレジスタＲ
１、Ｒ２に格納され、次の２サイクルのデータはＲ３、
Ｒ４に格納される。この際、ＲＷＤ線のデータをどの順
序でレジスタに格納するのかを決めるのがＲＷＤスイッ
チ１、２である。このスイッチを経てデータは２サイク
ル毎に交互に開くレジスタトランスファゲート１、２に
よってレジスタＲ１〜Ｒ４にアクセス順に格納されて高
速なデータ出力が実現される。

【０００６】図１２に示すＲＷＤスイッチ１、２及びレ
ジスタトランスファゲート１、２は、例えばＦＥＴから
なるゲートにより構成され、レジスタＲ１、Ｒ４に格納
されたデータは、例えば図１３に示すように、シフトレ
ジスタ１０２の各出力に対応して導通制御されるＦＥＴ
ゲート１０３を介して出力バッファへと読み出される。

【０００７】上述したデータ転送の状態を時間を追って
みたのが図１４のタイミング図である。図１４ではバー
スト長８、アドレス設定からのレイテンシー３のデータ
転送を示している。

【０００８】図１４には図１２の各部の状態が示されて
いるが、これを順を追って説明する。

【０００９】まず、クロックサイクル（ＣＬＫ）におい
て／ＣＡＳがＬになり、一連のバーストデータの先頭の
アドレスが設定されアクセスが開始される。先頭のアド
レスが決まると後はデータのバーストアクセスのアドレ
ッシング順に従って２サイクル毎に内部アドレスが発生
されて２本ずつのカラムセレクト線ＣＳＬが立ち上がり
アクセス動作を行う。

【００１０】カラムセレクト線ＣＳＬが立ち上がるとＤ
Ｂ線ペアはすぐにｂｕｓｙ状態になる。ＤＢ線ペアにデ
ータが充分確定した頃ＤＢセレクタが作用して４ペアの
ＤＢ線の２ペアからデータをＲＷＤ線ペアに転送して、
ＲＷＤ線を２サイクル毎にｂｕｓｙ状態にする。ＲＷＤ
線に充分データを確定すると、ＲＷＤスイッチ及びレジ
スタトランスファゲートの１または２の一方が動作して
レジスタにデータを格納する。

【００１１】この動作の際に、ＲＷＤスイッチはバース
トデータのアドレッシングにより１または２の適当な方
が選択されてオン、レジスタトランスファゲートの方は
常に１と２が交互にオンしてデータをレジスタに格納し
ていく。それぞれのレジスタトランスファゲートがオン
するとすぐにレジスタの内容は書き換えられてｂｕｓｙ
状態となりＯＵＴＰＵＴからデータがシリアルに出力さ
れる。

【００１２】これらのバーストデータ転送の制御の際、
内部の動作は２クロックサイクルを周期として行われる
ために、一連のデータバーストのアクセスが終了した後
の新たなバーストアクセスの開始クロックサイクルには
制限がでてくる。バースト終了後任意のサイクルから新
たなアクセスを開始しようとするには制限がでてくる。
バースト終了後任意のサイクルから新たなアクセスを開
始しようとする、クロック周期の制御を一旦リセットし
て新たに２クロックサイクルを開始する必要がある。

【００１３】このために、一連のバーストアクセスが終
了してこのバーストのアクセスの制御が不要になった時
点でデータバースト終了信号を内部で発生する。この信
号が発生しているクロックサイクルから制御系をリセッ
トする。図１４ではクロックサイクル９である。リセッ
トが終了しなければ新たなバーストサイクルは開始でき
ないのと、リセットには十数ｎｓの時間が必要であるた
め、新たな開始アドレスの設定はクロックサイクル１１
からとなる。このため、クロックサイクル９と１０は新
たなバーストアクセスの設定はできない。したがって、
図１４の太い点線からの新たなバーストデータの出力は
できず、細い点線のみからのデータ出力となる。

【００１４】

【発明が解決しようとする課題】一方、従来のシンクロ
ナスＤＲＡＭにおいては、多バンク構成のセルアレイと
データ転送系統とが最適に配置されておらず、チップ面
積の大型化を招いていた。

【００１５】本発明は、上記課題を解決するものであ
り、その目的とするところは、多バンクの構成のセルア
レイとデータ転送系統との配置構成の最適化することに
より、チップ面積の大型化を防止し得る半導体装置を提
供することにある。

【００１６】

【課題を解決するための手段】本発明の半導体装置は、
行列状に配置された複数のセルからなり、複数のバンク
に分割された複数のセルアレイと、前記複数のセルアレ
イとの間でｎビット（ｎは正の整数）データを入出力す
る複数のｎビットＩ／Ｏバスとを有し、前記各バンクは
複数のセルアレイを含むｍ個（ｍは正の整数）のブロッ
クに分割され、前記ｎビットのＩ／Ｏバスは隣接するバ
ンクに相互間に配置されて隣接するバンクに時分割で使
用され、前記ｎビットのＩ／Ｏバスは各ブロックに対応
してｎ／ｍビット毎にｎ／ｍビットＩ／Ｏバスのグルー
プとされ、ｎ／ｍビットＩ／Ｏバスの各グループは対応
するブロックに隣接した領域内に配置され、１つのバン
クのｎ／ｍビットＩ／Ｏバスの任意の２つのグループに
関して、第１のグループのバスは第２のグループのバス
の近傍に平行して延出せず、各バンクの各ブロックにお
いて、ｎ／ｍビットＩ／Ｏバスと各ブロックのデータバ
スとの間でデータが入出力される。

【００１７】

【作用】本発明は、各バンクをｍ個のブロックに分割
し、ｎビットのＩ／Ｏバスをｎ／ｍビット毎に分割し、
ｎ／ｍビットＩ／Ｏバスの各グループを対応するブロッ
クに隣接する領域内に配置している。しかも、１つのバ
ンクのｎ／ｍビットＩ／Ｏバスの任意の２つのグループ
に関して、第１のグループのバスは第２のグループのバ
スの近傍に平行して延出しない構成としている。したが
って、バンク間などで時分割使用可能なＩ／Ｏバスをセ
ルアレイ、バンクで共有できるため、チップ面積の増大
を防止できる。

【００１８】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。

【００１９】図１は、本発明の一実施例に係わるシンク
ロナスＤＲＡＭの構成を示す図である。

【００２０】図１では、具体的に６４Ｍ（メガ）ビット
構成のシンクロナスＤＲＡＭを考えている。図１は６４
ＭシンクロナスＤＲＡＭを４０９６行×５１２列×８Ｉ
／Ｏ４バンクとして構成した実施例である。

【００２１】各バンクは１Ｍビットのアレイペア１が８
つの二つのブロックから構成される。更に詳しくは、こ
の１Ｍビットのセルアレイペア１はセンスアンプを挟ん
だ１０２４列×５１２行セルアレイ２つによって構成さ
れている。各バンクにおいて、各ブロックは４Ｉ／Ｏづ
つのデータバス２を持っている。このようにバンクを２
つのブロックに分けて半分づつのＩ／Ｏに対応させるこ
とで４Ｉ／Ｏ分のバスで８Ｉ／Ｏに対応できる。

【００２２】また、セルアレイの活性化は例えばバンク
１の場合は斜線の入った１Ｍセルアレイペア１が活性化
されて、各セルアレイペア１が２Ｉ／Ｏづつのデータに
対応する。Ｉ／Ｏバス２は４Ｉ／Ｏづつで構成されてお
り、隣接する二つのバンク間で共用される。これは、シ
ンクロナスＤＲＡＭの仕様上二つのバンクと同時にデー
タ転送を行うことはないからである。

【００２３】次に、セルアレイとＩ／Ｏバスの間のデー
タ転送路についてその構成を説明する。図２は図１のセ
ルアレイペア１（斜線部）の詳細な構成を示した図であ
る。

【００２４】図２において、セルアレイ３は１０２４列
×５１２行からなり、センスアンプ（Ｓ／Ａ）４は両側
のセルアレイ３に共有されて活性化されたセルアレイ３
のセンス動作を行う。選択された活性化されたセルアレ
イ３の両側に並ぶＳ／Ａ４がこのセルアレイ３のビット
線のセンス動作を行う。データバス線のＤＢ１１、１
２、１３、１４、２１、２２、２３、２４のペアはセル
アレイ３の間に４ペアあり、これから２ペアがＤＢセレ
クタ５によって選択されてデータ転送が行われるのは図
１２の説明と同じである。

【００２５】なお、図２には示されていないが、点線で
表示したビット線６とＳ／Ａ４の接続は活性化されてい
ないセルアレイのものとは切り離されるようなスイッチ
回路がビット線とＳ／Ａの間に挿入されている。

【００２６】ひとつのセルアレイ３のビット線６は二つ
づつ左右に振り分けられて異なるＩ／Ｏを構成してい
る。カラムセレクト線ＣＳＬ１とＣＳＬ２はクロックサ
イクル毎に同時に選択される隣接した２つのカラム選択
線を表している。これによって、セルアレイ３の両側に
ある各Ｉ／Ｏに４ペアづつのＤＢ線がＳ／Ａ４と接続さ
れる。

【００２７】次に、Ｉ／Ｏバスを構成するＲＷＤ線との
接続の様子を図３に示す。図３は図１の点線で囲まれた
部分に対応している。

【００２８】図３ではバンク１とバンク２に共有の各Ｉ
／ＯのＲＷＤ線が示されている。バンク１の斜線部１が
選択活性化されているとしている。セルアレイ１の詳細
は拡大して示してあるように、一つおきに二つのセルア
レイ３が活性化されている。活性化されるＤＢセレクタ
５も斜線で示したが、バンクを構成する図示された半分
のブロックでは端から順にＩ／Ｏ１、２、３、４のＲＷ
Ｄ線に接続されている。また、図示されていないバンク
の残りの半分のブロックではＩ／Ｏ５、６、７、８のＲ
ＷＤ線に接続されている。ＤＢ線が両側のセルアレイ３
で共用されているのでセルアレイ３の活性化は一つおき
に行うことによって、このようなデータ転送経路の接続
を行えば、各Ｉ／Ｏのアドレスをセルアレイに無駄なく
割り付けることができる。

【００２９】したがって上記実施例のセルアレイ、デー
タ転送線経路の構成によれば、バンクをブロックに分け
てＩ／Ｏの割り付けを２分し、時分割使用不可能なデー
タバスは空間的になるべく局在して分離し、バンク間な
どで時分割使用可能なデータバスはデータ転送経路がセ
ルアレイ、バンクなどで共有し、データ転送経路による
システムの面積増加を最小に抑えて大容量のシンクロナ
スＤＲＡＭを構成できる。

【００３０】なお、上記実施例では１つのバンクを２分
割したが、例えば図４に示すように、１つのバンクを４
つのブロックに分割して、それぞれのブロックに２Ｉ／
Ｏバスを対応させるようにしてもよい。

【００３１】また、図１に示す配置構成において、それ
ぞれのＩ／Ｏバス２に対応したＩ／Ｏバッファ（図示せ
ず）は、図５に示すように、Ｉ／Ｏバッド（図示せず）
に隣接させてパッドの配置領域６内に設けるようにすれ
ば、Ｉ／ＯバッファとＩ／Ｏパット間の配線経路が短縮
されて、チップ面積の縮小化を図ることが可能となる。

【００３２】図６は、データの転送を制御する内部クロ
ックについて従来例において説明したリセットによる制
限の緩和のためのアーキテクチャを示すものであり、内
部動作を制御するクロックの系統のブロック図である。

【００３３】図６において、太い線で示されているのが
一つの信号経路であり、この系統の一連の動作が終わる
と点線のようにリセット及び切り替え信号が各ブロック
に伝えられる。

【００３４】外部クロックＣＬＫはスイッチＳ１を経
て、図１２に示すレジスタＲ１〜Ｒ４の出力を制御する
信号を生成する内部クロック系１に伝えられる。内部ク
ロック系１は外部信号／ＣＡＳ信号を受けて制御用の内
部クロックを外部クロックＣＬＫから発生する。内部ク
ロックはスイッチＷ１を通り、データのアクセスのバー
ストを制御するバースト制御部７を駆動する。

【００３５】一連のバーストアクセスがバースト制御部
７によって終了するか、又はバーストアクセスを途中で
中断させるバーストインタラプト信号が外部から入力さ
れると、ＥＮＤ信号がバースト制御部７からリセット及
び切り替え信号を発生するブロックＥＳ８に出力され
る。ブロックＥＳ８はＥＮＤ信号を受ける度に交互に信
号Ｒ１または信号Ｒ２を出力する。図６では、信号Ｒ１
が立ち上がる場合を示した。この時信号Ｒ２は立ち上が
る。これによって、スイッチＳ１はオフ、スイッチＳ２
はオンし、内部クロック系１はリセット状態に入り内部
クロック系２は待機状態になる。

【００３６】次に、／ＣＡＳ信号が入力されると、外部
クロックＣＬＫに従いいつでも内部クロック系２は動作
可能となる。また、スイッチＷ１はオフしスイッチＷ２
はオンとなる。これにより、次のバースト制御は内部ク
ロック系２から行われることになる。

【００３７】このように、今まで使用していた内部クロ
ック系のリセット終了を待たずに次の動作を他の内部ク
ロック系を使用して行うことができるため、従来のよう
な制限は生じない。

【００３８】図６に示すスイッチＳ１、Ｓ２、Ｗ１、Ｗ
２、内部クロック系１、２及びバースト制御部７は、例
えば図７に示すように構成されており、スイッチＳ１、
Ｓ２、Ｗ１、Ｗ２は相補型のＦＥＴからなり、内部クロ
ック系１、２は、レジスタＲ１〜Ｒ４からデータを出力
制御するトランスファゲート９を順次導通制御する制御
信号を生成するシフトレジスタ１０と、シフトレジスタ
１０で生成された内部クロック系１又は内部クロック系
２の制御信号をブロックＥＳ８から出力される切換え信
号Ｒ１又はＲ２により選択してトランスファゲート９に
与えるトランスファゲート１１とからなり、バースト制
御部７は、一連のバーストデータ転送の長さをカウント
して終了を判別するカウンタ１２と、カウンタ１２の出
力又はバーストインタラプト信号の入力によりＥＮＤ信
号を出力するＯＲゲート１３とから構成されている。

【００３９】また、ブロックＥＳ８は、例えば図８に示
すように構成されており、図８に示すクロックトインバ
ータ１４はそこの記入されている信号が立ち上がるとイ
ンバータとして作用し、立ち下がると出力が高インピー
ダンスになる。／ＥＮＤはＥＮＤ信号の相補的な信号で
あるから、ＥＮＤ信号が供給される度に信号Ｒ１とＲ２
が図９に示すように交互に立ち上がる。

【００４０】このように、データ転送を制御する内部ク
ロック系を２系統設け、これを交互に使用することによ
ってクロック系のリセットに掛かる時間によるデータ転
送に関する制限を無くすことができる。また、図１に示
す構成と組み合わせることで、システムに必要な面積を
小さくすることによるコスト低下と、データ転送に関わ
る制限の緩和による使い勝手のよさとを合わせ持った大
容量ＳＤＲＡＭを提供できる。

【００４１】

【発明の効果】以上、詳述したように本発明によれば、
バンクを複数のブロックに分割してＩ／Ｏバスをそれぞ
れのブロックに対応して分割し、Ｉ／Ｏバスを隣接する
バンク間で共通化するとともに、データバスを隣接する
セルアレイ間で共通化するようにしたので、バンク化さ
れたセルアレイとデータ転送機構との最適な配置構成が
可能となり、構成の小型化を達成することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わる半導体装置の構成を
示す図である。

【図２】図１に示すセルアレイとデータバスの関係を示
す図である。

【図３】図１に示すデータ転送経路とバンクの関係を示
す図である。

【図４】図１の変形例を示す構成図である。

【図５】本発明の一実施例に係わり、Ｉ／Ｏバッファの
配置例を示す図である。

【図６】本発明に適用される制御回路の一例を示す図で
ある。

【図７】図６に示す構成の一部の具体例を示す図であ
る。

【図８】図６に示す構成の一部の具体例を示す図であ
る。

【図９】図８に示す構成の動作タイミングを示す図であ
る。

【図１０】従来のＤＲＡＭの基本構成を示す図である。

【図１１】図１０の一部構成を示す図である。

【図１２】従来のシンクロナスＤＲＡＭのバーストデー
タ転送に係わる一部構成を示す図である。

【図１３】図１２の一部構成を示す図である。

【図１４】図１２に示す構成の動作タイミングを示す図
である。

【符号の説明】

３セルアレイペア２Ｉ／Ｏバス４センスアンプ５ＤＢセレクタ６Ｉ／Ｏバス、Ｉ／Ｏバッドの配置領域７バースト制御部８ブロックＥＳ９、１１トランスファーゲート１０シフトレジスタＳ１、Ｓ２、Ｗ１、Ｗ２スイッチ

Claims

【特許請求の範囲】

【請求項１】行列状に配置された複数のセルからな
り、複数のバンクに分割された複数のセルアレイと、前記複数のセルアレイとの間でｎビット（ｎは正の整
数）データを入出力する複数のｎビットＩ／Ｏバスとを
有し、前記各バンクは複数のセルアレイを含むｍ個（ｍは正の
整数）のブロックに分割され、前記ｎビットのＩ／Ｏバスは隣接するバンクに相互間に
配置されて隣接するバンクに時分割で使用され、前記ｎビットのＩ／Ｏバスは各ブロックに対応してｎ／
ｍビット毎にｎ／ｍビットＩ／Ｏバスのグループとさ
れ、ｎ／ｍビットＩ／Ｏバスの各グループは対応するブロッ
クに隣接した領域内に配置され、１つのバンクのｎ／ｍ
ビットＩ／Ｏバスの任意の２つのグループに関して、第
１のグループのバスは第２のグループのバスの近傍に平
行して延出せず、各バンクの各ブロックにおいて、ｎ／ｍビットＩ／Ｏバ
スと各ブロックのデータバスとの間でデータが入出力さ
れることを特徴とする半導体装置。
【請求項２】前記ｎ／ｍビットＩ／Ｏバスは、ブロッ
ク内の隣接するセルアレイに接続されることを特徴とす
る請求項１記載の半導体装置。
【請求項３】前記データバスは、隣接する前記セルア
レイの相互間に配置され、隣接する前記セルアレイは交
互に活性化されることを特徴とする請求項１記載の半導
体装置。
【請求項４】前記ｎ＝８、ｍ＝２であり、８ビットの
Ｉ／Ｏバスが隣接するバンクに共有され、各バンクはそ
れぞれ２個のブロックに分割され、各ブロックは前記８
ビットのＩ／Ｏバスのうちの４ビットのＩ／Ｏバスに対
応していることを特徴とする請求項１記載の半導体装
置。
【請求項５】前記ｎ＝８、ｍ＝４であり、８ビットの
Ｉ／Ｏバスが隣接するバンクに共有され、各バンクはそ
れぞれ４個のブロックに分割され、各ブロックは前記８
ビットのＩ／Ｏバスのうちの２ビットのＩ／Ｏバスに対
応していることを特徴とする請求項１記載の半導体装
置。
【請求項６】前記各Ｉ／Ｏバスに対応され、Ｉ／Ｏパ
ッドに接続されたＩ／Ｏバッファをさらに具備すること
を特徴とする請求項１、４、５のいずれかに記載の半導
体装置。
【請求項７】行列状に配置された複数のセルからな
り、複数のバンクに分割された複数のセルアレイと、前記セルアレイを活性化する活性化手段と、前記複数のセルアレイに設けられ、前記活性化手段によ
り交互に活性化される第１の隣接するセルアレイに時分
割で使用される第１のデータバスセットを有する複数の
データバスと、前記複数のセルアレイとの間でｎビット（ｎは正の整
数）のデータを入出力する複数のｎビットＩ／Ｏバスと
を有し、前記各バンクは複数のセルアレイを含むｍ個（ｍは正の
整数）のブロックに分割され、前記ｎビットのＩ／Ｏバスは隣接するバンクの相互間に
配置されて隣接するバンクに時分割で使用され、前記ｎビットのＩ／Ｏバスは前記各ブロックに対応して
ｎ／ｍビット毎にｎ／ｍビットＩ／Ｏバスのグループと
され、前記ｎ／ｍビットＩ／Ｏバスの各グループは対応するブ
ロックと隣接した領域内に配置され、１つのバンクのｎ
／ｍビットＩ／Ｏバスの任意の２つのグループにおい
て、第１のグループのバスは第２のグループのバスの近
傍に平行して延出せず、各バンクの各ブロックにおいて、ｎ／ｍビットＩ／Ｏバ
スと各ブロックのデータバスとの間でデータが入出力さ
れることを特徴とする半導体装置。
【請求項８】前記複数のデータバスは、所定数のデー
タバスからなる第２のデータバスセットを有し、この第
２のデータバスセットは第２の隣接するセルアレイに時
分割で使用され、この第２の隣接するセルアレイの各セ
ルアレイは前記活性化手段により交互に活性化されるこ
とを特徴とする請求項７記載の半導体装置。
【請求項９】前記第１の隣接するセルアレイは前記第
２の隣接するセルアレイの１つのセルアレイを共有する
ことを特徴とする請求項８記載の半導体装置。
【請求項１０】前記第１の隣接するセルアレイの相互
間にはセンスアンプが設けられ、このセンスアンプはビ
ット線対を介して前記第１の隣接するセルアレイの一方
に接続されることを特徴とする請求項７記載の半導体装
置。
【請求項１１】前記第１のデータバスセットは前記セ
ンスアンプに接続されることを特徴とする請求項１０記
載の半導体装置。
【請求項１２】行列状に配置された複数のセルからな
り、複数のバンクに分割された複数のセルアレイと、前記セルアレイを活性化する活性化手段と、前記複数のセルアレイに設けられ、前記活性化手段によ
り交互に活性化される第１の隣接するセルアレイに時分
割で使用される第１のデータバスセットを有する複数の
データバスと、前記複数のセルアレイとの間でｎビット（ｎは正の整
数）のデータを入出力する複数のｎビットＩ／Ｏバスと
を有し、前記各バンクは複数のセルアレイを含むｍ個（ｍは正の
整数）のブロックに分割され、前記ｎビットのＩ／Ｏバスは隣接するバンクに相互間に
配置されて隣接するバンクに時分割で使用され、前記ｎビットのＩ／Ｏバスは、それぞれ少なくとも１つ
の前記バンクに対応して配置され、前記ｎビットのＩ／Ｏバスは各ブロックに対応してｎ／
ｍビット毎にｎ／ｍビットＩ／Ｏバスのグループとさ
れ、前記ｎ／ｍビットＩ／Ｏバスの各グループは対応するブ
ロックに隣接して配置され、１つのバンクのｎ／ｍビッ
トＩ／Ｏバスの任意の２つのグループにおいて、第１の
グループのバスは第２のグループのバスにオーバーラッ
プせず、各バンクの各ブロックにおいて、ｎ／ｍビットＩ／Ｏバ
スと各ブロックのデータバスとの間でデータが入出力さ
れることを特徴とする半導体装置。
【請求項１３】前記複数のデータバスは、所定数のデ
ータバスからなる第２のデータバスセットを有し、この
第２のデータバスセットは第２の隣接するセルアレイに
時分割で使用され、この第２の隣接するセルアレイの各
セルアレイは前記活性化手段により交互に活性化される
ことを特徴とする請求項１２記載の半導体装置。
【請求項１４】前記第１の隣接するセルアレイは前記
第２の隣接するセルアレイの１つのセルアレイを共有す
ることを特徴とする請求項１２記載の半導体装置。
【請求項１５】前記ｎ＝８、ｍ＝２であり、８ビット
のＩ／Ｏバスが隣接するバンクに共有され、各バンクは
それぞれ２個のブロックに分割され、各ブロックは前記
８ビットのＩ／Ｏバスのうちの４ビットのＩ／Ｏバスが
対応してなることを特徴とする請求項１２記載の半導体
装置。
【請求項１６】前記ｎ＝８、ｍ＝４であり、８ビット
のＩ／Ｏバスが隣接するバンクに共有され、各バンクは
それぞれ４個のブロックに分割され、各ブロックは前記
８ビットのＩ／Ｏバスのうちの２ビットのＩ／Ｏバスが
対応してなることを特徴とする請求項１２記載の半導体
装置。
【請求項１７】前記第１、第２のデータバスセットに
対応して設けられ、これら第１、第２のデータバスセッ
トを隣接する前記ｎ／ｍビットＩ／Ｏバスに選択的に接
続するデータバス選択回路をさらに具備することを特徴
とする請求項１３記載の半導体装置。
【請求項１８】それぞれ複数のメモリセルがマトリク
ス状に配置され、列方向にビット線対が配置された複数
のメモリセルアレイと、前記メモリセルアレイの相互間にそれぞれ設けられ、ビ
ット線対に接続され、行方向に配置された複数のセンス
アンプを有する複数のセンスアンプアレイと、２個の前記メモリセルアレイの相互間に配置され、行方
向に配置された複数の第１のデータ線対を有する複数の
第１のデータバスと、列方向に配置された複数の第２のデータ線対を有する第
２のデータバスと、前記第１のデータバスのそれぞれに対応して設けられ、
前記複数の第１のデータ線対のうちの１対を前記第２の
データ線対のうちの１対に選択的に接続する複数のデー
タ線選択回路とを具備することを特徴とする半導体装
置。
【請求項１９】前記メモリセルアレイにそれぞれ設け
られ１つの行のメモリセルを選択するロウデコーダと、前記各センスアンプアレイに設けられ、選択されたセン
スアンプアレイのセンスアンプ回路を活性化するセンス
アンプ活性化回路と、信号アクセス動作において、アドレス信号を受け、少な
くとも２個の前記ロウデコーダ及び４つの前記センスア
ンプ活性化回路を選択する手段とをさらに具備すること
を特徴とする請求項１８記載の半導体装置。
【請求項２０】複数の第１のデータ線対を有する第1
のデータバスと、複数の第２のデータ線対を有する第２のデータバスと、複数の第３のデータ線対を有する第３のデータバスと、複数の第４のデータ線対を有する第４のデータバスと、複数の第５のデータ線対を有する第５のデータバスと、前記第１、第２のデータバスの相互間に配置され、複数
のメモリセルに接続され、前記第１、第２のデータ線対
に選択的に接続される複数の第１のビット線対を有する
第１のメモリセルアレイと、前記第２、第３のデータバスの相互間に配置され、複数
のメモリセルに接続され、前記第２、第３のデータ線対
に選択的に接続される複数の第２のビット線対を有する
第２のメモリセルアレイと、前記第３、第４のデータバスの相互間に配置され、複数
のメモリセルに接続され、前記第３、第４のデータ線対
に選択的に接続される複数の第３のビット線対を有する
第３のメモリセルアレイと、前記第４、第５のデータバスの相互間に配置され、複数
のメモリセルに接続され、前記第４、第５のデータ線対
に選択的に接続される複数の第４のビット線対を有する
第４のメモリセルアレイと、第１のＩ／Ｏ線対、第２のＩ／Ｏ線対、第３のＩ／Ｏ線
対、第４のＩ／Ｏ線対を有する第６のデータバスと、前記第１のＩ／Ｏ線対に設けられ、前記第１のＩ／Ｏ線
対と前記複数の第１のデータ線対のうちの１対とを選択
的に接続する第１の選択回路と、前記第２のＩ／Ｏ線対に設けられ、前記第２のＩ／Ｏ線
対と前記複数の第２のデータ線対のうちの１対とを選択
的に接続する第２の選択回路と、前記第３のＩ／Ｏ線対に設けられ、前記第３のＩ／Ｏ線
対と前記複数の第３のデータ線対のうちの１対とを選択
的に接続する第３の選択回路と、前記第４のＩ／Ｏ線対に設けられ、前記第４のＩ／Ｏ線
対と前記複数の第４のデータ線対のうちの１対とを選択
的に接続する第４の選択回路と、前記第５のＩ／Ｏ線対に設けられ、前記第５のＩ／Ｏ線
対と前記複数の第５のデータ線対のうちの１対とを選択
的に接続する第５の選択回路とを具備することを特徴と
する半導体装置。
【請求項２１】前記第１及び第３のメモリセルアレイ
を同時に活性化する手段をさらに具備することを特徴と
する請求項２０記載の半導体装置。
【請求項２２】複数の第６のデータ線対を有する第６
のデータバスと、複数の第７のデータ線対を有する第７のデータバスと、複数の第８のデータ線対を有する第８のデータバスと、複数の第９のデータ線対を有する第９のデータバスと、複数の第１０のデータ線対を有する第１０のデータバス
と、前記第６、第７のデータバスの相互間に配置され、複数
のメモリセルに接続され、前記第６、第７のデータ線対
に選択的に接続される複数の第５のビット線対を有する
第５のメモリセルアレイと、前記第７、第８のデータバスの相互間に配置され、複数
のメモリセルに接続され、前記第７、第８のデータ線対
に選択的に接続される複数の第６のビット線対を有する
第６のメモリセルアレイと、前記第８、第９のデータバスの相互間に配置され、複数
のメモリセルに接続され、前記第８、第９のデータ線対
に選択的に接続される複数の第７のビット線対を有する
第７のメモリセルアレイと、前記第９、第１０のデータバスの相互間に配置され、複
数のメモリセルに接続され、前記第９、第１０のデータ
線対に選択的に接続される複数の第８のビット線対を有
する第８のメモリセルアレイと、前記第１のＩ／Ｏ線対に設けられ、前記第１のＩ／Ｏ線
対と前記複数の第６のデータ線対のうちの１対とを選択
的に接続する第６の選択回路と、前記第２のＩ／Ｏ線対に設けられ、前記第２のＩ／Ｏ線
対と前記複数の第７のデータ線対のうちの１対とを選択
的に接続する第７の選択回路と、前記第３のＩ／Ｏ線対に設けられ、前記第３のＩ／Ｏ線
対と前記複数の第８のデータ線対のうちの１対とを選択
的に接続する第８の選択回路と、前記第４のＩ／Ｏ線対に設けられ、前記第４のＩ／Ｏ線
対と前記複数の第９のデータ線対のうちの１対とを選択
的に接続する第９の選択回路と、前記第５のＩ／Ｏ線対に設けられ、前記第５のＩ／Ｏ線
対と前記複数の第１０のデータ線対のうちの１対とを選
択的に接続する第１０の選択回路とを有し、前記第１乃
至第４のメモリセルアレイは第１のバンクに属し、第５
乃至第８のメモリセルアレイは第２のバンクに属し、前
記第１、第２のバンクは交互に活性化されることを特徴
とする請求項２０記載の半導体装置。
【請求項２３】複数のメモリセルがマトリクス状に配
置され、第１、第２、第３、第４のバンクに分割されて
第１の方向に配置され前記各バンクは、第２の方向に配
置された複数のメモリセルを有するメモリセルアレイ
と、前記第１、第２のバンクの相互間に配置され、第１、第
２のバンクのメモリセルアレイとの間でデータを転送す
る第１のバスと、前記第３、第４のバンクの相互間に配置され、第３、第
４のバンクのメモリセルアレイとの間でデータを転送す
る第２のバスと、前記第１乃至第４のバンクのうちの１つのバンクに属す
少なくとも２つのメモリセルアレイを同時に活性化する
活性化手段とを具備することを特徴とする半導体装置。
【請求項２４】活性化手段は、１つのバンク内の４つ
のメモリセルアレイを同時に活性化し、前記第１のバス
は４つのＩ／Ｏ線対を含み、前記第２のバスは４つのＩ
／Ｏ線対を含むことを特徴とする請求項２３記載の半導
体装置。
【請求項２５】前記第１乃至第４のバンクの相互間の
領域に配置され、複数のＩ／Ｏパッドに接続される周辺
回路をさらに具備することを特徴とする請求項２３記載
の半導体装置。
【請求項２６】第１の行、第１の列に配置され、複数
のメモリセルを有する第１のブロックと、第１の行、第２の列に配置され、前記第１のブロックと
共に第１のバンクを構成し、複数のメモリセルを有する
第２のブロックと、第２の行、第１の列に配置され、複数のメモリセルを有
する第３のブロックと、第２の行、第２の列に配置され、前記第３のブロックと
共に第２のバンクを構成し、複数のメモリセルを有する
第４のブロックと、第３の行、第１の列に配置され、複数のメモリセルを有
する第５のブロックと、第３の行、第２の列に配置され、前記第５のブロックと
共に第３のバンクを構成し、複数のメモリセルを有する
第６のブロックと、第４の行、第１の列に配置され、複数のメモリセルを有
する第７のブロックと、第４の行、第２の列に配置され、前記第７のブロックと
共に第４のバンクを構成し、複数のメモリセルを有する
第８のブロックとを有し、前記第１乃至第８のブロックは、それぞれ複数のメモリ
セルアレイに分割され、前記第１、第３のブロックの相互間に配置され、前記第
１、第３のブロック内のメモリセルとの間でデータを転
送する第１のＩ／Ｏバスと、前記第２、第４のブロックの相互間に配置され、前記第
２、第４のブロック内のメモリセルとの間でデータを転
送する第２のＩ／Ｏバスと、前記第５、第７のブロックの相互間に配置され、前記第
５、第７のブロック内のメモリセルとの間でデータを転
送する第３のＩ／Ｏバスと、前記第６、第８のブロックの相互間に配置され、前記第
６、第８のブロック内のメモリセルとの間でデータを転
送する第４のＩ／Ｏバスと、同一バンク内の複数のメモリセルアレイを活性化する活
性化手段とを具備することを特徴とする半導体装置。
【請求項２７】前記活性化手段は、前記１つのバンク
の１つのブロック内のＮ個のセルアレイと、前記１つの
バンクの他の１つのブロック内のＮ個のセルアレイを活
性化することを特徴とする請求項２６記載の半導体装
置。
【請求項２８】前記Ｎ＝２であることを特徴とする請
求項２７記載の半導体装置。
【請求項２９】第１の行、第１の列に配置され、複数
のメモリセルを有する第１のブロックと、第１の行、第２の列に配置され、複数のメモリセルを有
する第２のブロックと、第１の行、第３の列に配置され、複数のメモリセルを有
する第３のブロックと、第１の行、第４の列に配置され、前記第１乃至第３のブ
ロックと共に第１のバンクを構成し、複数のメモリセル
を有する第４のブロックと、第２の行、第１の列に配置され、複数のメモリセルを有
する第５のブロックと、第２の行、第２の列に配置され、複数のメモリセルを有
する第６のブロックと、第２の行、第３の列に配置され、複数のメモリセルを有
する第７のブロックと、第２の行、第４の列に配置され、前記第５乃至第７のブ
ロックと共に第２のバンクを構成し、複数のメモリセル
を有する第８のブロックと、第３の行、第１の列に配置され、複数のメモリセルを有
する第９のブロックと、第３の行、第２の列に配置され、複数のメモリセルを有
する第１０のブロックと、第３の行、第３の列に配置され、複数のメモリセルを有
する第１１のブロックと、第３の行、第４の列に配置され、前記第９乃至第１１の
ブロックと共に第３のバンクを構成し、複数のメモリセ
ルを有する第１２のブロックと、第４の行、第１の列に配置され、複数のメモリセルを有
する第１３のブロックと、第４の行、第２の列に配置され、複数のメモリセルを有
する第１４のブロックと、第４の行、第３の列に配置され、複数のメモリセルを有
する第１５のブロックと、第４の行、第４の列に配置され、前記第１３乃至第１５
のブロックと共に第４のバンクを構成し、複数のメモリ
セルを有する第１６のブロックと、前記第１、第５のブロックの相互間に配置され、前記第
１、第５のブロック内のメモリセルとの間でデータを転
送する第１のＩ／Ｏバスと、前記第２、第６のブロックの相互間に配置され、前記第
２、第６のブロック内のメモリセルとの間でデータを転
送する第２のＩ／Ｏバスと、前記第３、第７のブロックの相互間に配置され、前記第
３、第７のブロック内のメモリセルとの間でデータを転
送する第３のＩ／Ｏバスと、前記第４、第８のブロックの相互間に配置され、前記第
４、第８のブロック内のメモリセルとの間でデータを転
送する第４のＩ／Ｏバスと、前記第９、第１３のブロックの相互間に配置され、前記
第９、第１３のブロック内のメモリセルとの間でデータ
を転送する第５のＩ／Ｏバスと、前記第１０、第１４のブロックの相互間に配置され、前
記第１０、第１４のブロック内のメモリセルとの間でデ
ータを転送する第６のＩ／Ｏバスと、前記第１１、第１５のブロックの相互間に配置され、前
記第１１、第１５のブロック内のメモリセルとの間でデ
ータを転送する第７のＩ／Ｏバスと、前記第１２、第１６のブロックの相互間に配置され、前
記第１２、第１６のブロック内のメモリセルとの間でデ
ータを転送する第８のＩ／Ｏバスとを具備することを特
徴とする半導体装置。
【請求項３０】前記各バンクはマトリクス状に配置さ
れた複数のメモリセルを有する複数のメモリセルアレイ
を含み、同一のバンク内の複数のメモリセルアレイを同
時に活性化する活性化回路をさらに具備することを特徴
とする請求項２９記載の半導体装置。
【請求項３１】前記活性化回路は、選択された１つの
バンク内の４つのメモリセルアレイを同時に活性化する
ことを特徴とする請求項３０記載の半導体装置。
【請求項３２】複数の第１のデータ線対を有する第１
のデータバスと、複数の第２のデータ線対を有する第２のデータバスと、複数の第３のデータ線対を有する第３のデータバスと、複数の第４のデータ線対を有する第４のデータバスと、複数の第５のデータ線対を有する第５のデータバスと、前記第１、第２のデータバスの相互間に配置され、複数
のメモリセルに接続されるとともに前記第１、第２のデ
ータ線対に選択的に接続される第１のビット線対を有す
る第１のメモリセルアレイと、前記第２、第３のデータバスの相互間に配置され、複数
のメモリセルに接続されるとともに前記第２、第３のデ
ータ線対に選択的に接続される第２のビット線対を有す
る第２のメモリセルアレイと、前記第３、第４のデータバスの相互間に配置され、複数
のメモリセルに接続されるとともに前記第３、第４のデ
ータ線対に選択的に接続される第３のビット線対を有す
る第３のメモリセルアレイと、前記第４、第５のデータバスの相互間に配置され、複数
のメモリセルに接続されるとともに前記第４、第５のデ
ータ線対に選択的に接続される第４のビット線対を有す
る第４のメモリセルアレイと、第１の駆動信号に応じて第１、第３のメモリセルアレイ
が活性化され、第２の駆動信号に応じて前記第２、第４
のメモリセルアレイが活性化されるように前記第１乃至
第４のメモリセルアレイを選択的に活性化する活性化回
路とを具備することを特徴とする半導体装置。
【請求項３３】複数の第１のデータ線対を有する第１
のデータバスと、複数の第２のデータ線対を有する第２のデータバスと、前記第１、第２のデータバスの相互間に配置され、複数
のメモリセルに接続されるとともに前記第１のデータ線
対に選択的に接続される第１のビット線対を有し、且
つ、複数のメモリセルに接続されるとともに前記第２の
データ線対に選択的に接続される第２のビット線対を有
する第１のメモリセルアレイと、前記第１のメモリセルアレイ内の前記第１、第２のビッ
ト線対を同時に選択する信号が供給されるカラムセレク
ト線と、前記カラムセレクト線に接続され、前記第１のビット線
対を前記第１のデータ線対に接続すると同時に、前記第
２のビット線対を前記第２のデータ線対に接続する第１
の接続回路とを具備することを特徴とする半導体装置。
【請求項３４】複数の第３のデータ線対を有する第３
のデータバスと、前記第２、第３のデータバスの相互間に配置され、複数
のメモリセルに接続されるとともに前記第２のデータ線
対に選択的に接続される第３のビット線対を有し、且
つ、複数のメモリセルに接続されるとともに前記第３の
データ線対に選択的に接続される第４のビット線対を有
する第２のメモリセルアレイと、前記第１の接続回路により第２のビット線対が前記第２
のデータ線対に接続されるとき、前記第３のビット線対
と前記第２のデータ線対とを非接続とする第２の接続回
路とをさらに具備することを特徴とする請求項３３記載
の半導体装置。
【請求項３５】複数の第３のデータ線対を有する第３
のデータバスと、複数の第４のデータ線対を有する第４のデータバスと、前記第２、第３のデータバスの相互間に配置され、複数
のメモリセルに接続されるとともに前記第２のデータ線
対に選択的に接続される第３のビット線対を有し、且
つ、複数のメモリセルに接続されるとともに前記第３の
データ線対に選択的に接続される第４のビット線対を有
する第２のメモリセルアレイと、前記第３、第４のデータバスの相互間に配置され、複数
のメモリセルに接続されるとともに前記第３のデータ線
対に選択的に接続される第５のビット線対を有し、且
つ、複数のメモリセルに接続されるとともに前記第４の
データ線対に選択的に接続される第６のビット線対を有
する第３のメモリセルアレイと、前記第１の接続回路により前記第１のビット線対を前記
第２のデータ線対に接続し、第２のビット線対を前記第
２のデータ線対に接続するとき、前記第５のビット線対
を前記第３のデータ線対に接続し、前記第６のビット線
対を前記第４のデータ線対に接続する第３の接続回路と
をさらに具備することを特徴とする請求項３３記載の半
導体装置。