JP2000149559A - 半導体装置 - Google Patents

半導体装置

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JP2000149559A JP2000014830A JP2000014830A JP2000149559A JP 2000149559 A JP2000149559 A JP 2000149559A JP 2000014830 A JP2000014830 A JP 2000014830A JP 2000014830 A JP2000014830 A JP 2000014830A JP 2000149559 A JP2000149559 A JP 2000149559A
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Abstract

(57)【要約】 【課題】 本発明は、多バンク構成のセルアレイとデー
タ転送系統とが最適に配置されておらず、チップ面積の
大型化を招いていた。 【解決手段】 複数のセルアレイ1は、それぞれ非同期
にアクセスできる複数のバンク1〜4に分割され、各バ
ンクは、複数のセルアレイを有するm個のブロックに分
割され、バンクとの間でデータの入出力を行うnビット
のI/Oバスは、隣接するバンクにより共有され、この
隣接するバンクにより共有されるnビットのI/Oバス
は、各バンクのm個のブロックに対応して、n/mビッ
ト毎にm個にグループ化され、各バンクの各ブロック
は、隣接するセルアレイで共有されるデータバスを介し
てせるアレイに対応するn/mビットのI/Oバスとの
間でデータが入出力される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、バーストデータ
転送を行う半導体装置に関する。
【0002】
【従来の技術】図10に示すような基本的な構成の従来
のDRAMにおいては、図11に示すように、ワード線
により選択されたメモリセルから読み出されたデータは
ビット線を介してセンスアップに与えられ、センスアッ
プによってセンス増幅された1対のデータは、カラムセ
レクト線CSLの信号により導通制御される1対のFE
T101を介して出力バッファへと読み出される。
【0003】このようなDRAMに対して、従来のシン
クロナスDRAM(SDRAM)のひとつのアーキテク
チャの一部構成を図12に示す。図12に示す構成はひ
とつのデータ入出力に対してシンクロナス動作を行うた
めのデータ転送の経路を示したものである。以下簡単に
動作を説明する。
【0004】一連のシリアルデータの出力に際して、先
頭のデータのアドレスが与えられるとカラムセレクト線
CSL1〜2の対応する隣接した2つのCSLが選択さ
れて、4つのデータが4ペアのDB線に読み出される。
2クロックサイクルの内に同時に2カラムから読み出さ
れたデータがシリアルに出力されるのがSDRAMの2
ビットプリフェッチのシステムであるから、この4ペア
のDB線からシリアルアクセスのアドレッシングに合う
2ペアのDB線が選択される。この選択を行うのがDB
セレクトである。
【0005】選ばれた2ペアのDB線のデータは2ペア
のRWD線に転送される。2ペアのRWD線のデータ
は、最初の2サイクルのデータについてはレジスタR
1、R2に格納され、次の2サイクルのデータはR3、
R4に格納される。この際、RWD線のデータをどの順
序でレジスタに格納するのかを決めるのがRWDスイッ
チ1、2である。このスイッチを経てデータは2サイク
ル毎に交互に開くレジスタトランスファゲート1、2に
よってレジスタR1〜R4にアクセス順に格納されて高
速なデータ出力が実現される。
【0006】図12に示すRWDスイッチ1、2及びレ
ジスタトランスファゲート1、2は、例えばFETから
なるゲートにより構成され、レジスタR1、R4に格納
されたデータは、例えば図13に示すように、シフトレ
ジスタ102の各出力に対応して導通制御されるFET
ゲート103を介して出力バッファへと読み出される。
【0007】上述したデータ転送の状態を時間を追って
みたのが図14のタイミング図である。図14ではバー
スト長8、アドレス設定からのレイテンシー3のデータ
転送を示している。
【0008】図14には図12の各部の状態が示されて
いるが、これを順を追って説明する。
【0009】まず、クロックサイクル(CLK)におい
て/CASがLになり、一連のバーストデータの先頭の
アドレスが設定されアクセスが開始される。先頭のアド
レスが決まると後はデータのバーストアクセスのアドレ
ッシング順に従って2サイクル毎に内部アドレスが発生
されて2本ずつのカラムセレクト線CSLが立ち上がり
アクセス動作を行う。
【0010】カラムセレクト線CSLが立ち上がるとD
B線ペアはすぐにbusy状態になる。DB線ペアにデ
ータが充分確定した頃DBセレクタが作用して4ペアの
DB線の2ペアからデータをRWD線ペアに転送して、
RWD線を2サイクル毎にbusy状態にする。RWD
線に充分データを確定すると、RWDスイッチ及びレジ
スタトランスファゲートの1または2の一方が動作して
レジスタにデータを格納する。
【0011】この動作の際に、RWDスイッチはバース
トデータのアドレッシングにより1または2の適当な方
が選択されてオン、レジスタトランスファゲートの方は
常に1と2が交互にオンしてデータをレジスタに格納し
ていく。それぞれのレジスタトランスファゲートがオン
するとすぐにレジスタの内容は書き換えられてbusy
状態となりOUTPUTからデータがシリアルに出力さ
れる。
【0012】これらのバーストデータ転送の制御の際、
内部の動作は2クロックサイクルを周期として行われる
ために、一連のデータバーストのアクセスが終了した後
の新たなバーストアクセスの開始クロックサイクルには
制限がでてくる。バースト終了後任意のサイクルから新
たなアクセスを開始しようとするには制限がでてくる。
バースト終了後任意のサイクルから新たなアクセスを開
始しようとする、クロック周期の制御を一旦リセットし
て新たに2クロックサイクルを開始する必要がある。
【0013】このために、一連のバーストアクセスが終
了してこのバーストのアクセスの制御が不要になった時
点でデータバースト終了信号を内部で発生する。この信
号が発生しているクロックサイクルから制御系をリセッ
トする。図14ではクロックサイクル9である。リセッ
トが終了しなければ新たなバーストサイクルは開始でき
ないのと、リセットには十数nsの時間が必要であるた
め、新たな開始アドレスの設定はクロックサイクル11
からとなる。このため、クロックサイクル9と10は新
たなバーストアクセスの設定はできない。したがって、
図14の太い点線からの新たなバーストデータの出力は
できず、細い点線のみからのデータ出力となる。
【0014】
【発明が解決しようとする課題】一方、従来のシンクロ
ナスDRAMにおいては、多バンク構成のセルアレイと
データ転送系統とが最適に配置されておらず、チップ面
積の大型化を招いていた。
【0015】本発明は、上記課題を解決するものであ
り、その目的とするところは、多バンクの構成のセルア
レイとデータ転送系統との配置構成の最適化することに
より、チップ面積の大型化を防止し得る半導体装置を提
供することにある。
【0016】
【課題を解決するための手段】本発明の半導体装置は、
行列状に配置された複数のセルからなり、複数のバンク
に分割された複数のセルアレイと、前記複数のセルアレ
イとの間でnビット(nは正の整数)データを入出力す
る複数のnビットI/Oバスとを有し、前記各バンクは
複数のセルアレイを含むm個(mは正の整数)のブロッ
クに分割され、前記nビットのI/Oバスは隣接するバ
ンクに相互間に配置されて隣接するバンクに時分割で使
用され、前記nビットのI/Oバスは各ブロックに対応
してn/mビット毎にn/mビットI/Oバスのグルー
プとされ、n/mビットI/Oバスの各グループは対応
するブロックに隣接した領域内に配置され、1つのバン
クのn/mビットI/Oバスの任意の2つのグループに
関して、第1のグループのバスは第2のグループのバス
の近傍に平行して延出せず、各バンクの各ブロックにお
いて、n/mビットI/Oバスと各ブロックのデータバ
スとの間でデータが入出力される。
【0017】
【作用】本発明は、各バンクをm個のブロックに分割
し、nビットのI/Oバスをn/mビット毎に分割し、
n/mビットI/Oバスの各グループを対応するブロッ
クに隣接する領域内に配置している。しかも、1つのバ
ンクのn/mビットI/Oバスの任意の2つのグループ
に関して、第1のグループのバスは第2のグループのバ
スの近傍に平行して延出しない構成としている。したが
って、バンク間などで時分割使用可能なI/Oバスをセ
ルアレイ、バンクで共有できるため、チップ面積の増大
を防止できる。
【0018】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
【0019】図1は、本発明の一実施例に係わるシンク
ロナスDRAMの構成を示す図である。
【0020】図1では、具体的に64M(メガ)ビット
構成のシンクロナスDRAMを考えている。図1は64
MシンクロナスDRAMを4096行×512列×8I
/O4バンクとして構成した実施例である。
【0021】各バンクは1Mビットのアレイペア1が8
つの二つのブロックから構成される。更に詳しくは、こ
の1Mビットのセルアレイペア1はセンスアンプを挟ん
だ1024列×512行セルアレイ2つによって構成さ
れている。各バンクにおいて、各ブロックは4I/Oづ
つのデータバス2を持っている。このようにバンクを2
つのブロックに分けて半分づつのI/Oに対応させるこ
とで4I/O分のバスで8I/Oに対応できる。
【0022】また、セルアレイの活性化は例えばバンク
1の場合は斜線の入った1Mセルアレイペア1が活性化
されて、各セルアレイペア1が2I/Oづつのデータに
対応する。I/Oバス2は4I/Oづつで構成されてお
り、隣接する二つのバンク間で共用される。これは、シ
ンクロナスDRAMの仕様上二つのバンクと同時にデー
タ転送を行うことはないからである。
【0023】次に、セルアレイとI/Oバスの間のデー
タ転送路についてその構成を説明する。図2は図1のセ
ルアレイペア1(斜線部)の詳細な構成を示した図であ
る。
【0024】図2において、セルアレイ3は1024列
×512行からなり、センスアンプ(S/A)4は両側
のセルアレイ3に共有されて活性化されたセルアレイ3
のセンス動作を行う。選択された活性化されたセルアレ
イ3の両側に並ぶS/A4がこのセルアレイ3のビット
線のセンス動作を行う。データバス線のDB11、1
2、13、14、21、22、23、24のペアはセル
アレイ3の間に4ペアあり、これから2ペアがDBセレ
クタ5によって選択されてデータ転送が行われるのは図
12の説明と同じである。
【0025】なお、図2には示されていないが、点線で
表示したビット線6とS/A4の接続は活性化されてい
ないセルアレイのものとは切り離されるようなスイッチ
回路がビット線とS/Aの間に挿入されている。
【0026】ひとつのセルアレイ3のビット線6は二つ
づつ左右に振り分けられて異なるI/Oを構成してい
る。カラムセレクト線CSL1とCSL2はクロックサ
イクル毎に同時に選択される隣接した2つのカラム選択
線を表している。これによって、セルアレイ3の両側に
ある各I/Oに4ペアづつのDB線がS/A4と接続さ
れる。
【0027】次に、I/Oバスを構成するRWD線との
接続の様子を図3に示す。図3は図1の点線で囲まれた
部分に対応している。
【0028】図3ではバンク1とバンク2に共有の各I
/OのRWD線が示されている。バンク1の斜線部1が
選択活性化されているとしている。セルアレイ1の詳細
は拡大して示してあるように、一つおきに二つのセルア
レイ3が活性化されている。活性化されるDBセレクタ
5も斜線で示したが、バンクを構成する図示された半分
のブロックでは端から順にI/O1、2、3、4のRW
D線に接続されている。また、図示されていないバンク
の残りの半分のブロックではI/O5、6、7、8のR
WD線に接続されている。DB線が両側のセルアレイ3
で共用されているのでセルアレイ3の活性化は一つおき
に行うことによって、このようなデータ転送経路の接続
を行えば、各I/Oのアドレスをセルアレイに無駄なく
割り付けることができる。
【0029】したがって上記実施例のセルアレイ、デー
タ転送線経路の構成によれば、バンクをブロックに分け
てI/Oの割り付けを2分し、時分割使用不可能なデー
タバスは空間的になるべく局在して分離し、バンク間な
どで時分割使用可能なデータバスはデータ転送経路がセ
ルアレイ、バンクなどで共有し、データ転送経路による
システムの面積増加を最小に抑えて大容量のシンクロナ
スDRAMを構成できる。
【0030】なお、上記実施例では1つのバンクを2分
割したが、例えば図4に示すように、1つのバンクを4
つのブロックに分割して、それぞれのブロックに2I/
Oバスを対応させるようにしてもよい。
【0031】また、図1に示す配置構成において、それ
ぞれのI/Oバス2に対応したI/Oバッファ(図示せ
ず)は、図5に示すように、I/Oバッド(図示せず)
に隣接させてパッドの配置領域6内に設けるようにすれ
ば、I/OバッファとI/Oパット間の配線経路が短縮
されて、チップ面積の縮小化を図ることが可能となる。
【0032】図6は、データの転送を制御する内部クロ
ックについて従来例において説明したリセットによる制
限の緩和のためのアーキテクチャを示すものであり、内
部動作を制御するクロックの系統のブロック図である。
【0033】図6において、太い線で示されているのが
一つの信号経路であり、この系統の一連の動作が終わる
と点線のようにリセット及び切り替え信号が各ブロック
に伝えられる。
【0034】外部クロックCLKはスイッチS1を経
て、図12に示すレジスタR1〜R4の出力を制御する
信号を生成する内部クロック系1に伝えられる。内部ク
ロック系1は外部信号/CAS信号を受けて制御用の内
部クロックを外部クロックCLKから発生する。内部ク
ロックはスイッチW1を通り、データのアクセスのバー
ストを制御するバースト制御部7を駆動する。
【0035】一連のバーストアクセスがバースト制御部
7によって終了するか、又はバーストアクセスを途中で
中断させるバーストインタラプト信号が外部から入力さ
れると、END信号がバースト制御部7からリセット及
び切り替え信号を発生するブロックES8に出力され
る。ブロックES8はEND信号を受ける度に交互に信
号R1または信号R2を出力する。図6では、信号R1
が立ち上がる場合を示した。この時信号R2は立ち上が
る。これによって、スイッチS1はオフ、スイッチS2
はオンし、内部クロック系1はリセット状態に入り内部
クロック系2は待機状態になる。
【0036】次に、/CAS信号が入力されると、外部
クロックCLKに従いいつでも内部クロック系2は動作
可能となる。また、スイッチW1はオフしスイッチW2
はオンとなる。これにより、次のバースト制御は内部ク
ロック系2から行われることになる。
【0037】このように、今まで使用していた内部クロ
ック系のリセット終了を待たずに次の動作を他の内部ク
ロック系を使用して行うことができるため、従来のよう
な制限は生じない。
【0038】図6に示すスイッチS1、S2、W1、W
2、内部クロック系1、2及びバースト制御部7は、例
えば図7に示すように構成されており、スイッチS1、
S2、W1、W2は相補型のFETからなり、内部クロ
ック系1、2は、レジスタR1〜R4からデータを出力
制御するトランスファゲート9を順次導通制御する制御
信号を生成するシフトレジスタ10と、シフトレジスタ
10で生成された内部クロック系1又は内部クロック系
2の制御信号をブロックES8から出力される切換え信
号R1又はR2により選択してトランスファゲート9に
与えるトランスファゲート11とからなり、バースト制
御部7は、一連のバーストデータ転送の長さをカウント
して終了を判別するカウンタ12と、カウンタ12の出
力又はバーストインタラプト信号の入力によりEND信
号を出力するORゲート13とから構成されている。
【0039】また、ブロックES8は、例えば図8に示
すように構成されており、図8に示すクロックトインバ
ータ14はそこの記入されている信号が立ち上がるとイ
ンバータとして作用し、立ち下がると出力が高インピー
ダンスになる。/ENDはEND信号の相補的な信号で
あるから、END信号が供給される度に信号R1とR2
が図9に示すように交互に立ち上がる。
【0040】このように、データ転送を制御する内部ク
ロック系を2系統設け、これを交互に使用することによ
ってクロック系のリセットに掛かる時間によるデータ転
送に関する制限を無くすことができる。また、図1に示
す構成と組み合わせることで、システムに必要な面積を
小さくすることによるコスト低下と、データ転送に関わ
る制限の緩和による使い勝手のよさとを合わせ持った大
容量SDRAMを提供できる。
【0041】
【発明の効果】以上、詳述したように本発明によれば、
バンクを複数のブロックに分割してI/Oバスをそれぞ
れのブロックに対応して分割し、I/Oバスを隣接する
バンク間で共通化するとともに、データバスを隣接する
セルアレイ間で共通化するようにしたので、バンク化さ
れたセルアレイとデータ転送機構との最適な配置構成が
可能となり、構成の小型化を達成することができる。
【図面の簡単な説明】
【図1】本発明の一実施例に係わる半導体装置の構成を
示す図である。
【図2】図1に示すセルアレイとデータバスの関係を示
す図である。
【図3】図1に示すデータ転送経路とバンクの関係を示
す図である。
【図4】図1の変形例を示す構成図である。
【図5】本発明の一実施例に係わり、I/Oバッファの
配置例を示す図である。
【図6】本発明に適用される制御回路の一例を示す図で
ある。
【図7】図6に示す構成の一部の具体例を示す図であ
る。
【図8】図6に示す構成の一部の具体例を示す図であ
る。
【図9】図8に示す構成の動作タイミングを示す図であ
る。
【図10】従来のDRAMの基本構成を示す図である。
【図11】図10の一部構成を示す図である。
【図12】従来のシンクロナスDRAMのバーストデー
タ転送に係わる一部構成を示す図である。
【図13】図12の一部構成を示す図である。
【図14】図12に示す構成の動作タイミングを示す図
である。
【符号の説明】
3 セルアレイペア 2 I/Oバス 4 センスアンプ 5 DBセレクタ 6 I/Oバス、I/Oバッドの配置領域 7 バースト制御部 8 ブロックES 9、11 トランスファーゲート 10 シフトレジスタ S1、S2、W1、W2 スイッチ

Claims (35)

    【特許請求の範囲】
  1. 【請求項1】 行列状に配置された複数のセルからな
    り、複数のバンクに分割された複数のセルアレイと、 前記複数のセルアレイとの間でnビット(nは正の整
    数)データを入出力する複数のnビットI/Oバスとを
    有し、 前記各バンクは複数のセルアレイを含むm個(mは正の
    整数)のブロックに分割され、 前記nビットのI/Oバスは隣接するバンクに相互間に
    配置されて隣接するバンクに時分割で使用され、 前記nビットのI/Oバスは各ブロックに対応してn/
    mビット毎にn/mビットI/Oバスのグループとさ
    れ、 n/mビットI/Oバスの各グループは対応するブロッ
    クに隣接した領域内に配置され、1つのバンクのn/m
    ビットI/Oバスの任意の2つのグループに関して、第
    1のグループのバスは第2のグループのバスの近傍に平
    行して延出せず、 各バンクの各ブロックにおいて、n/mビットI/Oバ
    スと各ブロックのデータバスとの間でデータが入出力さ
    れることを特徴とする半導体装置。
  2. 【請求項2】 前記n/mビットI/Oバスは、ブロッ
    ク内の隣接するセルアレイに接続されることを特徴とす
    る請求項1記載の半導体装置。
  3. 【請求項3】 前記データバスは、隣接する前記セルア
    レイの相互間に配置され、隣接する前記セルアレイは交
    互に活性化されることを特徴とする請求項1記載の半導
    体装置。
  4. 【請求項4】 前記n=8、m=2であり、8ビットの
    I/Oバスが隣接するバンクに共有され、各バンクはそ
    れぞれ2個のブロックに分割され、各ブロックは前記8
    ビットのI/Oバスのうちの4ビットのI/Oバスに対
    応していることを特徴とする請求項1記載の半導体装
    置。
  5. 【請求項5】 前記n=8、m=4であり、8ビットの
    I/Oバスが隣接するバンクに共有され、各バンクはそ
    れぞれ4個のブロックに分割され、各ブロックは前記8
    ビットのI/Oバスのうちの2ビットのI/Oバスに対
    応していることを特徴とする請求項1記載の半導体装
    置。
  6. 【請求項6】 前記各I/Oバスに対応され、I/Oパ
    ッドに接続されたI/Oバッファをさらに具備すること
    を特徴とする請求項1、4、5のいずれかに記載の半導
    体装置。
  7. 【請求項7】 行列状に配置された複数のセルからな
    り、複数のバンクに分割された複数のセルアレイと、 前記セルアレイを活性化する活性化手段と、 前記複数のセルアレイに設けられ、前記活性化手段によ
    り交互に活性化される第1の隣接するセルアレイに時分
    割で使用される第1のデータバスセットを有する複数の
    データバスと、 前記複数のセルアレイとの間でnビット(nは正の整
    数)のデータを入出力する複数のnビットI/Oバスと
    を有し、 前記各バンクは複数のセルアレイを含むm個(mは正の
    整数)のブロックに分割され、 前記nビットのI/Oバスは隣接するバンクの相互間に
    配置されて隣接するバンクに時分割で使用され、 前記nビットのI/Oバスは前記各ブロックに対応して
    n/mビット毎にn/mビットI/Oバスのグループと
    され、 前記n/mビットI/Oバスの各グループは対応するブ
    ロックと隣接した領域内に配置され、1つのバンクのn
    /mビットI/Oバスの任意の2つのグループにおい
    て、第1のグループのバスは第2のグループのバスの近
    傍に平行して延出せず、 各バンクの各ブロックにおいて、n/mビットI/Oバ
    スと各ブロックのデータバスとの間でデータが入出力さ
    れることを特徴とする半導体装置。
  8. 【請求項8】 前記複数のデータバスは、所定数のデー
    タバスからなる第2のデータバスセットを有し、この第
    2のデータバスセットは第2の隣接するセルアレイに時
    分割で使用され、この第2の隣接するセルアレイの各セ
    ルアレイは前記活性化手段により交互に活性化されるこ
    とを特徴とする請求項7記載の半導体装置。
  9. 【請求項9】 前記第1の隣接するセルアレイは前記第
    2の隣接するセルアレイの1つのセルアレイを共有する
    ことを特徴とする請求項8記載の半導体装置。
  10. 【請求項10】 前記第1の隣接するセルアレイの相互
    間にはセンスアンプが設けられ、このセンスアンプはビ
    ット線対を介して前記第1の隣接するセルアレイの一方
    に接続されることを特徴とする請求項7記載の半導体装
    置。
  11. 【請求項11】 前記第1のデータバスセットは前記セ
    ンスアンプに接続されることを特徴とする請求項10記
    載の半導体装置。
  12. 【請求項12】 行列状に配置された複数のセルからな
    り、複数のバンクに分割された複数のセルアレイと、 前記セルアレイを活性化する活性化手段と、 前記複数のセルアレイに設けられ、前記活性化手段によ
    り交互に活性化される第1の隣接するセルアレイに時分
    割で使用される第1のデータバスセットを有する複数の
    データバスと、 前記複数のセルアレイとの間でnビット(nは正の整
    数)のデータを入出力する複数のnビットI/Oバスと
    を有し、 前記各バンクは複数のセルアレイを含むm個(mは正の
    整数)のブロックに分割され、 前記nビットのI/Oバスは隣接するバンクに相互間に
    配置されて隣接するバンクに時分割で使用され、 前記nビットのI/Oバスは、それぞれ少なくとも1つ
    の前記バンクに対応して配置され、 前記nビットのI/Oバスは各ブロックに対応してn/
    mビット毎にn/mビットI/Oバスのグループとさ
    れ、 前記n/mビットI/Oバスの各グループは対応するブ
    ロックに隣接して配置され、1つのバンクのn/mビッ
    トI/Oバスの任意の2つのグループにおいて、第1の
    グループのバスは第2のグループのバスにオーバーラッ
    プせず、 各バンクの各ブロックにおいて、n/mビットI/Oバ
    スと各ブロックのデータバスとの間でデータが入出力さ
    れることを特徴とする半導体装置。
  13. 【請求項13】 前記複数のデータバスは、所定数のデ
    ータバスからなる第2のデータバスセットを有し、この
    第2のデータバスセットは第2の隣接するセルアレイに
    時分割で使用され、この第2の隣接するセルアレイの各
    セルアレイは前記活性化手段により交互に活性化される
    ことを特徴とする請求項12記載の半導体装置。
  14. 【請求項14】 前記第1の隣接するセルアレイは前記
    第2の隣接するセルアレイの1つのセルアレイを共有す
    ることを特徴とする請求項12記載の半導体装置。
  15. 【請求項15】 前記n=8、m=2であり、8ビット
    のI/Oバスが隣接するバンクに共有され、各バンクは
    それぞれ2個のブロックに分割され、各ブロックは前記
    8ビットのI/Oバスのうちの4ビットのI/Oバスが
    対応してなることを特徴とする請求項12記載の半導体
    装置。
  16. 【請求項16】 前記n=8、m=4であり、8ビット
    のI/Oバスが隣接するバンクに共有され、各バンクは
    それぞれ4個のブロックに分割され、各ブロックは前記
    8ビットのI/Oバスのうちの2ビットのI/Oバスが
    対応してなることを特徴とする請求項12記載の半導体
    装置。
  17. 【請求項17】 前記第1、第2のデータバスセットに
    対応して設けられ、これら第1、第2のデータバスセッ
    トを隣接する前記n/mビットI/Oバスに選択的に接
    続するデータバス選択回路をさらに具備することを特徴
    とする請求項13記載の半導体装置。
  18. 【請求項18】 それぞれ複数のメモリセルがマトリク
    ス状に配置され、列方向にビット線対が配置された複数
    のメモリセルアレイと、 前記メモリセルアレイの相互間にそれぞれ設けられ、ビ
    ット線対に接続され、行方向に配置された複数のセンス
    アンプを有する複数のセンスアンプアレイと、 2個の前記メモリセルアレイの相互間に配置され、行方
    向に配置された複数の第1のデータ線対を有する複数の
    第1のデータバスと、 列方向に配置された複数の第2のデータ線対を有する第
    2のデータバスと、 前記第1のデータバスのそれぞれに対応して設けられ、
    前記複数の第1のデータ線対のうちの1対を前記第2の
    データ線対のうちの1対に選択的に接続する複数のデー
    タ線選択回路とを具備することを特徴とする半導体装
    置。
  19. 【請求項19】 前記メモリセルアレイにそれぞれ設け
    られ1つの行のメモリセルを選択するロウデコーダと、 前記各センスアンプアレイに設けられ、選択されたセン
    スアンプアレイのセンスアンプ回路を活性化するセンス
    アンプ活性化回路と、 信号アクセス動作において、アドレス信号を受け、少な
    くとも2個の前記ロウデコーダ及び4つの前記センスア
    ンプ活性化回路を選択する手段とをさらに具備すること
    を特徴とする請求項18記載の半導体装置。
  20. 【請求項20】 複数の第1のデータ線対を有する第1
    のデータバスと、 複数の第2のデータ線対を有する第2のデータバスと、 複数の第3のデータ線対を有する第3のデータバスと、 複数の第4のデータ線対を有する第4のデータバスと、 複数の第5のデータ線対を有する第5のデータバスと、 前記第1、第2のデータバスの相互間に配置され、複数
    のメモリセルに接続され、前記第1、第2のデータ線対
    に選択的に接続される複数の第1のビット線対を有する
    第1のメモリセルアレイと、 前記第2、第3のデータバスの相互間に配置され、複数
    のメモリセルに接続され、前記第2、第3のデータ線対
    に選択的に接続される複数の第2のビット線対を有する
    第2のメモリセルアレイと、 前記第3、第4のデータバスの相互間に配置され、複数
    のメモリセルに接続され、前記第3、第4のデータ線対
    に選択的に接続される複数の第3のビット線対を有する
    第3のメモリセルアレイと、 前記第4、第5のデータバスの相互間に配置され、複数
    のメモリセルに接続され、前記第4、第5のデータ線対
    に選択的に接続される複数の第4のビット線対を有する
    第4のメモリセルアレイと、 第1のI/O線対、第2のI/O線対、第3のI/O線
    対、第4のI/O線対を有する第6のデータバスと、 前記第1のI/O線対に設けられ、前記第1のI/O線
    対と前記複数の第1のデータ線対のうちの1対とを選択
    的に接続する第1の選択回路と、 前記第2のI/O線対に設けられ、前記第2のI/O線
    対と前記複数の第2のデータ線対のうちの1対とを選択
    的に接続する第2の選択回路と、 前記第3のI/O線対に設けられ、前記第3のI/O線
    対と前記複数の第3のデータ線対のうちの1対とを選択
    的に接続する第3の選択回路と、 前記第4のI/O線対に設けられ、前記第4のI/O線
    対と前記複数の第4のデータ線対のうちの1対とを選択
    的に接続する第4の選択回路と、 前記第5のI/O線対に設けられ、前記第5のI/O線
    対と前記複数の第5のデータ線対のうちの1対とを選択
    的に接続する第5の選択回路とを具備することを特徴と
    する半導体装置。
  21. 【請求項21】 前記第1及び第3のメモリセルアレイ
    を同時に活性化する手段をさらに具備することを特徴と
    する請求項20記載の半導体装置。
  22. 【請求項22】 複数の第6のデータ線対を有する第6
    のデータバスと、 複数の第7のデータ線対を有する第7のデータバスと、 複数の第8のデータ線対を有する第8のデータバスと、 複数の第9のデータ線対を有する第9のデータバスと、 複数の第10のデータ線対を有する第10のデータバス
    と、 前記第6、第7のデータバスの相互間に配置され、複数
    のメモリセルに接続され、前記第6、第7のデータ線対
    に選択的に接続される複数の第5のビット線対を有する
    第5のメモリセルアレイと、 前記第7、第8のデータバスの相互間に配置され、複数
    のメモリセルに接続され、前記第7、第8のデータ線対
    に選択的に接続される複数の第6のビット線対を有する
    第6のメモリセルアレイと、 前記第8、第9のデータバスの相互間に配置され、複数
    のメモリセルに接続され、前記第8、第9のデータ線対
    に選択的に接続される複数の第7のビット線対を有する
    第7のメモリセルアレイと、 前記第9、第10のデータバスの相互間に配置され、複
    数のメモリセルに接続され、前記第9、第10のデータ
    線対に選択的に接続される複数の第8のビット線対を有
    する第8のメモリセルアレイと、 前記第1のI/O線対に設けられ、前記第1のI/O線
    対と前記複数の第6のデータ線対のうちの1対とを選択
    的に接続する第6の選択回路と、 前記第2のI/O線対に設けられ、前記第2のI/O線
    対と前記複数の第7のデータ線対のうちの1対とを選択
    的に接続する第7の選択回路と、 前記第3のI/O線対に設けられ、前記第3のI/O線
    対と前記複数の第8のデータ線対のうちの1対とを選択
    的に接続する第8の選択回路と、 前記第4のI/O線対に設けられ、前記第4のI/O線
    対と前記複数の第9のデータ線対のうちの1対とを選択
    的に接続する第9の選択回路と、 前記第5のI/O線対に設けられ、前記第5のI/O線
    対と前記複数の第10のデータ線対のうちの1対とを選
    択的に接続する第10の選択回路とを有し、前記第1乃
    至第4のメモリセルアレイは第1のバンクに属し、第5
    乃至第8のメモリセルアレイは第2のバンクに属し、前
    記第1、第2のバンクは交互に活性化されることを特徴
    とする請求項20記載の半導体装置。
  23. 【請求項23】 複数のメモリセルがマトリクス状に配
    置され、第1、第2、第3、第4のバンクに分割されて
    第1の方向に配置され前記各バンクは、第2の方向に配
    置された複数のメモリセルを有するメモリセルアレイ
    と、 前記第1、第2のバンクの相互間に配置され、第1、第
    2のバンクのメモリセルアレイとの間でデータを転送す
    る第1のバスと、 前記第3、第4のバンクの相互間に配置され、第3、第
    4のバンクのメモリセルアレイとの間でデータを転送す
    る第2のバスと、 前記第1乃至第4のバンクのうちの1つのバンクに属す
    少なくとも2つのメモリセルアレイを同時に活性化する
    活性化手段とを具備することを特徴とする半導体装置。
  24. 【請求項24】 活性化手段は、1つのバンク内の4つ
    のメモリセルアレイを同時に活性化し、前記第1のバス
    は4つのI/O線対を含み、前記第2のバスは4つのI
    /O線対を含むことを特徴とする請求項23記載の半導
    体装置。
  25. 【請求項25】 前記第1乃至第4のバンクの相互間の
    領域に配置され、複数のI/Oパッドに接続される周辺
    回路をさらに具備することを特徴とする請求項23記載
    の半導体装置。
  26. 【請求項26】 第1の行、第1の列に配置され、複数
    のメモリセルを有する第1のブロックと、 第1の行、第2の列に配置され、前記第1のブロックと
    共に第1のバンクを構成し、複数のメモリセルを有する
    第2のブロックと、 第2の行、第1の列に配置され、複数のメモリセルを有
    する第3のブロックと、 第2の行、第2の列に配置され、前記第3のブロックと
    共に第2のバンクを構成し、複数のメモリセルを有する
    第4のブロックと、 第3の行、第1の列に配置され、複数のメモリセルを有
    する第5のブロックと、 第3の行、第2の列に配置され、前記第5のブロックと
    共に第3のバンクを構成し、複数のメモリセルを有する
    第6のブロックと、 第4の行、第1の列に配置され、複数のメモリセルを有
    する第7のブロックと、 第4の行、第2の列に配置され、前記第7のブロックと
    共に第4のバンクを構成し、複数のメモリセルを有する
    第8のブロックとを有し、 前記第1乃至第8のブロックは、それぞれ複数のメモリ
    セルアレイに分割され、 前記第1、第3のブロックの相互間に配置され、前記第
    1、第3のブロック内のメモリセルとの間でデータを転
    送する第1のI/Oバスと、 前記第2、第4のブロックの相互間に配置され、前記第
    2、第4のブロック内のメモリセルとの間でデータを転
    送する第2のI/Oバスと、 前記第5、第7のブロックの相互間に配置され、前記第
    5、第7のブロック内のメモリセルとの間でデータを転
    送する第3のI/Oバスと、 前記第6、第8のブロックの相互間に配置され、前記第
    6、第8のブロック内のメモリセルとの間でデータを転
    送する第4のI/Oバスと、 同一バンク内の複数のメモリセルアレイを活性化する活
    性化手段とを具備することを特徴とする半導体装置。
  27. 【請求項27】 前記活性化手段は、前記1つのバンク
    の1つのブロック内のN個のセルアレイと、前記1つの
    バンクの他の1つのブロック内のN個のセルアレイを活
    性化することを特徴とする請求項26記載の半導体装
    置。
  28. 【請求項28】 前記N=2であることを特徴とする請
    求項27記載の半導体装置。
  29. 【請求項29】 第1の行、第1の列に配置され、複数
    のメモリセルを有する第1のブロックと、 第1の行、第2の列に配置され、複数のメモリセルを有
    する第2のブロックと、 第1の行、第3の列に配置され、複数のメモリセルを有
    する第3のブロックと、 第1の行、第4の列に配置され、前記第1乃至第3のブ
    ロックと共に第1のバンクを構成し、複数のメモリセル
    を有する第4のブロックと、 第2の行、第1の列に配置され、複数のメモリセルを有
    する第5のブロックと、 第2の行、第2の列に配置され、複数のメモリセルを有
    する第6のブロックと、 第2の行、第3の列に配置され、複数のメモリセルを有
    する第7のブロックと、 第2の行、第4の列に配置され、前記第5乃至第7のブ
    ロックと共に第2のバンクを構成し、複数のメモリセル
    を有する第8のブロックと、 第3の行、第1の列に配置され、複数のメモリセルを有
    する第9のブロックと、 第3の行、第2の列に配置され、複数のメモリセルを有
    する第10のブロックと、 第3の行、第3の列に配置され、複数のメモリセルを有
    する第11のブロックと、 第3の行、第4の列に配置され、前記第9乃至第11の
    ブロックと共に第3のバンクを構成し、複数のメモリセ
    ルを有する第12のブロックと、 第4の行、第1の列に配置され、複数のメモリセルを有
    する第13のブロックと、 第4の行、第2の列に配置され、複数のメモリセルを有
    する第14のブロックと、 第4の行、第3の列に配置され、複数のメモリセルを有
    する第15のブロックと、 第4の行、第4の列に配置され、前記第13乃至第15
    のブロックと共に第4のバンクを構成し、複数のメモリ
    セルを有する第16のブロックと、 前記第1、第5のブロックの相互間に配置され、前記第
    1、第5のブロック内のメモリセルとの間でデータを転
    送する第1のI/Oバスと、 前記第2、第6のブロックの相互間に配置され、前記第
    2、第6のブロック内のメモリセルとの間でデータを転
    送する第2のI/Oバスと、 前記第3、第7のブロックの相互間に配置され、前記第
    3、第7のブロック内のメモリセルとの間でデータを転
    送する第3のI/Oバスと、 前記第4、第8のブロックの相互間に配置され、前記第
    4、第8のブロック内のメモリセルとの間でデータを転
    送する第4のI/Oバスと、 前記第9、第13のブロックの相互間に配置され、前記
    第9、第13のブロック内のメモリセルとの間でデータ
    を転送する第5のI/Oバスと、 前記第10、第14のブロックの相互間に配置され、前
    記第10、第14のブロック内のメモリセルとの間でデ
    ータを転送する第6のI/Oバスと、 前記第11、第15のブロックの相互間に配置され、前
    記第11、第15のブロック内のメモリセルとの間でデ
    ータを転送する第7のI/Oバスと、 前記第12、第16のブロックの相互間に配置され、前
    記第12、第16のブロック内のメモリセルとの間でデ
    ータを転送する第8のI/Oバスとを具備することを特
    徴とする半導体装置。
  30. 【請求項30】 前記各バンクはマトリクス状に配置さ
    れた複数のメモリセルを有する複数のメモリセルアレイ
    を含み、同一のバンク内の複数のメモリセルアレイを同
    時に活性化する活性化回路をさらに具備することを特徴
    とする請求項29記載の半導体装置。
  31. 【請求項31】 前記活性化回路は、選択された1つの
    バンク内の4つのメモリセルアレイを同時に活性化する
    ことを特徴とする請求項30記載の半導体装置。
  32. 【請求項32】 複数の第1のデータ線対を有する第1
    のデータバスと、 複数の第2のデータ線対を有する第2のデータバスと、 複数の第3のデータ線対を有する第3のデータバスと、 複数の第4のデータ線対を有する第4のデータバスと、 複数の第5のデータ線対を有する第5のデータバスと、 前記第1、第2のデータバスの相互間に配置され、複数
    のメモリセルに接続されるとともに前記第1、第2のデ
    ータ線対に選択的に接続される第1のビット線対を有す
    る第1のメモリセルアレイと、 前記第2、第3のデータバスの相互間に配置され、複数
    のメモリセルに接続されるとともに前記第2、第3のデ
    ータ線対に選択的に接続される第2のビット線対を有す
    る第2のメモリセルアレイと、 前記第3、第4のデータバスの相互間に配置され、複数
    のメモリセルに接続されるとともに前記第3、第4のデ
    ータ線対に選択的に接続される第3のビット線対を有す
    る第3のメモリセルアレイと、 前記第4、第5のデータバスの相互間に配置され、複数
    のメモリセルに接続されるとともに前記第4、第5のデ
    ータ線対に選択的に接続される第4のビット線対を有す
    る第4のメモリセルアレイと、 第1の駆動信号に応じて第1、第3のメモリセルアレイ
    が活性化され、第2の駆動信号に応じて前記第2、第4
    のメモリセルアレイが活性化されるように前記第1乃至
    第4のメモリセルアレイを選択的に活性化する活性化回
    路とを具備することを特徴とする半導体装置。
  33. 【請求項33】 複数の第1のデータ線対を有する第1
    のデータバスと、 複数の第2のデータ線対を有する第2のデータバスと、 前記第1、第2のデータバスの相互間に配置され、複数
    のメモリセルに接続されるとともに前記第1のデータ線
    対に選択的に接続される第1のビット線対を有し、且
    つ、複数のメモリセルに接続されるとともに前記第2の
    データ線対に選択的に接続される第2のビット線対を有
    する第1のメモリセルアレイと、 前記第1のメモリセルアレイ内の前記第1、第2のビッ
    ト線対を同時に選択する信号が供給されるカラムセレク
    ト線と、 前記カラムセレクト線に接続され、前記第1のビット線
    対を前記第1のデータ線対に接続すると同時に、前記第
    2のビット線対を前記第2のデータ線対に接続する第1
    の接続回路とを具備することを特徴とする半導体装置。
  34. 【請求項34】 複数の第3のデータ線対を有する第3
    のデータバスと、 前記第2、第3のデータバスの相互間に配置され、複数
    のメモリセルに接続されるとともに前記第2のデータ線
    対に選択的に接続される第3のビット線対を有し、且
    つ、複数のメモリセルに接続されるとともに前記第3の
    データ線対に選択的に接続される第4のビット線対を有
    する第2のメモリセルアレイと、 前記第1の接続回路により第2のビット線対が前記第2
    のデータ線対に接続されるとき、前記第3のビット線対
    と前記第2のデータ線対とを非接続とする第2の接続回
    路とをさらに具備することを特徴とする請求項33記載
    の半導体装置。
  35. 【請求項35】 複数の第3のデータ線対を有する第3
    のデータバスと、 複数の第4のデータ線対を有する第4のデータバスと、 前記第2、第3のデータバスの相互間に配置され、複数
    のメモリセルに接続されるとともに前記第2のデータ線
    対に選択的に接続される第3のビット線対を有し、且
    つ、複数のメモリセルに接続されるとともに前記第3の
    データ線対に選択的に接続される第4のビット線対を有
    する第2のメモリセルアレイと、 前記第3、第4のデータバスの相互間に配置され、複数
    のメモリセルに接続されるとともに前記第3のデータ線
    対に選択的に接続される第5のビット線対を有し、且
    つ、複数のメモリセルに接続されるとともに前記第4の
    データ線対に選択的に接続される第6のビット線対を有
    する第3のメモリセルアレイと、 前記第1の接続回路により前記第1のビット線対を前記
    第2のデータ線対に接続し、第2のビット線対を前記第
    2のデータ線対に接続するとき、前記第5のビット線対
    を前記第3のデータ線対に接続し、前記第6のビット線
    対を前記第4のデータ線対に接続する第3の接続回路と
    をさらに具備することを特徴とする請求項33記載の半
    導体装置。
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