JP2000215679A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】ページバッファを利用して効率良く高速にデー
タを書き込むことができる半導体記憶装置を提供するこ
と。 【解決手段】本発明の半導体記憶装置は、第１記憶手段
よりも書き込み動作が高速な第２記憶手段が設けられて
おり、この第２記憶手段は所謂ダブルバッファやリング
バッファを構成し、一時記憶に利用される。高速動作す
る第２記憶手段への一時記憶のための書き込みを終えた
時点においてＣＰＵを速やかに解放できるようになり、
ＣＰＵから見れば第１記憶手段に対するデータ書き込み
は高速なものとなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵから送られ
てきた書き込みデータを一時的に記憶するバッファを備
えた半導体記憶装置に関し、より詳しくは、複数のペー
ジバッファを備えたフラッシュメモリーに関する。

【０００２】

【従来の技術】図６はＣＰＵからフラッシュアレイへの
データ書き込みの従来例を示すブロック図である。フラ
ッシュアレイはフラッシュメモリーの複数のメモリセル
がアレイ状に配列されたものであり、例えば１６Ｍビッ
トのフラッシュアレイへのデータ書き込みは、次のよう
にして行われる。すなわち、ＣＰＵはフラッシュメモリ
ーへのシングルライト命令を発行し、フラッシュメモリ
ーに対しＣＰＵが直接的にデータを書き込むものとなっ
ている。

【０００３】フラッシュアレイのデータ書き込み動作は
遅く、かかる従来例においてはフラッシュアレイがデー
タの書き込みを完了するまでＣＰＵが待機している為、
ＣＰＵは他の処理を実行できず非効率的であるという問
題点がある。特に、複数個のフラッシュメモリーがアレ
イ状に配列されている場合は待ち時間がＮ倍になってし
まう。高速動作するシステムにフラッシュアレイを適用
するために、フラッシュアレイへのデータ書き込みの高
速化が望まれている。

【０００４】

【発明が解決しようとする課題】本発明は上記事情を考
慮してなされたものであり、ページバッファを利用して
効率良く高速にデータを書き込むことができる半導体記
憶装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】上記課題を解決し目的を
達成するために本発明の半導体記憶装置は次のように構
成されている。 （１）本発明の半導体記憶装置は、第１記憶手段と、前
記第１記憶手段よりも書き込み動作が高速であって、ペ
ージ単位で順番に書き込まれたデータを一時的に記憶す
る少なくとも２つ以上の第２記憶手段と、前記第２記憶
手段に書き込まれたページ単位のデータを、先に書き込
まれたものから順番に読み出して前記第１記憶手段に書
き込む手段とを具備する。 （２）本発明の半導体記憶装置は、上記（１）に記載の
装置であって、且つ、前記複数の第２記憶手段のうちの
いずれか一方の記憶手段をいずれか他方の記憶手段に切
り替える切替手段をさらに具備し、当該切替手段による
切替によって前記ページ単位のデータがリング状に連続
して記憶されることを特徴とする。 （３）本発明の半導体記憶装置は、上記（１）乃至
（３）のいずれか一項に記載の装置であって、且つ、遅
くとも最後の第２記憶手段に対するデータの書き込みが
終了したとき、最初の第２記憶手段に記憶されているデ
ータに係る前記第１記憶手段に対する書き込みが完了す
ることを特徴とする。 （４）本発明の半導体記憶装置は、上記（１）乃至
（３）のいずれか一項に記載の装置であって、且つ、前
記第２記憶手段の配置個数又は記憶容量を前記第１記憶
手段の書き込みレートに基づいて定めることを特徴とす
る。 （５）本発明の半導体記憶装置は、行×列のアレイ状に
配列されてなる複数の第１記憶手段と、前記第１記憶手
段よりも書き込み動作が高速であって、ページ単位で順
番に書き込まれたデータを一時的に記憶する少なくとも
２つ以上の第２記憶手段と、前記第２記憶手段に書き込
まれたデータを、先に書き込まれたものから順番に読み
出して前記第１記憶手段に書き込む手段と、を具備す
る。 （６）本発明の半導体記憶装置は、上記（５）に記載の
装置であって、且つ、前記行及び列を特定することで書
き込み動作が完了した前記第１記憶手段を特定する特定
手段と、前記複数の第２記憶手段のうちのいずれか一方
の記憶手段をいずれか他方の記憶手段に切り替える切替
手段と、をさらに具備し、前記特定手段により特定され
た第１記憶手段に対応して前記切替手段が切替を行うこ
とによって、前記ページ単位のデータがリング状に連続
して記憶されることを特徴とする。 （７）本発明の半導体記憶装置は、上記（１）乃至
（６）のいずれか一項に記載の装置であって、且つ、前
記第１記憶手段はフラッシュメモリーであり、前記第２
記憶手段は先入れ先出しメモリーであることを特徴とす
る。

【０００６】（作 用）本発明の半導体記憶装置は、第
１記憶手段よりも書き込み動作が高速な第２記憶手段が
設けられており、この第２記憶手段は所謂ダブルバッフ
ァやリングバッファを構成し、一時記憶に利用される。
高速動作する第２記憶手段への一時記憶のための書き込
みを終えた時点においてＣＰＵを速やかに解放できるよ
うになり、ＣＰＵから見れば第１記憶手段に対するデー
タ書き込みは高速なものとなる。

【０００７】なお、製造コスト若しくは第２記憶手段の
切替に掛かる負担等を考慮し、第２記憶手段の容量を変
える、又は第２記憶手段の配列数を変えることが好まし
い。

【０００８】また、最後の第２記憶手段への書き込みが
完了した時点において、丁度、最初の第２記憶手段に記
憶されたデータの第１記憶手段への書き込みが完了する
ように構成すれば、第２記憶手段の利用はより効率的な
ものとなる。

【０００９】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。

【００１０】（第１実施形態）第１実施形態は単体のフ
ラッシュアレイに対し２つのページバッファが設けられ
て成り、同ページバッファをＣＰＵからの書き込みデー
タの一時的に利用する半導体記憶装置に関する。

【００１１】図１は本発明の第１実施形態に係る半導体
記憶装置の概略構成を示すブロック図である。同図に示
すように、本実施形態はＣＰＵ２と、ページバッファ４
１（＃１），４２（＃２）と、ページバッファコントロ
ール回路５１，５２と、フラッシュアレイ６とにより構
成されている。

【００１２】ページバッファ４１，４２は、ＣＰＵ２と
フラッシュアレイ６と間に並列で接続されており、両ペ
ージバッファの記憶容量はそれぞれ２５６バイトであ
り、フラッシュアレイ６よりも書き込み動作が高速であ
る。これらページバッファ４１，４２は、所謂ダブルバ
ッファを構成するものであり、ＣＰＵ２からページ単位
で順番にデータをロードして一時的に記憶する。このた
め、図示しないがＣＰＵ２及びページバッファ４１間の
バス接続と、ＣＰＵ２及びページバッファ４２間のバス
接続とを切り替えるバスセレクタが設けられており、所
謂ページバッファスワップが行われるものとなってい
る。このページバッファスワップによって、ページバッ
ファ＃１，＃２，＃１，＃２，．．．という具合にバッ
ファ切替が行われ、かかる切替に応じてページ単位のデ
ータは連続的に一時記憶されることになる。

【００１３】ページバッファコントロール回路５１，５
２は、ページバッファ４１，４２に対応してフラッシュ
アレイ６との間に設けられており、すなわち、ページバ
ッファコントロール回路５１はページバッファ４１に対
応し、ページバッファコントロール回路５２はページバ
ッファ４２に対応し、それぞれフラッシュアレイ６との
間に設けられている。これらページバッファコントロー
ル回路５１，５２は、ページバッファ４１，４２が一時
的に記憶しているページデータのフラッシュアレイ６へ
の書き込みを制御するものである。より具体的には、ペ
ージバッファ４１，４２にロードされたページ単位のデ
ータを、先に書き込まれたものから順番に読み出してフ
ラッシュアレイ６に書き込むための制御をする。

【００１４】フラッシュアレイ６は、ページバッファ４
１（又は４２）よりも書き込み動作が低速であって、例
えば１６（メガ）バイトの記憶容量を有し、ページ単位
のデータの書き込み動作が完了したか否かを表すＲＹ／
ＢＹ＃信号を出力する。このＲＹ／ＢＹ＃信号はＣＰＵ
２に対しＩＮＴ（割り込み）信号として入力される。

【００１５】以上のように構成された本実施形態の動作
を説明する。ここでは一例として、ＣＰＵ２が３ページ
分（２５６バイト×３）のデータをフラッシュアレイ６
に書き込む場合の動作について説明する。

【００１６】先ず、ＣＰＵ２は先頭（０番地）から２５
５バイト目までのデータ（１ページ目）をページバッフ
ァ４１にシーケンシャルに書き込む。これによりページ
バッファ４１にはページ単位（つまり２５６バイト分）
のデータがシーケンシャルロードされる。

【００１７】次に、上述したページバッファスワップに
よって、ページバッファ４１からページバッファ４２に
バッファが切り替わり、このページバッファ４２に対
し、ＣＰＵ２は２５６バイト目から５１１バイト目まで
のデータ（２ページ目）をシーケンシャルに書き込む。
これによりページバッファ４２には２ページ目のデータ
がシーケンシャルロードされる。ここで、ページバッフ
ァスワップによって、ページバッファ４２からページバ
ッファ４１にバッファが切り替わる。この時点において
ＣＰＵ２はページバッファへの３ページ目のデータの書
き込みは行なえないので待機する。

【００１８】次に、ページバッファコントロール回路５
１は、ページバッファ４１にシーケンシャルロードされ
た１ページ目のデータをフラッシュアレイ６に対して書
き込み、続いてページバッファコントロール回路５２
は、ページバッファ４２にシーケンシャルロードされた
２ページ目のデータをフラッシュアレイ６に対して書き
込む。

【００１９】フラッシュアレイ６がページバッファ４１
からの１ページ目のデータの書き込みを完了すると共に
ページバッファ４２からの２ページ目のデータの書き込
みを完了した時点で、これら書き込み動作が完了したこ
とを表すＲＤ／ＢＹ＃信号がＣＰＵ２へのＩＮＴ信号と
して入力される。

【００２０】ＣＰＵ２は、かかるＩＮＴ信号に応じてペ
ージバッファ４１に対し、５１２バイト目から最後尾ま
でのデータ（３ページ目）をページバッファ４１にシー
ケンシャルに書き込む。これによりページバッファ４１
には３ページ目のデータがシーケンシャルロードされ
る。そして、ページバッファコントロール回路５１は、
ページバッファ４１にシーケンシャルロードされた３ペ
ージ目のデータをフラッシュアレイ６に対して書き込
む。

【００２１】例えばＣＰＵ２からの書き込みデータのサ
イズが１ページの場合は遅くともページバッファ４１へ
のロードを終えた時点で、また、２ページの場合は遅く
ともページバッファ４１へのロード及びページバッファ
４２へのロードを終えた時点で、そして本動作例のよう
に３ページの場合は遅くともページバッファ４１，ペー
ジバッファ４２，及びページバッファ４１へのロードを
終えた時点でＣＰＵ２はフラッシュアレイ６の状態（書
き込み中／書き込み完了）によらず速やかに解放され
る。つまりＣＰＵから見れば、フラッシュアレイ６に対
するデータ書き込みは高速なものとなる。

【００２２】（応用例）本実施形態の応用例として、製
造コスト、ページバッファのバス切り替えに掛かる負
担、及びフラッシュアレイの書き込みレートを考慮しペ
ージバッファの容量を変化させても良い。あるいはペー
ジバッファを設ける数を変えても良い。

【００２３】また、ページバッファ４２への書き込みが
完了した時点において、丁度、ページバッファ４１に記
憶されたデータのフラッシュアレイ６への書き込みが完
了するように構成すれば、ページバッファの利用はより
効率的なものとなる。

【００２４】ここで、フラッシュアレイ単体についてペ
ージバッファを２個以上配列する場合の構成について図
２を参照しながら説明する。

【００２５】例えば１６Ｍビットの１個のフラッシュア
レイ６に対してＣＰＵ２からのデータを高速に書き込む
場合、図２に示すようにページバッファ（４１，４２，
４３，．．．）をＮ個ほど並列配置することによって、
１個のページバッファがフラッシュアレイ６へデータを
書き込むのに要する時間でＣＰＵ２からページバッファ
へのデータ書き込みが全て完了するように構成する。

【００２６】ページバッファの１つがフラッシュアレイ
６にデータを書き込むのに要する時間をｔｆとし、ま
た、ＣＰＵ２が１つのページバッファにデータを書き込
むのに要する時間をｔｐとする。

【００２７】ページバッファはフラッシュアレイよりも
データ書き込み動作が高速であり、すなわち、ｔｆ＞＞
ｔｐである。ここで、ｔｆ／ｔｐ≦Ｎとし、Ｎを整数と
し、ページバッファをＮ個並べることでｔｆ時間の書き
込み時間でＣＰＵ２は解放される。この間、ＣＰＵ２は
フラッシュアレイ６の書き込み動作の完了を表すＲＤ／
ＢＹ＃信号による割り込むを待たずに済む。

【００２８】ところが、ｔｆ時間はマイクロセカンド
（μｓｅｃ）のオーダーであり、ｔｐ時間はナノセカン
ド（ｎｓｅｃ）のオーダーであり、これにより整数Ｎは
１０００以上となってしまい現実的ではない。そこで、
整数Ｎを１０程度に設定し、１００回程度の割り込み
（ＲＹ／ＢＹ＃）を発生させるように構成することが好
ましい。なお、集積回路技術の向上によりｔｆ時間が短
縮されれば上記の通り実施をすることが可能になる。

【００２９】（第２実施形態）第２実施形態は複数のフ
ラッシュアレイを備え、その各々に２つのページバッフ
ァが設けられており、同ページバッファをＣＰＵからの
書き込みデータの一時的に利用する半導体記憶装置に関
する。

【００３０】図３は本発明の第２実施形態に係る半導体
記憶装置の概略構成を示すブロック図である。同図に示
すように、本実施形態はＣＰＵ２と、ページバッファ４
１（＃１），４２（＃２），４３（＃３），４４（＃
４）と、ページバッファコントロール回路１０と、フラ
ッシュアレイ６１（＃１），６２（＃２）と、ＩＮＴコ
ントロール回路１２とにより構成されている。

【００３１】ページバッファ４１，４２は、フラッシュ
アレイ６１に対応して設けられており、ＣＰＵ２とペー
ジバッファコントロール回路１０との間に並列で接続さ
れている。両ページバッファの記憶容量は、第１実施形
態と同様に、それぞれ２５６バイトであり、フラッシュ
アレイ６１よりも書き込み動作が高速である。また、同
様に、ページバッファ４３，４４はフラッシュアレイ６
２に対応して設けられている。

【００３２】ページバッファ４１，４２，４３，４４
は、所謂リングバッファを構成するものであり、ＣＰＵ
２からページ単位で順番にデータをロードして一時的に
記憶する。このため、図示しないがＣＰＵ２及びページ
バッファ４１間のバス接続と、ＣＰＵ２及びページバッ
ファ４２間のバス接続との切り替え、及びＣＰＵ２及び
ページバッファ４３間のバス接続と、ＣＰＵ２及びペー
ジバッファ４４間のバス接続との切り替えを行うための
バスセレクタが設けられており、所謂ページバッファス
ワップが行われるものとなっている。このページバッフ
ァスワップによって、ページバッファ＃１，＃２，＃
３，＃４，＃１，＃２，＃３，＃４．．．という具合に
バッファ切替が行われ、かかる切替に応じてページ単位
のデータは連続的に一時記憶されることになる。

【００３３】ページバッファコントロール回路１０は、
ページバッファ４１，４２が一時的に記憶しているペー
ジデータのフラッシュアレイ６１への書き込み、及びペ
ージバッファ４２，４３が一時的に記憶しているページ
データのフラッシュアレイ６２への書き込みを制御する
ものである。より具体的には、ページバッファ４１，４
２にロードされたページ単位のデータを、先に書き込ま
れたものから順番に読み出してフラッシュアレイ６１に
書き込み、ページバッファ４２に続いてページバッファ
４３，４４にロードされたページ単位のデータを、先に
書き込まれたものから順番に読み出してフラッシュアレ
イ６２に書き込むための制御をする。

【００３４】フラッシュアレイ６１は、例えば１６（メ
ガ）バイトの記憶容量を有し、ページ単位のデータの書
き込み動作が完了したか否かを表すＲＹ／ＢＹ＃１信号
をＩＮＴコントロール回路１２に対して出力する。

【００３５】フラッシュアレイ６２は、フラッシュアレ
イ６１と同じく１６Ｍバイトの記憶容量を有しており、
ページ単位のデータの書き込み動作が完了したか否かを
表すＲＹ／ＢＹ＃２信号をＩＮＴコントロール回路１２
に対して出力する。

【００３６】ＩＮＴコントロール回路１２は、フラッシ
ュアレイ６１からのＲＤ／ＢＹ＃１信号とフラッシュア
レイ６２からのＲＤ／ＢＹ＃２信号とを入力し、ワイヤ
ードＯＲして出力する回路であり、ＩＮＴコントロール
回路１２からの出力信号線数（ここでは１本）は入力信
号線数（２本）よりも少なくなっている。

【００３７】以上のように構成された本実施形態の動作
を説明する。ここでは一例として、ＣＰＵ２が３ページ
分（２５６バイト×３）のデータをフラッシュアレイ６
１，６２に書き込む場合の動作について説明する。

【００３８】先ず、ＣＰＵ２は先頭（０番地）から２５
５バイト目までのデータ（１ページ目）をページバッフ
ァ４１にシーケンシャルに書き込む。これによりページ
バッファ４１には１ページ目のデータがシーケンシャル
ロードされる。

【００３９】次に、ページバッファスワップによって、
ページバッファ４１からページバッファ４２にバッファ
が切り替わり、このページバッファ４２に対し、ＣＰＵ
２は２５６バイト目から５１１バイト目までのデータ
（２ページ目）をシーケンシャルに書き込む。これによ
りページバッファ４２には２ページ目のデータがシーケ
ンシャルロードされる。ページバッファコントロール回
路１０は、ページバッファ４１にシーケンシャルロード
された１ページ目のデータをフラッシュアレイ６１に対
して書き込み、続いてページバッファ４２にシーケンシ
ャルロードされた２ページ目のデータをフラッシュアレ
イ６１に対して書き込む。

【００４０】フラッシュアレイ６１がページバッファ４
１からの１ページ目のデータの書き込みを完了すると共
にページバッファ４２からの２ページ目のデータの書き
込みを完了した時点で、これらの書き込み動作が完了し
たことを表すＲＤ／ＢＹ＃１信号がＩＮＴコントロール
回路１２に入力される。

【００４１】ここで、ページバッファスワップによっ
て、ページバッファ４２からページバッファ４３にバッ
ファが切り替わる。

【００４２】ＣＰＵ２は、ＩＮＴコントロール回路１２
からのＩＮＴ信号に応じてページバッファ４３に対し、
５１２バイト目から最後尾までのデータ（３ページ目）
をシーケンシャルに書き込む。これによりページバッフ
ァ４３には３ページ目のデータがシーケンシャルロード
される。そして、ページバッファコントロール回路１０
は、ページバッファ４３にシーケンシャルロードされた
３ページ目のデータをフラッシュアレイ６２に対して書
き込む。

【００４３】本実施形態によれば、遅くともページバッ
ファ４１，ページバッファ４２，及びページバッファ４
３へのロードを終えた時点でＣＰＵ２は速やかに解放さ
れる。つまりＣＰＵ２から見れば、フラッシュアレイ６
１，６２に対するデータ書き込みは高速なものとなる。

【００４４】図４は、本発明と従来例のフラッシュアレ
イへのデータ書き込み制御を比較検討するためのフロー
チャートである。同図（ａ）は従来例に係る制御の流れ
を示し、同図（ｂ）は本願発明に係る制御の流れを示し
ている。

【００４５】同図（ａ）に示すｔ１はＣＰＵがデータＢ
ＬＫ１をフラッシュアレイに対し直接書き込む際の処理
時間、ｔ２はＣＰＵがデータＢＬＫ２をフラッシュアレ
イに対し直接書き込む際の処理時間である。

【００４６】一方、同図（ｂ）に示すｔ１’はＣＰＵが
データＢＬＫ１をページバッファＢＬＫ１に対し書き込
む際の処理時間、ｔ２’はＣＰＵがデータＢＬＫ２をペ
ージバッファＢＬＫ２に対し書き込む際の処理時間であ
る。

【００４７】ページバッファのデータ書き込み動作は、
フラッシュアレイよりも高速であるため、ｔ１＞＞ｔ
１’、ｔ２＞＞ｔ２’となる。つまり、ＣＰＵは速やか
に解放され、複数書き込みにおける処理の高速化を実現
できる。

【００４８】図５は第２実施形態の詳細構成に係る図で
あり、フラッシュアレイからの割り込みとＣＰＵへの割
り込みとの関係を示す図である。

【００４９】同図に示すようにユーザーバスアドレスデ
コード回路１４が設けられている。フラッシュアレイ
（例えば６１，６２，６３．．．．等）は行×列のアレ
イ状に配列されており、このアレイの列（紙面における
縦の並び）はバンク（ＢＡＮＫ）であり、同回路１４は
ＣＰＵ２のアドレスバスをデコードし、これによりバン
ク選択が行われる。

【００５０】さらに、選択されたバンクについて、いず
れかのフラッシュアレイを選択し、これにより特定され
るフラッシュアレイに対してデータを書き込むように構
成されている。例えばバンク２が選択されている場合、
フラッシュアレイ６２，６６，７０，７４のいずれか１
つが選択される。

【００５１】各々のフラッシュアレイには少なくとも２
つ以上のページバッファが搭載されており、上述したよ
うにこれらのバッファはリングバッファとして用いられ
る。

【００５２】さて、書き込み中においては各チップのフ
ラッシュメモリーの書き込みが終了した後に割り込みが
かかるが、それぞれの割り込みを別々に処理すると２０
本の割り込み信号をパラレルで入力して処理しなければ
ならないので回路が複雑になる。そこで、アレイの行
（紙面における横の並び）について各フラッシュアレイ
からの割り込み信号を共通接続し、かかる共通の割り込
み信号に基づいてポーリングを行うことで、どのフラッ
シュアレイ（チップ）が書き込みを完了したかを判別で
きるようにする。ＩＮＴコントロール回路１２は、各フ
ラッシュアレイからの割り込み（ＲＤ／ＢＹ＃）信号を
入力してワイヤードＯＲし、ＣＰＵ２への割り込み信号
として出力する回路であり、ＩＮＴコントロール回路１
２からの出力信号線数（ここでは１本）は入力信号線数
（４本）よりも少なくなっている。かかる構成により回
路を簡素化でき、システムコストを低減できる。

【００５３】各々のフラッシュアレイはリングバッファ
として用いられるが、具体的にはフラッシュアレイ６
１，６２，６３，６４，６５，６６，．．．という順番
で選択し、サイクリックな書き込みを行うことで、効率
良く高速にデータ書き込みを行うことができるようにな
る。

【００５４】以上説明した実施形態によると、フラッシ
ュアレイはデータの書き込み動作が遅いという特性を有
しているが、この書き込みの待ち時間に次々と別のフラ
ッシュアレイにデータが送り込まれる。このため、見か
け上は複数のフラッシュアレイが、あたかも一度にデー
タ書き込みが行われているように見える。つまり、ＣＰ
Ｕは速やかに解放され、Ｎ個のフラッシュアレイに実際
にデータを書き込む時間が従来に比べて一段と短縮され
る。

【００５５】より詳しくは１個のフラッシュアレイの書
き込みに要する時間（ページライトタイム）をＴｔと
し、ＣＰＵからページバッファへの転送を行うための１
個あたりのトータル時間をＴｐｔとすると、Ｎ個のフラ
ッシュアレイの書き込み時間は次の条件、すなわち、Ｔ
ｔ＞Ｔｐｔ×Ｎ＋α（αはオーバーヘッドの時間）を満
たす場合は、１個のフラッシュアレイの書き込みトータ
ル時間においてあたかもＮ個のフラッシュアレイへの書
き込みが行われているように見える。

【００５６】なお、本発明は上述した実施形態に限定さ
れず種々変形して実施可能である。

【００５７】

【発明の効果】以上説明したように、本発明によればペ
ージバッファを利用して効率良く高速にデータを書き込
むことのできる半導体記憶装置を提供できる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る半導体記憶装置の
概略構成を示すブロック図

【図２】上記第１実施形態の応用例に係り、フラッシュ
アレイ単体についてページバッファを２個以上配列する
場合の構成を示すブロック図

【図３】本発明の第２実施形態に係る半導体記憶装置の
概略構成を示すブロック図

【図４】本発明と従来例のフラッシュアレイへのデータ
書き込み制御を比較検討するためのフローチャート

【図５】第２実施形態の詳細構成に係る図であり、フラ
ッシュアレイからの割り込みとＣＰＵへの割り込みとの
関係を示す図

【図６】ＣＰＵからフラッシュアレイへのデータ書き込
みの従来例を示すブロック図

【符号の説明】

２…ＣＰＵ ４１，４２…ページバッファ ５１，５２…ページバッファコントロール回路 ６…フラッシュアレイ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１記憶手段と、 前記第１記憶手段よりも書き込み動作が高速であって、
   ページ単位で順番に書き込まれたデータを一時的に記憶
   する少なくとも２つ以上の第２記憶手段と、 前記第２記憶手段に書き込まれたページ単位のデータ
   を、先に書き込まれたものから順番に読み出して前記第
   １記憶手段に書き込む手段と、を具備することを特徴と
   する半導体記憶装置。
2. 【請求項２】 前記複数の第２記憶手段のうちのいずれ
   か一方の記憶手段をいずれか他方の記憶手段に切り替え
   る切替手段をさらに具備し、当該切替手段による切替に
   よって前記ページ単位のデータがリング状に連続して記
   憶されることを特徴とする請求項１に記載の半導体記憶
   装置。
3. 【請求項３】 遅くとも最後の第２記憶手段に対するデ
   ータの書き込みが終了したとき、最初の第２記憶手段に
   記憶されているデータに係る前記第１記憶手段に対する
   書き込みが完了する請求項１乃至３のいずれか一項に記
   載の半導体記憶装置。
4. 【請求項４】 前記第２記憶手段の配置個数又は記憶容
   量を前記第１記憶手段の書き込みレートに基づいて定め
   ることを特徴とする請求項１乃至３のいずれか一項に記
   載の半導体記憶装置。
5. 【請求項５】 行×列のアレイ状に配列されてなる複数
   の第１記憶手段と、 前記第１記憶手段よりも書き込み動作が高速であって、
   ページ単位で順番に書き込まれたデータを一時的に記憶
   する少なくとも２つ以上の第２記憶手段と、 前記第２記憶手段に書き込まれたデータを、先に書き込
   まれたものから順番に読み出して前記第１記憶手段に書
   き込む手段と、を具備することを特徴とする半導体記憶
   装置。
6. 【請求項６】 前記行及び列を特定することで書き込み
   動作が完了した前記第１記憶手段を特定する特定手段
   と、 前記複数の第２記憶手段のうちのいずれか一方の記憶手
   段をいずれか他方の記憶手段に切り替える切替手段と、
   をさらに具備し、 前記特定手段により特定された第１記憶手段に対応して
   前記切替手段が切替を行うことによって、前記ページ単
   位のデータがリング状に連続して記憶されることを特徴
   とする請求項５に記載の半導体記憶装置。
7. 【請求項７】 前記第１記憶手段はフラッシュメモリー
   であり、前記第２記憶手段は先入れ先出しメモリーであ
   ることを特徴とする請求項１乃至６のいずれか一項に記
   載の半導体記憶装置。