JP2726578B2

JP2726578B2 - Ｄｒａｍの回復を制御する方法

Info

Publication number: JP2726578B2
Application number: JP3202236A
Authority: JP
Inventors: シユー・コン・チヤン; ジヨセフ・ヘンリ・デイトレズ・ジユニア; チン−チー・ロ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-07-23
Filing date: 1991-07-18
Publication date: 1998-03-11
Anticipated expiration: 2013-03-11
Also published as: EP0468141A2; BR9102966A; ATE191295T1; CA2044121C; DE69132077D1; KR950014552B1; US5359722A; ES2143975T3; EP0468141B1; JPH04229484A; KR920003161A; CA2044121A1; DE69132077T2; EP0468141A3

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ・フェッチ時間
を短縮し、フェッチ動作とストア動作に要するメモリ動
作時間を異ならせることによって、半導体メモリ・チッ
プの動作を改善し、それらの半導体チップで形成された
コンピュータ・メモリのアクセス動作を高速化するため
のメモリ・フェッチ時間の短縮方法及び装置に関するも
のである。本発明は、メモリ・フェッチ動作のためのメ
モリ利用を著しく増大するために、内部のタイミング制
御回路を修正し、半導体メモリ・チップ用の入出力（Ｉ
／Ｏ）ピンの数に関して工夫を行ったものである。

【０００２】

【従来の技術】従来のコンピュータ・システムは、かな
り以前から、コンピュータ・メモリの外部にレジスタ及
び論理回路を有する処理装置を具備しており、その処理
装置がメモリ中のデータのフェッチ（取り出し）動作及
びストア（記憶）動作を行わせるようになっている。こ
のプロセッサ（処理装置）は、メモリからデータをフェ
ッチし、それらのデータを変更し、変更したデータをメ
モリへ記憶することがしばしばあるが、その場合、デー
タを最初にアクセスしたのと同じ場所に記憶することも
あれば、そことは異なる場所に記憶することもある。デ
ータのフェッチ及びストアを行う時、処理装置とメモリ
との間のデータの転送はメモリバス及び入出力制御装置
によって行われる。各メモリ・チップ上の入出力（Ｉ／
Ｏ）ピンは、アドレス・ビット、データ・ビット及び制
御ビットをそれらのチップ上のＩ／Ｏピンへ転送するた
めの接続手段である回路基板へ各メモリ・チップを接続
する。各メモリ・チップ上のＩ／Ｏピンの数は限定され
ており、そのためチップとチップ外部の回路との間にお
いて同時に転送することのできる信号の数も制限され
る。

【０００３】ごく普通のコンピュータ・メモリは、現在
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）半導体チップで作られている。通常のコンピュータ
・メモリは、ＤＲＡＭチップを追加することによって回
路基板のチップ搭載容量まで拡張可能である。スタティ
ックＲＡＭ（ＳＲＡＭ）チップもメモリ用として利用可
能であるが、ＳＲＡＭチップは、アクセス時間は速いも
のの、メモリ・ビット数が少なく、消費電力が大きく、
かつより高価である。従来のコンピュータ・メモリは、
アドレス制御スイッチを持ち、チップを追加または除去
してメモリのサイズを変える時、それらのスイッチの設
定を変えるようになっているものがしばしばある。

【０００４】従来のコンピュータ・メモリに見られる半
導体チップにおいては、フェッチ（読出し）動作及びス
トア（書込み）動作に使用する周期が共に等しい。昨今
の一部のメモリ・チップは、チップ中でのフェッチ動作
とストア動作に同じクロック周期を要求するインタロッ
ク回路を内蔵している。

【０００５】通常のコンーピュータ・メモリでは、各チ
ップが記憶データを維持するためにリフレッシュ動作を
必要とする大容量のＤＲＡＭ及び外部との間のデータの
やり取りを高速化するための小容量のバッファ・レジス
タあるいはキャッシュを内蔵したチップが使用されてい
る。

【０００６】従来の半導体メモリ・チップは、ＤＲＡＭ
アレイとＳＲＡＭアレイを内蔵し、そのＳＲＡＭアレイ
を比較的遅いＤＲＡＭアレイとチップ外部の比較的高速
のデータ・バッファとの間の高速インタフェースとして
使用する。

【０００７】「一体型の階層的二進記憶素子(Integral
Hierarchical Binary Storage Element)」という名称の
Beausoleil他への米国特許第3,740,723 号には、二次元
アドレッシングを用いたメモリ・チップが開示されてお
り、このメモリ・チップでは二次元のアドレス選択の交
点にシフトレジスタを設ける場合もある。この特許に
は、メモリ・チップにおけるオンチップ・キャッシュが
開示されている。

【０００８】また、IEEEソリッドステート回路ジャーナ
ル(IEEEJournal of Solid―StateCircuits)、Vol. SC-2
0、NO.5（1985年10月）、914 −923 ページには、H. L.
Kalter他による論文が発表されている。この論文は、
メモリ・フェッチ及びメモリ・ストア共にアクセス時間
を短縮するためのＤＲＡＭ／ＳＲＡＭの構成を開示して
おり、本発明はこのＤＲＡＭ／ＳＲＡＭの構成によるチ
ップを利用したものである。この論文に開示された技術
は、本発明とは無関係に、同じメモリで用いてその高速
化機能を遂行することができる。

【０００９】ＩＢＭテクニカル・ディスクロージャ・ビ
ュレティン(IBM Technical Disclosure Bulletin) 1977
年１月号の3071ページのF. J. Aichelmann, Jr及びN.
M. DiPilatoによる「マイクロプロセッサ性能を改良す
るための階層メモリ(HierarchyMemory for Improved Mi
croprocessor Performance)」という名称の論文には、ペ
ージ記憶チップ階層が開示されている。

【００１０】ＩＢＭテクニカル・ディスクロージャ・ビ
ュレティン(IBM Technical Disclosure Bulletin) 1984
年５月号の6473ページのR. C. Tongによる「任意バイト
境界におけるメモリ転送(Memory Transfer at Arbitrar
y Byte Boundaries)」という名称の論文には、メモリよ
りなるチップの外部に１つまたは２つのシフトレジスタ
を設け、バスを介してメモリからレジスタへバイトを転
送し、そのバイトのビットを再順序付けし、その再順序
付けしたバイトをメモリに書き込むことによって、シフ
トレジスタにメモリ中のバイト記憶場所におけるビット
・シーケンスを再順序付けするというプロセッサ機能を
実行させることが開示されている。

【００１１】Caudal他の「メモリ内にデータ・シフト機
能を有するマイクロコンピュータ(Microcomputer Havin
g Data Shift Within Memory) 」という名称の米国特許
第4,491,910 号、及びやはりCaudal他の「データ・ワー
ドのメモリ内シフト用のデータ移動回路を有するマイク
ロコンピュータ(Microcomputer Having Data Move Circ
uits For Within-Memory Shift of Data Words) 」とい
う名称の米国特許第4,586,131 号は同じ明細書を有す
る。これらの特許の発明は、請求範囲において「メモリ
中のあるデータ・ワードを１つ記憶場所から近接アドレ
スを持つ他の記憶場所へそっくり移動させるシフト手
段」という限定がなされている。

【００１２】Dunki-Jacobsの米国特許第4,641,276号に
は、ソース・レジスタへデータを並列に転送し、そのソ
ース・レジスタから行先レジスタへ直列にデータをシフ
トし、次いでデータを他の機能単位へ並列に転送するデ
ータ通信方法及び手段が開示されている。

【００１３】Pinkham 他への米国特許第4,667,313 号に
は、シフトレジスタを用いてメモリバスから得られるビ
ット行をアクセスするのに、そのシフトレジスタのタッ
プ位置で直列にアクセスするようにした技術が開示され
ている。

【００１４】Lam 他への米国特許第4,731,758 号は、同
じチップ上に転送ゲートを介して接続される別個のアレ
イを設けることが開示されている。

【００１５】J. E. Barth 他の米国特許出願一連番号第
479,145 号（1990年２月13日出願）の「ビット及びワー
ド冗長度を最適化したオンチップＥＣＣを有するダイナ
ミックＲＡＭ(Dynamic RAM with on―chip ECC and opt
imized bit and word redundancy)」という名称の発明
では、分散集合化によるオンチップ冗長性に関して開示
がなされている。上記米国特許出願は本願と同じ譲受人
に譲渡されている。

【００１６】以上に引用した先行技術文献には、本発明
を示唆するものは全くない。

【００１７】

【発明が解決しようとする課題】本発明の目的は、ＤＲ
ＡＭ／キャッシュ型半導体メモリ・チップにおけるフェ
ッチ・アクセスを高速化することにある。

【００１８】本発明の他の目的は、コンピュータ・メモ
リシステムの半導体チップにおいてデータをフェッチす
る動作の時間周期を短くすることによってコンピュータ
・メモリシステムの性能を向上させることにある。

【００１９】本発明の他の目的は、各半導体チップの内
部構造を変えることにより、コンピュータ・システムの
メモリにおけるフェッチ性能を改善することにある。

【００２０】本発明の他の目的は、半導体メモリ・チッ
プ上のキャッシュからのデータの読出しを同じフェッチ
動作に関するチップ上のＤＲＡＭの回復処理とオーバー
ラップさせることによって、コンピュータ・メモリシス
テムにおける各フェッチ動作の時間を短縮することにあ
る。

【００２１】本発明の他の目的は、ＤＲＡＭ回復動作を
キャッシュ読出しの間に行わせることによって各フェッ
チ動作の時間を短縮することに加えて、メモリ・フェッ
チ要求に対する最後のデータ転送とその次に続くメモリ
・フェッチ／ストア要求の最初のデータ転送との間にお
いてデータ転送が全く行われない１つまたは２つ以上の
マシンサイクルのバス転送ギャップを小さくするかまた
は除去することによってメモリ動作の高速化を達成する
ことにある。

【００２２】本発明の他の目的は、半導体チップに記憶
されたデータ・ビットを選択するための所定の多重化方
法によって得られるアドレス・ビットの行及び列の部分
集合を受け入れるための所定数のＩ／Ｏ（入出力）ピン
を有する半導体チップにおいて、フェッチ要求に対して
出力された最後のデータと次に続くフェッチ／ストア動
作における最初のデータ出／入力との間にデータが全く
転送されない１つまたは２つ以上のマシンサイクルのギ
ャップを短くするかあるいは除去することにある。

【００２３】

【課題を解決するための手段】本発明は、メモリ・フェ
ッチ・サイクルをメモリ・ストア・サイクルより短くす
ることによりコンピュータ・メモリシステムの動作を高
速化する方法を見い出したものである。これを行うた
め、本発明においては、システム・メモリをなす半導体
メモリ・チップのフェッチ動作のＤＲＡＭ回復部分のタ
イミングを変える。各チップは、少なくとも１つのダイ
ナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）ア
レイと小容量の高速メモリ（キャッシュ）を有する。本
発明においては、命令フェッチ・サイクルのＤＲＡＭ回
復部分とチップ上のキャッシュからのデータ・フェッチ
動作をオーバーラップさせるが、このようなオーバラッ
プはストア・サイクルについては行うことができないと
考える（ストア・サイクルは従来通り）。

【００２４】

【実施例】オンチップ・キャッシュ：本発明において
は、各メモリ・チップに内蔵された「キャッシュ」が必
要である。オンチップ・キャッシュは、ＤＲＡＭ（キャ
ッシュと共にチップ上に設けられている）とチップの外
部に設けられたメモリシステム・バッファとの間で転送
中のデータをバッファリングするデータ・バッファであ
る。（オンチップ・キャッシュは、プロセッサ・キャッ
シュが有するディレクトリを持たないという点でプロセ
ッサ・キャッシュと異なる。）

【００２５】外部のメモリシステム・バッファは、オン
チップ・キャッシュへデータ・ビットを転送するチップ
上のＩ／Ｏピンからデータ・ビットを受け取り、またそ
れらのＩ／Ｏピンへデータ・ビットを送り出す。データ
・ビットは、チップの外部のソース、即ちメモリシステ
ム・コントローラ（メモリ・コントローラ）（ＭＣ）か
ら例えばアドレス・ビットＣ０〜Ｃ６によって供給され
るアドレスによりオンチップ・キャッシュに入れられる
が、この動作は、本願においては、図７に示すようにし
てＭＣで発生し、チップへ供給される「カラム・アドレ
ス信号」（ＣＡＳ）によってクロックされるものとす
る。

【００２６】本願中の実施例で使用するオンチップ・キ
ャッシュの形態は、ＤＲＡＭにおいては全ビットに必要
なリフッレシュの必要なしに、受け入れたデータ・ビッ
トの状態を記憶するラッチで構成されたレジスタよりな
るＳＲＡＭ（スタティック・ランダム・アクセス・メモ
リ）である。

【００２７】本願において、「外部アクセス」とは、オ
ンチップ・キャッシュと外部のソース（メモリシステム
・バッファ）との間でデータ・ビットを一方向または他
方向に転送するプロセスを意味するものとする。本発明
においては、オンチップ・キャッシュにより、ＤＲＡＭ
の回復動作と同時に外部アクセスを実行することが可能
である。

【００２８】本願において「オーバーラップ」とは、外
部アクセスとＤＲＡＭ回復動作の一部または全部とを同
時に実行することを意味するものとする。このオーバラ
ップ機能を得るために、本発明の実施例においては、チ
ップにおけるフェッチ動作の間にＤＲＡＭ回復動作が開
始されるよう時間を進ませ、データの外部アクセスがオ
ンチップ・キャッシュにおいて実行されるのと同時にＤ
ＲＡＭ回復動作の少なくとも一部が行われるようにす
る。

【００２９】実施例のチップ構造：図１は、本発明の実
施例で使用する１６メガビット（Ｍｂ）半導体メモリ・
チップの構成を示す。各チップは、同じ構造の４つのカ
ドラント（象限領域）を有する。各カドラントは、４Ｍ
ｂのダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）回路アレイ、誤り訂正回路（ＥＣＣ）、及び例え
ば１２８ビット・サイズの小容量の高速スタティックＲ
ＡＭ（ＳＲＡＭ）を有する。全てのカドラントにおける
チップ全体の記憶容量は、その４つのＤＲＡＭアレイに
よって得られる記憶容量であり、１６Ｍｂである。チッ
プに対する１回のアクセスにおいては、４つの各カドラ
ントにつき１ビットず４つのデータ・ビットが並列にア
クセスされる。なお、図１はカドラント４を例示してい
る。

【００３０】チップには２２ビットのアドレスが与えら
れ、このアドレスはチップのＩ／Ｏピンに供給される。
これらのアドレス信号は、チップ内で各カドラントに
配分される。

【００３１】２２のアドレス・ビットは、各ＤＲＡＭ中
の行を選択するビットＲ０〜Ｒ１０及びその行の部分行
を選択するビットＲ１１〜Ｒ１４よりなる行アドレス選
択（ＲＡＳ）ビット、及び選択された部分行中のデータ
・ビットを選択するためのカラム・アドレス選択（ＣＡ
Ｓ）ビットＣ０〜Ｃ６よりなる。これらの２２のアドレ
ス・ビット信号は、図３に「ＤＲＡＭアドレス」及び
「ＳＲＡＭアドレス」で示すように（後述）、チップ上
の１８本のピンへ時間多重化して供給される。

【００３２】各カドラントにおけるＤＲＡＭ行は、２１
９２ビットからなる。各行は、それぞれ１３７ビットか
らなる１６の部分行に等分割される。各行は、各部分行
毎にＥＣＣ（誤り検出及び修正）をサポートするために
１６の部分行に均等に割り当てられた２０４８のデータ
・ビットと１４４のチェック・ビットからなる。従っ
て、各部分行は、１２８のデータ・ビットと９つのチェ
ック・ビット（合計１３７ビット）よりなり、これらの
ビットは、ＥＣＣ回路に送られて、チェック・ビットな
しの一組のエラーフリーな１２８データ・ビットが生成
される。（このＥＣＣ動作は、欠陥のあるＤＲＡＭをあ
たかも正常であるかのように動作させる）。次に、部分
行のこれらエラーフリーな１２８ビットは各カドラント
のＳＲＡＭにロードされる。このＤＲＡＭからＳＲＡＭ
への部分行アクセス動作は、チップのフェッチ動作でも
ストア動作でも同じようにして行われる。

【００３３】チップの各カドラントの詳細：図１には、
このチップ構造における各カドラントのクロック入力及
び本発明の一実施例の動作を制御するためのクロック信
号の接続関係も示されている。メモリシステムへプロセ
ッサのフェッチ要求またはストア要求が送出される毎
に、メモリ・コントローラ（図示省略）でメモリ・アド
レスが生成される。これらのメモリ・アドレスでは、チ
ップに供給される最初のアドレス・ビットは行アドレス
・ビットＲ０〜Ｒ１０であり、各チップ上の１１本のピ
ンに送られると共に、供給された行アドレスを各メモリ
・アクセスの残りの動作のために記憶する各アドレス・
バッファ２３（０）〜２３（１０）にラッチされる。行
デコーダ／ドライバ２２は、クロック制御の下にアドレ
ス・バッファ２３（０）〜２３（１０）から記憶アドレ
ス・ビットＲ０〜Ｒ１０を受け取り、チップの各カドラ
ント中のＤＲＡＭにおいて２１９２ビットの行を選択す
るＤＲＡＭ行アドレスを生成する。

【００３４】このように選択された２１９２ビットの行
は、クロック制御の下にセンス増幅器２４へ出力され
る。すると、センス増幅器２４は、その選択された行を
部分行デコーダ２６へ出力する。アドレス・ビットＲ１
１〜Ｒ１４は、これらの行選択ビットが受け入れられた
直後にチップ上の他のピンへ受け入れられる。そして、
これらのアドレス・ビットＲ１１〜Ｒ１４は、クロック
制御の下で部分行デコーダ２６にラッチされ、そのアク
セスの残り動作のために記憶される。デコーダ２６は、
これらのアドレス・ビットＲ１１〜Ｒ１４を用いて、現
メモリ要求により要求された部分行としてその行の１６
分の１の部分をアドレスし、選択する。部分行デコーダ
２６は、その選択された部分行をクロック制御の下でＥ
ＣＣ回路２７へ出力する。ＥＣＣ回路２７は、周知のハ
ミング・コードのような所定の誤り訂正コードに従って
部分行の１３７ビット（１２８のデータ・ビットと９つ
のチェック・ビットよりなる）に含まれるデータ・ビッ
ト及びチェック・ビットを解釈し、エラーフリーな１２
８のデータ・ビットを生成して、クロック制御の下にＳ
ＲＡＭ２８へ出力する。ＳＲＡＭ２８は、入力されたこ
れら１２８のデータ・ビット（チェック・ビットなし）
を、メモリ・コントローラから供給される外部信号の制
御下における選択及び入出力に備えて記憶する。このよ
うに外部より供給されるＳＲＡＭ信号は、本発明の実施
例においては８つのアドレッシング信号（Ｃ０〜Ｃ６）
１及至（Ｃ０〜Ｃ６）８のシーケンスとして入力され、
これらの各信号（Ｃ０〜Ｃ６）はＳＲＡＭ中の１２８の
データ・ビットの中の１つの記憶場所を指示する７つの
アドレッシング・ビットの組み合わせよりなる。

【００３５】このように供給されるアドレッシング・ビ
ットＣ０〜Ｃ６の各組み合わせにより指定されたＳＲＡ
Ｍのビット記憶場所では、１つのデータ・ビットが選択
されて、チップの各カドラント毎に、フェッチ動作では
出力データとしてＳＲＡＭから出力され、ストア動作の
場合は入力データとしてＳＲＡＭに記憶される。従っ
て、チップの４つのカドラントについては、４つのＳＲ
ＡＭによって４つのデータ・ビットが並列に出力または
入力される。

【００３６】クロック・ジェネレータ３１は、チップの
各フェッチ／ストア（読出し／書込み）動作のための各
カドラント内のデータ移動を制御するタイミング信号を
各カドラントの回路に供給する。クロック・ジェネレー
タ３１は、ＤＲＡＭアクセス・フェーズとこれに続くＤ
ＲＡＭ回復フェーズの２つのフェーズからなるクロック
信号を発生する。アクセス・フェーズにおいては、ＤＲ
ＡＭからデータの部分行が取り出され、ＳＲＡＭ２８に
ロードされる。回復フェーズにおいては、１２８データ
・ビットのＳＲＡＭの内容が（ストア動作の場合に変更
されたデータ・ビットがあればそれらのデータ・ビット
を含めて）ＤＲＡＭ中の現在選択されている部分行へ書
き戻され、その行が次の使用に備えて復元即ちリストア
される。（クロック・ジェネレータ３１は、チップ上の
異なる物理的位置にそっくり同じものを複数個設けても
よい。それらの複数の各クロック・ジェネレータは、
本願で説明するクロック・ジェネレータ３１と並列に同
様に動作する。）

【００３７】メモリ・コントローラは、各クロック・ジ
ェネレータ３１を制御するためにＲＡＳ、ＣＡＳ及びＲ
Ｅ制御信号のような信号を含む一組の信号を各チップ上
のピンに供給する。ＲＡＳ信号は、Ｒ０〜Ｒ１０のアド
レス及びＲ１１〜Ｒ１４のアドレスをラッチし、使用す
るクロック・タイミングを制御し、他方ＣＡＳ信号は８
つの（Ｃ０〜Ｃ６）のアドレスをラッチし、使用するク
ロック・タイミングを制御する。クロック・ジェネレー
タ３１によって現在２つの動作フェーズのどちらのフェ
ーズが与えられているかは、ＲＡＳ信号のハイ／ロー
（高／低）レベルの状態によって決まる。

【００３８】信号ＲＥの入力された状態は、現クロック
出力がチップのフェッチ動作を制御するのか、あるいは
ストア動作を制御するのかを決定する。信号ＲＥのレベ
ルがハイ（１）であれば、それはフェッチ動作を指示
し、信号ＲＥがロー（０）であれば、それはチップによ
るストア動作を指示する。これらのクロック信号は、信
号ＲＥがフェッチ状態を示している時には、信号ＲＥが
ストア状態を指示している時と異なるタイミングでＤＲ
ＡＭ回復フェーズを開始させる。

【００３９】ＤＲＡＭアクセス・フェーズの間、クロッ
ク・ジェネレータ３１は、順次クロック信号ＣＬＡ、Ｃ
ＬＢ、ＣＬＣ、ＣＬＤ、ＣＬＥ及びＳＥを出力する。こ
れらのうち、クロック信号ＣＬＡ〜ＣＬＥは、各々ＲＡ
Ｓ信号の立ち下がり遷移より生じるパルス信号である。
ＣＬＡは、アドレス・バッファ２３をクロックして供給
された行アドレス信号Ｒ０〜Ｒ１０を記憶させる。ＣＬ
Ｂは、行デコーダ２２をクロックして、これにビットＲ
０〜Ｒ１０を用いることによりＤＲＡＭ中の２１９２ビ
ットの行を選択させ、ＤＲＡＭのセンス増幅器２４へ転
送させる。センス増幅器２４は、これらの２１９２ビッ
トを増幅し、１６の部分行として部分行デコーダ２６へ
供給する。ＣＬＤは、デコーダ２６をクロックして、部
分行を選択させ、論理回路２７へ供給させる。ＣＬＥ
は、ＥＣＣ論理回路２７の誤り訂正動作をクロックす
る。信号ＳＥは、ＳＲＡＭにＥＣＣ論理回路２７からの
部分行のエラーフリーな１２８のデータ・ビットをロー
ドさせ、かつＳＲＡＭをメモリ・コントローラから順次
供給される８つの信号（Ｃ０〜Ｃ６）１及至（Ｃ０〜Ｃ
６）８によって外部クロックさせることによりＳＲＡＭ
のいずれかの記憶場所にある１２８データ・ビットの中
の８つを順次アクセスさせる。

【００４０】この実施例においては、ＤＲＡＭ回復フェ
ーズの開始は、フェッチ動作とストア動作とでは異なる
仕方で決定される。ＤＲＡＭ回復フェーズの間、クロッ
ク・ジェネレータ３１は、クロック信号ＣＬＦ、ＣＬ
Ｇ、ＣＬＨ、ＣＬＩ及びＥＣＣＷを順次出力するが、こ
れらの信号は、遅延ＲＡＳ信号波形の立ち下がり遷移で
発生するパルスである。信号ＣＬＦは、信号ＥＣＣＷを
クロックして図１のＥＣＣ論理回路２７を作動させ、現
在の１２８データ・ビットのＳＲＡＭの内容をＥＣＣ回
路へ読み込ませ、そこから１３７ビットの部分行の形で
９つのチェックビットを生成させる。部分行デコーダ２
６（最後に入力されたアドレス・ビットＲ１１〜Ｒ１４
をラッチしている）は、次いでクロック信号ＣＬＩによ
りアクティブ（能動）となり、この１３７ビットの部分
行をその行の現在アドレスされている１／１６の部分に
マージした後、Ｒ１１〜Ｒ１４のラッチ状態をリセット
する。ＣＬＨは、この更新された行をクロックしてデコ
ーダ２６からセンス増幅器２４へ入力させる。センス増
幅器２４は、行デコーダ２２（アドレス・バッファ２３
（１）〜２３（１０）にラッチされた記憶行アドレス・
ビットによって依然アクティブ状態に保たれている）か
らの選択線によって新たにアクティブになったＤＲＡＭ
の行に、その更新された行をストアする。

【００４１】フェッチ動作においては、センス増幅器か
ら選択されたＤＲＡＭの行への上記の更新された行の記
憶によって、その行がリフッレシュされる。ストア動作
においては、ＤＲＡＭの選択された行への更新された行
の記憶動作に、そのストア動作のためにＳＲＡＭに記憶
されたそれに続く全てのビットが含まれ、やはり行全体
がリフレッシュされる。これによって、フェッチ動作あ
るいはストア動作に関するチップの動作は完了する。

【００４２】メモリシステムの構成：図２は、前述の構
成を各々有する１４４個のチップを内蔵したメモリシス
テムを示す。このメモリシステムは、１４４個のチップ
を有する１つ以上のメモリ・カード、及び４つのサブバ
ッファを含むデータ・バッファ１０Ａよりなる。データ
・バッファ１０Ａは、メモリバス１２に接続されたデー
タ・レジスタ１１に接続されている。バス１２は、メモ
リ・コントローラ（ＭＣ）に接続されている。

【００４３】各チップの４つのＳＲＡＭは、外部のデー
タ線２９Ａ〜２９Ｄとこれら４つのＳＲＡＭの間でデー
タ・ビットを並列に転送するためのチップ上の４本のピ
ンにそれぞれ接続されている。メモリシステムにおける
１４４の各チップの４つの入出力（Ｉ／Ｏ）ラインは、
４つの各サブバッファの左端から見て同じビット位置で
それらの各サブバッファに接続されている。

【００４４】１つのマシンサイクルにおいては、１４４
の全チップの各ＳＲＡＭで信号（Ｃ０〜Ｃ６）によりア
ドレスされる各ビットが、フェッチ動作の場合はＳＲＡ
Ｍから４つのサブバッファへ転送され、ストア動作の場
合は４つのサブバッファからＳＲＡＭに転送される。こ
れによって、１マシンサイクル内で４つのカドワード(q
uadword ；ＱＷ）がバッファ１０Ａに対してロード／ア
ンロードされる。各サブバッファにおける１４４ビット
（１６のチェックビットを含む…ＳＲＡＭデータを生成
するために各ＤＲＡＭ部分行に記憶される無関係の９つ
のチェックビットと混同してはならない）は、各サブバ
ッファにおいては１ＱＷである４つの３２ビットのデー
タ・ワードよりなる。これらの１６のチェック・ビット
は、ＭＣ内のＥＣＣ回路によって用いられる。

【００４５】このメモリシステムは、１４４の整数倍の
チップを用い、その各組の１４４個のチップがデータ・
バッファ１０Ａへ、あるいはデータ・バッファ１０Ａか
らデータ・ビットを転送する（図２に示すメモリシステ
ムについて説明したようにして）メモリ・サブシステム
を形成する構成とすることも可能である。

【００４６】このように、４ＱＷの倍数を含むデータ行
の転送を求めるプロセッサのメモリ・フェッチ要求に対
しては、ＳＲＡＭ（メモリ・グループ中の１４４個の全
チップの）は、１マシンサイクル内で４つのＱＷをデー
タ・フェッチ・バッファへ並列に出力する。次のマシン
サイクルにおいては、最初のＱＷ（バッファ１０Ａにお
ける４つのＱＷ用の第１のサブバッファ中にある）が、
並列な１４４ビットの形でデータ・レジスタ１１を通り
かつバス１２を通ってメモリ・コントローラへ転送され
る。次のマシンサイクルにおいては、バッファ１０Ａの
２番目のＱＷが、メモリ・コントローラへ転送される。
以下同様の動作が繰り返され、ＣＰＵの４マシンサイク
ルで全てのサブバッファ中の４つのＱＷが全てデータ・
レジスタ１１及びバス１２を介してメモリ・コントロー
ラへ転送される。

【００４７】従来技術を示す図４には、データ・バッフ
ァ１０Ａに１マシンサイクル内で４つのＱＷが書き込ま
れるタイミング、及び次の４つの各マシンサイクルにお
いてデータ・バッファ１０Ａが１つのＱＷをメモリ・コ
ントローラへアンロードするタイミングが示されてい
る。このようなタイミングの動作が、メモリー行フェッ
チ動作においては８つの各（Ｃ０〜Ｃ６）信号毎に繰り
返される。この後チップからデータ・バッファ１０Ａへ
２回目（及びそれ以後も同様）のローディングが行われ
るが、そのタイミングは、バッファ・レジスタ１１を介
しての行フェッチにおける前回のデータ・バッファ１０
Ａのローディングで最後のＱＷがバス１２へ出力される
のと同じマシンサイクルで行われる。

【００４８】本発明の実施例においては、メモリシステ
ムは、メモリ行フェッチまたは行ストア毎に８バッファ
・ロードを転送するよう動作する。しかし、バッファ・
ロード数はメモリシステムにおける「１行のデータ」を
なすＱＷ数が得られるように選択されるので、行フェッ
チ及び行ストアにおけるバッファ・ロード数は任意の所
定数とすることができる。従って、各データ行に１行当
たり３２ＱＷを有するメモリシステムの場合、メモリ行
フェッチまたはストア毎に８バッファ・ロードが転送さ
れて、合計８Ｘ４ＱＷｓ＝３２ＱＷｓとなる。

【００４９】図６は、図２においてバッファ１０Ａがバ
ス１２へ接続されているのと同様にして同じバス１２へ
接続されたストア・バッファ１０Ｂ、及び、１０Ｃを示
す。バッファ１０Ｂは、電子スイッチ（ゲート）１４の
制御下において、連続する４つのＱＷを受け入れ、バッ
ファ１０Ｃはその後の連続する４つのＱＷ受け入れる
（４ＱＷの境界で）。

【００５０】プロセッサのストア要求に応答するメモリ
行ストア動作においては、４マシンサイクルの間に４つ
のＱＷが１マシンサイクル当たり１ＱＷの速度でバス１
２から図６のデータ・バッファ１０Ｂまたは１０Ｃに交
互にロードされる。この場合各データ・バッファは、４
マシンサイクル内においてその４つのＱＷを並列に１４
４のチップへアンロードするが、そのアンロードの間に
他方のバッファ１０Ｂまたは１０Ｃがバス１２からロー
ドされる。このバッファ１０Ｂと１０Ｃの切り替えはス
イッチ１５−１及至１５−１４４にによって行われる。
従って、各メモリ行ストアは、連続する３２のマシンサ
イクルで、１４４個のチップに対し８回ローディングし
て３２ＱＷをバッファ１０Ｂ及び１ＯＣにロードするこ
とによって行われるが、この場合バス１２を介して行転
送中の４つのＱＷの組の間にはギャップは生じない。

【００５１】ストア動作の場合、１４４のチップへのバ
ッファ１０Ｂまたは１０Ｃからの各アンローディング毎
に、各チップはその４つのＳＲＡＭのライン２９Ａ及至
２９Ｄを介して４つのデータ・ビットを受け取る。従っ
て、各ＳＲＡＭは、３２ＱＷ行のサイズを扱う本発明の
実施例の場合、その部分行中の１２８のデータ・ビット
記憶場所の中の８つに記憶するだけである。

【００５２】メモリシステムの行サイズは、単に行アク
セスのための（Ｃ０〜Ｃ６）信号の数を変えるだけで、
即ち外部供給される（Ｃ０〜Ｃ６）信号の数以外は本願
中に説明する１４４チップのメモリシステムの実施例の
構成を何ら変えることなく、４ＱＷ及至１２８ＱＷの間
の（４ＱＷ単位で）任意のＱＷ数に容易に変更すること
ができる。これは、メモリの行サイズにかかわらず、各
（ＣＯ〜Ｃ６）信号は、１４４のチップの各ＳＲＡＭ中
の１ビットに対応するバッファ１０Ａ、１０Ｂまたは１
０Ｃのいずれかの１ローディング分（４ＱＷ）をそっく
りアクセスするようになっているからである。従って、
１メモリ行当たりバッファ１０Ａ、１０Ｂまたは１０Ｃ
の４ＱＷの１ローディングが、各ＳＲＡＭにおいて１ビ
ットしかアクセス（フェッチまたはストア）しない１つ
の（Ｃ０〜Ｃ６）信号によって扱われる最小数である．
そして、１メモリ行当たりバッファ１０Ａ、１０Ｂ及
び１０Ｃの一意の最大１２８ローディングが、各ＳＲＡ
Ｍの１２８ビット全部にアクセスする（時間シーケンス
により、必ずしもアドレス順によらない）１２８の（Ｃ
０〜Ｃ６）の組み合わせ信号によって扱われる最大数で
ある。

【００５３】各チップに対するアドレス多重化：本発明
の実施例においては、図１に示す形態の各チップは、メ
モリシステムをなす１４４の各チップの４つの各ＳＲＡ
Ｍにおいて１データ・ビットの場所を指示する２２のア
ドレス・ビットを受け取るための１８本のＩ／Ｏピンを
有する。これらの２２のアドレス・ビットのうち、Ｒ０
〜Ｒ１４はＤＲＡＭの行及び部分行の場所を指示し、
（Ｃ０〜Ｃ６）は、チップの各カドラントのＳＲＡＭに
おける部分行中の１２８のビットの中のいずれか１ビッ
トの場所を指示する。

【００５４】１回のチップ動作（フェッチまたはスト
ア）においては、１メモリ行がアクセスされる。そし
て、１メモリ行のアクセスには各ＳＲＡＭにおける１部
分行へのアクセスが含まれる。１回のチップ動作は、図
３に示すように、プロセッサの各行フェッチ（または行
ストア）要求毎に、１組のＤＲＡＭアドレス・ビットＲ
０〜Ｒｌ４と８組（セット）のＳＲＡＭアドレス・ビッ
ト（Ｃ０〜Ｃ６）によってクロックされる。

【００５５】図３において、「ＲＡＳアドレッシング」
及び「ＣＡＳアドレッシング」の図は、ある時点では信
号Ｒ０〜Ｒ１０を受け取り、他の時点では信号Ｒ１１〜
Ｒ１４を受け取る１１本のピンと信号（Ｃ０〜Ｃ６）を
受け取る他の７本のピンよりなる１８本のピンによって
２２の信号を多重化する方法の一例を示す。（Ｃ０〜Ｃ
６）１及至（Ｃ０〜Ｃ６）８の各組のビットは、その７
本のピンにＲ０〜Ｒｌ４のいずれの信号（他のピンに供
給される）によっても妨害されることなく供給される。
これらの信号は、メモリ・コントローラによってピンに
供給され、チップ内の各カドラントに分配される。ま
ず、ビットＲ０〜Ｒ１０は、アドレス・バッファ２３
（０）〜２３（１０）にラッチされ、次いでビットＲ１
１〜Ｒ１４が、メモリ行アクセスのために部分行デコー
ダ２６にラッチされる。

【００５６】図３において、Ｒ１０〜Ｒ１０及びＲ１１
〜Ｒ１４のタイミングは、最初の（Ｃ０〜Ｃ６）１が供
給される前に、選択された部分行をＳＲＡＭに転送する
ようになっている。最初の（Ｃ０〜Ｃ６）１は、最初の
バッファ・ロード（「ＳＲＡＭのバッファ・ロード」の
図のタイミング１で示す）のための最初のＳＲＡＭビッ
トを選択する。次に、バッファに入れられた４ＱＷは、
前に説明したように、この後の４マシンサイクルの間に
メモリ・コントローラへ出力される。そして、ロード・
タイミング２〜８においては後続のデータ・バッファ１
０Ａのローディングが行われ、その各ローディング動作
のタイミングは、１４４個のチップからその行の次の４
ＱＷがデータ・バッファにロードされる直前に、データ
・バッファ中の最後のＱＷが出力される最後のバッファ
・ローディングの４番目のマシンサイクルの最後の部分
である。

【００５７】図３におけるの２つの連続したメモリ行フ
ェッチにおいては、メモリ行フェッチのための少なくと
も最後のＳＲＡＭアドレス信号（Ｃ０〜Ｃ６）８のタイ
ミングは、その次のメモリ行フェッチにおけるアドレス
・ビット（Ｒ０〜Ｒ６）及び（Ｒ７〜Ｒ１０）によるＤ
ＲＡＭ中の部分行選択のタイミングとオーバーラップす
る。このオーバラップによって、図３メモリシステムを
用いる場合、メモリ行フェッチの間のデータ出力におけ
るデータ・ギャップをゼロにすることが可能となる。

【００５８】ここで、データ・ギャップがゼロ、即ちゼ
ロギャップとは、図３に示すように、１マシンサイクル
につき１ＱＷのデータ・フローが１つの行フェッチから
次の行アクセスまで割り込みなしにバス１２上で持続す
ることを意味し、図３においては、バス１２におけるＱ
Ｗ転送のないマシンサイクルの介在なしに、３２ＱＷの
各組（セット）が順次転送される。

【００５９】図２のメモリシステムがバッファ１０Ａを
フェッチ・バッファ及びストア・バッファの両方の用に
使用する場合は、連続するメモリ行フェッチの間のデー
タ・ギャップはゼロになるが、メモリ行フェッチと次の
メモリ行ストアの間では、データ・ギャップは４マシン
サイクル分になる。

【００６０】しかしながら、図２のデータ・バッファ１
０Ａをフェッチ・バッファとして使用する一方、図６に
示すバッファ１０Ｂ及び１０Ｃを追加することによっ
て、メモリ行フェッチと次のメモリ行ストアの間のデー
タ・ギャップもゼロにすることができる。

【００６１】従来技術のチップの動作：本発明をさらに
よく理解するため、図４に示す従来技術の例により、従
来技術においては、なぜ連続する行フェッチ動作におい
てメモリシステムのバス上におけるゼロ・データ・ギャ
ップ動作が不可能なのかについて説明する。この従来例
においては、前記実施例と同じく２２のアドレッシング
ビットＲ０〜Ｒ１０、Ｒ１１〜Ｒ１４、及び（Ｃ０〜Ｃ
６）１及至（Ｃ０〜Ｃ６）８を受けるのにやはり１８本
のピンを使用するものと仮定する。

【００６２】図４に示す従来技術は、行フェッチと行ス
トアに同じメモリ・アクセス・サイクルを使用し、フェ
ッチ及びストア共ＳＲＡＭアクセスが終了した時点でＤ
ＲＡＭ回復を開始するようになっている。これは、「Ｒ
ＡＳクロック」信号が（Ｃ０〜Ｃ６）８の後にハイ・レ
ベルに立ち上がるタイミングで行われる。図４は、３２
ＱＷのデータ行をフェッチする場合のアドレス・タイミ
ング及びクロック・タイミング、ＤＲＡＭ行及びＳＲＡ
Ｍアクセス時間及びメモリ時間を示す。

【００６３】従来技術においては、チップ動作（フェッ
チまたはストア）におけるＤＲＡＭ回復の開始は、ＳＲ
ＡＭアクセスが少なくともその終り近くになるまで行わ
れないようになっている。ＤＲＡＭ回復の起動信号は、
ＳＲＡＭアクセスの終わりの後におけるＲＡＳクロック
信号レベルのローからハイへのスイッチングであった。

【００６４】次の行アクセス（フェッチまたはストア）
は、ＲＡＳクロック信号の次のハイからロー・レベルへ
の立ち下がりまで開始することができない（従来技術に
おいては、フェッチおよびストア共ＤＲＡＭ回復の終わ
りの後まで開始できなかった）。ＤＲＡＭ回復は１３マ
シンサイクルを要し、最後のＱＷが供給される５サイク
ル前に起こり、次のフェッチ・アクセスは、ＲＡＳが立
ち下がってから１３サイクル経過するまで開始されない
から、次にアクセスされた行の最初のＱＷを転送するに
は、バス１２上で２１マシンサイクルが必要である。

【００６５】このような訳で、図４には、メモリバス１
２を介して伝送される３２ＱＷの連続する行フェッチの
間における２１マシンサイクルのデータ・ギャップ（１
３−５＋ｌ３サイクル）が示されている。すなわち、次
のメモリ行フェッチのために最初のＱＷ出力を開始する
には、その前にまずＤＲＡＭ回復が完了するのに８（す
なわち１３−５）サイクルを待ち、その後さらにその最
初のＱＷがバス１２を介して伝送されるまで１３マシン
サイクル待たなければならない。

【００６６】すると、この従来技術例においては、図４
に示すように、５３マシンサイクルがフェッチまたはス
トア・アクセスにおける合計処理時間となる。従って、
２１マシンサイクルのギャップは、この従来技術例にお
ける各３２ＱＷの行転送のためのメモリ利用率を、本発
明によって達成可能な行フェッチにおけるゼロ・ギャッ
プに比べ、４０％（２１／５３＝０．３９６）低下させ
る。

【００６７】図４に示すタイミング・パラメータは、Ｃ
ＰＵマシンサイクル数で表して下記の大きさであると仮
定する：ＤＲＡＭからバスへのアクセス時間：１３サイクル１ビット当たりのＳＲＡＭのＩ／Ｏアクセス時間：４サイクルデータ・バッファ・アクセス時間：１サイクルＤＲＡＭ回復時間：１３サイクル

【００６８】実施例の動作：図１は、チップ上のいずれ
かのＤＲＡＭからＳＲＡＭへデータ・ビットの部分行を
転送するための経路を示す。この場合、部分行中のデー
タ・ビットは、チップのフェッチ動作でそのＳＲＡＭか
らの外部利用が可能である。フェッチ動作で部分行がＳ
ＲＡＭに入れられるとすぐに、本発明の実施例において
は、ＳＲＡＭがそのＤＲＡＭから「切り放され」、ＤＲ
ＡＭ回復プロセスが開始される。（ＳＲＡＭは、データ
・ビットを静的に保持し、ＤＲＡＭのような回復動作を
必要としない。）ＳＲＡＭのデータ・ビットのいくつか
が、順次読み出され、これと同じ期間内にＤＲＡＭは回
復動作を行う。すると、ＤＲＡＭ回復は、チップからの
つ１つ以上のＳＲＡＭデータ・ビットの読出しとオーバ
ーラップし、ＤＲＡＭは、ＳＲＡＭの読出しが行われる
とすぐに次のフェッチまたはストアに対してレディ状態
となる。これは、ＤＲＡＭ及びＳＲＡＭを有する従来技
術の半導体メモリ・チップで可能なタイミングより相当
早い。

【００６９】本発明においてチップ上でのＤＲＡＭ回復
とＳＲＡＭのデータ出力とをオーバラップさせることに
より、フェッチ・アクセスに必要なマシンサイクル数は
著しく減少する。図４の従来技術の例には、通常のごと
く、ＤＲＡＭの行アクセス毎に必要な５３サイクルのサ
イクル時間（フェッチ、ストア共同じ）が示されてい
る。図３における発明のチップの動作例においては、フ
ェッチ時間が３２サイクルへ大きく短縮される。これ
は、メモリのデータバス上の行フェッチ転送間のデータ
・ギャップを２１サイクルからゼロにしたことにより達
成されたもので、約４０パーセントの改善になる。行ス
トア（書き込み）アクセスの間のデータ・ギャップは、
２１マシンサイクルのままで、行ストア動作当たりマシ
ンサイクル数は全部で５３サイクルである。メモリ・ア
クセスの大半は、フェッチ（例えば７５パーセント）で
あるから、このフェッチ・アクセスのサイクル数減少
は、ＳＲＡＭと共にＤＲＡＭを使用する半導体メモリ・
チップの平均メモリ利用率を著しく増大させる効果があ
る。

【００７０】クロック回路：図５は、本発明の実施例に
おけるクロック信号発生器（クロック・ジェネレータ）
を示す。このクロック・ジェネレータは各チップ中に設
けられ、フェッチ動作及びストア動作を制御するために
チップ内において４つのカドラントに配分されるクロッ
ク信号を発生する。

【００７１】図５のクロック・ジェネレータは、本願中
に説明する原理に従いメモリ・コントローラからチップ
上のＩ／Ｏピンに供給されるクロック制御信号ＲＡＳ、
ＣＡＳ及びＲＥによって制御される。ＲＡＳ信号は、Ｄ
ＲＡＭの行及び部分行の制御と、ＤＲＡＭ回復を制御す
る。ＣＡＳ信号は、ＳＲＡＭ中の選択された部分行中の
８データ・ビットを選択して図２データ・バッファ１へ
出力しかつ図６のバッファ１０Ｂ及び１０Ｃへ入力する
ために、チップが８つの（Ｃ０〜Ｃ６）信号を受け取る
ことを可能にする。

【００７２】ＲＥ信号は、メモリ要求を満たすためのチ
ップの所要データ・フェッチ／ストア（読み出し／書き
込み）動作を制御するために、メモリシステムにより各
メモリ要求毎に供給される。ＲＥ信号のハイ・レベル
は、チップによってフェッチ動作が行われるべきことを
示し、ロー・レベルは、チップによってストア動作が行
われるべきことを示す。

【００７３】クロック・パルスは、図５に示す２つの遅
延回路チェーンにより発生し、出力される。出力信号Ｃ
ＬＡ、ＣＬＢ、ＣＬ、ＣＬＤ、ＣＬＥは、第１の遅延回
路チェーンから供給され、ＤＲＡＭのデータ・アクセス
を制御するために用いられる。出力信号ＣＬＦ、ＣＬ
Ｇ、ＣＬＨ、ＣＬＩ、ＥＣＣＷは、第２の遅延回路チェ
ーンから供給されＤＲＡＭ回復を制御するために用いら
れる。第１の遅延回路チェーンは、一連のＲＤ（リセッ
ト可能な遅延ブロック）４３、４４、４５、４６、及
び、４７で形成され、各ＲＤの出力は、そのブロックが
ハイ・レベルに能動（アクティブ）化されたリセット入
力を供給されると、その主入力がハイ・レベルのままで
あっても、無条件にロー・レベルにリセットされ。第２
の遅延回路チェーンは、リセット入力を持たないＤブロ
ック（遅延回路ブロック）よりなり、これらの各Ｄブロ
ックは一定の時間遅延後、出力が各々の入力に等しくな
る。

【００７４】また、図５の回路には、いくつかの論理素
子が含まれている：ＬＳ／ＤＲ（レベルシフト回路付き
インバータ・ドライバ）は、入力バイポーラ・レベルを
オンチップのＦＥＴレベルに変換し、ＤＲ（インバー
タ・ドライバ回路）は入力信号を反転して、出力する。
この図では、通常のＡＮＤ、ＯＲ、ＩＮＶＥＲＴの記号
が用いられている。図５に示す回路は正論理を用いたも
のである。すなわち、ＡＮＤゲートの出力は、全ての入
力がハイ・レベルのとき能動となり、ＯＲ回路の出力
は、その入力のうちのいずれかがハイ・レベルにあると
き能動になる。

【００７５】クロック・ジェネレータの出力信号ＣＬ
Ａ、ＣＬＢ、ＣＬＣ、ＣＬＤ、ＣＬＥ、ＣＬＦ、ＣＬ
Ｇ、ＣＬＨ、ＣＬＩ、ＥＣＣＷ及びＳＥは、図１に示す
ように、チップ上の４つの各カドラントにチップ内部で
分配される。

【００７６】図５の破線のブロック６０中の回路は、Ｄ
ＲＡＭ回復クロック信号の開始点がチップ上のフェッチ
動作とストア動作とで異なるように制御する。これは、
本願で説明する実施例における新規な特徴である。ブロ
ック６０の出力は、ＲＥ及びＣＡＳ信号によって変調さ
れたＦ／ＳＲＡＳ信号である。

【００７７】ＤＲＡＭ／ＳＲＡＭのデータ・アクセスの
ためのクロック動作：ＤＲＡＭアクセスのためのクロッ
ク信号ＣＬＡ、ＣＬＢ、ＣＬＣ、ＣＬＤ及びＣＬＥのタ
イミングは、チップ上におけるフェッチ動作、ストア動
作共同じである。ＤＲＡＭ回復は、本発明においてはフ
ェッチ（読み出し）動作とストア（書き込み）動作とで
異なるタイミングで開始されるので、ＤＲＡＭ回復のク
ロック信号ＣＬＦ、ＣＬＧ、ＣＬＨ、ＣＬＩ及びＥＣＣ
Ｗの始動タイミングは、上記のアクセス用クロック信号
の場合とは異なり、フェッチ（読み出し）動作とストア
（書き込み）動作とで異なっている。

【００７８】ＬＳ／ＤＲ４１に入力されるＲＡＳクロッ
ク信号の立ち下がりは、メモリ行要求にのためのＤＲＡ
Ｍ／ＳＲＡＭデータ・アクセスを制御するチップのクロ
ック動作の開始を制御する。ＲＡＳクロック信号の次の
立ち上がりは、ＤＲＡＭ回復を制御するチップのクロッ
ク動作の始動を制御する。また、ＲＡＳ信号の次の立ち
下がりは、ＤＲＡＭ回復の終わり及び次のメモリ行要求
のための次のクロック・サイクルの開始を指示する。

【００７９】回復動作を完了した後においては、ＤＲＡ
Ｍは、次のアクセス動作のために準備が整ったプレチャ
ージ状態になっている。そして、図１の全ての動的回
路、すなわちアドレス・バッファ２３、ＤＲＡＭ行デコ
ーダ／ドライバ２２、行線及びビット線、センス増幅器
２４及びＥＣＣ論理回路２７は、全て所定の状態（また
はプレチャージ状態）となる。これらの回路がプレチャ
ージ状態になると、ＤＲＡＭは、次のＤＲＡＭアクセス
・シーケンスを開始するのに、ＲＡＳ信号レベルがロー
・レベルに立ち下がるまで待機状態となる。

【００８０】ＲＡＳがそのロー・レベルに立ち下がった
直後に（ＲＤA での遅延後）、ＣＬＡクロック出力がハ
イ・レベルとなりダイナミック・アドレス・バッファ
（ＡＢ）２３（０）〜２３（１０）をイネーブルにし
て、ＤＲＡＭ２１中の行をアドレス指定するためのＲ０
〜Ｒ１０信号をラッチさせる。

【００８１】アドレス・バッファの出力は、ＤＲＡＭ行
デコーダ及びドライバ２２を、選択された行が、次のク
ロック信号ＣＬＢ（ＲＤB により遅延する）がハイにな
った時ハイ・レベルになるよう条件付ける。次に、デコ
ーダ２２は、ＤＲＡＭの行線を選択して能動化し、ＤＲ
ＡＭの１行の２１９２ビットセルを、それらのメモリセ
ルに記憶された情報に従いそれら各ビット線電圧を変え
ることによって照会する。これのビット線上には小さい
信号が発生し、ＲＤC からのＣＬＣによってクロックさ
れるそれぞれのセンス増幅器２４に入力される。センス
増幅器２４から出力される選択された行のデータ・ビッ
ト及びチェック・ビットの増幅された信号は、部分行デ
コーダ２６に供給される。部分行デコーダ２６は、Ｒ１
１〜Ｒ１４の信号をラッチして、ＲＤD からのＣＬＤク
ロック信号を用いて１３７のデータ・ビット及びチェッ
ク・ビットからなる部分行をアドレッシングし、その部
分行をＥＣＣ論理回路２７へ供給する。

【００８２】ＥＣＣ論理回路２６は、間違ったビットが
あれば、それらのビットを訂正し、チェック・ビットを
除去し、それらの修正された１２８のデータ・ビットを
出力する。これらのデータ・ビットはＲＤE からのＣＬ
Ｅクロック信号によりゲートされて、ＳＲＡＭ２８へ供
給される。修正された部分行をＳＲＡＭ２８へ書き込
む、あるいはＳＲＡＭ２８からデータ・ビットを読み出
すには、その前にクロック信号ＳＥ（ＳＲＡＭＥｎａ
ｂｌｅｄ）によってＳＲＡＭ２８がイネーブル化されな
ければならない。このＳＥ信号は、ＣＡＳ信号がロー・
レベルで、ＣＬＤクロック信号がハイのとき、図５の回
路から出力される。ＳＲＡＭ２８中の部分行のどのビッ
ト記憶場所でも、ＳＲＡＭデコーダへ供給されるデータ
・ビット選択信号（Ｃ０〜Ｃ６）によってアドレス指定
されることにより読み出しあるいは書き込みを行うこと
ができる。

【００８３】ＳＲＡＭアクセス・タイミング：最初のＣ
０〜Ｃ６信号は、図３の時点８１の直後にチップの４つ
の各カドラントのＳＲＡＭ中の１データ・ビットにアク
セスする。そのすぐ後、図３の第１の「メモリ・バッフ
ァ・ロード時間」における「ＳＲＡＭがバッファにロー
ド」のタイミング図の時点１に示す１マシンサイクル
で、１チップ当たり４つのＳＲＡＭデータ・ビットがデ
ータ・バッファ１０Ａにロードされる。この後の連続し
た４サイクルにおいては、ＱＷがカドワード・バス上に
出力され、第４のサイクルの終わり近くでは、次のバッ
ファ・ロードが行われて、データ読出し動作が続行され
る。

【００８４】次に、第２及至第８の各（Ｃ０〜Ｃ６）信
号は、１マシンサイクルでそれぞれＳＲＡＭの４つのカ
ドラント中の４つのデータ・ビットをアクセスし、デー
タ・バッファ１０Ａをロードする。これに続く４サイク
ルにおいては、ＱＷがカドワード・バスに出力され、第
４のサイクルの終わり近くでは、次のバッファ・ロード
が行われて、ＳＲＡＭによるデータ・バッファの８回の
ローディングで３２ＱＷが読み出されるまで、データ読
出し動作が続けられる。

【００８５】フェッチ動作のＤＲＡＭ回復シーケンス：
フェッチ動作においては、ＤＲＡＭ回復は、ＳＲＡＭが
ロードされているとき、回路６０中のＡＮＤゲート６１
により開始される。このＤＲＡＭ回復は、ＳＲＡＭにお
けるＩ／Ｏデータ・ビットのアクセス動作とオーバーラ
ップして行われる。ストア動作の場合と異なり、フェッ
チ動作におけるＤＲＡＭ回復は、ＳＲＡＭにおけるデー
タ・アクセス動作の終わりより相当前に開始されるの
で、ＤＲＡＭ回復はＳＲＡＭアクセス動作の終わりまた
はそれより前に終了する。

【００８６】本発明においては、フェッチ（読む）動作
の場合、チップ中の４つの各ＤＲＡＭは回復動作を行う
が、ＳＲＡＭは、その内容がフェッチ動作の間に変わら
ないため、能動状態に保たれる。図５のＡＮＤ（論理
積）回路（ＡＮＤゲート）６１は、各フェッチ要求毎に
クロック回復信号を始動させる。図３において、ＤＲＡ
Ｍ回復には、１３マシンサイクルが必要である。ＤＲＡ
Ｍ回復は、時点８１から時点８２までの時間範囲どこで
開始してもよく、この後の方の時点８２は、行アクセス
の間のデータ・ギャップをゼロにするために、次のＲＡ
Ｓを、その１３サイクル後に、すなわち現在の行フェッ
チの最後のＱＷの後の次のマシンサイクルで、次のメモ
リ行アクセスにおけるデータの最初のＱＷをバス１２を
介して転送するに足るだけ十分前にスタート（ＲＡＳ立
ち下がり）することができるように決定される。

【００８７】図５において、回復サイクルの始めは、Ｒ
ＡＳ信号の立ち上がり２７（図３及び４参照）（すなわ
ち、ＤＲ４８の二重反転出力が、ＲＡＳがＬＳ／ＤＲ４
１の入力で立ち上がったとき、ハイ・レベルに立ち上が
る）により信号として示される。そして、ＲＡＳがハイ
・レベルに立ち上がると、ＡＮＤゲート６１及びＯＲ回
路６３は、ＲＡＳ信号をＤF ６４へ通過させる。ＡＮＤ
回路６１及び６２は、ＲＡＳ信号がハイ・レベルになっ
たならば、ＣＬＦクロック信号、すなわち回復チェーン
における最初のクロックを読み出しモード（ＲＥ＝１）
において確実にハイ・レベルにならせる。クロック・ジ
ェネレータは、ＳＲＡＭがロードされるまでは回復動作
が開始されることがないようにするために、ＣＬＥクロ
ック信号がハイ・レベルになっていない限り、ＡＮＤゲ
ート６１に供給されるＲＡＳ信号がハイ・レベルとなら
ないようにしなければならない。ＲＡＳがまずＡＮＤゲ
ート６１の出力でハイになると、この信号はＲＤE のリ
セット入力へ伝えられて、それ以後ＣＬＥ信号がハイに
ならないようにし、これによりＣＬＥクロック信号終わ
って、ＥＣＣ論理回路２７（図１に示す）のＥＣＣ動作
がディスエーブル化される。ＡＮＤゲート６１にはＣＡ
Ｓ信号入力がないので、ＲＡＳは読み出しモードでＣＡ
Ｓが立ち上がる前にハイ・レベルに立ち上がることがで
きるが、これは、本発明の実施例においては、ＳＲＡＭ
の入出力ビット・アクセスの間ＣＡＳがロー・レベルに
保たれるようになっているためである。

【００８８】このように、フェッチ信号（ＲＥ＝１）
は、ストア信号（ＲＥ＝０）とは異なるようにクロック
・ジェネレータを動作させる。ストア動作においては、
ＲＡＳ及びＣＡＳ信号が双方共ハイレベルにならない限
り、すなわちＲＡＳがＤＲＡＭ回復が可能な状態にある
ということを指示し、かつＣＡＳがＳＲＡＭがデータに
アクセスしていないということを指示するまで、ＡＮＤ
ゲート６２がＤＲＡＭ回復が開始されないようにする。

【００８９】出力信号ＣＬＦは、ＡＮＤゲート６９をイ
ネーブル化して、出力信号ＥＣＣＷを供給させる。ＡＮ
Ｄ回路６９のもう一方の入力は、クロック信号ＣＬＩ
（ＤＲＡＭ回復プロセスの終わりに供給される）が全く
供給されていない状態のインバータ６８によってイネー
ブル化される（ＤＲＡＭ回復プロセスの初めに）。信号
ＥＣＣＷは、図１のＥＣＣ論理回路を通して１２８のＳ
ＲＡＭデータ・ビットの内容をゲートし、これに９つの
チェック・ビットを加えて１３７ビットの部分行を得、
これをセンス増幅器２４中の対応する部分行にオーバレ
イする。このＥＣＣ動作は、フェッチ動作においては、
ＥＣＣ回路が１２８データ・ビットをＳＲＡＭに転送す
るとき、部分行中の間違ったＤＲＡＭデータ・ビットに
対して誤り訂正を行わない限り、その部分行中のデータ
・ビットを全く変えない。

【００９０】ＤF ６４への入力信号は、ＤＲＡＭ回復の
クロック動作を開始するばかりでなく、前のステップで
ＳＲＡＭへの部分行データの転送におけるＥＣＣ動作を
制御するためのクロック信号ＣＬＥを供給したＲＤE ４
７のリセット入力へリード線４９を介して供給される。
ＲＤE ４７のこのリセットは、前のステップのＥＣＣ回
路のＳＲＡＭ方向へのイネーブル化を制御した前述のク
ロック信号ＣＬＥを確実に終了させるので、ＥＣＣ回路
は、ＡＮＤゲート６９からのＥＣＣＷクロック信号によ
ってＤＲＡＭに向けて逆方向に使用される状態となる。
このＥＣＣＷクロック信号は、ＳＲＡＭのデータに加え
て新しいＥＣＣビットを逆にＤＲＡＭに転送させるよう
作用する。

【００９１】次に、遅延回路ＤH ６６は、遅延したＲＡ
Ｓ信号を受け取り、信号ＣＬＨを出力する。信号ＣＬＨ
は、センス増幅器からの行をアドレス・バッファ２３に
よって現在アクティブになっているＤＲＡＭの行へゲー
ト作用によって通過させる。最後に、遅延回路ＤI ６７
がアクティブになり、各カドラントが回復を完了するの
に必要なビット線の最終リセット及びプレチャージを行
う。これによって、４つのカドラントは、次のフェッチ
またストア動作が実行可能な状態となる。

【００９２】書き込み動作におけるＤＲＡＭ回復シーケ
ンス：本発明の実施例においては、ＳＲＡＭの記憶内容
の更新が全て終わった後にのみハイ・レベルにスイッチ
ングされるというＣＡＳ信号の特性を利用する。回路６
０のＡＮＤゲート６２は、やはりＬＳ／ＤＲ５１から反
転ＲＥ信号を供給されるので、ストア動作の間ＣＡＳ信
号の状態を検出することができる。ＲＥ＝０（ロー・レ
ベル）は、ＷＲＩＴＥ状態を指示し、反転されて、ＡＮ
Ｄゲート６２にハイの状態を与える。

【００９３】次に、最初の回復用クロック信号ＣＬＦ、
ＣＬＧ、ＣＬＨ及びＣＬＩは、前にフェッチ動作に関し
て説明したのと同様に作用する。ただし、ストア（書き
込み）動作の場合は、ＡＮＤゲート６２の作用によって
これらの信号はＳＲＡＭアクセスが完了する時点まで遅
延し、ＤＲＡＭ回復とＳＲＡＭアクセスとが有意な程度
にオーバラップすることがないようになっている。

【００９４】異なる種類の要求におけるギャップの効
果：図３及び４において、「行転送時間」とは、ＳＲＡ
Ｍ２８へ逐次入力される８つの（Ｃ０〜Ｃ６）信号に応
答して、１４４個のチップからデータ・バッファ１０Ａ
に逐次ロードされる８組の４ＱＷの形で、連続する３２
ＱＷをバス１２上に読み出すための３２マシンサイクル
の時間である。本発明によれば、バス１２上における次
の行転送の最初のＱＷは、全くデータ・ギャップなし
で、すなわちバス１２におけるＱＷのデータ転送のない
マシンサイクルの介在なしで、前の行フェッチにおける
最後のＱＷのマシンサイクルの後のすぐ次のマシンサイ
クルで始めることができ、ゼロ・ギャップとなる。

【００９５】本発明の実施例においては、各フェッチ動
毎に、ＲＡＳクロック信号の立ち上がり（チップのフェ
ッチ動作を開始させるＲＡＳの立ち下がりの後の）は、
ＤＲＡＭの回復動作全体をメモリシステム・バス上への
３２ＱＷのＳＲＡＭデータ読出しとオーバーラップさせ
得るだけ十分前に生じる。このように、ＳＲＡＭ読出し
が終了する時にはＤＲＡＭ回復も終了しているので、次
のメモリ行フェッチにおけるＲ０〜Ｒ１０信号及びＲ１
１〜Ｒ１４信号の最初の部分は、これらの信号をチップ
上のことなるピンに入力させることによって、それまで
の最後のメモリ行フェッチにおけるＳＲＡＭ読出しの後
の方の部分、例えば図３の（Ｃ０〜Ｃ６）６及至（Ｃ０
〜Ｃ６）８とオーバーラップさせることができる。する
と、その次の行フェッチにおける最初のＱＷは、全くデ
ータ・ギャップなしで、前の行フェッチにおける最後の
ＱＷのマシンサイクルの後のすぐ次のマシンサイクルで
始めることができ、ゼロ・ギャップとなる。

【００９６】同様に、「行ストア転送時間」（データ行
転送において、連続した３２ＱＷをバス１２を介して３
２マシンサイクルでデータ・バッファ１０Ｂ及び１０Ｃ
に転送するための）には、バスからバッファ・ペア１０
Ｂ及び１０Ｃへの３２ＱＷの逐次転送が含まれる。バッ
ファ１０Ｂ及び１０Ｃは、メモリ・ストアにおいて、バ
ス１２上での行転送中にＱＷセット間を無ギャップとし
て４ＱＷのデータ・セットを受け取るために交互に用い
られる。何らかの４ＱＷのデータ・セットがバッファ１
０Ｂまたは１０Ｃにロードされた後は、（Ｃ０〜Ｃ６）
による記憶場所にアドレス指定された各ＳＲＡＭが４Ｑ
Ｗのセットの各データ・ビットを受け取るには、４マシ
ンサイクルが必要である。これらの４マシンサイクルの
間には、データバス１２は、もう一方のバッファ１０Ｂ
または１０Ｃへ次の４ＱＷのデータ・セットを転送する
動作を、ＳＲＡＭが最後に受け取った４ＱＷセットにつ
いてバッファ・ペアのうち上記のバッファ１０Ｂまたは
１０Ｃが各データ・ビットを受け取っている時間とオー
バーラップさせて行うことができる。

【００９７】その後は、行ストア（行フェッチの後の）
における最初の４ＱＷを、前の行フェッチにおける最後
の４ＱＷセットの最後のＱＷが図２のバッファ１０Ａか
らバス１２に出力されている間に、バス１２からデータ
・バッファ１０Ｂまたは１０Ｃへ受け取ることができ
る。そして、行フェッチにおいて最後のＱＷがバス１２
からＭＣへ供給されるとすぐに、次のマシンサイクル
は、次の４ＱＷセットの最初のセットをデータ・バッフ
ァ１０Ｂまたは１０Ｃに転送することができる。バッフ
ァ１０Ｂまたは１０Ｃにデータが満たされると、１４４
個のチップは行ストア動作を実行する。

【００９８】しかし、３つのデータ・バッファを有する
本発明の実施例においても、従来技術におけると同様、
ＤＲＡＭ回復が介在するため、バス１２上における連続
した行ストア動作間におけるデータ・ギャップ（例えば
２１マシンサイクル）を避けることは不可能である。

【００９９】ＤＲＡＭ／ＳＲＡＭオーバーラップの概
要：このようにして、本発明は、チップのフェッチ動作
におけるＤＲＡＭ回復動作をＳＲＡＭ読み出し動作にオ
ーバーラップさせる方法を見い出したものである。この
オーバーラップを行うことによって、本発明は、フェッ
チ・アクセスにおけるデータ・ギャップ性の性能低下を
ゼロにすることができる。これを行うため、本発明にお
いては、ＤＲＡＭ回復を、フェッチ動作中ＳＲＡＭがロ
ードされた後任意の時点で開始する（従来技術のフェッ
チ動作におけるように、ＳＲＡＭアクセスが完了した後
に開始するのではない）。

【０１００】このＤＲＡＭ／ＳＲＡＭオーバラップの効
果は、例えば本発明の実施例のメモリシステムの行フェ
ッチ時間を本願中に記載した従来技術例に比べて２１サ
イクル短縮することができる。すなわち、同じ１４４の
チップの組及び同じバス１２について図６のストア・デ
ータ・バッファリング方式及び図２のフェッチ・データ
・バッファリング方式を用いると、次のメモリ行フェッ
チのバス１２上の最初のＱＷ転送を、前の行フェッチに
おけるバス１２上の最後のＱＷ転送の後のマシンサイク
ル中に行うことができる。この例においては、フェッチ
のためのメモリ利用時間が、５３マシンサイクル（５３
＝３２＋２１）から３２マシンサイクルへ４０％短縮さ
れる。

【０１０１】書き込み動作の制約の概要：本発明の実施
例により行フェッチ動作において実行されるＤＲＡＭ／
ＳＲＡＭオーバラップは、別の行ストア動作の後に続く
行ストア動作においては不可能である。それは、ＳＲＡ
Ｍの内容は、行ストア動作におけるＳＲＡＭアクセス動
作の一部または全部の間に変えることができるが、行フ
ェッチ動作の間ＳＲＡＭは変えることができないからで
ある。行ストア動作におけるＤＲＡＭ回復は、ＳＲＡＭ
内容の全てのデータ変更が行われるまで、開始すること
はできない。従って、データ・バッファ１０Ｂまたは１
０Ｃからの全てのビットをまずＳＲＡＭ中に書き込まな
ければならず、その後（そしてその後にのみ）、修正さ
れた全ＳＲＡＭ内容の現在アドレス指定されているＤＲ
ＡＭ行へのストア動作を含むＤＲＡＭ回復を開始するこ
とができる。従って、有意なＤＲＡＭ／ＳＲＡＭオーバ
ラップは、バス１２上における各行ストア転送の後にデ
ータ・ギャップが続く行ストア動作においては実行不可
能である。

【０１０２】行フェッチ時間はフェッチとストアの順序
によって左右されない：本発明によるフェッチの動作時
間短縮は、ストア動作でのギャップはストアの終わりに
生じる（ストアの始めには生じない）ので、次の行アク
セスがフェッチであるかストアであるかにかかわらず達
成される。フェッチでのＤＲＡＭ回復とＳＲＡＭ出力の
オーバラップは、他のメモリ行アクセスによる影響を受
けない。同様に、ストア動作時のオーバラップの欠如
（これはストア動作での有意な時間短縮を妨げる）は、
ストア動作自体に限定される。従って、本発明によれ
ば、フェッチ動作要求もストア動作要求も他方の動作の
メモリ利用時間には影響を及ぼさない。

【０１０３】連続する行フェッチ間のギャップは、バッ
ファ１０Ａが１つあるか、２つあるいは３つあるかとい
うようなメモリシステムによるデータ・バッファリング
方式によっては影響されない。しかしながら、行フェッ
チとこれに続く行ストアの間のギャップは、バッファ１
０の数によって影響され、またバス１２を２つ以上設け
ることによって影響される。

【０１０４】フェッチ動作とストア動作とで時間が異な
る：本発明を利用したコンピュータ・メモリシステム
は、フェッチ動作のためのシステム・メモリ・アクセス
時間を、ストア動作におけるシステム・メモリ・アクセ
ス時間より相応に短くしなければならない。（従来技術
のコンピュータ・メモリシステムは、フェッチ動作、ス
トア動作共アクセス時間が同じであった。）

【０１０５】従って、本発明で用いるメモリ・コントロ
ーラは、フェッチ動作とストア動作とでそのＲＡＳクロ
ックタイムを異ならせて制御する必要がある。従来技術
のメモリ・コントローラは、フェッチ動作、ストア動作
共、ＲＡＳクロックタイムが同じであった。

【０１０６】メモリ・コントローラにおけるフェッチ／
ストアＲＡＳ発生の制御：本発明の実施例におけるＲＡ
Ｓ信号は、メモリ・コントローラ（ＭＣ）で発生し、メ
モリ・コントローラからメモリ・チップに送られて、そ
れらのメモリ・チップのフェッチ、ストア及び回復動作
を制御する。このＲＡＳ信号発生器（ＭＣ）は、従来技
術におけるＲＡＳ信号と異なる波形のＲＡＳ信号を発生
する。本発明におけるＲＡＳ信号は、フェッチ用とスト
ア用で波形が異なる（すなわち、本願においては、これ
らの波形をＦ／ＳＲＡＳと称する）。各Ｆ／ＳＲＡ
Ｓ信号の周期は、ＲＡＳ能動部及びＲＡＳ回復部の２つ
の部分を有する。ＲＡＳ能動部は、フェッチ要求の場合
と、ストア要求の場合とで異なる２つの時間長のどちら
か一方の時間長を有する。ＲＡＳ信号発生器は、２つの
異なる時間長のうちＲＡＳ能動部にとって正しい方の時
間長を選択する。ＲＡＳ能動部のすぐ後にはＲＡＳ回復
部が続く。本願においてＲＡＳという用語は、Ｆ／Ｓ
ＲＡＳを意味するものとする。ただし、ＲＡＳが従来技
術のＲＡＳを言う場合においては、周期的ＲＡＳ波形
（フェッチ、ストア共同じ）を意味するものとする。

【０１０７】Ｆ／ＳＲＡＳサイクルは、ＲＡＳ信号が
そのハイ・レベルからロー・レベルへ立ち下がる時開始
され、これと同時にこのサイクルの能動部も開始され
る。この能動部は、Ｆ／ＳＲＡＳ信号がそのロー・レ
ベルからハイ・レベルに切り替わる時点で終了し、これ
と同時にＦ／ＳＲＡＳサイクルの回復部が開始され
る。実際のＤＲＡＭ回復は、回復部に許容される最小時
間以内で行われ、その後ＲＡＳ信号発生器は、次のＦ／
ＳＲＡＳサイクルを開始するために次のメモリ要求を
示す信号を発する。Ｆ／ＳＲＡＳの回復部のハイ・レ
ベルは、上記の最小回復時間より長く持続することが可
能であり、次のメモリ要求がＲＡＳ信号発生器に送られ
るまで持続する。

【０１０８】またＦ／ＳＲＡＳサイクルの開始は、Ｃ
ＡＳサイクルの開始及び現ＲＥ信号状態の捕捉操作をト
リガーする。ＣＡＳの能動状態は、Ｒ０〜Ｒ１４のアド
レス・ビット（多重化される場合もある）がＣＡＳ信号
より前にチップに到達することができるための時間を確
保するために、短い遅延時間をおいて開始される。

【０１０９】次の要求が直ちにＲＡＳ信号発生器に与え
られる限り、各フェッチ要求に対して最小時間のＦ／Ｓ
ＲＡＳサイクルが生成される。

【０１１０】図８は、本発明の実施例で使用するＲＡＳ
信号発生手段を示す。デコーダ８１は、ＭＣが受け取っ
た各メモリ・アクセス要求を検出し、それがフェッチ要
求（コマンド）であるかストア要求であるかを判断す
る。フェッチ要求が検出されると、デコーダ８１の出力
は、フェッチ‖要求ラッチ８２をセットする。ストア要
求が検出されると、デコーダ８１の出力は、ストア要求
ラッチ８４をセットする前に遅延手段（回路）８３によ
って遅延される。遅延手段８３は、ストアすべきデータ
が図６の１０Ｂまたは１０Ｃに達するまで待ってから、
ストア要求ラッチ８４をセットする。遅延回路８３にお
ける記憶遅延値は、プログラムされた手段によってその
中にセットされている。

【０１１１】セット状態においては、フェッチ・ラッチ
８２またはストア・ラッチ８４のどちらかの出力がハイ
・レベルになり、その出力がＦ／ＳＲＡＳサイクルの
能動部のタイミングをとるべくサイクル・カウンタ８８
を制御する。

【０１１２】ＲＡＳラッチ９２のセット入力及びリセッ
ト入力は、Ｆ／ＳＲＡＳ信号出力波形の能動部分を制
御する。ＲＡＳ波形の能動部は、フェッチまたはストア
要求ラッチ８２または８４がセットされた時開始され、
これらのラッチ８２または８４の出力は、それぞれＯＲ
回路９０を介してＲＡＳラッチ９２に供給されてこれを
セットし、セットされたＲＡＳラッチ９２の出力はハイ
・レベルとなる。インバータ１０３は、出力されるＦ／
ＳＲＡＳ波形の能動部がロー・レベルとなるよう、Ｒ
ＡＳラッチ９２の出力信号を反転させる。

【０１１３】フェッチ要求またはストア要求において、
インバータ１０３から出力されるＲＡＳ信号波形の能動
部は、ＲＡＳラッチ９２がリセットされるてその出力が
ロー・レベルに立ち下がったとき、終了する。この時、
インバータ１０３からのＦ／ＳＲＡＳ出力はハイ・レ
ベルに立ち上がる。また、ＲＡＳ信号波形の能動部の終
わりは、Ｆ／ＳＲＡＳサイクルの回復部の始点にもな
っている。

【０１１４】ＲＡＳ信号の能動部は、フェッチ要求とス
トア要求とで異なるやり方によりマシンサイクルで計時
するサイクル・カウンタ８８によって長さが決定され
る。サイクル・カウンタ８８の内容は、各メモリ・アク
セス要求がライン１１０または１１１を介してデコーダ
８１に入力されると、ゼロにリセットされる。この動作
は、各要求がデコーダの出力からＯＲ回路８６を通りＡ
ＮＤゲート８７に供給されてこれをアクティブにし、オ
ール０のリセット値をカウンタ８８へ通過させることに
より行われる。サイクル・カウンタ８８は、リセットさ
れた後、以後の１マシンサイクル毎に１ずつインリメン
トされ、他方マシンサイクル・インクリメンタ９１は、
ライン１１２または１１３を介してＯＲ回路８９により
イネーブル化されて、各マシンサイクル毎に１‐インク
リメント信号をカウンタ８８に供給する。

【０１１５】ＲＡＳ信号波形の能動部のマシンサイクル
単位の時間は、フェッチ時間レジスタ（ＴＦ）９７及び
ストア時間レジスタ（ＴＳ）９４に設定された値により
決定される。これらの値は、プログラムされたソース
（図示省略）によって設定される。同様に、ＲＡＳ波形
の回復部のマシンサイクル単位の時間は、回復時間レジ
スタ（ＴＲ）１０６にセットされた値によって決定され
る。この値もプログラムされたソースからレジスタ１０
６に設定される。

【０１１６】Ｆ／ＳＲＡＳ波形の能動部及び回復部に
対する制御は、比較器９３、９６及び１０７を用いるこ
とによって行われる。これらの比較器は全て同時にアク
ティブになるが、一時にはラッチ８２、８４または１０
４の中の１つしかセット状態にならないので、これらの
中の１つの比較器のみが出力を供給する。これらの各比
較器は、それぞれ時間値ＴＦ、ＴＳまたはＴＲをサイク
ル・カウンタ８８から出力される現サイクル時間と比較
し、カウンタ８８のサイクル数が各比較器に接続された
サイクル値レジスタ９７、９４または１０６中のサイク
ル値に達した時指示信号を出力する。

【０１１７】このように、デコーダ８１にフェッチ要求
が入力されると、サイクル・カウンタ８８がＯＲ回路８
６及びＡＮＤゲート８７を介してゼロにリセットされ、
フェッチ・ラッチ８２がセットされてサイクル・カウン
タ８８をアクティブにし、カウンタ８８はゼロからサイ
クル数をカウントし始める。また、デコーダ８１からの
フェッチ要求信号は、ＯＲ回路９０を介してＲＡＳラッ
チ９２をセットし、ＲＡＳ信号をインバータ１０３の出
力でロー・レベルに立ち下がらせることにより、Ｆ／Ｓ
ＲＡＳサイクルを開始させる。比較器は全てカウンタ
出力値をそれぞれのＴＳ、ＴＦ及びＴＲ値と比較し始め
るが、フェッチ要求においては、出力ゲート９９のみが
フェッチ・ラッチのセット状態によりイネーブルとなる
ので、比較器９６の出力だけが用いられる。従って、サ
イクル・カウンタの内容がＴＦ値に達すると、比較器９
６の出力がＡＮＤゲート９９及びＯＲ回路１０１を介し
てＲＡＳラッチ９２をリセットし、ＲＡＳサイクルのフ
ェッチし能動部を終わらせると共に、回復部を開始させ
る。そして、ＲＡＳラッチ・インバータ１０３のロー出
力は、所定のフェッチ能動値ＴＦの終わりにＲＡＳラッ
チ９２のリセットによってハイ・レベルにスイッチング
される。

【０１１８】ストア要求においても同様の動作が行わ
れ、この場合は、フェッチ・ラッチ８２ではなく、スト
ア・ラッチ８４がＲＡＳ信号発生器の動作を制御する。
ストア・ラッチ８４がセットされると、ＲＡＳラッチも
同様にセットされ、サイクル・カウンタ８８（リセット
されている）はマシンサイクルを（ライン１１３を介し
て）カウントし始める。そして、比較器９３の比較によ
ってサイクル・カウンタの出力がレジスタ９４中のＴＳ
値と等しくなると、比較器９３の出力がＡＮＤゲート９
８を介してＲＡＳラッチ９２をリセットし、ＲＡＳラッ
チ・インバータ１０３から出力されるＲＡＳサイクル波
形のストア能動部を終了させる。そして、インバータ１
０３の出力信号はハイ・レベルにスイッチングされ、Ｒ
ＡＳ信号波形の回復部が開始される。

【０１１９】ＲＡＳラッチ９２が、フェッチ要求または
ストア要求においてＲＡＳサイクルの能動部の終わりに
ＯＲ回路１０１の出力によりリセットされると、ライン
１１５上のＲＡＳラッチ・リセット信号がＯＲ回路８６
を介してＡＮＤゲート８７をアクティブにし、カウンタ
８８をリセットさせて新たに計数動作を開始させる。こ
の場合の計数動作は、ＲＡＳサイクルの回復部を制御す
るための回復計数動作である。回復部におけるＲＡＳ信
号発生器の時間制御動作は、能動部における時間制御動
作と同様に行われる。

【０１２０】回復ラッチ１０４は、ＲＡＳラッチをリセ
ットしてＦ／ＳＲＡＳの能動部を終わらせるのと同じ
ＯＲ回路１０１からの信号によってセットされる。ライ
ン１１４上の回復ラッチ１０４の能動出力は、ＯＲ回路
８９を通ってサイクル・カウンタ８８に供給され、これ
に新たな計数動作を開始させる。比較器１０７は、ＴＲ
レジスタ１０６の内容の値に等しい計数値に達した時、
イコール状態であると判断し、比較イコール信号を出力
する。この信号は、回復ラッチ１０４の出力によってイ
ネーブルになっているＡＮＤゲート１０２を通って出力
ライン１２０へ供給され、ＭＣに対して、次のメモリ要
求をデコーダ８１に送って、ＲＡＳ信号発生器に次のＲ
ＡＳ動作サイクルを行わせるよう要求する。出力ライン
１２０上のこの信号は、ＭＣの要求待ち行列制御回路に
送られ、次のメモリ・アクセス要求をＲＡＳ信号発生器
に与えるよう要求する。

【０１２１】従って、インバータ１０３から出力される
ＲＡＳ信号は、デコーダ８１に次の要求が与えられて、
ＲＡＳ信号発生器において次のＦ／ＳＲＡＳ動作サイ
クルが開始されるまでハイ・レベルに保たれる。Ｆ／Ｓ
ＲＡＳ波形のハイ・レベル（最後の回復部で始まる）
は、次の要求がデコーダ８１に供給されて、フェッチ・
ラッチ８２またはストア・ラッチ８４をセットし、従っ
てＲＡＳラッチ９２をセットして、インバーター１０３
からのＲＡＳ信号を立ち下がらせ、次のＲＡＳサイクル
を開始させるまで変わらない。

【０１２２】回復時間ＴＲは、ＲＡＳサイクルの回復部
のための最小の時間を確保するものであり、これによっ
て、次のメモリ要求がＲＡＳ信号発生器による次のＲＡ
Ｓ動作サイクルを開始させる前にチップによるＤＲＡＭ
回復動作を首尾よく完了させるように設定される。従っ
て、ＡＮＤゲート１０２は、ＴＲのサイクル時間を経過
するまでライン１２０上に出力信号が生じないようにす
るために、Ｆ／ＳＲＡＳ出力が立ち上がった後もＴＲ
レジスタにセットされたサイクル数の間はアクティブに
ならず、ＴＲのサイクル時間を経過すると、回復ラッチ
は、次のサイクルに備えてライン１２０上の出力信号に
よりリセットされる。

【０１２３】データ行の部分のストア動作：コンピュー
タ・システムの中には、あるメモリ・コマンドによって
データ行の部分をストアし、他のメモリ・コマンドによ
ってデータ行全体をストアするよう構成されたものがあ
る。このような場合は、１ＲＡＳ／ＣＡＳサイクルで１
データ行に満たないデータをストアする能力を具備する
必要があり、それに応じてそれらのサイクルの時間を短
くし、アクセス動作のスピードアップを図ることが望ま
しい。

【０１２４】図２及び６においては、１データ行を３２
ＱＷと仮定し、これを１セット４ＱＷの８セットに分割
し、メモリシステムの１４４のチップの各ＳＲＡＭに記
憶される１ビットにつき１セットのそれらの４ＱＷがメ
モリシステムにストアされる。従って、単に所与のコマ
ンドによってストアされるデータ行の部分毎のバッファ
１０Ｂ及び／または１０Ｃの４ＱＷのローディング数を
制御するだけで、データ行は簡単に８分の１の部分（各
々４ＱＷを有する）に分割することができる。

【０１２５】例えば、半データ行（１６ＱＷ）をストア
しようとする場合は、１行につき４つの４ＱＷセットを
それぞれロードし、ストアする。４つの４ＱＷセットを
ストアするには、４つの（Ｃ０〜Ｃ６）アドレス・ビッ
トの順列、すなわち（Ｃ０〜Ｃ６）１及至（Ｃ０〜Ｃ
６）４が必要である。また、ストア能動時間を短縮する
ためにこの部分行ストアを利用するには、図８のＲＡＳ
信号発生器においてＲＡＳタイミング制御信号の能動部
の長さを相応に短縮すべきである。それには、図８の回
路で扱おうとするストア部分毎に、ストア・ラッチ、比
較器及び比較器出力ＡＮＤゲートを追加する必要があ
る。

【０１２６】１行の各部分に対するＣＡＳタイミング制
御信号の長さも相応に変えるべきである。

【０１２７】フェッチについても、部分行により行うこ
とができ、それらのフェッチ動作において同様にＲＡＳ
（及びＣＡＳ）サイクルの短縮が可能である。また、本
発明のシステムは、部分行ストアまたは部分行フェッチ
においてＲＡＳ（及びＣＡＳ）サイクルの長さを変えな
くても動作可能である。しかしながら、システム・メモ
リの動作をスピードアップするためには、特に部分行の
ための使用頻度が高い場合、ＲＡＳ（及びＣＡＳ）の各
サイクルの短縮が必要である。

【０１２８】さらに、チップには、各ＳＲＡＭのストア
動作能力をディスエーブルにするためにＭＣから供給さ
れるの制御信号を受け取るための４本のピンを付加して
もよい。すると、常にバッファ１０Ｂまたは１０Ｃから
の４ＱＷセットを１４４個のチップの４つの全てのＳＲ
ＡＭに並列にストアする代わりに、メモリシ・ステム中
の各チップの１つ、２つまたは３つのＳＲＡＭだけをイ
ネーブルにして、バッファ１０Ｂまたは１０Ｃからの
１、２または３ＱＷをストアさせることも可能である。

【０１２９】その他の実施例：本発明の上記実施例にお
いては、各チップ内にクロック回路６０を設けて、フェ
ッチ及びストアにおけるＤＲＡＭ回復の開始を制御す
る。このようにチップ中の制御対象回路のすぐ近傍にク
ロック制御回路を設けることにより、チップの外部に設
けた回路では得ることが困難な制御動作の精度を確保す
ることができる。

【０１３０】しかしながら、本発明においては、クロッ
ク信号による開始制御のための回路を、図７のメモリ・
コントローラ（ＭＣ）に設ける等、そっくりメモリ・チ
ップの外部に設けることもできる。これは、例えば図８
のＲＡＳ信号発生器のＦ／ＳＲＡＳ出力に、回路（図５
のブロック６０と同じ回路）のＲＡＳ入力を設け、接続
することによって可能である。

【０１３１】上記の回路６０（ブロック６０の回路）は
（ＭＣ中あるいはチップ上のどちらにあっても）、ＲＥ
及びＣＡＳ信号によって変調された変調ＲＡＳ信号を発
生する。上記回路６０が、オンチップであるかＭＣ内に
設けられているかの違いは、ＭＣからチップへ制御バス
を介して伝送される信号の波形に見られる。前記実施例
においては、Ｆ／ＳＲＡＳ信号が各チップ上のＲＡＳ
ピンに送られる。しかし、回路６０がＭＣ内にある場合
は、変調Ｆ／ＳＲＡＳ信号がチップ上のＲＡＳピンへ
供給される。この変調信号波形は、ＲＥ及びＣＡＳ信号
の状態変化の関数としてサイクル毎に変化し得る。

【０１３２】従って、この外部変調されたＦ／ＳＲＡ
Ｓ信号を用いる場合、前述のオンチップの変調ＲＡＳ信
号と同じく、ＤＲＡＭ回復とＳＲＡＭデータ・フェッチ
の間のオーバラップが可能であるが、内部発生による信
号の方がタイミングがより正確で、変調ＲＡＳ信号を得
るやり方としてはより好ましい。

【０１３３】このように外部変調されたＲＡＳ信号を用
いることが可能であるための重要な要素は、このような
外部変調ＲＡＳ信号を受け取るチップに、フェッチ動作
でもストア動作でもＣＡＳ信号の能動状態の間ＤＲＡＭ
回復動作の開始を抑止するオンチップのインタロック回
路（本願出願時における市販の多くのＤＲＡＭメモリ・
チップに見られる）があってはならないということであ
る。この従来用いられているインタロック回路は、あら
ゆる場合に（フェッチ及びストア共）、全てのキャッシ
ュ（ＳＲＡＭ）データ・フェッチまたはストア動作が終
わるまでＤＲＡＭ回復を遅延させる。このような従来技
術のインタロック回路は、本発明のいずれの実施例にお
いても使用することはできない。

【０１３４】

【発明の効果】以上説明したように、本発明によれば、
コンピュータ・メモリシステムの半導体チップにおいて
データをフェッチする動作の時間周期を短くすることに
よって、コンピュータ・メモリシステムの性能を著しく
向上させることができる。

【図面の簡単な説明】

【図１】同じアドレス及びクロック信号を受け取り、各
チップ・カドラントにつき１データ・ビットずつ並列に
４データ・ビットを出／入力する４つの同じカドラント
を形成するよう構成された半導体チップ上の回路を示す
ブロック図である。各カドラントは、リフレッシュ記憶
用のＤＲＡＭと、チップのためのデータ入出力を行うた
めのＳＲＡＭを有する。

【図２】１つのデータ・バッファを共用する１４４個の
チップで構成されたメモリシステムの説明図である。

【図３】連続するフェッチ動作のデータ出力の間のデー
タ・ギャップをゼロにするための本発明の一実施例によ
るフェッチ動作用のメモリ制御信号の波形を示す波形図
である。

【図４】連続する行フェッチ動作の間にシステム・バス
上で大きなデータ・ギャップが必要な従来技術の一例に
おける行フェッチ動作のためのメモリ制御信号の波形を
示す波形図である。

【図５】本発明の実施例の各チップで使用する動作タイ
ミングを制御するためのクロック・ジェネレータ回路の
ブロック図である。

【図６】メモリにおける行フェッチとこれに続く行スト
アの間のギャップをゼロにするための本発明を用いたチ
ップよりなるメモリシステム用の特殊なストア・バッフ
ァリングの構成を示す説明図である。

【図７】本発明の実施例において使用するメモリシステ
ムとメモリ・コントローラ（ＭＣ）とこのＭＣのコンポ
ーネントの間の接続関係を示すブロック図である。

【図８】本発明の実施例において使用するＲＡＳジェネ
レータのブロック図である。

フロントページの続き (72)発明者ジヨセフ・ヘンリ・デイトレズ・ジユニアアメリカ合衆国ニユーヨーク州ワツピンガーズ・フオールズ、プレザント・レーン24番地 (72)発明者チン−チー・ロアメリカ合衆国ニユーヨーク州フイシユキル、イースト・セーラム・ロード７番地 (56)参考文献特開平１−159892（ＪＰ，Ａ) 特開昭63−271555（ＪＰ，Ａ) 特開昭63−180153（ＪＰ，Ａ) 特開昭62−38590（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】少なくとも１つのダイナミック・ランダム
・アクセス・メモリ（ＤＲＡＭ）とスタティック・ラン
ダム・アクセス・メモリ（ＳＲＡＭ）・キャッシュを有
する半導体メモリ・チップにおいて、ＤＲＡＭの回復を
制御する方法であって、クロック信号発生器から行アドレス選択信号シ−ケンス
とＤＲＡＭ回復クロックシ−ケンスを発生するステップ
と、行アドレス選択信号シ−ケンスによる制御下で、ＤＲＡ
Ｍからキャッシュへデ−タを転送するステップと、フェッチ動作のための行アドレス選択信号シ−ケンスの
開始に応じてＤＲＡＭ回復クロックシ−ケンスを開始す
るステップと、を含む制御方法。
【請求項２】さらに、メモリ・チップにＤＲＡＭアドレ
ス・タイミング制御信号、キャッシュ・アドレス・タイ
ミング制御信号、及びフェッチ／ストア状態信号を入力
するステップと、フェッチ／ストア状態信号のフェッチ状態とＤＲＡＭア
ドレス・タイミング制御信号のＤＲＡＭアドレッシング
でない状態が入力されたＡＮＤゲートの出力によってＤ
ＲＡＭ回復クロック・シーケンスを開始するステップ
と、を含むことを特徴とする請求項１記載の制御方法。
【請求項３】ＤＲＡＭの回復が前のキャッシュ中のデー
タのフェッチ動作と完全にオーバーラップするとき、Ｄ
ＲＡＭへのデータのストア動作が、その前のキャッシュ
へのデータのフェッチ動作のすぐ後に開始することを特
徴とする請求項１記載の制御方法。
【請求項４】ＤＲＡＭからキャッシュへのデ−タ転送
が、ＤＲＡＭとキャッシュとの間の信号経路中に設けら
た誤り訂正回路（ＥＣＣ）を介しておこなわれることを
特徴とする請求項１記載の制御方法。