JPH06111581A

JPH06111581A - 半導体記憶装置

Info

Publication number: JPH06111581A
Application number: JP4261727A
Authority: JP
Inventors: Nobuyuki Kokubo; 信幸小久保; Hideyoshi Kawamura; 栄喜川村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-09-30
Filing date: 1992-09-30
Publication date: 1994-04-22

Abstract

(57)【要約】【目的】同一チップで、データ出力構成の異なる半導
体記憶装置を得る。【構成】メモリセル・アレイ７を複数のブロック７Ａ
〜７Ｐに分割した半導体記憶装置において、メモリセル
・アレイ・ブロックの選択数を変えるデコーダ手段５２
Ａを設けることによりデータ出力構成が異なる半導体記
憶装置を同一チップで製造することを可能にした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置の回
路設計技術に関するものである。特に、データ出力構成
が異なる半導体記憶装置を同一チップ上に製造すること
を可能にする回路設計技術に関するものである。

【０００２】

【従来の技術】図７は従来のスタチック型半導体記憶装
置の一例を示すブロック図である。図において、１は行
アドレス・データが入力される複数個の入力端子、２は
これら入力端子１に接続され、入力された行アドレス・
データを増幅または反転するための行アドレス・バッフ
ァ、３はこの行アドレス・バッファ２の出力側に接続さ
れ、増幅または反転された行アドレス・データを復号化
するための行アドレス・デコーダ、４は列アドレス・デ
ータが入力される複数個の入力端子、５はこれら入力端
子４に接続され、入力された列アドレス・データを増幅
または反転するための列アドレス・バッファ、６はこの
列アドレス・バッファ５の出力側に接続され、増幅また
は反転された列アドレス・データを復号化するための列
アドレス・デコーダである。

【０００３】７は行アドレス・デコーダ３の出力側に接
続されると共にマルチプレクサ８を介して列アドレス・
デコーダ６の出力側にも接続され、読み出し／書き込み
データを記憶する多数のメモリセル（図示しない）がマ
トリクス状に配列されたメモリセル・アレイ、９はマル
チプレクサ８に接続され、小振幅の読み出し電圧を感知
増幅するためのセンスアンプ、１０はこのセンスアンプ
９に接続され、その出力を、半導体記憶装置の外部に取
り出すレベルにまで更に増幅するための出力データ・バ
ッファ、１１はこの出力データ・バッファ１０に接続さ
れた読み出しデータ出力端子、１２は書き込みデータが
入力される入力端子、１３はこの入力端子１２に入力さ
れた書き込みデータを増幅するための入力データ・バッ
ファ、３３はこの入力データ・バッファ１３によって増
幅された書き込みデータを、メモリセル・アレイ７中の
メモリセルに書き込むデータに変換するための書き込み
データ・バッファである。

【０００４】１４はチップ選択入力端子、１５は読み出
し／書き込み制御入力端子、１６は入力端子１４におけ
るチップ選択／非選択と入力端子１５におけるデータ読
み出し／書き込みモードとに応じてセンスアンプ９、出
力データ・バッファ１０、入力データ・バッファ１３、
書き込みデータ・バッファ３３を制御する読み出し／書
き込み制御回路、１７はメモリセル・アレイ７に接続さ
れたビット線負荷群である。

【０００５】図８は図７の半導体記憶装置のメモリセル
・アレイおよびその周辺部を示す回路図である。ここで
は簡単のためメモリセルを２行２列に構成したメモリセ
ル・アレイを示す。図８において、２０ａ，２０ｂと２
１ａ，２１ｂはそれぞれ対応するビット線対であり、２
２と２３は行アレイ・デコーダ３の出力点に接続された
ワード線、２４ａ〜２４ｄはワード線２２，２３とビッ
ト線対２０ａ，２０ｂと２１ａ，２１ｂとの交点に配置
されたメモリセル、２５ａ，２５ｂと２６ａ，２６ｂは
一端が電源１８に他端がビット線２０ａ，２０ｂと２１
ａ，２１ｂにそれぞれ接続されたビット線負荷である。

【０００６】２７ａ，２７ｂと２８ａ，２８ｂは図７の
列アドレス・デコーダ６の出力信号がゲートに入力さ
れ、ドレインまたはソースがそれぞれビット線２０ａ，
２０ｂと２１ａ，２１ｂに接続され、ソースまたはドレ
インが入／出力線（以後Ｉ／Ｏ線という）対２９ａ，２
９ｂに共通に接続され、図７のマルチプレクサ８を構成
するトランスファ・ゲートである。Ｉ／Ｏ線対２９ａ，
２９ｂには、またセンスアンプ９の入力側および書き込
みデコーダ・バッファ３３の出力側が接続されている。

【０００７】図８のメモリセル２４には、例えば図９
（ａ）に示す高抵抗負荷型ＮＭＯＳメモリセルや図９
（ｂ）に示すＣＭＯＳ型メモリセルが用いられる。図９
において、４１ａ，４１ｂはドレインを記憶ノード４５
ａ，４５ｂに、ゲートを互いに他方のドレインに、ソー
スを接地１９に接続したＮチャネルのドライバ・トラン
ジスタ、４２ａ，４２ｂはドレインまたはソースを記憶
ノード４５ａ，４５ｂに、ゲートをワード線２２または
２３に、ソースまたはドレインをビット線２０または２
１に接続したＮチャネルのアクセス・トランジスタ、４
３ａ，４３ｂは一端を電源１８に他端を記憶ノード４５
ａ，４５ｂに接続した負荷抵抗、そして４４ａ，４４ｂ
はドレインを記憶ノード４５ａ，４５ｂに、ゲートを互
いに他方のドレインに、ソースを電源１８に接続したＰ
チャネル・トランジスタである。

【０００８】図７および図８に示した半導体記憶装置の
動作を、図１０の動作タイミング図を参照して説明す
る。図１０において、Ａinはアドレス入力、Ａoutはア
ドレス・バッファ出力、ＷＬはワード線、Ｉ／ＯはＩ／
Ｏ線、ＳＡoutはセンスアンプ出力、そしてＤoutはデー
タ出力である。メモリセル２４ａを選択する場合には、
選択すべきメモリセル２４ａが位置する行に対応した行
アドレス・データが時点toで入力端子１に入力される
と、メモリセル２４ａが接続されたワード線２２が時点
ｔ₂で選択レベル例えばハイ（Ｈigh）レベルになり、他
のワード線２３は非選択レベル例えばロー（Ｌow）レベ
ルになる。

【０００９】ビット線の選択も同様に行われる。即ち、
選択すべきメモリセル２４ａとこれが接続されたビット
線対２０ａ，２０ｂが位置する列に対応した列アドレス
・データが入力端子４に入力されると、ビット線対２０
ａ，２０ｂにそれぞれ接続されたトランスファ・ゲート
２７ａ，２７ｂのみが導通するので、選択されたビット
線２０ａ，２０ｂのみ時点ｔ₃でＩ／Ｏ線２９ａ，２９
ｂに接続され、他のビット線２１ａ，２１ｂは非選択と
なってＩ／Ｏ線２９ａ，２９ｂから切り離される。

【００１０】このようにして選択されたメモリセル２４
ａの読み出し動作について説明する。いまメモリセル２
４ａの記憶ノード４５ａがハイレベルであり、記憶ノー
ド４５ｂがローレベルであるとする。この時、メモリセ
ル２４ａの一方のドライバ・トランジスタ４１ａは非導
通状態にあり、他方のドライバ・トランジスタ４１ｂは
導通状態にある。ワード線２２がハイレベルで選択され
た状態にあるから、メモリセル２４ａのアクセス・トラ
ンジスタ４２ａ，４２ｂは共に導通状態にある。

【００１１】従って、電源Ｖcc１８→ビット線負荷２５
ｂ→ビット線２０ｂ→アクセス・トランジスタ４２ｂ→
ドライバ・トランジスタ４１ｂ→接地１９の経路に直流
電流が発生し、これをカラム電流と呼ぶ。しかし、もう
一方の経路、即ち電源Ｖcc１８→ビット線負荷２５ａ→
ビット線２０ａ→アクセス・トランジスタ４２ａ→ドラ
イバ・トランジスタ４１ａ→接地１９の経路ではドライ
バ・トランジスタ４１ａが非導通であるので直流電流は
流れない。この時直流電流の流れない方のビット線２０
ａの電位は、ビット線負荷２５ａ，２５ｂ，２６ａ，２
６ｂのしきい値電圧をＶthとすると、“電源電位−Ｖt
h”となる。

【００１２】また、直流電流の流れる方のビット線２０
ｂの電位は、ドライバ・トランジスタ４１ｂ、アクセス
・トランジスタ４２ｂとビット線負荷２５ｂとの導通抵
抗で抵抗分割されて、“電源電位−Ｖth”から△Ｖだけ
電位が低下し、“電源電位−Ｖth−△Ｖ”になる。ここ
で△Ｖは、ビット線振幅と呼ばれ、通常５０mＶ〜５０
０mＶ程度であり、ビット線負荷２５ａ，２５ｂ，２６
ａ，２６ｂの大きさにより調節される。このビット線振
幅はトランスファ・ゲート２７ａ，２７ｂを介してＩ／
Ｏ線２９ａ，２９ｂに現れ、これをセンスアンプ９によ
り時点ｔ₄で増幅し、さらに出力データ・バッファ１０
で増幅し、時点ｔ₅でデータ出力として出力端子１１か
ら読み出される。なお、読み出しの場合には入力データ
・バッファ１３および書き込みデータ・バッファ３３は
読み出し／書き込み制御回路１６によりＩ／Ｏ線２９
ａ，２９ｂを駆動しないようにしている。

【００１３】書き込みの場合には、ローデータを書き込
む側のビット線の電位を強制的に低電位に引き下げ、他
方のビット線の電位を高電位に引き上げることにより書
き込みを行う。例えば、メモリセル２４ａに反転データ
を書き込むには、書き込みデータ・バッファ３３により
一方のＩ／Ｏ線２９ａをローレベルに、他方のＩ／Ｏ線
２９ｂをハイレベルにし、一方のビット線２０ａをロー
レベルに、他方のビット２０ｂをハイレベルにすること
により書き込み動作を行う。

【００１４】また最近では、メモリセル・アレイをワー
ド線方向に複数個のブロックに分割し、データ出力に必
要な１個のメモリセル・アレイ・ブロックをブロックセ
レクタ詳しくはブロックアドレス・デコーダで選択する
ことにより１本のワード線で選択されるカラム数ひいて
はカラム電流を減少させ、メモリセル・アレイ内の消費
電流を低減させている。そして、これは後述するように
メモリセル・アレイ・ブロックごとにデータ出力線の数
だけセンスアンプを持つことを特徴とする。このような
方式はブロック分割方式と呼ばれ、１個のメモリセル・
アレイを例えばＰ個のブロックに分割した回路例を図１
１に示す。図１１において５０はブロックアドレス・デ
ータの入力端子、５１は入力されたブロックアドレス・
データを増幅または反転するためのブロックアドレス・
バッファ、５２は増幅または反転されたブロックアドレ
ス・データを複号化するためのブロックアドレス・デコ
ーダ、５３Ａ〜５３Ｐはそれぞれ行アドレス・デコーダ
３Ａ〜３Ｐおよびブロックアドレス・デコーダ５２の出
力側とメモリセル・アレイ・ブロック７Ａ〜７Ｐの入力
側との間に在って、行アドレス・データによって選択さ
れた１本のワード線のうち、ブロックアドレス・データ
によって選択されたメモリセル・アレイ・ブロックのワ
ード線部分を選択するローカル行アドレス・デコーダ、
５４はセンスアンプ９Ａ〜９Ｐの出力側のスイッチング
トランジスタ５５Ａ〜５５Ｐを制御する制御回路であ
る。図１１に示すようにブロックアドレス・デコーダ５
２の出力でローカル行アドレス・デコーダ５３Ａ〜５３
Ｐの出力とセンスアンプ９Ａ〜９Ｐの出力とを制御し、
選択しないメモリセル・アレイ・ブロック及びその関連
センスアンプ等を流れる電流を低減している。

【００１５】以上のように構成されている半導体記憶装
置において、半導体の製造に使用される記憶装置回路を
焼き付けた１０数枚のガラスマスクのうち最終工程近く
で使用され、回路装置の配線に使用される金属配線層を
形成するガラスマスクを１枚変更することによってデー
タ出力構成が異なる半導体記憶装置を同一チップ上に製
造することを可能にするマスタスライスとよばれる回路
設計技術が採用されている。この回路設計技術を用いる
ことによってＸＩ構成とＸ４構成が得られる。これらの
構成例としてＸ１構成を図１１に、Ｘ４構成を図１２に
それぞれ示し、図１１、図１２の相違する特徴部をそれ
ぞれ図１３、図１４に示す。まず、Ｘ１構成では、Ｘ４
構成の場合よりアドレス空間が４倍に広がるためアドレ
ス入力が２本多くなる。これら２本のアドレス入力を制
御回路５４によりデコードし、４本のデコード信号を発
生させ、これらデコード信号によりスイッチングトラン
ジスタ５５ａ〜５５ｄを制御して１つのスイッチングト
ランジスタ例えば５５ａだけをオンにし、且つ残りのス
イッチングトランジスタ５５ｂ〜５５ｄをオフにして、
４つのセンスアンプ９Ｐのうちの１つの出力だけをデー
タバスに出力している。一方、Ｘ４構成ではマスタスラ
イス技術を用いてスイッチングトランジスタ５５ａ〜５
５ｄを常にオンにするように配線を変更し、メモリセル
・アレイ・ブロック例えば７Ｐから読み出された４つの
データが、４つのセンスアンプ９Ｐにより別々に増幅さ
れ、４つのデータバスに送られる。

【００１６】

【発明が解決しようとする課題】半導体記憶装置の多ビ
ット化が進み、より多いビット構成になると、１個のメ
モリセル・アレイ・ブロックに多数のセンスアンプを配
置する必要があり、レイアウトが困難になってくる。ま
た、従来技術でより多いビット構成品を作り、それより
少ないビット構成品（例えば、ｘ３２に対してｘ８やｘ
１６など）を作ろうとすると、１個のメモリセル・アレ
イ・ブロック内のカラム数が増大してカラム電流が増
え、その為に消費電流が増えるという問題点があった。

【００１７】この発明は、このような問題点を解決する
ためになされたもので、レイアウトが容易で、消費電流
の少ない半導体記憶装置を得ることを目的としている。

【００１８】

【課題を解決するための手段】この発明の請求項１に係
る半導体記憶装置は、データ出力構成が異なる半導体記
憶装置を同一チップ上に製造する回路設計技術を用いる
ことにより、複数個に分割されたメモリセル・アレイ・
ブロックを選択するデータに基づいて前記メモリセル・
アレイ・ブロックの選択数を変えるデコーダ手段を備え
たものである。

【００１９】この発明の請求項２に係りメモリセル・ア
レイをｋ個のブロックに分割し、分割された各メモリセ
ル・アレイ・ブロックの出力側にそれぞれｍ個のセンス
アンプを接続した半導体記憶装置は、データ出力構成に
必要な全データバスの半数をビット線の一方の延長方向
に配置し且つ残り半分のデータバスをビット線の反対の
延長方向に配置し、ｍ×ｎ個のデータ出力構成にするた
めにｎ個のメモリセル・アレイ・ブロックを同時に選択
するデコーダ手段によって選択されるｎ／２個のメモリ
セル・アレイ・ブロックのセンスアンプと、選択された
残りのｎ／２個のメモリセル・アレイ・ブロックのセン
スアンプとを互いに逆に配置した（但し、ｋ，ｍ，ｎは
自然数であって、ｎ≦ｋであるが、ｎ＝１のとき、選択
されるメモリセル・アレイ・ブロックは１個であり、こ
のメモリセル・アレイ・ブロックに接続されるセンスア
ンプの向きは全て同じである。）ものである。

【００２０】この発明の請求項３に係りメモリセル・ア
レイを複数個のブロックに分割し、分割された各メモリ
セル・アレイ・ブロックの出力側にそれぞれ複数個のセ
ンスアンプを接続した半導体記憶装置は、アドレス・デ
ータの変化を検知し、この変化に同期してアドレス・レ
コーダの出力を制御する制御信号及びこの制御信号に基
づいて形成される他の制御信号を発生する検知手段と、
この検知手段からの前記他の制御信号によって制御さ
れ、１回のアドレスサイクル内での複数回の読み出し動
作によって読み出されたデータを記憶し、出力する複数
個の出力記憶回路とを備えたものである。

【００２１】

【作用】請求項１又は２の発明では、デコーダ手段がメ
モリセル・アレイ・ブロックの選択数を１個から例えば
２個などに変えることによりＸ８構成をＸ１６構成にす
ることができる。

【００２２】請求項３の発明では、１回のアドレスサイ
クル内の複数回の読み出し動作の回数を変えることによ
りＸ８構成やＸ１６構成にすることができる。

【００２３】

【実施例】実施例１．以下、この発明の実施例１を図１、図２に示
した回路図を用いて説明する。例として、メモリセル・
アレイを１６個に分割し、１個のメモリセル・アレイ・
ブロックにセンスアンプが８個あるものについて考え
る。図１、２はともにブロックアドレス・データ
Ｚ_0in，Ｚ_1in，Ｚ_2in，Ｚ_3inをデコードするブロックア
ドレス・デコーダ５２Ａ，５２Ｂの論理回路図であり、
図１はＸ８構成、図２はＸ１６構成についてのものであ
る。

【００２４】通常のＸ８構成時には、メモリセル・アレ
イ・ブロック７Ａ〜７Ｐを選択するためのブロックアド
レス・データＺ_0in〜Ｚ_3inは４個の入力端子５０₁〜５
０₄を通してそれぞれブロックアドレス・バッファ５１₁
〜５１₄に入力される。その結果、これらブロックアド
レス・バッファ５１₁〜５１₄はそれぞれ増幅信号Ｚ₀〜
Ｚ₃及び反転増幅信号ＩＺ₀〜ＩＺ₃を、８個のノアゲー
トＮＯＲ１〜ＮＯＲ８及び１６個のナンドゲートＮＡＮ
Ｄ１〜ＮＡＮＤ１６から成るブロックアドレス・デコー
ダ５２Ａへ供給する。その結果、ナンドゲートＮＡＮＤ
１〜ＮＡＮＤ１６から出力された１６のデコード信号は
それぞれ１６個のメモリセル・アレイ・ブロック７Ａ〜
７Ｐに入力される。Ｘ８構成時には、常に１個のメモリ
セル・アレイ・ブロックが活性化され、例えばＺ_0in〜
Ｚ_3inが今それぞれＨ（ハイ），Ｈ，Ｌ（ロー），Ｌで
あるとすれば、ＩＺ₀＝Ｌ及びＩＺ₁＝ＬによってＮＯＲ
１がＨを出力し且つＺ₂＝Ｌ及びＺ₃＝ＬによってＮＯＲ
８がＨを出力するので、ＮＡＮＤ１はＬを出力し、これ
によりメモリセル・アレイ・ブロック７Ａのみを活性化
する。その為、このメモリセル・アレイ・ブロック７Ａ
に接続された８個のセンスアンプ９Ａからデータが出力
される。

【００２５】ｘ１６構成の半導体記憶装置を同一チップ
上に製造する場合には、ブロックアドレス・バッファ５
１₁〜５１₄から延び出る８本の信号線のうちの２本の信
号線が常に活性化されているようにするために、マスタ
スライス回路設計技術を用いて回路装置の配線に使用さ
れる金属配線層を形成するガラスマスクを変更し、例え
ばＺ₃とＩＺ₃をＧＮＤレベルに固定することにより、常
に１６個のナンドゲートＮＡＮＤ１〜ＮＡＮＤ１６のう
ち２個のナンドゲートが活性化され、ひいては２個のメ
モリセル・アレイ・ブロックが活性化される。ちなみ
に、上述したようにＺ_0in〜Ｚ_3inがそれぞれＨ，Ｈ，
Ｌ，Ｌであれば、ＮＡＮＤ１従ってメモリセル・アレイ
・ブロック７Ａが活性化されることに加えて、ＮＯＲ１
がＨを出力し且つＺ₂＝Ｌ及びＩＺ₃＝ＬによってＮＯＲ
７がＨを出力するので、ＮＡＮＤ２はＬを出力し、これ
によりメモリセル・アレイ・ブロック７Ｂを活性化す
る。その為これらメモリセル・アレイ・ブロック７Ａ及
び７Ｂに接続された合計１６個のセンスアンプ９Ａ及び
９Ｂからデータが出力される。このように実施例１によ
れば、メモリセル・アレイ・ブロック７Ａ〜７Ｐを選択
する数を１に固定することなく変えることができる。

【００２６】実施例２．図３はこの発明の実施例２を示
すブロック図であり、この場合もメモリセル・アレイ
（図７の７）をｋ＝１６個のブロックに分割し、分割さ
れたメモリセル・アレイ・ブロック７Ａ〜７Ｐの各々の
出力側にそれぞれｍ＝８個のセンスアンプ９Ａ，９Ｂ・
・・９Ｏ，９Ｐを接続した半導体記憶装置について説明
する。

【００２７】出力データ・バッファ１０及び出力端子１
１とデータバスの配置を容易にするためにデータ出力構
成例えばＸ８構成やＸ１６構成に必要な全データバスの
半数をビット線の一方の延長方向に配置し且つ残りの半
分のデータバスをビット線の反対の延長方向に配置し、
ｍ×ｎのデータ出力構成にするためにｎ個のメモリセル
・アレイ・ブロックを同時に選択するデコーダ手段例え
ば上述したブロック・アドレス・デコーダ５２Ａや５２
Ｂによって選択されるｎ／２個のメモリセル・アレイ・
ブロックのセンスアンプと、選択された残りのｎ／２個
のメモリセル・アレイ・ブロックのセンスアンプとを互
いに逆に配置した。つまり、図３に示すように、センス
アンプ９Ａ，・・・９Ｏと、センスアンプ９Ｂ，・・・
９Ｐとは互いに逆に配置されている。なお、上述した
ｋ，ｍ，ｎは自然数であって、ｎ≦ｋであるが、ｎ＝１
のとき、選択されるメモリセル・アレイ・ブロックは１
個であり、このメモリセル・アレイ・ブロックに接続さ
れるセンスアンプの向きは全て同じである。

【００２８】図３のようにレイアウトされた半導体記憶
装置において、実施例１について説明したようにブロッ
クアドレス・デコーダ５２Ｂを用いて隣り合う２個のメ
モリセル・アレイ・ブロックを同時に選択することによ
ってＸ１６構成が得られ、又マスタスライス回路設計技
術によりブロックアドレス・デコーダ５２Ａを用いて１
個のメモリセル・アレイ・ブロックのみを選択するよう
に配線を変更すれば、Ｘ８構成が得られる。

【００２９】実施例３．図４はこの発明の実施例３を示
すブロック図であり、図５は実施例３のメモリセル及び
その周辺部を示す回路図である。そして図６は実施例３
の動作説明用タイミング図である。図４のメモリセル・
アレイ７を１６個のブロックに分割し、図３のように各
メモリセル・アレイ・ブロックに８個のセンスアンプを
接続し、Ｘ１６構成として動作させる場合について、こ
の発明の実施例３を説明する。図４のように、従来のス
タチック型半導体記憶装置に対し、行アドレス・バッフ
ァ２からの行アドレス・データ或は列アドレス・バッフ
ァ５からの列アドレス・データの変化を検知するアドレ
ス・データ変化検知回路６０を設ける。このアドレス・
データ変化検知回路６０は、上述したアドレス・データ
Ａ_INの変化を検知したときに、列アドレス・デコーダ６
とマルチプレクサ８の間に挿入されたナンドゲート６１
Ｒ，６１Ｌを制御することにより列アドレス・デコーダ
６の出力をそれぞれ制御する制御信号Ｙ_R，Ｙ_Lと、各制
御信号Ｙ_R，Ｙ_Lの立上りに基づいて発生され且つ出力記
憶回路６２Ｌ，６２Ｒをそれぞれ制御する制御信号ＲＤ
Ｌ_L，ＲＤＬ_Rとを発生し、もって列アドレス・デコーダ
６の出力と出力記憶回路６２Ｌ，６２Ｒとを制御する。
このことによりマルチプレクサ８には期間Ｔ１とＴ２で
は、異なった列アドレス・デコード信号が入力される事
になり、別のカラムが選択されることになる。

【００３０】Ｙ_R＝Ｈ，Ｙ_L＝Ｌの期間Ｔ１にセンスアン
プ９が出力するデータを、制御信号ＲＤＬ_LがＨの期間
に出力記憶回路６２Ｌに記憶させる。その後、Ｙ_R＝
Ｌ，Ｙ_L＝Ｈの期間Ｔ２にセンスアンプ９が出力するデ
ータを、制御信号ＲＤＬ_RがＨの期間に出力記憶回路６
２Ｒに記憶させる。そして出力記憶回路６２Ｒと６２Ｌ
のデータを同時に半導体記憶装置の出力データとして半
導体記憶装置外部へ出力してやる。

【００３１】このように、図６に示す１回のアドレスサ
イクル内に２回の読み出し動作を行う事により、選択さ
れた１個のメモリセル・アレイ・ブロックの８個のセン
スアンプを動作させるだけでＸ１６構成としての動作が
可能になる。また、マスタスライス回路設計技術を用い
て回路装置の配線に使用される金属配線層を形成するガ
ラスマスクを変更し、制御信号Ｙ_RとＹ_LをＧＮＤレベル
に固定し、従来のスタチック型半導体記憶装置の様に列
アドレス・デコード信号をそのままマルチプレクサ８に
入力するように配線を変更してやれば、Ｘ８構成として
動作させることも可能になる。

【００３２】

【発明の効果】以上、詳しく説明したように、請求項１
に係る発明は複数個に分割されたメモリセル・アレイ・
ブロックを選択するデータに基づいて前記メモリセル・
アレイ・ブロックの選択数を変えるデコーダ手段を備え
ているので、請求項２に係る発明はデータ出力構成に必
要な全データバスの半数をビット線の一方の延長方向に
配置し且つ残り半分のデータバスをビット線の反対の延
長方向に配置し、ｎ個のメモリセル・アレイ・ブロック
を同時に選択するデコーダ手段によって選択されるｎ／
２個のメモリセル・アレイ・ブロックのセンスアンプ
と、選択された残りのｎ／２個のメモリセル・アレイ・
ブロックのセンスアンプとを互いに逆に配置したので、
請求項３に係る発明はアドレス・データの変化を検知
し、この変化に同期してアドレス・レコーダの出力を制
御する制御信号及びこの制御信号に基づいて形成される
他の制御信号を発生する検知手段と、この検知手段から
の前記他の制御信号によって制御され、１回のアドレス
サイクル内での複数回の読み出し動作によって読み出さ
れたデータを記憶し、出力する複数個の出力記憶回路と
を備えているので、データ出力構成が異なる半導体記憶
装置を同一チップ上に製造することができ、且つ、レイ
アウトが容易で消費電流の少ない半導体記憶装置が得ら
れるという効果を奏する。

【図面の簡単な説明】

【図１】この発明の実施例１によるＸ８構成時のブロッ
クアドレス・デコーダを示す論理回路図である。

【図２】この発明の実施例１によるＸ１６構成時のブロ
ックアドレス・デコーダを示す論理回路図である。

【図３】この発明の実施例２を示すブロック図である。

【図４】この発明の実施例３を示すブロック図である。

【図５】図４の半導体記憶装置のメモリセル及びその周
辺部を示す回路図である。

【図６】実施例３の動作説明用タイミング図である。

【図７】従来の半導体記憶装置の一例を示すブロック図
である。

【図８】図７の半導体記憶装置のメモリセル及びその周
辺部を示す回路図である。

【図９】（ａ）は高抵抗負荷型ＮＭＯＳメモリセルを示
す回路図であり、そして（ｂ）はＣＭＯＳ型メモリセル
を示す回路図である。

【図１０】図７の従来の半導体記憶装置の動作タイミン
グ図である。

【図１１】ブロック分割方式を用いた従来の半導体記憶
装置でＸ１構成とＸ４構成をマタスライス技術を用いて
同一チップで作り分ける場合のＸ１構成を示すブロック
図である。

【図１２】ブロック分割方式を用いた従来の半導体記憶
装置でＸ１構成とＸ４構成をマタスライス技術を用いて
同一チップで作り分ける場合のＸ４構成を示すブロック
図である。

【図１３】図１１の一部の拡大図である。

【図１４】図１２の一部の拡大図である。

【符号の説明】

２行アドレス・バッファ５列アドレス・バッファ６列アドレス・デコーダ７メモリセル・アレイ７Ａ〜７Ｐメモリセル・アレイ・ブロック９，９Ａ〜９Ｐセンスアンプ１７，１７Ａ〜１７Ｐビット線負荷群５０，５０₁〜５０₄ ブロックアドレスデータの入力
端子５２Ａ，５２Ｂブロックアドレス・デコーダ６０アドレス・データ変化検知回路６２Ｒ，６２Ｌ出力記憶回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 // Ｈ０１Ｌ 21/82 7514−4ＭＨ０１Ｌ 27/10 ３８１ 7377−4Ｍ 21/82 Ｓ

Claims

【特許請求の範囲】

【請求項１】メモリセル・アレイを複数個のブロック
に分割した半導体記憶装置において、データ出力構成が
異なる半導体記憶装置を同一チップ上に製造する回路設
計技術を用いることにより、メモリセル・アレイ・ブロ
ックを選択するデータに基づいて前記メモリセル・アレ
イ・ブロックの選択数を変えるデコーダ手段を備えたこ
とを特徴とする半導体記憶装置。
【請求項２】メモリセル・アレイをｋ個のブロックに
分割し、分割された各メモリセル・アレイ・ブロックの
出力側にそれぞれｍ個のセンスアンプを接続した半導体
記憶装置において、データ出力構成に必要な全データバ
スの半数をビット線の一方の延長方向に配置し且つ残り
半分のデータバスをビット線の反対の延長方向に配置
し、ｍ×ｎのデータ出力構成にするためにｎ個のメモリ
セル・アレイ・ブロックを同時に選択するデコーダ手段
によって選択されるｎ／２個のメモリセル・アレイ・ブ
ロックのセンスアンプと、選択された残りのｎ／２個の
メモリセル・アレイ・ブロックのセンスアンプとを互い
に逆に配置した（但し、ｋ，ｍ，ｎは自然数であって、
ｎ≦ｋであるが、ｎ＝１のとき、選択されるメモリセル
・アレイ・ブロックは１個であり、このメモリセル・ア
レイ・ブロックに接続されるセンスアンプの向きは全て
同じである。）ことを特徴とする半導体記憶装置。
【請求項３】メモリセル・アレイを複数個のブロック
に分割し、分割された各メモリセル・アレイ・ブロック
の出力側に複数個のセンスアンプを接続した半導体記憶
装置において、アドレス・データの変化を検知し、この
変化に同期してアドレス・デコーダの出力を制御する制
御信号及びこの制御信号に基づいて形成される他の制御
信号を発生する検知手段と、この検知手段からの前記他
の制御信号によって制御され、１回のアドレスサイクル
内での複数回の読み出し動作によって読み出されたデー
タを記憶し、出力する複数個の出力記憶回路とを備え、
１回のアドレスサイクル内の複数回の読み出し動作の回
数を変える事により、データ出力構成が異なる半導体記
憶装置を同一チップ上に製造できることを特徴とする半
導体記憶装置。