JPH05274863A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH05274863A JPH05274863A JP4100487A JP10048792A JPH05274863A JP H05274863 A JPH05274863 A JP H05274863A JP 4100487 A JP4100487 A JP 4100487A JP 10048792 A JP10048792 A JP 10048792A JP H05274863 A JPH05274863 A JP H05274863A
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Abstract
(57)【要約】
【目的】 本発明はＤＭＡコントローラによるメモリ−
メモリ転送を高速に実行させることを目的とする。 【構成】 従来のダイナミック型半導体記憶装置の構成
に加え、ＤＭＡＥ(＊)端子と、アドレス切り替え回路１
０６と、ＤＭＡロウ・デコーダ１０８によって構成され
ている。ＤＭＡＥ(＊)信号により列アドレスは第２行ア
ドレスと解釈され、行アドレスで選択され共通のデジッ
ト線上に読み出されたデータビットは第２行アドレスで
選択された他の行に同一のメモリ・サイクルで転送でき
る。したがって１回のメモリ・アクセスで大量のデータ
を転送できる。
メモリ転送を高速に実行させることを目的とする。 【構成】 従来のダイナミック型半導体記憶装置の構成
に加え、ＤＭＡＥ(＊)端子と、アドレス切り替え回路１
０６と、ＤＭＡロウ・デコーダ１０８によって構成され
ている。ＤＭＡＥ(＊)信号により列アドレスは第２行ア
ドレスと解釈され、行アドレスで選択され共通のデジッ
ト線上に読み出されたデータビットは第２行アドレスで
選択された他の行に同一のメモリ・サイクルで転送でき
る。したがって１回のメモリ・アクセスで大量のデータ
を転送できる。
Description
【０００１】
【産業上の利用分野】本発明はダイナミック型半導体記
憶装置に関し、特にＤＭＡコントローラまたはＤＭＡコ
ントローラ内蔵のマイクロコンピュータによるメモリ間
のデータ転送に関する。
憶装置に関し、特にＤＭＡコントローラまたはＤＭＡコ
ントローラ内蔵のマイクロコンピュータによるメモリ間
のデータ転送に関する。
【０００２】
【従来の技術】図４は従来のダイナミック型半導体記憶
装置のブロックである。５０１はＲＡＳ（＊）クロック
発生回路である（なお（＊）は低レベルを活性状態とす
る信号であることを示す）。５０２はＣＡＳ（＊）クロ
ック発生回路である。５０３はライトクロック発生回路
である。５０４はリフレッシュコントロールアドレスカ
ウンタである。５０５はアドレスバッファである。５０
６はロウデコーダである。５０７はカラムデコーダであ
る。５０８はセンスアンプである。５０９はメモリセル
アレイである。５１０はデータ入力（ＤＩＮ）バッファ
である。５１１はデータ出力（ＤＯＵＴ）バッファであ
る。
装置のブロックである。５０１はＲＡＳ（＊）クロック
発生回路である（なお（＊）は低レベルを活性状態とす
る信号であることを示す）。５０２はＣＡＳ（＊）クロ
ック発生回路である。５０３はライトクロック発生回路
である。５０４はリフレッシュコントロールアドレスカ
ウンタである。５０５はアドレスバッファである。５０
６はロウデコーダである。５０７はカラムデコーダであ
る。５０８はセンスアンプである。５０９はメモリセル
アレイである。５１０はデータ入力（ＤＩＮ）バッファ
である。５１１はデータ出力（ＤＯＵＴ）バッファであ
る。
【０００３】以下に動作を説明する。従来のダイナミッ
ク型半導体装置は、ロウアドレス，カラムアドレスを時
分割で入力するアドレスマルチプレクサ方式をとってい
た。ＲＡＳ（＊）（ロウアドレスストローブ）信号の立
ち下がりに同期してロウアドレスを読み込み、ＣＡＳ
（＊）（カラムアドレスストローブ）信号の立ち下がり
に同期してカラムアドレスを読み込む。この２回のアド
レス入力により目的のメモリセルを選択し、データのア
クセス（リード／ライト）が可能となる。今後この種の
ダイナミック型半導体記憶装置をＤＲＡＭと呼ぶ。
ク型半導体装置は、ロウアドレス，カラムアドレスを時
分割で入力するアドレスマルチプレクサ方式をとってい
た。ＲＡＳ（＊）（ロウアドレスストローブ）信号の立
ち下がりに同期してロウアドレスを読み込み、ＣＡＳ
（＊）（カラムアドレスストローブ）信号の立ち下がり
に同期してカラムアドレスを読み込む。この２回のアド
レス入力により目的のメモリセルを選択し、データのア
クセス（リード／ライト）が可能となる。今後この種の
ダイナミック型半導体記憶装置をＤＲＡＭと呼ぶ。
【０００４】このＤＲＡＭとＤＭＡコントローラまたは
ＤＭＡコントローラ内蔵のマイクロコンピュータと接続
してメモリ−メモリ転送を行った場合、まずソースアド
レスのデータをリードするメモリリードサイクルとその
データをディスティネーションアドレスにライトするメ
モリライトサイクルを実行し、データを転送することに
なる。このとき転送するデータ量はそのシステムのデー
タバス幅に依存する。一般的には８ビットまたは１６ビ
ットである。このようにメモリ−メモリ転送は必ず２回
のメモリアクセスが必要であり、かつ、そのとき転送す
るデータはシステムのデータバス幅に限定されていた。
このときのタイミング例を図５に示す。
ＤＭＡコントローラ内蔵のマイクロコンピュータと接続
してメモリ−メモリ転送を行った場合、まずソースアド
レスのデータをリードするメモリリードサイクルとその
データをディスティネーションアドレスにライトするメ
モリライトサイクルを実行し、データを転送することに
なる。このとき転送するデータ量はそのシステムのデー
タバス幅に依存する。一般的には８ビットまたは１６ビ
ットである。このようにメモリ−メモリ転送は必ず２回
のメモリアクセスが必要であり、かつ、そのとき転送す
るデータはシステムのデータバス幅に限定されていた。
このときのタイミング例を図５に示す。
【０００５】
【発明が解決しようとする課題】この従来のダイナミッ
ク型半導体記憶装置では、ＤＲＡＭとＤＭＡコントロー
ラまたはＤＭＡコントローラ内蔵のマイクロコンピュー
タと接続してメモリ−メモリ転送を行った場合必ず２回
のメモリアクセスを実行する必要があった。このとき転
送できるデータはデータバス幅で規定され８ビットまた
は１６ビットと少なかった。このため大量のデータをＤ
ＭＡ転送する際、膨大な時間がかかるという欠点があっ
た。
ク型半導体記憶装置では、ＤＲＡＭとＤＭＡコントロー
ラまたはＤＭＡコントローラ内蔵のマイクロコンピュー
タと接続してメモリ−メモリ転送を行った場合必ず２回
のメモリアクセスを実行する必要があった。このとき転
送できるデータはデータバス幅で規定され８ビットまた
は１６ビットと少なかった。このため大量のデータをＤ
ＭＡ転送する際、膨大な時間がかかるという欠点があっ
た。
【０００６】
【課題を解決するための手段】本発明の要旨は、行列状
に配置されたメモリセルアレイと、行アドレス信号に基
づきメモリセルアレイの行を選択する行デコーダと、列
アドレスに基づきメモリセルの列を選択する列デコーダ
とを備えたダイナミック型半導体記憶装置において、上
記行デコーダと並列に設けられたダイレクトメモリアク
セス行デコーダと、通常モードとダイレクトメモリアク
セスモードとのいずれかを表す制御信号に応答して通常
モード時には上記列アドレス信号を列デコーダに供給し
ダイレクトメモリアクセスモード時には上記列アドレス
を上記ダイレクトメモリアクセス行デコーダに第２行ア
ドレス信号として供給して行デコーダで選択された行の
データをダイレクトメモリアクセス行デコーダで選択さ
れた他の行に書き込ませるアドレス切り替え回路とを備
えたことである。
に配置されたメモリセルアレイと、行アドレス信号に基
づきメモリセルアレイの行を選択する行デコーダと、列
アドレスに基づきメモリセルの列を選択する列デコーダ
とを備えたダイナミック型半導体記憶装置において、上
記行デコーダと並列に設けられたダイレクトメモリアク
セス行デコーダと、通常モードとダイレクトメモリアク
セスモードとのいずれかを表す制御信号に応答して通常
モード時には上記列アドレス信号を列デコーダに供給し
ダイレクトメモリアクセスモード時には上記列アドレス
を上記ダイレクトメモリアクセス行デコーダに第２行ア
ドレス信号として供給して行デコーダで選択された行の
データをダイレクトメモリアクセス行デコーダで選択さ
れた他の行に書き込ませるアドレス切り替え回路とを備
えたことである。
【０００７】
【発明の作用】ダイレクトメモリアクセスモード時には
行デコーダで指定されたメモリセルのデータはダイレク
トメモリアクセス行デコーダで指定されたメモリセルに
書き込まれる。
行デコーダで指定されたメモリセルのデータはダイレク
トメモリアクセス行デコーダで指定されたメモリセルに
書き込まれる。
【０００８】
【実施例】次に本発明について図面に示された実施例を
通して説明する。図１は本発明の一実施例のダイナミッ
ク型半導体記憶装置（以下、ＤＲＡＭと呼ぶ）のブロッ
ク図である。本実施例では２５６Ｋワード×４ビット構
成のＤＲＡＭで説明する。１０１はＲＡＳ（＊）クロッ
ク発生回路である。１０２はＣＡＳ（＊）クロック発生
回路である。１０３はライト・クロック発生回路であ
る。１０４はリフレッシュコントロールアドレスカウン
タである。１０５はアドレスバッファである。１０６は
本発明の特徴の１つであるアドレス切り替え回路であ
る。１０７はロウデコーダである。１０８は本発明の他
の特徴であるＤＭＡロウデコーダである。１０９はカラ
ムデコーダである。１１０はセンスアンプである。１１
２はデータ入力（ＤＩＮ）バッファである。１１３はデ
ータ出力（ＤＯＵＴ）バッファである。
通して説明する。図１は本発明の一実施例のダイナミッ
ク型半導体記憶装置（以下、ＤＲＡＭと呼ぶ）のブロッ
ク図である。本実施例では２５６Ｋワード×４ビット構
成のＤＲＡＭで説明する。１０１はＲＡＳ（＊）クロッ
ク発生回路である。１０２はＣＡＳ（＊）クロック発生
回路である。１０３はライト・クロック発生回路であ
る。１０４はリフレッシュコントロールアドレスカウン
タである。１０５はアドレスバッファである。１０６は
本発明の特徴の１つであるアドレス切り替え回路であ
る。１０７はロウデコーダである。１０８は本発明の他
の特徴であるＤＭＡロウデコーダである。１０９はカラ
ムデコーダである。１１０はセンスアンプである。１１
２はデータ入力（ＤＩＮ）バッファである。１１３はデ
ータ出力（ＤＯＵＴ）バッファである。
【０００９】次に、本実施例にかかるＤＲＡＭの動作を
説明する。ＤＲＡＭはＲＡＳ（＊）信号の立ち下がりに
よってロウアドレスをラッチする。このときアドレス切
り替え回路１０６はこのラッチしたアドレスをロウデコ
ーダ１０７へ転送する。この動作によりメモリセルアレ
イ中の４行を選択する。各々の行が各Ｉ／Ｏ１−Ｉ／Ｏ
４に対応している。１行には５１２ビットのメモリセル
がある。このＲＡＳ（＊）信号の立ち下がりでＤＭＡＥ
（＊）のレベルをラッチする。本実施例ではＤＭＡＥ
（＊）のレベルをＲＡＳ（＊）信号の立ち下がりでラッ
チしているが、ＣＡＳ（＊）信号の立ち下がりの前にラ
ッチされていれば、特にＲＡＳ（＊）信号の立ち下がり
に限定はしていない。ＤＭＡＥ（＊）のレベルがハイレ
ベルの場合、従来のＤＲＡＭと同じ動作を行う。
説明する。ＤＲＡＭはＲＡＳ（＊）信号の立ち下がりに
よってロウアドレスをラッチする。このときアドレス切
り替え回路１０６はこのラッチしたアドレスをロウデコ
ーダ１０７へ転送する。この動作によりメモリセルアレ
イ中の４行を選択する。各々の行が各Ｉ／Ｏ１−Ｉ／Ｏ
４に対応している。１行には５１２ビットのメモリセル
がある。このＲＡＳ（＊）信号の立ち下がりでＤＭＡＥ
（＊）のレベルをラッチする。本実施例ではＤＭＡＥ
（＊）のレベルをＲＡＳ（＊）信号の立ち下がりでラッ
チしているが、ＣＡＳ（＊）信号の立ち下がりの前にラ
ッチされていれば、特にＲＡＳ（＊）信号の立ち下がり
に限定はしていない。ＤＭＡＥ（＊）のレベルがハイレ
ベルの場合、従来のＤＲＡＭと同じ動作を行う。
【００１０】ＲＡＳ（＊）信号の立ち下がりでアドレス
をロウデコーダへ転送し、ＣＡＳ（＊）信号の立ち下が
りでアドレスをカラムデコーダへ転送する。以上の動作
によりロウアドレス，カラムロウアドレスで選択したメ
モリセルをアクセスする。
をロウデコーダへ転送し、ＣＡＳ（＊）信号の立ち下が
りでアドレスをカラムデコーダへ転送する。以上の動作
によりロウアドレス，カラムロウアドレスで選択したメ
モリセルをアクセスする。
【００１１】一方、ＤＭＡＥ（＊）のレベルがロウレベ
ルの場合、本実施例のＤＲＡＭは次のＣＡＳ（＊）の立
ち下がりでラッチしたアドレスを本発明のＤＭＡロウデ
コーダ１０８へ転送する。ＤＭＡロウデコーダ１０８は
従来のロウデコーダと同一であり容易に実現できる。こ
の動作により最初と異なった４行を選択する。この選択
した４行のメモリセルとロウアドレスで選択した４行の
メモリセルは各々共通のデータ線（ディジット線）で結
線されている。このため、カラムアドレスで選択した４
行の各々のメモリセルにロウアドレスで選択したデータ
が書き込まれる。この動作により１回のメモリアクセス
で５１２×４ビット＝２０４８ビットのデータを転送が
完了する。この動作時カラムデコーダ１０９へアドレス
は転送せず、データも外部に出力しない。
ルの場合、本実施例のＤＲＡＭは次のＣＡＳ（＊）の立
ち下がりでラッチしたアドレスを本発明のＤＭＡロウデ
コーダ１０８へ転送する。ＤＭＡロウデコーダ１０８は
従来のロウデコーダと同一であり容易に実現できる。こ
の動作により最初と異なった４行を選択する。この選択
した４行のメモリセルとロウアドレスで選択した４行の
メモリセルは各々共通のデータ線（ディジット線）で結
線されている。このため、カラムアドレスで選択した４
行の各々のメモリセルにロウアドレスで選択したデータ
が書き込まれる。この動作により１回のメモリアクセス
で５１２×４ビット＝２０４８ビットのデータを転送が
完了する。この動作時カラムデコーダ１０９へアドレス
は転送せず、データも外部に出力しない。
【００１２】図２は一実施例にかかるダイナミック型半
導体記憶装置の応用例を示すブロック図である。２０１
はＤＭＡコントローラ内蔵のマイクロコンピュータとし
て日本電気株式会社製のＶ４０を使用している。２０２
はラッチである。２０３はセレクタである。２０４は本
実施例のＤＲＡＭである。この場合Ｖ４０のデータバス
幅は８ビットであるので２個のＤＲＡＭ２０４ａ，２０
４ｂを使用している。２０５はタイミングジェネレータ
である。マイクロコンピュータ２０１のＤＭＡＡＫ
（＊）信号をＤＭＡＥ（＊）信号に接続する。
導体記憶装置の応用例を示すブロック図である。２０１
はＤＭＡコントローラ内蔵のマイクロコンピュータとし
て日本電気株式会社製のＶ４０を使用している。２０２
はラッチである。２０３はセレクタである。２０４は本
実施例のＤＲＡＭである。この場合Ｖ４０のデータバス
幅は８ビットであるので２個のＤＲＡＭ２０４ａ，２０
４ｂを使用している。２０５はタイミングジェネレータ
である。マイクロコンピュータ２０１のＤＭＡＡＫ
（＊）信号をＤＭＡＥ（＊）信号に接続する。
【００１３】本システム例の動作は以下の通りである。
マイクロコンピュータ２０１のＤＭＡサイクルは図３の
Ｔ１の前のＣＬＫＯＵＴの立ち下がりに同期してアドレ
ス，バスステータス信号を出力する。これらの制御信号
をタイミングジェネレータ２０５に入力しＲＡＳ
（＊），ＣＡＳ（＊），ＷＥ（＊）信号を生成する。ま
た、マイクロコンピュータ２０１が出力したアドレスは
ラッチ信号ＡＳＴＢによりラッチ２０２でラッチされ
る。ＤＲＡＭ２０４はアドレスマルチプレクサ方式をと
っているためセレクタ２０３でアドレスを切り替える。
マイクロコンピュータ２０１のＤＭＡサイクルは図３の
Ｔ１の前のＣＬＫＯＵＴの立ち下がりに同期してアドレ
ス，バスステータス信号を出力する。これらの制御信号
をタイミングジェネレータ２０５に入力しＲＡＳ
（＊），ＣＡＳ（＊），ＷＥ（＊）信号を生成する。ま
た、マイクロコンピュータ２０１が出力したアドレスは
ラッチ信号ＡＳＴＢによりラッチ２０２でラッチされ
る。ＤＲＡＭ２０４はアドレスマルチプレクサ方式をと
っているためセレクタ２０３でアドレスを切り替える。
【００１４】ＲＡＳ（＊）信号はＴ１の後のＣＬＫＯＵ
Ｔの立ち下がりに同期してＤＲＡＭに入力する。ＣＡＳ
（＊）信号はＴ２の後のＣＬＫＯＵＴの立ち下がりに同
期してＤＲＡＭに入力する。また、ＤＭＡＥ（＊）はＴ
１のＣＬＫＯＵＴの立ち下がりに同期してＤＲＡＭ２０
４に入力する。このときＤＲＡＭ２０４はロウアドレス
（ソース）で選択した５１２×４×２＝４０９６ビット
（５１２バイト）のデータをロウアドレス（ディスティ
ネーション）で選択したメモリセルへ転送する。いま、
マイクロコンピュータ２０１の動作周波数を１０ＭＨｚ
とすればＣＬＫＯＵＴの１周期が１００ｎｓとなり、こ
のときのＤＭＡ転送レートは、１．２８Ｇバイト／秒
（５１２バイト÷４００ｎｓ）となる。一方、例えばマ
イクロコンピュータ２０１と同一の性能を持ったＤＭＡ
コントローラのＤＭＡ転送レートが１．２５Ｍバイト／
秒（１バイト÷８００ｎｓ）であり、本発明のＤＲＡＭ
を用いればその転送レートは１０２４倍となる。
Ｔの立ち下がりに同期してＤＲＡＭに入力する。ＣＡＳ
（＊）信号はＴ２の後のＣＬＫＯＵＴの立ち下がりに同
期してＤＲＡＭに入力する。また、ＤＭＡＥ（＊）はＴ
１のＣＬＫＯＵＴの立ち下がりに同期してＤＲＡＭ２０
４に入力する。このときＤＲＡＭ２０４はロウアドレス
（ソース）で選択した５１２×４×２＝４０９６ビット
（５１２バイト）のデータをロウアドレス（ディスティ
ネーション）で選択したメモリセルへ転送する。いま、
マイクロコンピュータ２０１の動作周波数を１０ＭＨｚ
とすればＣＬＫＯＵＴの１周期が１００ｎｓとなり、こ
のときのＤＭＡ転送レートは、１．２８Ｇバイト／秒
（５１２バイト÷４００ｎｓ）となる。一方、例えばマ
イクロコンピュータ２０１と同一の性能を持ったＤＭＡ
コントローラのＤＭＡ転送レートが１．２５Ｍバイト／
秒（１バイト÷８００ｎｓ）であり、本発明のＤＲＡＭ
を用いればその転送レートは１０２４倍となる。
【００１５】
【発明の効果】以上説明したように本発明のダイナミッ
ク型半導体記憶装置は１回のメモリサイクルでメモリセ
ルアレイ中の共通のデジット線の異なる２行以上を選択
かつデータ転送できるため、１回のメモリアクセスで大
量のデータを転送可能という効果を有する。
ク型半導体記憶装置は１回のメモリサイクルでメモリセ
ルアレイ中の共通のデジット線の異なる２行以上を選択
かつデータ転送できるため、１回のメモリアクセスで大
量のデータを転送可能という効果を有する。
【図１】本発明の一実施例を示すブロック図である。
【図２】一実施例を含むコンピュータシステムのブロッ
ク図である。
ク図である。
【図３】コンピュータシステムのタイミング図である。
【図４】従来例のブロック図である。
【図５】従来例のタイミング図である。
１０１ ＲＡＳ（＊）クロック発生回路 １０２ ＣＡＳ（＊）クロック発生回路 １０３ ライトクロック発生回路 １０４ リフレッシュコントロールアドレスカウンタ １０５ アドレスバッファ １０６ アドレス切り替え回路 １０７ ロウデコーダ １０８ ＤＭＡロウデコーダ １０９ カラムデコーダ １１０ センスアンプ １１１ メモリセルアレイ １１２ データ入力バッファ １１３ データ出力バッファ ２０１ マイクロコンピュータ ２０２ ラッチ回路 ２０３ セレクタ ２０４ 本発明のダイナミック型半導体記憶装置（２
個） ２０５ タイミングジェネレータ
個） ２０５ タイミングジェネレータ
Claims (1)
- 【請求項１】 行列状に配置されたメモリセルアレイ
と、行アドレス信号に基づきメモリセルアレイの行を選
択する行デコーダと、列アドレスに基づきメモリセルの
列を選択する列デコーダとを備えたダイナミック型半導
体記憶装置において、上記行デコーダと並列に設けられ
たダイレクトメモリアクセス行デコーダと、通常モード
とダイレクトメモリアクセスモードとのいずれかを表す
制御信号に応答して通常モード時には上記列アドレス信
号を列デコーダに供給しダイレクトメモリアクセスモー
ド時には上記列アドレスを上記ダイレクトメモリアクセ
ス行デコーダに第２行アドレス信号として供給して行デ
コーダで選択された行のデータをダイレクトメモリアク
セス行デコーダで選択された他の行に書き込ませるアド
レス切り替え回路とを備えたことを特徴とするダイナミ
ック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4100487A JP2848105B2 (ja) | 1992-03-26 | 1992-03-26 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4100487A JP2848105B2 (ja) | 1992-03-26 | 1992-03-26 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05274863A true JPH05274863A (ja) | 1993-10-22 |
| JP2848105B2 JP2848105B2 (ja) | 1999-01-20 |
Family
ID=14275292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4100487A Expired - Fee Related JP2848105B2 (ja) | 1992-03-26 | 1992-03-26 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2848105B2 (ja) |
-
1992
- 1992-03-26 JP JP4100487A patent/JP2848105B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2848105B2 (ja) | 1999-01-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |