JP5625163B2 - 多重プリフェッチi/o構成を備えるデータパスを有するメモリデバイスおよび方法 - Google Patents
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Description
Claims (25)
- 低速動作モードまたは高速動作モードのいずれかでメモリアレイからデータを伝送する方法であって、
第1の読み出し動作で前記メモリアレイからN個のデータビットをプリフェッチし、第2の読み出し動作で該メモリアレイからN個のデータビットをプリフェッチすることにより、該低速動作モードで第1の組の2N個のデータビットをプリフェッチする工程と、
1回の読み出し動作で該メモリアレイからN個のデータビットをプリフェッチすることにより、該高速動作モードで第2の組のN個のデータビットをプリフェッチする工程と、
該低速動作モードで、該第1の組の2N個のデータビットを各N/Mビットのバーストで2M個のデータバス端子に伝送する工程と、
該高速動作モードで、該第2の組のN個のデータビットをN/MビットのバーストでM個のデータバス端子に伝送する工程と
を包含し、
該低速動作モードで、該第1の組の2N個のデータビットを各N/Mビットのバーストで2M個のデータバス端子に伝送する動作は、
第1の組のN個のパラレルデータビットを2M個のパラレル−シリアルコンバータに伝送する工程と、
第2の組のN個のパラレルデータビットを該2M個のパラレル−シリアルコンバータに伝送する工程と、
該2M個のパラレル−シリアルコンバータを用いて、該2N個の伝送されたデータビットを、それぞれがN/Mビットを含むシリアルデータの2M個のバーストに変換する工程と、
該2M個のバーストを各データバス端子に付与する工程と
を包含する、方法。 - Nは32に等しく、Mは4に等しい、請求項1に記載の方法。
- 前記第1の組のN個のパラレルデータビットを前記2M個のパラレル−シリアルコンバータに伝送する動作は、
該第1の組のN個のパラレルデータビット中の各データビットを、前記メモリアレイから各第1の格納デバイスに伝送する工程と、
該第1の格納デバイス内の該N個のデータビットを該2M個のパラレル−シリアルコンバータに伝送する工程と
を包含し、
前記第2の組のN個のパラレルデータビットを該2M個のパラレル−シリアルコンバータに伝送する動作は、
該第2の組のN個のパラレルデータビット中の各データビットを、該メモリアレイから各第2の格納デバイスに伝送する工程と、
該第2の格納デバイス内の該N個のデータビットを該2M個のパラレル−シリアルコンバータに伝送する工程と
を包含する、請求項1又は2に記載の方法。 - メモリアレイからデータバス端子にデータを結合する方法であって、
該メモリアレイから、低速動作モードで2Nビットのデータを伝送し、高速動作モードでNビットのデータを伝送する工程であって、該データは、それぞれのバスがMビットの幅を有するX組のバスを介して伝送される、工程と、
該伝送されたパラレルデータをシリアルデータに変換する工程と、
シリアルデータの各バーストを、該低速動作モードで2Y個のデータバス端子に付与し、該高速動作モードでY個のデータバス端子に付与する工程であって、該バーストはそれぞれN/Yビットを含む、工程と
を包含し、
該低速動作モードで該メモリアレイから2Nビットのデータを伝送する動作は、
第1の組のN個のパラレルデータビットを2Y個のパラレル−シリアルコンバータに伝送する工程と、
第2の組のN個のパラレルデータビットを該2Y個のパラレル−シリアルコンバータに伝送する工程と
を包含し、
該伝送されたパラレルデータを該シリアルデータに変換する動作は、該2Y個のパラレル−シリアルコンバータを用いて、2N個の伝送されたデータビットをシリアルデータの2Y個のバーストに変換する、方法。 - 前記メモリアレイから前記データビットを伝送する動作は、それぞれがMビットの幅を有するN/M個の組のバスを介して該データビットを伝送する工程を含む、請求項4に記載の方法。
- 前記第1の組のN個のパラレルデータビットを前記2Y個のパラレル−シリアルコンバータに伝送する動作は、第1の読み出し動作で、前記メモリアレイから該第1の組のN個のパラレルデータビットを伝送し、
前記第2の組のN個のパラレルデータビットを前記2Y個のパラレル−シリアルコンバータに伝送する動作は、第2の読み出し動作で、該メモリアレイから該第2の組のN個のパラレルデータビットを伝送する、請求項4又は5に記載の方法。 - 前記低速動作モードで前記メモリアレイから2Nビットのデータを伝送する動作は、1回の読み出し動作で該メモリアレイから2N個のデータビットを伝送する工程を含む、請求項4又は5に記載の方法。
- 前記第1の組のN個のパラレルデータビットを前記2Y個のパラレル−シリアルコンバータに伝送する動作は、
第1の読み出し動作で、該第1の組のN個のパラレルデータビットを前記メモリアレイから第1の格納デバイスに伝送する工程と、
該第1の格納デバイス内の該N個のデータビットを該2Y個のパラレル−シリアルコンバータに伝送する工程と
を包含し、
前記第2の組のN個のパラレルデータビットを該2Y個のパラレル−シリアルコンバータに伝送する動作は、
第2の読み出し動作で、該第2の組のN個のパラレルデータビットを該メモリアレイから第2の格納デバイスに伝送する工程と、
該第2の格納デバイス内の該N個のデータビットを該2Y個のパラレル−シリアルコンバータに伝送する工程と
を包含する、請求項4又は5に記載の方法。 - 前記第1の格納デバイス内の前記N個のデータビットを前記2Y個のパラレル−シリアルコンバータに伝送する動作は、該第1の格納デバイスからNビットのバスを介して該N個のデータビットを伝送し、
前記第2の格納デバイス内の前記N個のデータビットを前記2Y個のパラレル−シリアルコンバータに伝送する動作は、該第2の格納デバイスから該Nビットのバスを介して該N個のデータビットを伝送する、請求項8に記載の方法。 - Nは32に等しく、Mは4に等しく、Yは4に等しい、請求項4、5、6、7、8、又は9に記載の方法。
- 前記第1の組のN個のパラレルデータビットを前記2Y個のパラレル−シリアルコンバータに伝送する動作は、第1の読み出し動作で、前記メモリアレイから該第1の組のN個のパラレルデータビットを伝送し、
前記第2の組のN個のパラレルデータビットを前記2Y個のパラレル−シリアルコンバータに伝送する動作は、第2の読み出し動作で、該メモリアレイから該第2の組のN個のパラレルデータビットを伝送し、
前記高速動作モードで前記メモリアレイからNビットのデータを伝送する動作は、第1の読み出し動作で、該メモリアレイから該N個のデータビットを伝送する、請求項4又は5に記載の方法。 - 前記メモリアレイから、前記低速動作モードで2Nビットのデータを伝送し、前記高速動作モードでNビットのデータを伝送する動作は、
前記低速動作モードにおいて、第1の読み出し動作で、前記メモリアレイから2N個のデータビットを伝送する工程と、
該高速動作モードにおいて、第1の読み出し動作で、該メモリアレイからN個のデータビットを伝送する工程と
を包含する、請求項4又は5に記載の方法。 - 前記第1の組のN個のパラレルデータビットを前記2Y個のパラレル−シリアルコンバータに伝送する動作は、
第1の読み出し動作で、前記メモリアレイから格納デバイスに該第1の組のN個のパラレルデータビットを伝送する工程と、
該格納デバイスから該第1の組の該N個のデータビットを該2Y個のパラレル−シリアルコンバータに伝送する工程と
を包含し、
前記第2の組のN個のパラレルデータビットを該2Y個のパラレル−シリアルコンバータに伝送する動作は、
第2の読み出し動作で、前記メモリアレイから該格納デバイスに該第2の組のN個のパラレルデータビットを伝送する工程と、
該格納デバイスから該第2の組の該N個のデータビットを該2Y個のパラレル−シリアルコンバータに伝送する工程と
を包含し、
前記高速動作モードで前記メモリアレイからNビットのデータを伝送する動作は、第1の読み出し動作で、該メモリアレイから格納デバイスに該N個のデータビットを伝送する、請求項4又は5に記載の方法。 - 前記第1の組のN個のパラレルデータビットを前記2Y個のパラレル−シリアルコンバータに伝送する動作は、
該第1の組のN個のパラレルデータビットを前記メモリアレイから各第1の格納デバイスに伝送する工程と、
該第1の格納デバイス内の該N個のデータビットを該2Y個のパラレル−シリアルコンバータに伝送する工程と
を包含し、
前記第2の組のN個のパラレルデータビットを該2Y個のパラレル−シリアルコンバータに伝送する動作は、
該第2の組のN個のパラレルデータビットを該メモリアレイから各第2の格納デバイスに伝送する工程と、
該第2の格納デバイス内の該N個のデータビットを該2Y個のパラレル−シリアルコンバータに伝送する工程と
を包含する、請求項4又は5に記載の方法。 - メモリアレイからデータバス端子にデータを結合する方法であって、
該メモリアレイから、低速動作モードで2Nビットのパラレルデータを伝送し、高速動作モードでNビットのパラレルデータを伝送する工程であって、該パラレルデータは、幅Nを有するバスを用いて該メモリアレイから伝送される、工程と、
該伝送されたパラレルデータをシリアルデータに変換する工程と、
シリアルデータの各バーストを、該低速動作モードで2M個のデータバス端子に付与し、該高速動作モードでM個のデータバス端子に付与する工程であって、該バーストはそれぞれN/Mビットを含む、工程と
を包含し、
該低速動作モードで該メモリアレイから該2Nビットのパラレルデータを伝送する動作は、
第1の組のN個のパラレルデータビットを2M個のパラレル−シリアルコンバータに伝送する工程と、
第2の組のN個のパラレルデータビットを該2M個のパラレル−シリアルコンバータに伝送する工程と
を包含し、
該伝送されたパラレルデータを該シリアルデータに変換する動作は、該2M個のパラレル−シリアルコンバータを用いて、2N個の伝送されたデータビットをシリアルデータの2M個のバーストに変換する、方法。 - 前記メモリアレイから前記データビットを伝送する動作は、それぞれがMビットの幅を有するN/M個の組のバスを介して該データビットを伝送する工程を含む、請求項15に記載の方法。
- 前記第1の組のN個のパラレルデータビットを前記2M個のパラレル−シリアルコンバータに伝送する動作は、第1の読み出し動作で、前記メモリアレイから該第1の組のN個のパラレルデータビットを伝送し、
前記第2の組のN個のパラレルデータビットを前記2M個のパラレル−シリアルコンバータに伝送する動作は、第2の読み出し動作で、該メモリアレイから該第2の組のN個のパラレルデータビットを伝送する、請求項15に記載の方法。 - 前記低速動作モードで前記メモリアレイから2Nビットのデータを伝送する動作は、1回の読み出し動作で該メモリアレイから2N個のデータビットを伝送する工程を含む、請求項15に記載の方法。
- 前記第1の組のN個のパラレルデータビットを前記2M個のパラレル−シリアルコンバータに伝送する動作は、
第1の読み出し動作で、該第1の組のN個のパラレルデータビットを前記メモリアレイから第1の格納デバイスに伝送する工程と、
該第1の格納デバイス内の該N個のデータビットを該2M個のパラレル−シリアルコンバータに伝送する工程と
を包含し、
前記第2の組のN個のパラレルデータビットを該2M個のパラレル−シリアルコンバータに伝送する動作は、
第2の読み出し動作で、該第2の組のN個のパラレルデータビットを該メモリアレイから第2の格納デバイスに伝送する工程と、
該第2の格納デバイス内の該N個のデータビットを該2M個のパラレル−シリアルコンバータに伝送する工程と
を包含する、請求項15に記載の方法。 - 前記第1の格納デバイス内の前記N個のデータビットを前記2M個のパラレル−シリアルコンバータに伝送する動作は、該第1の格納デバイスからNビットのバスを介して該N個のデータビットを伝送し、
前記第2の格納デバイス内の前記N個のデータビットを前記2M個のパラレル−シリアルコンバータに伝送する動作は、該第2の格納デバイスから該Nビットのバスを介して該N個のデータビットを伝送する、請求項19に記載の方法。 - Nは32に等しく、Mは4に等しい、請求項15、16、17、18、19、又は20に記載の方法。
- 前記第1の組のN個のパラレルデータビットを前記2M個のパラレル−シリアルコンバータに伝送する動作は、第1の読み出し動作で、前記メモリアレイから該第1の組のN個のパラレルデータビットを伝送し、
前記第2の組のN個のパラレルデータビットを前記2M個のパラレル−シリアルコンバータに伝送する動作は、第2の読み出し動作で、該メモリアレイから該第2の組のN個のパラレルデータビットを伝送し、
前記高速動作モードで前記メモリアレイからNビットのパラレルデータを伝送する動作は、第1の読み出し動作で、該メモリアレイから該Nビットのパラレルデータを伝送する、請求項15又は16に記載の方法。 - 前記メモリアレイから、前記低速動作モードで2Nビットのデータを伝送し、前記高速動作モードでNビットの情報を伝送する動作は、
前記低速動作モードにおいて、第1の読み出し動作で、前記メモリアレイから2N個のデータビットを伝送する工程と、
該高速動作モードにおいて、第1の読み出し動作で、該メモリアレイからN個のデータビットを伝送する工程と
を包含する、請求項15又は16に記載の方法。 - 前記第1の組のN個のパラレルデータビットを前記2M個のパラレル−シリアルコンバータに伝送する動作は、
第1の読み出し動作で、前記メモリアレイから格納デバイスに該第1の組のN個のパラレルデータビットを伝送する工程と、
該格納デバイスから該第1の組の該N個のデータビットを該2M個のパラレル−シリアルコンバータに伝送する工程と
を包含し、
前記第2の組のN個のパラレルデータビットを該2M個のパラレル−シリアルコンバータに伝送する動作は、
第2の読み出し動作で、前記メモリアレイから該格納デバイスに該第2の組のN個のパラレルデータビットを伝送する工程と、
該格納デバイスから該第2の組の該N個のデータビットを該2M個のパラレル−シリアルコンバータに伝送する工程と
を包含し、
前記高速動作モードで前記メモリアレイからNビットのパラレルデータを伝送する動作は、第1の読み出し動作で、該メモリアレイから格納デバイスに該Nビットのパラレルデータを伝送する、請求項15又は16に記載の方法。 - 前記第1の組のN個のパラレルデータビットを前記2M個のパラレル−シリアルコンバータに伝送する動作は、
該第1の組のN個のパラレルデータビットを前記メモリアレイから各第1の格納デバイスに伝送する工程と、
該第1の格納デバイス内の該N個のデータビットを該2M個のパラレル−シリアルコンバータに伝送する工程と
を包含し、
前記第2の組のN個のパラレルデータビットを該2M個のパラレル−シリアルコンバータに伝送する動作は、
該第2の組のN個のパラレルデータビットを該メモリアレイから各第2の格納デバイスに伝送する工程と、
該第2の格納デバイス内の該N個のデータビットを該2M個のパラレル−シリアルコンバータに伝送する工程と
を包含する、請求項15又は16に記載の方法。
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