JP4282170B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には内部動作周波数よりも高いデータ入出力周波数を有し、かつデータ入出力回路のテストを効率的に実行することが可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、マイクロプロセッサの動作周波数が高速化され、半導体記憶装置のデータバンド幅を上げることが求められている。そこで、データバンド幅を上げるために、データバス幅を倍増させたり、同期型半導体記憶装置のクロック周波数を上げるといった技術が発表されている。データ周波数を高周波化する技術として、データの入出力を、クロック信号の立上がりと立下がりとの両方に同期して行なう同期型半導体記憶装置が提案されており、さらに、外部との間で入出力データの授受を行なう同期クロックの周波数を同期型半導体記憶装置の内部動作周波数の４倍以上にするような高速インタフェース技術も発表されている。
【０００３】
ここでは、内部動作周波数の４倍のデータ入出力周波数を有する半導体記憶装置中のデータ入出力回路の構成について説明する。
【０００４】
図１５は、内部動作周波数の４倍のデータ入出力周波数を有する半導体記憶装置のデータ入出力回路１００の構成を示すブロック図である。
【０００５】
図１５を参照して、データ入出力回路１００は、クロック端子１６に与えられる外部クロック信号ｅｘｔ．ＣＬＫに同期して、１ビットのデータ端子１０を介して４個の連続したデータＤＱを入出力する。
【０００６】
データ入出力回路１００は、内部クロック発生回路３０の発生する内部クロック信号ＣＬＫＤ，ＣＬＫＱおよび内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤに同期して動作する。
【０００７】
データ入出力回路１００は、データ入力バッファ１１５を介して与えられるシリアルな入力データＤｉｎを、内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤに同期して、パラレルデータに変換し、４本のライトデータ線ＷＤａ〜ＷＤｄに伝達するＳ／Ｐデータ変換回路１３０と、書込制御信号ＷＥの活性化に応じてライトデータ線ＷＤａ〜ＷＤｄに伝達された入力データを一括してメモリセルアレイ５０に書込む書込回路１６２とを備える。
【０００８】
データ入出力回路１００は、さらに、メモリセルアレイ５０から４個のデータを一括してパラレルに読出して、リードデータ線ＲＤａ〜ＲＤｄに伝達する読出回路１６４と、内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤに同期して、４個のパラレルデータをシリアルデータＤｏｕｔに変換するＰ／Ｓデータ変換回路１４０と、Ｐ／Ｓデータ変換回路１４０の出力データＤｏｕｔをデータ端子１０に出力するデータ出力バッファ１２０とを備える。
【０００９】
このように、データ入出力回路１００は、データ端子より入出力されるシリアルデータを内部でシリアルパラレル変換し、メモリセルアレイへの読出および書込動作をパラレルデータについて一括して実行することによって、内部動作周波数に対するデータ入出力周波数の向上を図るものである。
【００１０】
次に、データ入出力回路１００の動作についてタイミングチャートを用いて説明する。
【００１１】
図１６は、データ入出力回路１００によるデータ入力動作を説明するためのタイミングチャートである。
【００１２】
図１６を参照して、データ入力動作時においては、外部クロック信号ｅｘｔ．ＣＬＫの立下がりと立上がりとの両方に同期して、１ビットのデータ端子１０に対して、４個の連続したデータＤ０〜Ｄ３が与えられる。
【００１３】
内部クロック発生回路３０は、外部クロック信号ｅｘｔ．ＣＬＫに応答して、内部クロック信号ＣＬＫＤを生成する。内部クロック信号ＣＬＫＤは、外部クロック信号ｅｘｔ．ＣＬＫの立上がりおよび立下がりの両方に応答して活性化され、外部クロック信号の２倍の周波数を有する。内部クロック信号ＣＬＫＤの活性化に応じて、データ端子に与えられた入力データＤＱがデータ入力バッファに取込まれる。
【００１４】
内部クロック発生回路３０は、さらに、内部クロック信号ＣＬＫＤを分周して得られる内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤを生成する。内部分周クロックｃｌｋＡ〜ｃｌｋＤは、内部クロック信号ＣＬＫＤの１／２の周波数を有し、内部クロック信号ＣＬＫＤの１クロックサイクル分ずつ位相のずれた信号である。
【００１５】
Ｓ／Ｐデータ変換回路１３０は、内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤに応答して動作し、時刻ｔ０〜時刻ｔ３のそれぞれにおいて、入力データＤ０〜Ｄ３のそれぞれを、ライトデータ線ＷＤａ〜ＷＤｄに伝達する。これにより、１ビットのデータ端子１０に連続して与えられた４個の入力データは、シリアルパラレル変換を施され、４本の内部ライトデータ線によって伝達される４ビットのパラレルデータに展開されたことになる。
【００１６】
４個目の入力データＤ３がライトデータ線ＷＤｄに伝達された時刻ｔ３より後の時刻ｔ４において、書込制御信号ＷＥが活性化され、書込回路１６２は、ライトデータ線ＷＤａ〜ＷＤｄに伝達されたデータを、メモリセルデータ線ＭＩＯａ〜ＭＩＯｄのそれぞれに伝達する。これにより、メモリセルアレイに対して、４ビットのパラレルデータが同時に書込まれることとなる。
【００１７】
書込制御信号ＷＥの周波数は、同期型半導体記憶装置の内部動作周波数に相当する。データ入力周波数である内部クロック信号ＣＬＫＤの周波数は、内部動作周波数の４倍となっていることがわかる。
【００１８】
次に、データ入出力周波数が高くなった場合における問題点を説明する。
図１７は、データ入出力周波数と内部動作周波数とが等しい場合におけるデータ入力タイミングを説明するためのタイミングチャートである。
【００１９】
図１７を参照して、時刻ｔ０における外部クロック信号ｅｘｔ．ＣＬＫの活性化に応じて、データ端子に伝達されたデータＤ２が入力される。
【００２０】
この場合においては、セットアップ時間およびホールド時間は、それぞれＴｓおよびＴｈ確保され、比較的余裕を持って設定することができる。
【００２１】
図１８は、データ入力周波数が内部動作周波数の４倍である場合におけるデータ入力タイミングを説明するためのタイミングチャートである。
【００２２】
図１８を参照して、データ入力周波数は、図１７の場合の４倍に設定されるので、データＤ２が時刻ｔ０における外部クロック信号ｅｘｔ．ＣＬＫの活性化によって入力されるときを考えると、セットアップ時間およびホールド時間は、それぞれ図中におけるｔｓおよびｔｈだけしか確保されない。
【００２３】
このように、データ入力周波数が高くなることにより、クロック信号に対するデータのセットアップおよびホールド時間が小さくなり、データの入力タイミングマージンが小さくなってしまう。これに伴って、データ入出力回路での不良発生率が増加するという問題が生じる。これに応じて、データ入出力回路の不良を速やかに検知することによって、動作テストを効率的なものとする必要が生じる。
【００２４】
【発明が解決しようとする課題】
従来の同期型半導体記憶装置においては、データ入出力回路も、内部動作の基準となる内部クロック信号と同周期のゆっくりとした周期で動作していたため、入出力回路での不良発生のケースは少なく、入出力回路に対して専用のテスト回路を設ける必要がなかった。
【００２５】
しかしながら、データ入出力周波数が高周波化され、データ入出力回路における不良が発生する可能性が高くなった場合においては、データ入出力回路のテストを専用に実行する回路を具備しなければ、不良原因を検知するまでに長時間を要してしまい、効率的な動作テストが実行できなくなるケースが発生する。
【００２６】
この発明は、このような問題点を解決するためになされたものであって、その目的は、内部動作周波数よりも高いデータ入出力周波数で動作する半導体記憶装置において、データ入出力回路の動作テストを効率的に実行することが可能な半導体記憶装置の構成を提供することである。
【００３０】
【課題を解決するための手段】
請求項１記載の半導体装置は、外部との間で受されるシリアルデータを内部でパラレルデータに変換して読出および書込動作を実行する半導体装置であって、行列状に配置された複数のメモリセルを有するメモリセルアレイと、伝達されるＮ個のデータ（Ｎ：自然数）を各々独立して入出力するための複数のデータ端子と、データ端子ごとに配置され、各々が、メモリセルアレイに対してＮ個のデータを一括して読出しおよび書込むための複数のデータ入出力回路とを備え、各データ入出力回路は、Ｎ個のデータをパラレルに伝達するためのＮ本の書込データ線およびＮ本の読出データ線と、データ端子から入力されるシリアルなＮ個のデータをパラレルなＮ個のデータに変換して書込データ線に伝える第１のデータ変換回路と、読出データ線により伝達されるパラレルなＮ個のデータを、データ端子から出力されるシリアルなＮ個の出力データに変換する第２のデータ変換回路と、Ｎ本の書込データ線とメモリセルアレイとの間、およびＮ本の読出データ線とメモリセルアレイとの間でＮ個のデータを一括して授受するための読出書込回路とを含み、データ入出力回路のうちの一つとデータ入出力回路のうちの他の一つとの間に配置され、入出力テスト動作時において、一つのデータ入出力回路に含まれるＮ本の書込データ線が伝達するデータを、他の一つのデータ入出力回路に含まれるＮ本の読出データ線のそれぞれに転送する第１の入出力テスト回路をさらに備える。
【００３１】
請求項２記載の半導体装置は、請求項１記載の半導体装置であって、データ端子は、入出力されるデータの上位ビットと下位ビットとのいずれに対応するかに応じて、２つのグループに分割され、第１の入出力テスト回路は、グループのうちの一つに対応する複数のデータ入出力回路と、グループのうちの他の一つに対応する複数のデータ入出力回路との間にそれぞれ配置される。
【００３２】
請求項３記載の半導体装置は、請求項１記載の半導体装置であって、他の一つのデータ入出力回路と一つのデータ入出力回路との間に配置され、入出力テスト動作時において、他の一つのデータ入出力回路に含まれるＮ本の書込データ線が伝達するデータを、一つのデータ入出力回路に含まれるＮ本の読出データ線にそれぞれ転送する第２の入出力テスト回路をさらに備え、第２の入出力テスト回路と第１の入出力テスト回路とは相補的に動作する。
【００３３】
請求項４記載の半導体装置は、請求項３記載の半導体装置であって、データ端子は、複数のグループに分割され、各グループは、複数のデータ端子を有し、第１の入出力テスト回路は、グループのうちの一つに対応する複数のデータ入出力回路と、グループのうちの他の一つに対応する複数のデータ入出力回路との間にそれぞれ配置され、第２の入出力テスト回路は、他の一つのグループに対応する複数のデータ入出力回路と、一つのグループに対応する複数のデータ入出力回路との間にそれぞれ配置される。
【００３４】
請求項５記載の半導体装置は、請求項４記載の半導体装置であって、同一のグループに属する各データ端子は隣接して配置される。
【００３５】
請求項６記載の半導体装置は、外部との間で授受されるシリアルデータを内部でパラレルデータに変換して読出動作および書込動作を実行する半導体装置であって、行列状に配置された複数のメモリセルを有するメモリセルアレイと、伝達されるＮ個のデータ（Ｎ：自然数）を各々独立に入出力するための複数のデータ端子と、読出動作および書込動作のタイミングを制御するＬ個の制御信号（Ｌ：自然数）を発生する制御回路と、データ端子ごとに配置され、各々が、メモリセルアレイに対してＮ個のデータを一括して読出しおよび書込むためのデータ入出力回路とを備え、各データ入出力回路は、Ｎ個のデータをパラレルに伝達するためのＮ本の書込データ線およびＮ本の読出データ線と、データ端子から入力されるシリアルなＮ個のデータをパラレルなＮ個のデータに変換して書込データ線に伝える第１のデータ変換回路と、読出データ線により伝達されるパラレルなＮ個のデータを、データ端子から出力されるシリアルなＮ個の出力データに変換する第２のデータ変換回路と、Ｎ本の書込データ線とメモリセルアレイとの間、およびＮ本の読出データ線とメモリセルアレイとの間でＮ個のデータを一括して授受するための読出書込回路と、入出力テスト動作と読出動作時とのいずれであるかに応じて、第２のデータ変換回路の出力データとテストデータとのいずれか一方の信号レベルを対応するデータ端子に出力する出力バッファ回路とを含み、入出力テスト動作時において、データ入出力回路のうちの一つに含まれるＮ本の書込データ線によって伝達されるＮ個のデータと、Ｍ個の制御信号（Ｍ：Ｌ以下の自然数）とを、データ入出力回路のうちの他のＮ＋Ｍ個のデータ入出力回路に含まれる出力バッファ回路のそれぞれに対して、テストデータとして伝達する入出力テスト回路をさらに備える。
【００３６】
請求項７記載の半導体装置は、請求項６記載の半導体装置であって、出力バッファ回路は、入出力テスト動作の活性化時において、テストデータを内部ノードに伝達する第１の伝達回路と、テスト動作の非活性化時において、出力データを内部ノードに伝達する第２の伝達回路と、読出動作および入出力テスト動作のいずれか一方が指示されている場合に、内部ノードの電圧レベルに応じて、対応するデータ端子の一つに第１および第２の電圧のいずれか一方を供給する電圧切替回路とを有する。
【００３７】
請求項８記載の半導体装置は、請求項７記載の半導体装置であって、電圧切替回路は、対応するデータ端子の一つと接続される出力ノードと第１の電圧とを電気的に結合するために配置される第１のトランジスタと、出力ノードと第２の電圧とを電気的に結合するために配置される第２のトランジスタとを有し、電圧切替回路は、読出動作および入出力テスト動作のいずれか一方が指示されている場合において、内部ノードの電圧レベルに応じて、第１および第２のトランジスタのいずれか一方をオンする。
【００３８】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は、同一または相当部分を示す。
【００３９】
［実施の形態１］
図１は、本発明の実施の形態１の半導体記憶装置１０００の全体構成を示す概略ブロック図である。
【００４０】
図１を参照して、半導体記憶装置１０００は、入出力データＤＱ０〜ＤＱｍ（ｍ：自然数）の授受を行なうデータ端子群１０と、アドレス信号Ａ０〜Ａｉ（ｉ：自然数）を受けるアドレス信号端子群１２と、／ＲＡＳ，／ＣＡＳおよび／ＷＥ等の制御信号を受ける制御信号端子群１４と、外部クロック信号ｅｘｔ．ＣＬＫを受けるクロック端子１６とを備える。
【００４１】
半導体記憶装置１０００は、さらに、行列状に配置された複数のメモリセルを有するメモリセルアレイ５０を備える。メモリセルアレイ５０は、メモリセルの各行ごとに配置されたワード線ＷＬと、メモリセルの各行ごとに配置されたビット線ＢＬとを有する。ワード線ＷＬとビット線ＢＬとの交点にメモリセルＭＣが配置される。行デコーダ６０および列デコーダ７０は、アドレスバッファ４０を介して伝達されたアドレス信号Ａ０〜Ａｉに応答して、メモリセルの行および列をそれぞれ選択する。
【００４２】
半導体記憶装置１０００は、さらに、制御信号入力端子よりロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥ等の制御信号を受けて、読出制御信号ＲＥ、書込制御信号ＷＥおよび入出力回路テスト信号ＴＳＴ等の内部制御信号を発生する制御回路２０と、外部クロック信号ｅｘｔ．ＣＬＫを受けて、内部クロック信号ＣＬＫＤ，ＣＬＫＱおよび内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤを発生する内部クロック発生回路３０とを備える。
【００４３】
半導体記憶装置１０００は、さらに、データ端子ごとに対応して設けられるデータ入出力回路１１０−０〜１１０−ｍを備える。半導体記憶装置１０００においては、１回の読出動作および１回の書込動作において、各データ端子によってｎ個の連続したデータが授受される。
【００４４】
データ入出力回路１１０−０〜１１０−ｍのそれぞれは、データの直列／並列変換機能を有し、データ端子から入力されたｎ個の連続データを、パラレルデータに変換して、メモリセルアレイ５０に同時並列に書込むとともに、メモリセルアレイ５０から読出されたｎ個のパラレルな読出データを、シリアルなｎ個の連続データに変換してデータ端子より出力する。
【００４５】
このように、データ端子において連続して入出力されるｎ個のデータを一括してメモリセルアレイ５０から読出およびメモリセルアレイ５０に書込することによって、内部動作周波数に対するデータ入出力の周波数をｎ倍に設定することができる。
【００４６】
以下、本発明の実施の形態においては、一例として４個のデータが一括してメモリセルアレイと入出力される構成、すなわちｎ＝４の場合について具体的な回路構成を示して説明する。
【００４７】
図２は、実施の形態１のデータ入出力回路１１０の構成を示すブロック図である。
【００４８】
図２を参照して、データ入出力回路１１０は、クロック端子１６に与えられる外部クロック信号ｅｘｔ．ＣＬＫの立上りエッジと立下がりエッジとに同期して、１ビットのデータ端子１０を介して４個の連続したデータＤＱを入出力する回路である。
【００４９】
データ入出力回路１１０は、内部クロック発生回路３０の発生する内部クロック信号ＣＬＫＤ，ＣＬＫＱおよび内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤに同期して動作する。
【００５０】
データ入出力回路１１０は、データ端子１０に与えられた入力データを内部クロック信号ＣＬＫＤに応じて取込み、４個の連続データを順にデータＤｉｎとして出力するデータ入力バッファ１１５と、内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤに同期して、４個の連続データＤｉｎを４本のライトデータ線ＷＤａ〜ＷＤｄにそれぞれ伝達するＳ／Ｐデータ変換回路１３０と、書込制御信号ＷＥの活性化に応じて、ライトデータ線ＷＤａ〜ＷＤｄに伝達された入力データをメモリセルアレイ５０に書込む書込回路１６２とを備える。書込回路１６２は、メモリセルデータ線ＭＩＯａ〜ＭＩＯｄに入力データを伝達し、メモリセルデータ線ＭＩＯａ〜ＭＩＯｄとアドレス信号に応答して選択されるメモリセルとの間でデータの授受が実行される。
【００５１】
このように、データ入出力回路１１０は、データ端子より入力された４個の連続データをＳ／Ｐデータ変換回路１３０でシリアルパラレル変換し、書込回路１６２によってライトデータ線ＷＤａ〜ＷＤｄによって伝達される４つのデータを同時にメモリセルアレイに書込ことによって、データ入出力周波数の向上を図るものである。
【００５２】
データ入出力回路１１０は、さらに、メモリセルアレイ５０からメモリセルデータ線ＭＩＯａ〜ＭＩＯｄを介して読出された４個の並列な読出データを、リードデータ線ＲＤａ〜ＲＤｄのそれぞれに伝達する読出回路１６４と、内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤに応答して、４個の並列な読出データを順に出力データＤｏｕｔとして出力するＰ／Ｓデータ変換回路１４０と、内部クロック信号ＣＬＫＱに同期して、出力データＤｏｕｔをデータ端子１０に出力するデータ出力バッファ１２０とを備える。
【００５３】
データ入出力回路１１０は、データ出力動作時においては、メモリセルアレイ５０から同時に４個のデータを並列に読出し、Ｐ／Ｓデータ変換回路１４０によってパラレルシリアルデータ変換を実行した後に、１ビットのデータピンであるデータ端子１０に出力する。
【００５４】
データ入出力回路１１０は、データ入出力回路１００と同様に、Ｓ／Ｐデータ変換回路１３０およびＰ／Ｓデータ変換回路１４０を有し、データの直列／並列変換を行なうことができる。
【００５５】
図３は、Ｓ／Ｐデータ変換回路１３０の構成を示す回路図である。
図３を参照して、Ｓ／Ｐデータ変換回路１３０は、ライトデータ線ＷＤａ〜ＷＤｄのそれぞれに対応して設けられるレジスタ回路１３５ａ〜１３５ｄを含む。レジスタ回路１３５ａ〜１３５ｄは、内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤのそれぞれに同期して入力データＤｉｎを対応するライトデータ線に伝達する。
【００５６】
レジスタ回路１３５ａは、入力データＤｉｎが伝達されるノードとライトデータ線ＷＤａとの間に直列に接続される、トランスファーゲートＴＧ５０とラッチ回路ＬＴ５０とトランスファーゲートＴＧ５２とラッチ回路ＬＴ５２とを有する。トランスファーゲートＴＧ５０およびＴＧ５２は、内部分周クロック信号ｃｌｋＡおよびインバータＩＶ５０の出力であるｃｌｋＡ信号の反転信号に応答して動作する。
【００５７】
これにより、レジスタ回路１３５ａは、内部分周クロック信号ｃｌｋＡが非活性（Ｌレベル）状態である場合にトランスファーゲートＴＧ５０を介してラッチ回路ＬＴ５０にラッチされたデータを、内部分周クロック信号ｃｌｋＡの立上がりエッジに応答してライトデータ線ＷＤａに出力する。
【００５８】
レジスタ回路１３５ｂ〜１３５ｄも同様の構成を有し、対応する内部分周クロック信号の活性化に応じてラッチ回路に取込まれたデータを対応するライトデータ線ＷＤｂ〜ＷＤｄのそれぞれに伝達する。
【００５９】
内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤのそれぞれを、データ入力バッファの動作同期信号である内部クロック信号ＣＬＫＤの立上がりタイミングごとに順に活性化することによって、データ入力バッファに取込まれた４個のシリアルデータを、ライトデータ線ＷＤａ〜ＷＤｄに対してパラレルデータとして展開することが可能となる。また、以下においては、必要に応じて、ライトデータ線ＷＤａ〜ＷＤｄをライトデータ線ＷＢ０と総称する。同様に、リードデータ線ＲＤａ〜ＲＤｄについても、必要に応じてリードデータ線ＲＢ０と総称する。
【００６０】
図４は、Ｐ／Ｓデータ変換回路１４０の構成を示す回路図である。
図４を参照して、Ｓ／Ｐデータ変換回路１４０は、リードデータ線ＲＤａ〜ＲＤｄのそれぞれに対応して設けられるレジスタ回路１４５ａ〜１４５ｄを含む。
【００６１】
レジスタ回路１４５ａは、リードデータ線ＲＤａと入力データＤｏｕｔが出力されるノードとの間に直列に接続される、ラッチ回路ＬＴ６０とトランスファーゲートＴＧ６０とラッチ回路ＬＴ６２とトランスファーゲートＴＧ６２とを有する。トランスファーゲートＴＧ６０およびＴＧ６２は、内部分周クロック信号ｃｌｋＡおよびインバータＩＶ６０の出力であるｃｌｋＡ信号の反転信号に応答して動作する。
【００６２】
これにより、レジスタ回路１４５ａは、内部分周クロック信号ｃｌｋＡが非活性（Ｌレベル）状態である場合にトランスファーゲートＴＧ６０を介してラッチ回路ＬＴ６２にラッチされたデータを、内部分周クロック信号ｃｌｋＡの立上がりエッジに応答してノードｎ２０に出力する。
【００６３】
レジスタ回路１４５ｂ〜１４５ｄも同様の構成を有し、対応する内部分周クロック信号の活性化に応じて、ラッチ回路に取込まれたデータをノードｎ２０に順に伝達する。
【００６４】
このような構成とすることにより、メモリセルアレイからパラレルに読出され、リードデータ線ＲＤａ〜ＲＤｄのそれぞれによって伝達されてきた４ビットのパラレルな読出データが、４個のシリアルデータとしてノードｎ２０に出力データＤｏｕｔとして伝達される。
【００６５】
データ入出力回路１１０は、図１５で説明した入出力回路１００の構成に加えて、ライトデータ線ＷＤａ〜ＷＤｄとリードデータ線ＲＢａ〜ＲＢｄとの間に接続され、入出力回路テスト信号ＴＳＴに応じて動作する入出力テスト回路１５０をさらに備える。
【００６６】
実施の形態１の入出力回路１１０は、入出力テスト回路１５０によって、効率的に入出力回路の動作テストを実行することを目的とする。
【００６７】
図５は、入出力テスト回路１５０の構成を示す回路図である。
図５を参照して、入出力テスト回路１５０は、ライトデータ線ＷＤａ〜ＷＤｄとリードデータ線ＲＤａ〜ＲＤｄとの間にそれぞれ接続されるデータ伝達回路１５５ａ〜１５５ｄを含む。データ伝達回路１５５ａ〜１５５ｄは、入出力回路テスト信号ＴＳＴに応答して、ライトデータ線ＷＤａ〜ＷＤｄのデータを、リードデータ線ＲＤａ〜ＲＤｄにそれぞれ伝達する。
【００６８】
データ伝達回路１５５ａは、ライトデータ線ＷＤａとノードｎ３０との間に接続されるインバータＩＶ１０およびトランスファーゲートＴＧ１０と、ノードｎ３０とリードデータ線ＲＤａとの間に直列に接続されるインバータＩＶ１４およびトランスファーゲートＴＧ１５とを有する。
【００６９】
データ伝達回路１５５ａは、さらに、インバータＩＶ１０とラッチ回路を構成する様に設けられるインバータＩＶ１２と、インバータＩＶ１４とラッチ回路を構成する様に設けられるインバータＩＶ１６とを有する。
【００７０】
このような構成とすることにより、入出力回路テスト信号ＴＳＴが非活性状態（Ｌレベル）である場合においては、ライトデータ線ＷＤａのデータはノードｎ３０に伝達されて、インバータＩＶ１４およびＩＶ１６によってラッチされる。しかし、この状態においては、トランスファーゲートＴＧ１５がオフされているため、ライトデータ線ＷＤａのデータは直接リードデータ線ＲＤａに伝達されない。したがって、リードデータ線ＲＤａは、メモリセルアレイから読出されたデータをＰ／Ｓデータ変換回路１４０に伝達し、通常の読出動作を正常に行なうことができる。
【００７１】
一方、入出力回路テスト信号ＴＳＴが活性化（Ｈレベル）された場合においては、トランスファーゲートＴＧ１５がオンすることにより、ノードｎ３０にラッチされるデータが、リードデータ線ＲＤａに伝達される。これにより、入出力回路テスト信号ＴＳＴの非活性状態においては、ライトデータ線ＷＤａによって伝達されているデータを、リードデータ線ＲＤａに読出すことができる。
【００７２】
データ伝達回路１５５ｂ〜１５５ｄも、データ伝達回路１５５ａと同様の構成を有し、データ線ＷＤｂ〜ＷＤｄに伝達されるデータを、入出力回路テスト信号ＴＳＴの活性化に伴って対応するリードデータ線ＲＤｂ〜ＲＤｄにそれぞれ転送する。
【００７３】
なお、以下の説明で明らかになるように、本発明の実施の形態における入出力回路のテスト動作においては、メモリセルにアクセスする必要がないため、入出力回路テスト信号ＴＳＴが活性化されている場合には、リードデータ線ＲＤａ〜ＲＤｄによってメモリセルからの読出データが伝達されている場合を考慮する必要はない。ただし、より動作の確実性を高めるために、入出力回路テスト信号ＴＳＴの活性化時において、読出回路１６４とリードデータ線ＲＤａ〜ＲＤｄの各々とを切り離す構成とすることも可能である。
【００７４】
図６は、入出力テスト回路１５０によるテスト動作を説明するためのタイミングチャートである。
【００７５】
入出力テスト回路１５０は、各データ端子ごとに設けられ、対応するデータ入出力回路におけるデータ入出力動作が正常に行なわれているかどうかを確認するための回路である。
【００７６】
図６を参照して、データ端子より４個の連続データＤ０〜Ｄ３が、外部クロック信号ｅｘｔ．ＣＬＫの立上がりおよび立下がりエッジに応答して入力される。入力されたデータＤ０〜Ｄ３は、内部クロック信号ＣＬＫＤおよび内部分周クロック信号ｃｌｋＡに応答して、データ入力バッファおよびＳ／Ｐデータ変換回路によってライトデータ線ＷＤａ〜ＷＤｄにパラレルに伝達される。
【００７７】
内部クロック信号ＣＬＫＤの活性化タイミングである時刻ｔ０〜ｔ３のそれぞれにおいて、ライトデータ線ＷＤａ〜ＷＤｄに、データＤ０〜Ｄ３がそれぞれ伝達される。
【００７８】
入力データのライトデータ線ＷＤａ〜ＷＤｄへの伝達が完了した時刻ｔ３より後の時刻ｔ４において、入出力回路テスト信号ＴＳＴが活性化（Ｈレベル）される。これに応じて、入出力テスト回路１５０によってライトデータ線ＷＤａ〜ＷＤｄのデータは、それぞれリードデータ線ＲＤａ〜ＲＤｄに伝達される。リードデータ線ＲＤａ〜ＲＤｄに伝達された４個のデータＤ０〜Ｄ３は、Ｐ／Ｓデータ変換回路１４０によって、１個ずつ順にシリアルなデータＤｏｕｔとして出力され、データ端子に伝達される。
【００７９】
すなわち、Ｐ／Ｓデータ変換回路１４０は時刻ｔ５において、データＤ０を出力する。出力されたデータＤ０は、時刻ｔ６において、内部クロック信号ＣＬＫＱの活性化に応答してデータ出力バッファ１２０を介してデータ端子１０に出力される。
【００８０】
同様にＰ／Ｓデータ変換回路１４０は、時刻ｔ７〜ｔ９のそれぞれにおいて、データＤ１〜Ｄ３をそれぞれ出力する。出力されたデータＤ１〜Ｄ３は、内部クロック信号ＣＬＫＱに同期して、順にデータ端子１０より読出される。
【００８１】
したがって、入出力テスト回路１５０は、データ端子から入力され、Ｓ／Ｐデータ変換回路１３０によってパラレルデータに変換されたＤ０〜Ｄ３を、メモリセルへの入出力を介さずにリードデータ線に伝達し、データ端子より再び読出すことが可能である。
【００８２】
これにより、データ入出力動作に関して、データ入出力回路１１０単独の不良の有無を簡単にテストすることが可能となる。
【００８３】
さらに、このテストは、メモリセルにデータを書込むことなく実行するので、テストに際してアドレスの入力が不要である。よって、データ入出力回路のテストを高価なメモリテスタを用いずに実行することが可能である。また、メモリセルへのデータ書込動作を伴うことなく、データ入出力についてのテストを実行するため、テスト時間を短縮することも可能である。
【００８４】
このように、本発明の実施の形態１の半導体記憶装置１０００においては、入出力回路のみの不良を検出することが可能な動作テストを、低コストかつ短時間に実行することができる。
【００８５】
［実施の形態２］
実施の形態１においては、各データ端子ごとにテスト回路を配置し、各データ端子において独立して入出力回路の動作テストを実行する構成としたが、実施の形態２においては、複数のデータ端子を同時に用いて、さらに効率的なデータ入出力回路の動作テストを実行する構成について説明する。
【００８６】
図７は、実施の形態２の入出力テスト回路２５０の配置を説明するためのブロック図である。
【００８７】
実施の形態２においては、２個のデータ端子を１組として、入出力回路のテストを実行する。図７では、一例として、データ端子１０−０および１０−１とを１組として実行するテスト動作について説明する。
【００８８】
図７を参照して、データ端子１０−０および１０−１のそれぞれに対応して、データ入出力回路１００−０および１００−１が設けられる。データ入出力回路１００−０は、テスト回路を具備する構成となっておらず、図１５で説明したデータ入出力回路１００と同一の構成を有する。
【００８９】
データ入出力回路１００−０は、メモリセルアレイ５０との間で、メモリセルデータ線ＭＩＯａ〜ＭＩＯｄを介してデータの入出力を行なう。入出力回路１００−０は、４個の並列データを伝達するためのリードデータ線ＷＤａ〜ＷＤｄと、リードデータ線ＲＤａ〜ＲＤｄとを有する。
【００９０】
データ入出力回路１００−１は、メモリセルデータ線ＭＩＯｅ〜ＭＩＯｈを介してメモリセル５０との間でデータの入出力を行なう。データ入出力回路１００−１は、４個の並列データを伝達するためのライトデータ線ＷＤｅ〜ＷＤｈと、リードデータ線ＲＤｅ〜ＲＤｈとを有する。また、以下においては、必要に応じて、入出力回路１００−１内のライトデータ線ＷＤｅ〜ＷＤｈをライトデータ線ＷＢ１と総称する。同様に、リードデータ線ＲＤｅ〜ＲＤｈについても、必要に応じてリードデータ線ＲＢ１と総称する。
【００９１】
実施の形態２においては、入出力テスト回路２５０は、データ端子１０−０に対応するライトデータ線ＷＢ０とデータ端子１０−１に対応するリードデータ線ＲＢ１との間に設けられる。
【００９２】
入出力テスト回路２５０は、図５で説明した入出力テスト回路１５０と同様の構成を有し、入出力回路テスト信号ＴＳＴの活性化に応答して、ライトデータ線ＷＢ０が伝達するデータをデータ端子１０−１に対応するリードデータ線ＲＢ１に転送する。
【００９３】
この場合においては、入出力テスト動作時において、データ端子１０−０は、入力専用の端子として取扱われ、データ端子１０−０から入力されたデータは、メモリセルを介さずに、リードデータ線ＲＢ１を経由してデータ端子１０−１より出力される。このような構成とすることにより、入出力テスト回路２５０によって、Ｓ／Ｐデータ変換回路で一度に取扱えるデータの個数すなわちビット数（図７の例においては４ビット）以上の連続したデータを用いてデータ入出力回路の動作テストを実行することができる。
【００９４】
なお、図７においては、隣合う２個のデータ端子間に入出力テスト回路を配置する構成について説明したが、本発明の適用は、このような場合に限定されるものではない。すなわち、任意の２個のデータ端子間に、同様の入出力テスト回路を設ける構成としても、同様の効果を奏することが可能である。
【００９５】
図８は、入出力テスト回路２５０によるテスト動作を説明するためのタイミングチャートである。
【００９６】
図８を参照して、時刻ｔ０よりデータ端子１０−０の入力ＤＱ０としてテスト用の入力データＤ０〜Ｄ８が入力される。まず、時刻ｔ０〜時刻ｔ３において、内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤの活性化に応答して、入力データＤ０〜Ｄ３がライトデータ線ＷＤａ〜ＷＤｄに伝達される。
【００９７】
Ｐ／Ｓデータ変換回路によって一度に取扱える４ビット分のデータの処理が完了した時刻ｔ３と次に内部分周クロック信号ｃｌｋＡが活性化される時刻ｔ５との間の時刻ｔ４において、入出力テスト信号ＴＳＴが活性化され、ライトデータ線ＷＤａ〜ＷＤｄのデータは、データ端子１０−１に対応して設けられるリードデータ線ＲＤｅ〜ＲＤｈに伝達され、時刻ｔ５から時刻ｔ８の内部クロック信号ＣＬＫＱの活性化タイミングに応答して、データ端子１０−１の出力ＤＱ１として、データ端子１０−０に入力されたデータＤ０〜Ｄ３に対応するデータが出力される。
【００９８】
一方、時刻ｔ５において、再び内部分周クロック信号ｃｌｋＡが活性化され、データ端子１０−０に入力されたデータＤ４がライトデータ線ＷＤａに伝達される。時刻ｔ６から時刻ｔ８においても、内部分周クロック信号ｃｌｋＢ〜ｃｌｋＤの活性化に応答して、データＤ５〜Ｄ７が、ライトデータ線ＷＤｂ〜ＷＤｄにそれぞれ伝達される。
【００９９】
データＤ４〜Ｄ７のライトデータ線ＷＤａ〜ＷＤｄへの伝達が完了する時刻ｔ８においては、入出力回路テスト信号ＴＳＴは非活性状態（Ｌレベル）とされるので、この時点においては、データＤ４〜Ｄ７は、入出力テスト回路２５０内のラッチ回路に保持されるが、リードデータ線ＲＤｅ〜ＲＤｈまでは転送されない。
【０１００】
時刻ｔ８より後に、入出力回路テスト信号ＴＳＴを再び活性化（Ｈレベル）することによって、データＤ４〜Ｄ７はデータ入出力回路１００−１中のリードデータ線ＲＤｅ〜ＲＤｈに伝達され、データ端子１０−１より出力される。このように、実施の形態２の入出力回路テスト動作においては、２つのデータ端子を対応付けて、一方をデータ入力専用とし、他方をデータ出力専用とするので、Ｓ／Ｐデータ変換回路１３０の処理ビット数以上の連続したデータを入出力するテストを実行することが可能となる。
【０１０１】
このような連続した多ビットデータの入力テストを実行することによって、複数の半導体記憶装置（以下、メモリ装置とも称する）を用いて構成したメモリシステムの構築後に発生する信号波形の歪による不良等を有効に解析することができる。
【０１０２】
図９は、複数のメモリ装置から構成されるメモリシステム２０００の構成を示す概略ブロック図である。
【０１０３】
図９を参照して、メモリシステム２０００は、複数のメモリ装置を同期して動作させるためのクロック信号ＣＬＫを発生するクロック発生回路５１０と、クロック信号ＣＬＫに基づいて同期動作する複数のメモリ装置５２０−０〜５２０−ｊと、メモリシステム全体を制御するメモリコントローラ５４０と、各メモリ装置とメモリコントローラ５４０との間でデータを伝達するためのデータバス５３０とを備える。
【０１０４】
一般に、システムにおける伝送路信号は、高周波になるほど分岐点で生じる反射の影響が大きくなってしまい、信号波形の歪が大きくなるという特性を有する。すなわち、メモリシステム２０００において、クロック信号ＣＬＫの高周波化を図り、データバス５３０に伝達されるデータ信号の周波数を上げていけば、分岐点に生じる反射の影響が大きくなり、メモリ装置５２０−０〜５２０−ｊの入力地点における信号波形が歪んでしまうという問題が生じる。
【０１０５】
このため、各メモリ装置とメモリコントローラとの間で正確にデータ信号を伝達することが困難になり、データ入力の不良が生じる可能性がある。実施の形態２における入出力回路の動作テストを実行すれば、連続するテスト入力データの周波数を上げていくことによって、信号の歪による不良との関係を予め知ることができる。
【０１０６】
したがって、メモリシステム２０００について、システム構築後にそのデータバス５３０がどの程度まで高周波化することが可能かということをテストすることができる。さらに、メモリモジュールごとすなわちメモリ装置５２０−０〜５２０−ｊごとに入出力回路のテストを実行することもできるので、最大動作周波数時の最大モジュール搭載数なども評価することが可能である。
【０１０７】
また、実施の形態２の入出力回路の動作テストにおいては、連続データのパルス幅を変えることにより、パルス幅の依存性についても評価することができる。
【０１０８】
図１０は、データ信号のパルス幅に依存した不良の発生を説明するための波形図である。
【０１０９】
図１０を参照して、データＤ０は、図９におけるメモリ装置５２０−０から出力されるべきデータ信号の論理値を示す。また、Ｖｉは、メモリコントローラ５４０のデータ入力ノードにおける電圧レベルを示す。
【０１１０】
図１０においては、データバス５３０に多くのメモリ装置が接続されており、データバス配線の負荷容量の増加によって、データバスの信号波形について立上がり／立下がり時間が大きくなってしまったケースを示している。図１０においては、メモリ装置の出力データＤ０の変化に対応する電圧Ｖｉの立上がり／立下がり時間は、クロック信号ＣＬＫの周波数よりも大きなものとなってしまっている。
【０１１１】
ここで、時刻ｔ１において、短パルスのＨレベルデータ（”１”）を出力しようとすると、時刻ｔ１より電圧Ｖｉは変化を始めるが、電圧Ｖｉが、Ｈレベルの認識電圧ＶＩＨに達する前に、次のデータ出力（Ｌレベル）が開始され、Ｖｉは、電圧ＶＩＨに達することなく、再びＬレベルに復帰してしまう。このため、Ｄ０のＨレベルデータは正しく伝達されずシステム不良が生じてしまう。
【０１１２】
同様の現象は、時刻ｔ２において短パルスのＬレベルデータ（”０”）を出力する場合にも発生する。この場合においても、同様に、時刻ｔ２より電圧Ｖｄｂは低下を始めるが、Ｌレベルの認識電圧ＶＩＬに達するまでに次のデータ出力（Ｈレベル）が開始され、Ｄ０のＬレベルデータはメモリコントローラ５４０に認識されることなく、Ｖｉの電圧レベルは再びＨレベルに復帰してしまう。
【０１１３】
さらに、このような現象により、データの出力トリガであるクロック信号の活性化タイミングから、電圧Ｖｉが基準電圧Ｖｒｅｆに到達するまでの時間で定義されるクロックアクセスについても、パルス幅に応じてばらつきが生じてしまう。すなわち、パルス幅の広いデータを伝送する場合においては、クロックアクセスは、図中に示すｔａ１となるが、短パルスのデータを伝送する場合においては、メモリバスの振幅が十分変化しきっていない時点から信号変化が始まるので、広いパルス幅のときよりも速くアクセスしてしまう。よって、最小パルス幅のデータ伝送時のクロックアクセスｔａ２は、広いパルス幅を伝送する時のクロクアクセスｔａ１よりも短くなってしまう。このように、出力されるデータの幅により、アクセスのスキューが生じてしまい、メモリコントローラ部における入力のタイミングマージンを低下させることになって、システムの不良を起こす原因となる。
【０１１４】
実施の形態２のデータ入出力回路の動作テストによって、このような不良を有効に検出することができ、連続して入力されるテストデータのパルス幅を変化させることによって、メモリバスの立上がり／立下がり時間のマージン縮小や、パルス幅に依存したアクセススキューの発生等をチェックすることが可能となる。
【０１１５】
［実施の形態３］
実施の形態３においては、複数のデータ端子をグループに分割し、１つのグループに入力したテストデータを、他のグループのデータ端子から出力させて、データ端子間に生じるデータ干渉の有無をチェックすることを目的とする。
【０１１６】
図１１は、実施の形態３の入出力テスト回路３５０の配置を説明するブロック図である。
【０１１７】
図１１を参照して、本発明の実施の形態３の半導体記憶装置は、８個のデータ端子１０−０〜１０−７を備える。データ端子１０−０〜１０−７のそれぞれに対応して、データ入出力回路１００−０〜１００−７がそれぞれ設けられる。データ入出力回路１００−０〜１００−７の構成は、実施の形態２に説明したデータ入出力回路１００と同様であるので説明は繰返さない。
【０１１８】
実施の形態３の半導体記憶装置は、さらに、入出力テスト回路３５０を備える。入出力テスト回路３５０は、入出力回路テスト信号ＴＳＴ１に応答して動作するスイッチ回路３５１〜３５４と、入出力回路テスト信号ＴＳＴ２に応答して動作するスイッチ回路３５５〜３５８を含む。
【０１１９】
スイッチ回路３５１〜３５４は、下位ビットピンを構成するデータ端子１０−０〜１０−３に対応するライトデータ線ＷＢ０〜ＷＢ３と、上位ビットピンを構成するデータ端子１０−４〜１０−７に対応するリードデータ線ＲＢ４〜ＲＢ７との間に配置される。
【０１２０】
スイッチ回路３５１〜３５４は、入出力回路テスト信号ＴＳＴ１の活性化に応じて、ライトデータ線ＷＢ０〜ＷＢ３に伝達されるデータをリードデータ線ＲＢ４〜ＲＢ７にそれぞれ転送する。
【０１２１】
スイッチ回路３５５〜３５８は、上位ビットピンを構成するデータ端子１０−４〜１０−７に対応するライトデータ線ＷＢ４〜ＷＢ７と、下位ビットピンを構成するデータ端子１０−０〜１０−３に対応するリードデータ線ＲＢ０〜ＲＢ３との間に配置される。
【０１２２】
スイッチ回路３５５〜３５８は、入出力回路テスト信号ＴＳＴ２の活性化に応じて、ライトデータ線ＷＢ４〜ＷＢ７に伝達されるデータをリードデータ線ＲＢ０〜ＲＢ３にそれぞれ転送する。
【０１２３】
スイッチ回路３５１〜３５８の構成は、図５で説明した入出力テスト回路１５０の構成と同様であるので説明は繰返さない。
【０１２４】
テスト動作時において、入出力回路テスト信号ＴＳＴ１と入出力回路テスト信号ＴＳＴ２とは、同時に活性化しないように制御され、入出力回路テスト信号ＴＳＴ１の活性化時においては、上位ビットのデータ端子１０−０〜１０−３は、入力専用端子として使用され、下位ビットのデータ端子１０−４〜１０−７よりテストデータを読出すことが可能である。一方、入出力回路テスト信号ＴＳＴ２の活性化時においては、上位ビットのデータ端子１０−４〜１０−７を入力専用のデータ端子としてテストデータが入力され、テスト結果は下位ビットのデータ端子１０−０〜１０−３より出力される。
【０１２５】
このような構成とすることにより、注目する１つのデータ端子の両側に位置するデータ端子の出力データ変化を観察することによって、当該注目するデータ端子の出力データに生じる他のデータ端子信号からの干渉現象をチェックすることが可能である。
【０１２６】
実施の形態３においては、データ端子群を同数のデータ端子を含む複数のグループに分割し、グループ間に入出力テスト回路を配置するが、その適用は、図１１に示すように、同一グループに含まれるデータ端子の全てが隣合う構成に限定されるものではない。
【０１２７】
さらに、実施の形態３の入出力回路テスト動作を行なうことによって、半導体記憶装置を搭載したメモリシステムを構築した後においても、システムバス上における信号線間の干渉テストを実行することができる。これにより、高性能のシステムボードおよびメモリモジュールの開発において有効に信号線間の干渉テストを行なうことができる。
【０１２８】
なお、図１１においては、データ端子が８個の例について示しているが、複数ビットのデータ端子を有する場合であれば、１つのデータ端子と、他の１つのデータ端子との間で、相互にテストデータの入出力が可能な系統を設けることによって、同様なテストを実行することが可能である。
【０１２９】
［実施の形態４］
実施の形態１から３においては、データ入力バッファおよびＳ／Ｐデータ変換回路の動作をテストする構成について示したが、この両者が正常に動作していても、データ入力用のクロック信号と半導体記憶装置の動作制御信号との位相がずれることによって、問題を生じる場合がある。
【０１３０】
図１２は、データ入力用のクロック信号と半導体記憶装置の動作制御信号との位相がずれたために発生する問題点を説明するためのタイミングチャートである。
【０１３１】
図１２を参照して、時刻ｔ０〜時刻ｔ３において、内部クロック信号ＣＬＫＤの各活性化タイミングにおいて、連続した４個のデータＤ０〜Ｄ３がデータ入力バッファによって取込まれ、Ｓ／Ｐデータ変換回路によって、ライトデータ線ＷＤａ〜ＷＤｄにそれぞれ伝達される。ここまでのデータ入力バッファおよびＳ／Ｐデータ変換回路の動作は正常である。
【０１３２】
しかしながら、ライトデータ線のデータをメモリセルアレイに書込むタイミング信号である書込制御信号ＷＥの活性化タイミングが、ライトデータ線ＷＤａに次の入力データが伝達される時刻ｔ４よりも遅れてしまった場合には、本来メモリセルアレイに書込まれるべきデータＤ０をメモリセルデータ線ＭＩＯａに伝達することができない。
【０１３３】
実施の形態４においては、このような不具合をテスト動作によって検出するために、パラレル変換されてライトデータ線に伝達されたデータと、これらのデータをメモリセルアレイへ転送するためのタイミング信号とをテスト動作時において外部から監視できる構成とすることを目的とする。
【０１３４】
図１３は、実施の形態４の入出力テスト回路４５０の配置を説明するブロック図である。
【０１３５】
図１３を参照して、データ入出力回路１０１−０〜１０１−５は、データ端子１０−０〜１０−５にそれぞれ対応して設けられる。
【０１３６】
データ入出力回路１０１−０〜５は、これまで説明したデータ入出力回路１００−０と比較して、データ出力バッファ１２０に代えてデータ出力バッファ４２０を備える点で異なる。データ出力バッファ４２０の構成については後ほど詳しく説明する。
【０１３７】
実施の形態４の入出力テスト回路４５０は、入出力回路１０１−０中のライトデータ線ＷＤａ〜ＷＤｄが伝達するデータと書込制御信号ＷＥとを、データ入出力回路１０１−１〜１０１−５を介して、データ端子１０−１〜１０−５に出力する。
【０１３８】
入出力テスト回路４５０は、データ入出力回路１０１−０より、ライトデータ線ＷＤａ〜ＷＤｄのデータおよび書込制御信号ＷＥを受けて、ライトデータ線ＷＤａ〜ＷＤｄのデータを、データ出力バッファ４２０−１〜４２０−４にそれぞれ転送するとともに、書込制御信号ＷＥをデータ出力バッファ４２０−５に伝達する。
【０１３９】
各データ出力バッファは、入出力テスト回路４５０から伝達されたテストデータＴＳＴＷＤと対応するＰ／Ｓデータ変換回路からの出力データＤｏｕｔとを受けて、アウトプットイネーブル信号ＯＥおよび入出力回路テスト信号ＴＳＴに応答して、出力データＲＤをデータ端子に伝達する。
【０１４０】
図１４は、データ出力バッファ４２０の構成を示す回路図である。
図１４を参照して、データ出力バッファ４２０は、Ｐ／Ｓデータ変換回路からの出力データＤｏｕｔを伝達するノードとノードＮａとの間に接続されるトランスファーゲートＴＧ２０、ラッチ回路ＬＴ１およびトランスファーゲートＴＧ２２を含む。データ出力バッファ４２０は、さらに、テストデータＴＳＴＷＤを伝達するノードとノードＮａとの間に接続されるインバータＩＶ２６およびトランスファーゲートＴＧ２４とを含む。
【０１４１】
トランスファーゲートＴＧ２４は、入出力回路テスト信号ＴＳＴの活性化に応じてオンし、信号ＴＳＴＷＤの反転信号をノードＮａに伝達する。トランスファーゲートＴＧ２０およびＴＧ２２は、論理ゲートＬＧ２０の出力によって制御される。論理ゲートＬＧ２０は、インバータＩＶ２０の出力であるクロック信号ＣＬＫＱの反転信号と入出力回路テスト信号ＴＳＴとのＮＯＲ演算結果に応じて動作する。すなわち、入出力回路テスト信号ＴＳＴが活性化（Ｈレベル）されている場合においては、論理ゲートＬＧ２０の出力はＬレベルに固定され、トランスファーゲートＴＧ２２はオフ状態を維持する。一方、入出力回路テスト信号ＴＳＴが非活性状態（Ｌレベル）である場合においては、トランスファーゲートＴＧ２０およびＴＧ２２は、内部クロック信号ＣＬＫＱと同位相でオンオフする。
【０１４２】
データ出力バッファ４２０は、さらにノードＮａとノードＮｂとの間に接続されるラッチ回路ＬＴ２とインバータＩＶ２４とを備える。これにより、ノードＮａの電圧レベルはラッチされ、ノードＮｂには、出力データＤｏｕｔおよびテスデータＴＳＴＷＤのいずれか一方の反転状態が伝達される。
【０１４３】
データ出力バッファ４２０は、さらに、アウトプットイネーブル信号ＯＥと入出力回路テスト信号ＴＳＴとノードＮｂの電圧レベルとに応じて、読出データＲＤを出力するノードＮｃに電源電圧Ｖｃｃ（Ｈレベル）および接地電圧Ｖｓｓ（Ｌレベル）のいずれか一方を供給する電圧切替回路４２２を含む。
【０１４４】
電圧切替回路４２２は、ノードＮｃと電源電圧Ｖｃｃ（Ｈレベル）との間に接続されるトランジスタＱＰ１と、接地電圧Ｖｓｓ（Ｌレベル）とノードＮｃとの間に接続されるトランジスタＱＮ１と、アウトプットイネーブル信号ＯＥおよび入出力回路テスト信号ＴＳＴを２入力として論理和演算結果を出力する論理ゲートＬＧ２４と、論理ゲートＬＧ２４の出力を反転するインバータＩＶ２８と、ノードＮＢの電圧レベルおよびインバータＩＶ２８の出力を２入力として論理和演算結果を出力する論理ゲートＬＧ２２と、論理ゲートＬＧ２４の出力と、ノードＮｂの電圧レベルとを２入力として論理積演算結果を出力する論理ゲートＬＧ２６とを有する。
【０１４５】
論理ゲートＬＧ２２の出力はトランジスタＱＰ１のゲートに与えられ、論理ゲートＬＧ２６の出力はトランジスタＱＮ１のゲートに与えられる。論理ゲートＬＧ２４の出力は、入出力回路テスト信号ＴＳＴおよびアウトプットイネーブル信号ＯＥのいずれか一方が活性化（Ｈレベル）された場合、すなわち、データをデータ端子に読出す必要が生じた場合において、Ｈレベルに設定される。論理ゲートＬＧ２４の出力がＨレベルに設定された場合において、ノードＮｂの電圧レベルがＨレベルである場合には、論理ゲートＬＧ２６の出力がＨレベルに設定されることより、トランジスタＱＮ１がオンして、読出データＲＤはＬレベル（Ｖｓｓ）に設定される。一方、この場合においてノードＮｂの電圧レベルがＬレベルである場合においては、論理ゲートＬＧ２２およびＬＧ２６の出力はいずれもＬレベルに設定されるので、トランジスタＱＰ１のオンにより、読出データＲＤはＨレベル（Ｖｃｃ）に設定される。
【０１４６】
このように、データ出力バッファ４２０は、アウトプットイネーブル信号ＯＥが活性化されている場合には、出力データＤｏｕｔの信号レベルに応じた読出データＲＤを出力するとともに、入出力回路テスト信号ＴＳＴが活性化されている場合においては、テストデータＴＳＴＷＤの信号レベルに応じた読出データＲＤを出力する。
【０１４７】
このような構成とすることにより、各データ入出力回路中のデータ出力バッファ４２０−１〜４２０−５は、アウトプットイネーブル信号ＯＥが活性化されている通常の読出動作時においては、メモリセルアレイから伝達された出力データＤｏｕｔの信号レベルに応じた読出データＲＤをデータ端子に出力する。一方、入出力回路テスト信号ＴＳＴが活性化されている場合においては、テスト回路４５０から転送されたテストデータ信号ＴＳＴＷＤの信号レベルに応じた読出データＲＤをデータ端子に出力する。
【０１４８】
したがって、入出力テスト回路４５０は、データ出力バッファ４２０−１〜４２０−５のそれぞれを経由して、ライトデータ線ＷＤａ〜ＷＤｄに伝達された各データ信号および書込制御信号ＷＥを、対応するデータ出力端子１０−１〜１０−５からそれぞれ出力することが可能となる。
【０１４９】
したがって、テスト動作時において、入力データ用のクロック信号と半導体装置内部の動作制御信号とのタイミングのずれをチェックすることが可能となる。これにより、入出力回路関連の不具合が発生した場合において、その原因を明確に突き止めることが可能となる。
【０１５０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１５２】
【発明の効果】
請求項１および２記載の半導体装置は、Ｎ個以上の連続したデータ列を用いて入出力回路のテストが実行できるので、動作周波数に対する評価等の当該半導体装置を用いて構築されたメモリシステムにおけるデータ入力についての試験評価を行なうことが可能である。
【０１５３】
請求項３記載の半導体装置は、一つのデータ端子および他の一つのデータ両方においてテストデータを入出力することができるので、入出力回路のテストを効率的に実行することが可能である。
【０１５４】
請求項４および５記載の半導体装置は、隣接する複数のデータ端子群同士の間で入出力回路のテストを実行できるので、請求項３記載の半導体装置が奏する効果に加えて、データ端子間での干渉現象の試験を行なうことが可能である。
【０１５５】
請求項６、７および８記載の半導体装置は、入出力テスト動作時において、制御信号とデータ信号とをデータ端子から出力することができるので、制御信号のタイミング不良を検知することが可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体記憶装置１０００の全体構成を示す概略ブロック図である。
【図２】 実施の形態１のデータ入出力回路１１０の構成を示すブロック図である。
【図３】 Ｓ／Ｐデータ変換回路１３０の構成を示す回路図である。
【図４】 Ｐ／Ｓデータ変換回路１４０の構成を示す回路図である。
【図５】 入出力テスト回路１５０の構成を示す回路図である。
【図６】 入出力テスト回路１５０によるテスト動作を説明するためのタイミングチャートである。
【図７】 実施の形態２の入出力テスト回路２５０の配置を説明するブロック図である。
【図８】 入出力テスト回路２５０によるテスト動作を説明するためのタイミングチャートである。
【図９】 複数のメモリ装置から構成されるメモリシステム２０００の全体構成を示す概略ブロック図である。
【図１０】 データ信号のパルス幅に依存した不良の発生を説明するための波形図である。
【図１１】 実施の形態３の入出力テスト回路３５０の配置を示すブロック図である。
【図１２】 データ入力用のクロック信号と半導体記憶装置の動作制御信号との位相がずれたために起こる問題点を説明するためのタイミングチャートである。
【図１３】 実施の形態４の入出力テスト回路４５０の配置を示すブロック図である。
【図１４】 データ出力バッファ４２０の構成を示す回路図である。
【図１５】 内部動作周波数の４倍のデータ入力周波数を有する半導体記憶装置のデータ入出力回路１００の構成を示すブロック図である。
【図１６】 データ入出力回路１００によるデータ入力動作を説明するためのタイミングチャートである。
【図１７】 データ入出力周波数と内部動作周波数とが等しい場合におけるデータ入力タイミングを説明するためのタイミングチャートである。
【図１８】 データ入力周波数が内部動作周波数の４倍である場合におけるデータ入力タイミングを説明するためのタイミングチャートである。
【符号の説明】
１００，１０１，１１０ データ入出力回路、１１５ データ入力バッファ、１２０，４２０ データ出力バッファ、１３０ Ｓ／Ｐデータ変換回路、１４０Ｐ／Ｓデータ変換回路、１５０，２５０，３５０，４５０ 入出力テスト回路。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には内部動作周波数よりも高いデータ入出力周波数を有し、かつデータ入出力回路のテストを効率的に実行することが可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、マイクロプロセッサの動作周波数が高速化され、半導体記憶装置のデータバンド幅を上げることが求められている。そこで、データバンド幅を上げるために、データバス幅を倍増させたり、同期型半導体記憶装置のクロック周波数を上げるといった技術が発表されている。データ周波数を高周波化する技術として、データの入出力を、クロック信号の立上がりと立下がりとの両方に同期して行なう同期型半導体記憶装置が提案されており、さらに、外部との間で入出力データの授受を行なう同期クロックの周波数を同期型半導体記憶装置の内部動作周波数の４倍以上にするような高速インタフェース技術も発表されている。
【０００３】
ここでは、内部動作周波数の４倍のデータ入出力周波数を有する半導体記憶装置中のデータ入出力回路の構成について説明する。
【０００４】
図１５は、内部動作周波数の４倍のデータ入出力周波数を有する半導体記憶装置のデータ入出力回路１００の構成を示すブロック図である。
【０００５】
図１５を参照して、データ入出力回路１００は、クロック端子１６に与えられる外部クロック信号ｅｘｔ．ＣＬＫに同期して、１ビットのデータ端子１０を介して４個の連続したデータＤＱを入出力する。
【０００６】
データ入出力回路１００は、内部クロック発生回路３０の発生する内部クロック信号ＣＬＫＤ，ＣＬＫＱおよび内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤに同期して動作する。
【０００７】
データ入出力回路１００は、データ入力バッファ１１５を介して与えられるシリアルな入力データＤｉｎを、内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤに同期して、パラレルデータに変換し、４本のライトデータ線ＷＤａ〜ＷＤｄに伝達するＳ／Ｐデータ変換回路１３０と、書込制御信号ＷＥの活性化に応じてライトデータ線ＷＤａ〜ＷＤｄに伝達された入力データを一括してメモリセルアレイ５０に書込む書込回路１６２とを備える。
【０００８】
データ入出力回路１００は、さらに、メモリセルアレイ５０から４個のデータを一括してパラレルに読出して、リードデータ線ＲＤａ〜ＲＤｄに伝達する読出回路１６４と、内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤに同期して、４個のパラレルデータをシリアルデータＤｏｕｔに変換するＰ／Ｓデータ変換回路１４０と、Ｐ／Ｓデータ変換回路１４０の出力データＤｏｕｔをデータ端子１０に出力するデータ出力バッファ１２０とを備える。
【０００９】
このように、データ入出力回路１００は、データ端子より入出力されるシリアルデータを内部でシリアルパラレル変換し、メモリセルアレイへの読出および書込動作をパラレルデータについて一括して実行することによって、内部動作周波数に対するデータ入出力周波数の向上を図るものである。
【００１０】
次に、データ入出力回路１００の動作についてタイミングチャートを用いて説明する。
【００１１】
図１６は、データ入出力回路１００によるデータ入力動作を説明するためのタイミングチャートである。
【００１２】
図１６を参照して、データ入力動作時においては、外部クロック信号ｅｘｔ．ＣＬＫの立下がりと立上がりとの両方に同期して、１ビットのデータ端子１０に対して、４個の連続したデータＤ０〜Ｄ３が与えられる。
【００１３】
内部クロック発生回路３０は、外部クロック信号ｅｘｔ．ＣＬＫに応答して、内部クロック信号ＣＬＫＤを生成する。内部クロック信号ＣＬＫＤは、外部クロック信号ｅｘｔ．ＣＬＫの立上がりおよび立下がりの両方に応答して活性化され、外部クロック信号の２倍の周波数を有する。内部クロック信号ＣＬＫＤの活性化に応じて、データ端子に与えられた入力データＤＱがデータ入力バッファに取込まれる。
【００１４】
内部クロック発生回路３０は、さらに、内部クロック信号ＣＬＫＤを分周して得られる内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤを生成する。内部分周クロックｃｌｋＡ〜ｃｌｋＤは、内部クロック信号ＣＬＫＤの１／２の周波数を有し、内部クロック信号ＣＬＫＤの１クロックサイクル分ずつ位相のずれた信号である。
【００１５】
Ｓ／Ｐデータ変換回路１３０は、内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤに応答して動作し、時刻ｔ０〜時刻ｔ３のそれぞれにおいて、入力データＤ０〜Ｄ３のそれぞれを、ライトデータ線ＷＤａ〜ＷＤｄに伝達する。これにより、１ビットのデータ端子１０に連続して与えられた４個の入力データは、シリアルパラレル変換を施され、４本の内部ライトデータ線によって伝達される４ビットのパラレルデータに展開されたことになる。
【００１６】
４個目の入力データＤ３がライトデータ線ＷＤｄに伝達された時刻ｔ３より後の時刻ｔ４において、書込制御信号ＷＥが活性化され、書込回路１６２は、ライトデータ線ＷＤａ〜ＷＤｄに伝達されたデータを、メモリセルデータ線ＭＩＯａ〜ＭＩＯｄのそれぞれに伝達する。これにより、メモリセルアレイに対して、４ビットのパラレルデータが同時に書込まれることとなる。
【００１７】
書込制御信号ＷＥの周波数は、同期型半導体記憶装置の内部動作周波数に相当する。データ入力周波数である内部クロック信号ＣＬＫＤの周波数は、内部動作周波数の４倍となっていることがわかる。
【００１８】
次に、データ入出力周波数が高くなった場合における問題点を説明する。
図１７は、データ入出力周波数と内部動作周波数とが等しい場合におけるデータ入力タイミングを説明するためのタイミングチャートである。
【００１９】
図１７を参照して、時刻ｔ０における外部クロック信号ｅｘｔ．ＣＬＫの活性化に応じて、データ端子に伝達されたデータＤ２が入力される。
【００２０】
この場合においては、セットアップ時間およびホールド時間は、それぞれＴｓおよびＴｈ確保され、比較的余裕を持って設定することができる。
【００２１】
図１８は、データ入力周波数が内部動作周波数の４倍である場合におけるデータ入力タイミングを説明するためのタイミングチャートである。
【００２２】
図１８を参照して、データ入力周波数は、図１７の場合の４倍に設定されるので、データＤ２が時刻ｔ０における外部クロック信号ｅｘｔ．ＣＬＫの活性化によって入力されるときを考えると、セットアップ時間およびホールド時間は、それぞれ図中におけるｔｓおよびｔｈだけしか確保されない。
【００２３】
このように、データ入力周波数が高くなることにより、クロック信号に対するデータのセットアップおよびホールド時間が小さくなり、データの入力タイミングマージンが小さくなってしまう。これに伴って、データ入出力回路での不良発生率が増加するという問題が生じる。これに応じて、データ入出力回路の不良を速やかに検知することによって、動作テストを効率的なものとする必要が生じる。
【００２４】
【発明が解決しようとする課題】
従来の同期型半導体記憶装置においては、データ入出力回路も、内部動作の基準となる内部クロック信号と同周期のゆっくりとした周期で動作していたため、入出力回路での不良発生のケースは少なく、入出力回路に対して専用のテスト回路を設ける必要がなかった。
【００２５】
しかしながら、データ入出力周波数が高周波化され、データ入出力回路における不良が発生する可能性が高くなった場合においては、データ入出力回路のテストを専用に実行する回路を具備しなければ、不良原因を検知するまでに長時間を要してしまい、効率的な動作テストが実行できなくなるケースが発生する。
【００２６】
この発明は、このような問題点を解決するためになされたものであって、その目的は、内部動作周波数よりも高いデータ入出力周波数で動作する半導体記憶装置において、データ入出力回路の動作テストを効率的に実行することが可能な半導体記憶装置の構成を提供することである。
【００３０】
【課題を解決するための手段】
請求項１記載の半導体装置は、外部との間で受されるシリアルデータを内部でパラレルデータに変換して読出および書込動作を実行する半導体装置であって、行列状に配置された複数のメモリセルを有するメモリセルアレイと、伝達されるＮ個のデータ（Ｎ：自然数）を各々独立して入出力するための複数のデータ端子と、データ端子ごとに配置され、各々が、メモリセルアレイに対してＮ個のデータを一括して読出しおよび書込むための複数のデータ入出力回路とを備え、各データ入出力回路は、Ｎ個のデータをパラレルに伝達するためのＮ本の書込データ線およびＮ本の読出データ線と、データ端子から入力されるシリアルなＮ個のデータをパラレルなＮ個のデータに変換して書込データ線に伝える第１のデータ変換回路と、読出データ線により伝達されるパラレルなＮ個のデータを、データ端子から出力されるシリアルなＮ個の出力データに変換する第２のデータ変換回路と、Ｎ本の書込データ線とメモリセルアレイとの間、およびＮ本の読出データ線とメモリセルアレイとの間でＮ個のデータを一括して授受するための読出書込回路とを含み、データ入出力回路のうちの一つとデータ入出力回路のうちの他の一つとの間に配置され、入出力テスト動作時において、一つのデータ入出力回路に含まれるＮ本の書込データ線が伝達するデータを、他の一つのデータ入出力回路に含まれるＮ本の読出データ線のそれぞれに転送する第１の入出力テスト回路をさらに備える。
【００３１】
請求項２記載の半導体装置は、請求項１記載の半導体装置であって、データ端子は、入出力されるデータの上位ビットと下位ビットとのいずれに対応するかに応じて、２つのグループに分割され、第１の入出力テスト回路は、グループのうちの一つに対応する複数のデータ入出力回路と、グループのうちの他の一つに対応する複数のデータ入出力回路との間にそれぞれ配置される。
【００３２】
請求項３記載の半導体装置は、請求項１記載の半導体装置であって、他の一つのデータ入出力回路と一つのデータ入出力回路との間に配置され、入出力テスト動作時において、他の一つのデータ入出力回路に含まれるＮ本の書込データ線が伝達するデータを、一つのデータ入出力回路に含まれるＮ本の読出データ線にそれぞれ転送する第２の入出力テスト回路をさらに備え、第２の入出力テスト回路と第１の入出力テスト回路とは相補的に動作する。
【００３３】
請求項４記載の半導体装置は、請求項３記載の半導体装置であって、データ端子は、複数のグループに分割され、各グループは、複数のデータ端子を有し、第１の入出力テスト回路は、グループのうちの一つに対応する複数のデータ入出力回路と、グループのうちの他の一つに対応する複数のデータ入出力回路との間にそれぞれ配置され、第２の入出力テスト回路は、他の一つのグループに対応する複数のデータ入出力回路と、一つのグループに対応する複数のデータ入出力回路との間にそれぞれ配置される。
【００３４】
請求項５記載の半導体装置は、請求項４記載の半導体装置であって、同一のグループに属する各データ端子は隣接して配置される。
【００３５】
請求項６記載の半導体装置は、外部との間で授受されるシリアルデータを内部でパラレルデータに変換して読出動作および書込動作を実行する半導体装置であって、行列状に配置された複数のメモリセルを有するメモリセルアレイと、伝達されるＮ個のデータ（Ｎ：自然数）を各々独立に入出力するための複数のデータ端子と、読出動作および書込動作のタイミングを制御するＬ個の制御信号（Ｌ：自然数）を発生する制御回路と、データ端子ごとに配置され、各々が、メモリセルアレイに対してＮ個のデータを一括して読出しおよび書込むためのデータ入出力回路とを備え、各データ入出力回路は、Ｎ個のデータをパラレルに伝達するためのＮ本の書込データ線およびＮ本の読出データ線と、データ端子から入力されるシリアルなＮ個のデータをパラレルなＮ個のデータに変換して書込データ線に伝える第１のデータ変換回路と、読出データ線により伝達されるパラレルなＮ個のデータを、データ端子から出力されるシリアルなＮ個の出力データに変換する第２のデータ変換回路と、Ｎ本の書込データ線とメモリセルアレイとの間、およびＮ本の読出データ線とメモリセルアレイとの間でＮ個のデータを一括して授受するための読出書込回路と、入出力テスト動作と読出動作時とのいずれであるかに応じて、第２のデータ変換回路の出力データとテストデータとのいずれか一方の信号レベルを対応するデータ端子に出力する出力バッファ回路とを含み、入出力テスト動作時において、データ入出力回路のうちの一つに含まれるＮ本の書込データ線によって伝達されるＮ個のデータと、Ｍ個の制御信号（Ｍ：Ｌ以下の自然数）とを、データ入出力回路のうちの他のＮ＋Ｍ個のデータ入出力回路に含まれる出力バッファ回路のそれぞれに対して、テストデータとして伝達する入出力テスト回路をさらに備える。
【００３６】
請求項７記載の半導体装置は、請求項６記載の半導体装置であって、出力バッファ回路は、入出力テスト動作の活性化時において、テストデータを内部ノードに伝達する第１の伝達回路と、テスト動作の非活性化時において、出力データを内部ノードに伝達する第２の伝達回路と、読出動作および入出力テスト動作のいずれか一方が指示されている場合に、内部ノードの電圧レベルに応じて、対応するデータ端子の一つに第１および第２の電圧のいずれか一方を供給する電圧切替回路とを有する。
【００３７】
請求項８記載の半導体装置は、請求項７記載の半導体装置であって、電圧切替回路は、対応するデータ端子の一つと接続される出力ノードと第１の電圧とを電気的に結合するために配置される第１のトランジスタと、出力ノードと第２の電圧とを電気的に結合するために配置される第２のトランジスタとを有し、電圧切替回路は、読出動作および入出力テスト動作のいずれか一方が指示されている場合において、内部ノードの電圧レベルに応じて、第１および第２のトランジスタのいずれか一方をオンする。
【００３８】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は、同一または相当部分を示す。
【００３９】
［実施の形態１］
図１は、本発明の実施の形態１の半導体記憶装置１０００の全体構成を示す概略ブロック図である。
【００４０】
図１を参照して、半導体記憶装置１０００は、入出力データＤＱ０〜ＤＱｍ（ｍ：自然数）の授受を行なうデータ端子群１０と、アドレス信号Ａ０〜Ａｉ（ｉ：自然数）を受けるアドレス信号端子群１２と、／ＲＡＳ，／ＣＡＳおよび／ＷＥ等の制御信号を受ける制御信号端子群１４と、外部クロック信号ｅｘｔ．ＣＬＫを受けるクロック端子１６とを備える。
【００４１】
半導体記憶装置１０００は、さらに、行列状に配置された複数のメモリセルを有するメモリセルアレイ５０を備える。メモリセルアレイ５０は、メモリセルの各行ごとに配置されたワード線ＷＬと、メモリセルの各行ごとに配置されたビット線ＢＬとを有する。ワード線ＷＬとビット線ＢＬとの交点にメモリセルＭＣが配置される。行デコーダ６０および列デコーダ７０は、アドレスバッファ４０を介して伝達されたアドレス信号Ａ０〜Ａｉに応答して、メモリセルの行および列をそれぞれ選択する。
【００４２】
半導体記憶装置１０００は、さらに、制御信号入力端子よりロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥ等の制御信号を受けて、読出制御信号ＲＥ、書込制御信号ＷＥおよび入出力回路テスト信号ＴＳＴ等の内部制御信号を発生する制御回路２０と、外部クロック信号ｅｘｔ．ＣＬＫを受けて、内部クロック信号ＣＬＫＤ，ＣＬＫＱおよび内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤを発生する内部クロック発生回路３０とを備える。
【００４３】
半導体記憶装置１０００は、さらに、データ端子ごとに対応して設けられるデータ入出力回路１１０−０〜１１０−ｍを備える。半導体記憶装置１０００においては、１回の読出動作および１回の書込動作において、各データ端子によってｎ個の連続したデータが授受される。
【００４４】
データ入出力回路１１０−０〜１１０−ｍのそれぞれは、データの直列／並列変換機能を有し、データ端子から入力されたｎ個の連続データを、パラレルデータに変換して、メモリセルアレイ５０に同時並列に書込むとともに、メモリセルアレイ５０から読出されたｎ個のパラレルな読出データを、シリアルなｎ個の連続データに変換してデータ端子より出力する。
【００４５】
このように、データ端子において連続して入出力されるｎ個のデータを一括してメモリセルアレイ５０から読出およびメモリセルアレイ５０に書込することによって、内部動作周波数に対するデータ入出力の周波数をｎ倍に設定することができる。
【００４６】
以下、本発明の実施の形態においては、一例として４個のデータが一括してメモリセルアレイと入出力される構成、すなわちｎ＝４の場合について具体的な回路構成を示して説明する。
【００４７】
図２は、実施の形態１のデータ入出力回路１１０の構成を示すブロック図である。
【００４８】
図２を参照して、データ入出力回路１１０は、クロック端子１６に与えられる外部クロック信号ｅｘｔ．ＣＬＫの立上りエッジと立下がりエッジとに同期して、１ビットのデータ端子１０を介して４個の連続したデータＤＱを入出力する回路である。
【００４９】
データ入出力回路１１０は、内部クロック発生回路３０の発生する内部クロック信号ＣＬＫＤ，ＣＬＫＱおよび内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤに同期して動作する。
【００５０】
データ入出力回路１１０は、データ端子１０に与えられた入力データを内部クロック信号ＣＬＫＤに応じて取込み、４個の連続データを順にデータＤｉｎとして出力するデータ入力バッファ１１５と、内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤに同期して、４個の連続データＤｉｎを４本のライトデータ線ＷＤａ〜ＷＤｄにそれぞれ伝達するＳ／Ｐデータ変換回路１３０と、書込制御信号ＷＥの活性化に応じて、ライトデータ線ＷＤａ〜ＷＤｄに伝達された入力データをメモリセルアレイ５０に書込む書込回路１６２とを備える。書込回路１６２は、メモリセルデータ線ＭＩＯａ〜ＭＩＯｄに入力データを伝達し、メモリセルデータ線ＭＩＯａ〜ＭＩＯｄとアドレス信号に応答して選択されるメモリセルとの間でデータの授受が実行される。
【００５１】
このように、データ入出力回路１１０は、データ端子より入力された４個の連続データをＳ／Ｐデータ変換回路１３０でシリアルパラレル変換し、書込回路１６２によってライトデータ線ＷＤａ〜ＷＤｄによって伝達される４つのデータを同時にメモリセルアレイに書込ことによって、データ入出力周波数の向上を図るものである。
【００５２】
データ入出力回路１１０は、さらに、メモリセルアレイ５０からメモリセルデータ線ＭＩＯａ〜ＭＩＯｄを介して読出された４個の並列な読出データを、リードデータ線ＲＤａ〜ＲＤｄのそれぞれに伝達する読出回路１６４と、内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤに応答して、４個の並列な読出データを順に出力データＤｏｕｔとして出力するＰ／Ｓデータ変換回路１４０と、内部クロック信号ＣＬＫＱに同期して、出力データＤｏｕｔをデータ端子１０に出力するデータ出力バッファ１２０とを備える。
【００５３】
データ入出力回路１１０は、データ出力動作時においては、メモリセルアレイ５０から同時に４個のデータを並列に読出し、Ｐ／Ｓデータ変換回路１４０によってパラレルシリアルデータ変換を実行した後に、１ビットのデータピンであるデータ端子１０に出力する。
【００５４】
データ入出力回路１１０は、データ入出力回路１００と同様に、Ｓ／Ｐデータ変換回路１３０およびＰ／Ｓデータ変換回路１４０を有し、データの直列／並列変換を行なうことができる。
【００５５】
図３は、Ｓ／Ｐデータ変換回路１３０の構成を示す回路図である。
図３を参照して、Ｓ／Ｐデータ変換回路１３０は、ライトデータ線ＷＤａ〜ＷＤｄのそれぞれに対応して設けられるレジスタ回路１３５ａ〜１３５ｄを含む。レジスタ回路１３５ａ〜１３５ｄは、内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤのそれぞれに同期して入力データＤｉｎを対応するライトデータ線に伝達する。
【００５６】
レジスタ回路１３５ａは、入力データＤｉｎが伝達されるノードとライトデータ線ＷＤａとの間に直列に接続される、トランスファーゲートＴＧ５０とラッチ回路ＬＴ５０とトランスファーゲートＴＧ５２とラッチ回路ＬＴ５２とを有する。トランスファーゲートＴＧ５０およびＴＧ５２は、内部分周クロック信号ｃｌｋＡおよびインバータＩＶ５０の出力であるｃｌｋＡ信号の反転信号に応答して動作する。
【００５７】
これにより、レジスタ回路１３５ａは、内部分周クロック信号ｃｌｋＡが非活性（Ｌレベル）状態である場合にトランスファーゲートＴＧ５０を介してラッチ回路ＬＴ５０にラッチされたデータを、内部分周クロック信号ｃｌｋＡの立上がりエッジに応答してライトデータ線ＷＤａに出力する。
【００５８】
レジスタ回路１３５ｂ〜１３５ｄも同様の構成を有し、対応する内部分周クロック信号の活性化に応じてラッチ回路に取込まれたデータを対応するライトデータ線ＷＤｂ〜ＷＤｄのそれぞれに伝達する。
【００５９】
内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤのそれぞれを、データ入力バッファの動作同期信号である内部クロック信号ＣＬＫＤの立上がりタイミングごとに順に活性化することによって、データ入力バッファに取込まれた４個のシリアルデータを、ライトデータ線ＷＤａ〜ＷＤｄに対してパラレルデータとして展開することが可能となる。また、以下においては、必要に応じて、ライトデータ線ＷＤａ〜ＷＤｄをライトデータ線ＷＢ０と総称する。同様に、リードデータ線ＲＤａ〜ＲＤｄについても、必要に応じてリードデータ線ＲＢ０と総称する。
【００６０】
図４は、Ｐ／Ｓデータ変換回路１４０の構成を示す回路図である。
図４を参照して、Ｓ／Ｐデータ変換回路１４０は、リードデータ線ＲＤａ〜ＲＤｄのそれぞれに対応して設けられるレジスタ回路１４５ａ〜１４５ｄを含む。
【００６１】
レジスタ回路１４５ａは、リードデータ線ＲＤａと入力データＤｏｕｔが出力されるノードとの間に直列に接続される、ラッチ回路ＬＴ６０とトランスファーゲートＴＧ６０とラッチ回路ＬＴ６２とトランスファーゲートＴＧ６２とを有する。トランスファーゲートＴＧ６０およびＴＧ６２は、内部分周クロック信号ｃｌｋＡおよびインバータＩＶ６０の出力であるｃｌｋＡ信号の反転信号に応答して動作する。
【００６２】
これにより、レジスタ回路１４５ａは、内部分周クロック信号ｃｌｋＡが非活性（Ｌレベル）状態である場合にトランスファーゲートＴＧ６０を介してラッチ回路ＬＴ６２にラッチされたデータを、内部分周クロック信号ｃｌｋＡの立上がりエッジに応答してノードｎ２０に出力する。
【００６３】
レジスタ回路１４５ｂ〜１４５ｄも同様の構成を有し、対応する内部分周クロック信号の活性化に応じて、ラッチ回路に取込まれたデータをノードｎ２０に順に伝達する。
【００６４】
このような構成とすることにより、メモリセルアレイからパラレルに読出され、リードデータ線ＲＤａ〜ＲＤｄのそれぞれによって伝達されてきた４ビットのパラレルな読出データが、４個のシリアルデータとしてノードｎ２０に出力データＤｏｕｔとして伝達される。
【００６５】
データ入出力回路１１０は、図１５で説明した入出力回路１００の構成に加えて、ライトデータ線ＷＤａ〜ＷＤｄとリードデータ線ＲＢａ〜ＲＢｄとの間に接続され、入出力回路テスト信号ＴＳＴに応じて動作する入出力テスト回路１５０をさらに備える。
【００６６】
実施の形態１の入出力回路１１０は、入出力テスト回路１５０によって、効率的に入出力回路の動作テストを実行することを目的とする。
【００６７】
図５は、入出力テスト回路１５０の構成を示す回路図である。
図５を参照して、入出力テスト回路１５０は、ライトデータ線ＷＤａ〜ＷＤｄとリードデータ線ＲＤａ〜ＲＤｄとの間にそれぞれ接続されるデータ伝達回路１５５ａ〜１５５ｄを含む。データ伝達回路１５５ａ〜１５５ｄは、入出力回路テスト信号ＴＳＴに応答して、ライトデータ線ＷＤａ〜ＷＤｄのデータを、リードデータ線ＲＤａ〜ＲＤｄにそれぞれ伝達する。
【００６８】
データ伝達回路１５５ａは、ライトデータ線ＷＤａとノードｎ３０との間に接続されるインバータＩＶ１０およびトランスファーゲートＴＧ１０と、ノードｎ３０とリードデータ線ＲＤａとの間に直列に接続されるインバータＩＶ１４およびトランスファーゲートＴＧ１５とを有する。
【００６９】
データ伝達回路１５５ａは、さらに、インバータＩＶ１０とラッチ回路を構成する様に設けられるインバータＩＶ１２と、インバータＩＶ１４とラッチ回路を構成する様に設けられるインバータＩＶ１６とを有する。
【００７０】
このような構成とすることにより、入出力回路テスト信号ＴＳＴが非活性状態（Ｌレベル）である場合においては、ライトデータ線ＷＤａのデータはノードｎ３０に伝達されて、インバータＩＶ１４およびＩＶ１６によってラッチされる。しかし、この状態においては、トランスファーゲートＴＧ１５がオフされているため、ライトデータ線ＷＤａのデータは直接リードデータ線ＲＤａに伝達されない。したがって、リードデータ線ＲＤａは、メモリセルアレイから読出されたデータをＰ／Ｓデータ変換回路１４０に伝達し、通常の読出動作を正常に行なうことができる。
【００７１】
一方、入出力回路テスト信号ＴＳＴが活性化（Ｈレベル）された場合においては、トランスファーゲートＴＧ１５がオンすることにより、ノードｎ３０にラッチされるデータが、リードデータ線ＲＤａに伝達される。これにより、入出力回路テスト信号ＴＳＴの非活性状態においては、ライトデータ線ＷＤａによって伝達されているデータを、リードデータ線ＲＤａに読出すことができる。
【００７２】
データ伝達回路１５５ｂ〜１５５ｄも、データ伝達回路１５５ａと同様の構成を有し、データ線ＷＤｂ〜ＷＤｄに伝達されるデータを、入出力回路テスト信号ＴＳＴの活性化に伴って対応するリードデータ線ＲＤｂ〜ＲＤｄにそれぞれ転送する。
【００７３】
なお、以下の説明で明らかになるように、本発明の実施の形態における入出力回路のテスト動作においては、メモリセルにアクセスする必要がないため、入出力回路テスト信号ＴＳＴが活性化されている場合には、リードデータ線ＲＤａ〜ＲＤｄによってメモリセルからの読出データが伝達されている場合を考慮する必要はない。ただし、より動作の確実性を高めるために、入出力回路テスト信号ＴＳＴの活性化時において、読出回路１６４とリードデータ線ＲＤａ〜ＲＤｄの各々とを切り離す構成とすることも可能である。
【００７４】
図６は、入出力テスト回路１５０によるテスト動作を説明するためのタイミングチャートである。
【００７５】
入出力テスト回路１５０は、各データ端子ごとに設けられ、対応するデータ入出力回路におけるデータ入出力動作が正常に行なわれているかどうかを確認するための回路である。
【００７６】
図６を参照して、データ端子より４個の連続データＤ０〜Ｄ３が、外部クロック信号ｅｘｔ．ＣＬＫの立上がりおよび立下がりエッジに応答して入力される。入力されたデータＤ０〜Ｄ３は、内部クロック信号ＣＬＫＤおよび内部分周クロック信号ｃｌｋＡに応答して、データ入力バッファおよびＳ／Ｐデータ変換回路によってライトデータ線ＷＤａ〜ＷＤｄにパラレルに伝達される。
【００７７】
内部クロック信号ＣＬＫＤの活性化タイミングである時刻ｔ０〜ｔ３のそれぞれにおいて、ライトデータ線ＷＤａ〜ＷＤｄに、データＤ０〜Ｄ３がそれぞれ伝達される。
【００７８】
入力データのライトデータ線ＷＤａ〜ＷＤｄへの伝達が完了した時刻ｔ３より後の時刻ｔ４において、入出力回路テスト信号ＴＳＴが活性化（Ｈレベル）される。これに応じて、入出力テスト回路１５０によってライトデータ線ＷＤａ〜ＷＤｄのデータは、それぞれリードデータ線ＲＤａ〜ＲＤｄに伝達される。リードデータ線ＲＤａ〜ＲＤｄに伝達された４個のデータＤ０〜Ｄ３は、Ｐ／Ｓデータ変換回路１４０によって、１個ずつ順にシリアルなデータＤｏｕｔとして出力され、データ端子に伝達される。
【００７９】
すなわち、Ｐ／Ｓデータ変換回路１４０は時刻ｔ５において、データＤ０を出力する。出力されたデータＤ０は、時刻ｔ６において、内部クロック信号ＣＬＫＱの活性化に応答してデータ出力バッファ１２０を介してデータ端子１０に出力される。
【００８０】
同様にＰ／Ｓデータ変換回路１４０は、時刻ｔ７〜ｔ９のそれぞれにおいて、データＤ１〜Ｄ３をそれぞれ出力する。出力されたデータＤ１〜Ｄ３は、内部クロック信号ＣＬＫＱに同期して、順にデータ端子１０より読出される。
【００８１】
したがって、入出力テスト回路１５０は、データ端子から入力され、Ｓ／Ｐデータ変換回路１３０によってパラレルデータに変換されたＤ０〜Ｄ３を、メモリセルへの入出力を介さずにリードデータ線に伝達し、データ端子より再び読出すことが可能である。
【００８２】
これにより、データ入出力動作に関して、データ入出力回路１１０単独の不良の有無を簡単にテストすることが可能となる。
【００８３】
さらに、このテストは、メモリセルにデータを書込むことなく実行するので、テストに際してアドレスの入力が不要である。よって、データ入出力回路のテストを高価なメモリテスタを用いずに実行することが可能である。また、メモリセルへのデータ書込動作を伴うことなく、データ入出力についてのテストを実行するため、テスト時間を短縮することも可能である。
【００８４】
このように、本発明の実施の形態１の半導体記憶装置１０００においては、入出力回路のみの不良を検出することが可能な動作テストを、低コストかつ短時間に実行することができる。
【００８５】
［実施の形態２］
実施の形態１においては、各データ端子ごとにテスト回路を配置し、各データ端子において独立して入出力回路の動作テストを実行する構成としたが、実施の形態２においては、複数のデータ端子を同時に用いて、さらに効率的なデータ入出力回路の動作テストを実行する構成について説明する。
【００８６】
図７は、実施の形態２の入出力テスト回路２５０の配置を説明するためのブロック図である。
【００８７】
実施の形態２においては、２個のデータ端子を１組として、入出力回路のテストを実行する。図７では、一例として、データ端子１０−０および１０−１とを１組として実行するテスト動作について説明する。
【００８８】
図７を参照して、データ端子１０−０および１０−１のそれぞれに対応して、データ入出力回路１００−０および１００−１が設けられる。データ入出力回路１００−０は、テスト回路を具備する構成となっておらず、図１５で説明したデータ入出力回路１００と同一の構成を有する。
【００８９】
データ入出力回路１００−０は、メモリセルアレイ５０との間で、メモリセルデータ線ＭＩＯａ〜ＭＩＯｄを介してデータの入出力を行なう。入出力回路１００−０は、４個の並列データを伝達するためのリードデータ線ＷＤａ〜ＷＤｄと、リードデータ線ＲＤａ〜ＲＤｄとを有する。
【００９０】
データ入出力回路１００−１は、メモリセルデータ線ＭＩＯｅ〜ＭＩＯｈを介してメモリセル５０との間でデータの入出力を行なう。データ入出力回路１００−１は、４個の並列データを伝達するためのライトデータ線ＷＤｅ〜ＷＤｈと、リードデータ線ＲＤｅ〜ＲＤｈとを有する。また、以下においては、必要に応じて、入出力回路１００−１内のライトデータ線ＷＤｅ〜ＷＤｈをライトデータ線ＷＢ１と総称する。同様に、リードデータ線ＲＤｅ〜ＲＤｈについても、必要に応じてリードデータ線ＲＢ１と総称する。
【００９１】
実施の形態２においては、入出力テスト回路２５０は、データ端子１０−０に対応するライトデータ線ＷＢ０とデータ端子１０−１に対応するリードデータ線ＲＢ１との間に設けられる。
【００９２】
入出力テスト回路２５０は、図５で説明した入出力テスト回路１５０と同様の構成を有し、入出力回路テスト信号ＴＳＴの活性化に応答して、ライトデータ線ＷＢ０が伝達するデータをデータ端子１０−１に対応するリードデータ線ＲＢ１に転送する。
【００９３】
この場合においては、入出力テスト動作時において、データ端子１０−０は、入力専用の端子として取扱われ、データ端子１０−０から入力されたデータは、メモリセルを介さずに、リードデータ線ＲＢ１を経由してデータ端子１０−１より出力される。このような構成とすることにより、入出力テスト回路２５０によって、Ｓ／Ｐデータ変換回路で一度に取扱えるデータの個数すなわちビット数（図７の例においては４ビット）以上の連続したデータを用いてデータ入出力回路の動作テストを実行することができる。
【００９４】
なお、図７においては、隣合う２個のデータ端子間に入出力テスト回路を配置する構成について説明したが、本発明の適用は、このような場合に限定されるものではない。すなわち、任意の２個のデータ端子間に、同様の入出力テスト回路を設ける構成としても、同様の効果を奏することが可能である。
【００９５】
図８は、入出力テスト回路２５０によるテスト動作を説明するためのタイミングチャートである。
【００９６】
図８を参照して、時刻ｔ０よりデータ端子１０−０の入力ＤＱ０としてテスト用の入力データＤ０〜Ｄ８が入力される。まず、時刻ｔ０〜時刻ｔ３において、内部分周クロック信号ｃｌｋＡ〜ｃｌｋＤの活性化に応答して、入力データＤ０〜Ｄ３がライトデータ線ＷＤａ〜ＷＤｄに伝達される。
【００９７】
Ｐ／Ｓデータ変換回路によって一度に取扱える４ビット分のデータの処理が完了した時刻ｔ３と次に内部分周クロック信号ｃｌｋＡが活性化される時刻ｔ５との間の時刻ｔ４において、入出力テスト信号ＴＳＴが活性化され、ライトデータ線ＷＤａ〜ＷＤｄのデータは、データ端子１０−１に対応して設けられるリードデータ線ＲＤｅ〜ＲＤｈに伝達され、時刻ｔ５から時刻ｔ８の内部クロック信号ＣＬＫＱの活性化タイミングに応答して、データ端子１０−１の出力ＤＱ１として、データ端子１０−０に入力されたデータＤ０〜Ｄ３に対応するデータが出力される。
【００９８】
一方、時刻ｔ５において、再び内部分周クロック信号ｃｌｋＡが活性化され、データ端子１０−０に入力されたデータＤ４がライトデータ線ＷＤａに伝達される。時刻ｔ６から時刻ｔ８においても、内部分周クロック信号ｃｌｋＢ〜ｃｌｋＤの活性化に応答して、データＤ５〜Ｄ７が、ライトデータ線ＷＤｂ〜ＷＤｄにそれぞれ伝達される。
【００９９】
データＤ４〜Ｄ７のライトデータ線ＷＤａ〜ＷＤｄへの伝達が完了する時刻ｔ８においては、入出力回路テスト信号ＴＳＴは非活性状態（Ｌレベル）とされるので、この時点においては、データＤ４〜Ｄ７は、入出力テスト回路２５０内のラッチ回路に保持されるが、リードデータ線ＲＤｅ〜ＲＤｈまでは転送されない。
【０１００】
時刻ｔ８より後に、入出力回路テスト信号ＴＳＴを再び活性化（Ｈレベル）することによって、データＤ４〜Ｄ７はデータ入出力回路１００−１中のリードデータ線ＲＤｅ〜ＲＤｈに伝達され、データ端子１０−１より出力される。このように、実施の形態２の入出力回路テスト動作においては、２つのデータ端子を対応付けて、一方をデータ入力専用とし、他方をデータ出力専用とするので、Ｓ／Ｐデータ変換回路１３０の処理ビット数以上の連続したデータを入出力するテストを実行することが可能となる。
【０１０１】
このような連続した多ビットデータの入力テストを実行することによって、複数の半導体記憶装置（以下、メモリ装置とも称する）を用いて構成したメモリシステムの構築後に発生する信号波形の歪による不良等を有効に解析することができる。
【０１０２】
図９は、複数のメモリ装置から構成されるメモリシステム２０００の構成を示す概略ブロック図である。
【０１０３】
図９を参照して、メモリシステム２０００は、複数のメモリ装置を同期して動作させるためのクロック信号ＣＬＫを発生するクロック発生回路５１０と、クロック信号ＣＬＫに基づいて同期動作する複数のメモリ装置５２０−０〜５２０−ｊと、メモリシステム全体を制御するメモリコントローラ５４０と、各メモリ装置とメモリコントローラ５４０との間でデータを伝達するためのデータバス５３０とを備える。
【０１０４】
一般に、システムにおける伝送路信号は、高周波になるほど分岐点で生じる反射の影響が大きくなってしまい、信号波形の歪が大きくなるという特性を有する。すなわち、メモリシステム２０００において、クロック信号ＣＬＫの高周波化を図り、データバス５３０に伝達されるデータ信号の周波数を上げていけば、分岐点に生じる反射の影響が大きくなり、メモリ装置５２０−０〜５２０−ｊの入力地点における信号波形が歪んでしまうという問題が生じる。
【０１０５】
このため、各メモリ装置とメモリコントローラとの間で正確にデータ信号を伝達することが困難になり、データ入力の不良が生じる可能性がある。実施の形態２における入出力回路の動作テストを実行すれば、連続するテスト入力データの周波数を上げていくことによって、信号の歪による不良との関係を予め知ることができる。
【０１０６】
したがって、メモリシステム２０００について、システム構築後にそのデータバス５３０がどの程度まで高周波化することが可能かということをテストすることができる。さらに、メモリモジュールごとすなわちメモリ装置５２０−０〜５２０−ｊごとに入出力回路のテストを実行することもできるので、最大動作周波数時の最大モジュール搭載数なども評価することが可能である。
【０１０７】
また、実施の形態２の入出力回路の動作テストにおいては、連続データのパルス幅を変えることにより、パルス幅の依存性についても評価することができる。
【０１０８】
図１０は、データ信号のパルス幅に依存した不良の発生を説明するための波形図である。
【０１０９】
図１０を参照して、データＤ０は、図９におけるメモリ装置５２０−０から出力されるべきデータ信号の論理値を示す。また、Ｖｉは、メモリコントローラ５４０のデータ入力ノードにおける電圧レベルを示す。
【０１１０】
図１０においては、データバス５３０に多くのメモリ装置が接続されており、データバス配線の負荷容量の増加によって、データバスの信号波形について立上がり／立下がり時間が大きくなってしまったケースを示している。図１０においては、メモリ装置の出力データＤ０の変化に対応する電圧Ｖｉの立上がり／立下がり時間は、クロック信号ＣＬＫの周波数よりも大きなものとなってしまっている。
【０１１１】
ここで、時刻ｔ１において、短パルスのＨレベルデータ（”１”）を出力しようとすると、時刻ｔ１より電圧Ｖｉは変化を始めるが、電圧Ｖｉが、Ｈレベルの認識電圧ＶＩＨに達する前に、次のデータ出力（Ｌレベル）が開始され、Ｖｉは、電圧ＶＩＨに達することなく、再びＬレベルに復帰してしまう。このため、Ｄ０のＨレベルデータは正しく伝達されずシステム不良が生じてしまう。
【０１１２】
同様の現象は、時刻ｔ２において短パルスのＬレベルデータ（”０”）を出力する場合にも発生する。この場合においても、同様に、時刻ｔ２より電圧Ｖｄｂは低下を始めるが、Ｌレベルの認識電圧ＶＩＬに達するまでに次のデータ出力（Ｈレベル）が開始され、Ｄ０のＬレベルデータはメモリコントローラ５４０に認識されることなく、Ｖｉの電圧レベルは再びＨレベルに復帰してしまう。
【０１１３】
さらに、このような現象により、データの出力トリガであるクロック信号の活性化タイミングから、電圧Ｖｉが基準電圧Ｖｒｅｆに到達するまでの時間で定義されるクロックアクセスについても、パルス幅に応じてばらつきが生じてしまう。すなわち、パルス幅の広いデータを伝送する場合においては、クロックアクセスは、図中に示すｔａ１となるが、短パルスのデータを伝送する場合においては、メモリバスの振幅が十分変化しきっていない時点から信号変化が始まるので、広いパルス幅のときよりも速くアクセスしてしまう。よって、最小パルス幅のデータ伝送時のクロックアクセスｔａ２は、広いパルス幅を伝送する時のクロクアクセスｔａ１よりも短くなってしまう。このように、出力されるデータの幅により、アクセスのスキューが生じてしまい、メモリコントローラ部における入力のタイミングマージンを低下させることになって、システムの不良を起こす原因となる。
【０１１４】
実施の形態２のデータ入出力回路の動作テストによって、このような不良を有効に検出することができ、連続して入力されるテストデータのパルス幅を変化させることによって、メモリバスの立上がり／立下がり時間のマージン縮小や、パルス幅に依存したアクセススキューの発生等をチェックすることが可能となる。
【０１１５】
［実施の形態３］
実施の形態３においては、複数のデータ端子をグループに分割し、１つのグループに入力したテストデータを、他のグループのデータ端子から出力させて、データ端子間に生じるデータ干渉の有無をチェックすることを目的とする。
【０１１６】
図１１は、実施の形態３の入出力テスト回路３５０の配置を説明するブロック図である。
【０１１７】
図１１を参照して、本発明の実施の形態３の半導体記憶装置は、８個のデータ端子１０−０〜１０−７を備える。データ端子１０−０〜１０−７のそれぞれに対応して、データ入出力回路１００−０〜１００−７がそれぞれ設けられる。データ入出力回路１００−０〜１００−７の構成は、実施の形態２に説明したデータ入出力回路１００と同様であるので説明は繰返さない。
【０１１８】
実施の形態３の半導体記憶装置は、さらに、入出力テスト回路３５０を備える。入出力テスト回路３５０は、入出力回路テスト信号ＴＳＴ１に応答して動作するスイッチ回路３５１〜３５４と、入出力回路テスト信号ＴＳＴ２に応答して動作するスイッチ回路３５５〜３５８を含む。
【０１１９】
スイッチ回路３５１〜３５４は、下位ビットピンを構成するデータ端子１０−０〜１０−３に対応するライトデータ線ＷＢ０〜ＷＢ３と、上位ビットピンを構成するデータ端子１０−４〜１０−７に対応するリードデータ線ＲＢ４〜ＲＢ７との間に配置される。
【０１２０】
スイッチ回路３５１〜３５４は、入出力回路テスト信号ＴＳＴ１の活性化に応じて、ライトデータ線ＷＢ０〜ＷＢ３に伝達されるデータをリードデータ線ＲＢ４〜ＲＢ７にそれぞれ転送する。
【０１２１】
スイッチ回路３５５〜３５８は、上位ビットピンを構成するデータ端子１０−４〜１０−７に対応するライトデータ線ＷＢ４〜ＷＢ７と、下位ビットピンを構成するデータ端子１０−０〜１０−３に対応するリードデータ線ＲＢ０〜ＲＢ３との間に配置される。
【０１２２】
スイッチ回路３５５〜３５８は、入出力回路テスト信号ＴＳＴ２の活性化に応じて、ライトデータ線ＷＢ４〜ＷＢ７に伝達されるデータをリードデータ線ＲＢ０〜ＲＢ３にそれぞれ転送する。
【０１２３】
スイッチ回路３５１〜３５８の構成は、図５で説明した入出力テスト回路１５０の構成と同様であるので説明は繰返さない。
【０１２４】
テスト動作時において、入出力回路テスト信号ＴＳＴ１と入出力回路テスト信号ＴＳＴ２とは、同時に活性化しないように制御され、入出力回路テスト信号ＴＳＴ１の活性化時においては、上位ビットのデータ端子１０−０〜１０−３は、入力専用端子として使用され、下位ビットのデータ端子１０−４〜１０−７よりテストデータを読出すことが可能である。一方、入出力回路テスト信号ＴＳＴ２の活性化時においては、上位ビットのデータ端子１０−４〜１０−７を入力専用のデータ端子としてテストデータが入力され、テスト結果は下位ビットのデータ端子１０−０〜１０−３より出力される。
【０１２５】
このような構成とすることにより、注目する１つのデータ端子の両側に位置するデータ端子の出力データ変化を観察することによって、当該注目するデータ端子の出力データに生じる他のデータ端子信号からの干渉現象をチェックすることが可能である。
【０１２６】
実施の形態３においては、データ端子群を同数のデータ端子を含む複数のグループに分割し、グループ間に入出力テスト回路を配置するが、その適用は、図１１に示すように、同一グループに含まれるデータ端子の全てが隣合う構成に限定されるものではない。
【０１２７】
さらに、実施の形態３の入出力回路テスト動作を行なうことによって、半導体記憶装置を搭載したメモリシステムを構築した後においても、システムバス上における信号線間の干渉テストを実行することができる。これにより、高性能のシステムボードおよびメモリモジュールの開発において有効に信号線間の干渉テストを行なうことができる。
【０１２８】
なお、図１１においては、データ端子が８個の例について示しているが、複数ビットのデータ端子を有する場合であれば、１つのデータ端子と、他の１つのデータ端子との間で、相互にテストデータの入出力が可能な系統を設けることによって、同様なテストを実行することが可能である。
【０１２９】
［実施の形態４］
実施の形態１から３においては、データ入力バッファおよびＳ／Ｐデータ変換回路の動作をテストする構成について示したが、この両者が正常に動作していても、データ入力用のクロック信号と半導体記憶装置の動作制御信号との位相がずれることによって、問題を生じる場合がある。
【０１３０】
図１２は、データ入力用のクロック信号と半導体記憶装置の動作制御信号との位相がずれたために発生する問題点を説明するためのタイミングチャートである。
【０１３１】
図１２を参照して、時刻ｔ０〜時刻ｔ３において、内部クロック信号ＣＬＫＤの各活性化タイミングにおいて、連続した４個のデータＤ０〜Ｄ３がデータ入力バッファによって取込まれ、Ｓ／Ｐデータ変換回路によって、ライトデータ線ＷＤａ〜ＷＤｄにそれぞれ伝達される。ここまでのデータ入力バッファおよびＳ／Ｐデータ変換回路の動作は正常である。
【０１３２】
しかしながら、ライトデータ線のデータをメモリセルアレイに書込むタイミング信号である書込制御信号ＷＥの活性化タイミングが、ライトデータ線ＷＤａに次の入力データが伝達される時刻ｔ４よりも遅れてしまった場合には、本来メモリセルアレイに書込まれるべきデータＤ０をメモリセルデータ線ＭＩＯａに伝達することができない。
【０１３３】
実施の形態４においては、このような不具合をテスト動作によって検出するために、パラレル変換されてライトデータ線に伝達されたデータと、これらのデータをメモリセルアレイへ転送するためのタイミング信号とをテスト動作時において外部から監視できる構成とすることを目的とする。
【０１３４】
図１３は、実施の形態４の入出力テスト回路４５０の配置を説明するブロック図である。
【０１３５】
図１３を参照して、データ入出力回路１０１−０〜１０１−５は、データ端子１０−０〜１０−５にそれぞれ対応して設けられる。
【０１３６】
データ入出力回路１０１−０〜５は、これまで説明したデータ入出力回路１００−０と比較して、データ出力バッファ１２０に代えてデータ出力バッファ４２０を備える点で異なる。データ出力バッファ４２０の構成については後ほど詳しく説明する。
【０１３７】
実施の形態４の入出力テスト回路４５０は、入出力回路１０１−０中のライトデータ線ＷＤａ〜ＷＤｄが伝達するデータと書込制御信号ＷＥとを、データ入出力回路１０１−１〜１０１−５を介して、データ端子１０−１〜１０−５に出力する。
【０１３８】
入出力テスト回路４５０は、データ入出力回路１０１−０より、ライトデータ線ＷＤａ〜ＷＤｄのデータおよび書込制御信号ＷＥを受けて、ライトデータ線ＷＤａ〜ＷＤｄのデータを、データ出力バッファ４２０−１〜４２０−４にそれぞれ転送するとともに、書込制御信号ＷＥをデータ出力バッファ４２０−５に伝達する。
【０１３９】
各データ出力バッファは、入出力テスト回路４５０から伝達されたテストデータＴＳＴＷＤと対応するＰ／Ｓデータ変換回路からの出力データＤｏｕｔとを受けて、アウトプットイネーブル信号ＯＥおよび入出力回路テスト信号ＴＳＴに応答して、出力データＲＤをデータ端子に伝達する。
【０１４０】
図１４は、データ出力バッファ４２０の構成を示す回路図である。
図１４を参照して、データ出力バッファ４２０は、Ｐ／Ｓデータ変換回路からの出力データＤｏｕｔを伝達するノードとノードＮａとの間に接続されるトランスファーゲートＴＧ２０、ラッチ回路ＬＴ１およびトランスファーゲートＴＧ２２を含む。データ出力バッファ４２０は、さらに、テストデータＴＳＴＷＤを伝達するノードとノードＮａとの間に接続されるインバータＩＶ２６およびトランスファーゲートＴＧ２４とを含む。
【０１４１】
トランスファーゲートＴＧ２４は、入出力回路テスト信号ＴＳＴの活性化に応じてオンし、信号ＴＳＴＷＤの反転信号をノードＮａに伝達する。トランスファーゲートＴＧ２０およびＴＧ２２は、論理ゲートＬＧ２０の出力によって制御される。論理ゲートＬＧ２０は、インバータＩＶ２０の出力であるクロック信号ＣＬＫＱの反転信号と入出力回路テスト信号ＴＳＴとのＮＯＲ演算結果に応じて動作する。すなわち、入出力回路テスト信号ＴＳＴが活性化（Ｈレベル）されている場合においては、論理ゲートＬＧ２０の出力はＬレベルに固定され、トランスファーゲートＴＧ２２はオフ状態を維持する。一方、入出力回路テスト信号ＴＳＴが非活性状態（Ｌレベル）である場合においては、トランスファーゲートＴＧ２０およびＴＧ２２は、内部クロック信号ＣＬＫＱと同位相でオンオフする。
【０１４２】
データ出力バッファ４２０は、さらにノードＮａとノードＮｂとの間に接続されるラッチ回路ＬＴ２とインバータＩＶ２４とを備える。これにより、ノードＮａの電圧レベルはラッチされ、ノードＮｂには、出力データＤｏｕｔおよびテスデータＴＳＴＷＤのいずれか一方の反転状態が伝達される。
【０１４３】
データ出力バッファ４２０は、さらに、アウトプットイネーブル信号ＯＥと入出力回路テスト信号ＴＳＴとノードＮｂの電圧レベルとに応じて、読出データＲＤを出力するノードＮｃに電源電圧Ｖｃｃ（Ｈレベル）および接地電圧Ｖｓｓ（Ｌレベル）のいずれか一方を供給する電圧切替回路４２２を含む。
【０１４４】
電圧切替回路４２２は、ノードＮｃと電源電圧Ｖｃｃ（Ｈレベル）との間に接続されるトランジスタＱＰ１と、接地電圧Ｖｓｓ（Ｌレベル）とノードＮｃとの間に接続されるトランジスタＱＮ１と、アウトプットイネーブル信号ＯＥおよび入出力回路テスト信号ＴＳＴを２入力として論理和演算結果を出力する論理ゲートＬＧ２４と、論理ゲートＬＧ２４の出力を反転するインバータＩＶ２８と、ノードＮＢの電圧レベルおよびインバータＩＶ２８の出力を２入力として論理和演算結果を出力する論理ゲートＬＧ２２と、論理ゲートＬＧ２４の出力と、ノードＮｂの電圧レベルとを２入力として論理積演算結果を出力する論理ゲートＬＧ２６とを有する。
【０１４５】
論理ゲートＬＧ２２の出力はトランジスタＱＰ１のゲートに与えられ、論理ゲートＬＧ２６の出力はトランジスタＱＮ１のゲートに与えられる。論理ゲートＬＧ２４の出力は、入出力回路テスト信号ＴＳＴおよびアウトプットイネーブル信号ＯＥのいずれか一方が活性化（Ｈレベル）された場合、すなわち、データをデータ端子に読出す必要が生じた場合において、Ｈレベルに設定される。論理ゲートＬＧ２４の出力がＨレベルに設定された場合において、ノードＮｂの電圧レベルがＨレベルである場合には、論理ゲートＬＧ２６の出力がＨレベルに設定されることより、トランジスタＱＮ１がオンして、読出データＲＤはＬレベル（Ｖｓｓ）に設定される。一方、この場合においてノードＮｂの電圧レベルがＬレベルである場合においては、論理ゲートＬＧ２２およびＬＧ２６の出力はいずれもＬレベルに設定されるので、トランジスタＱＰ１のオンにより、読出データＲＤはＨレベル（Ｖｃｃ）に設定される。
【０１４６】
このように、データ出力バッファ４２０は、アウトプットイネーブル信号ＯＥが活性化されている場合には、出力データＤｏｕｔの信号レベルに応じた読出データＲＤを出力するとともに、入出力回路テスト信号ＴＳＴが活性化されている場合においては、テストデータＴＳＴＷＤの信号レベルに応じた読出データＲＤを出力する。
【０１４７】
このような構成とすることにより、各データ入出力回路中のデータ出力バッファ４２０−１〜４２０−５は、アウトプットイネーブル信号ＯＥが活性化されている通常の読出動作時においては、メモリセルアレイから伝達された出力データＤｏｕｔの信号レベルに応じた読出データＲＤをデータ端子に出力する。一方、入出力回路テスト信号ＴＳＴが活性化されている場合においては、テスト回路４５０から転送されたテストデータ信号ＴＳＴＷＤの信号レベルに応じた読出データＲＤをデータ端子に出力する。
【０１４８】
したがって、入出力テスト回路４５０は、データ出力バッファ４２０−１〜４２０−５のそれぞれを経由して、ライトデータ線ＷＤａ〜ＷＤｄに伝達された各データ信号および書込制御信号ＷＥを、対応するデータ出力端子１０−１〜１０−５からそれぞれ出力することが可能となる。
【０１４９】
したがって、テスト動作時において、入力データ用のクロック信号と半導体装置内部の動作制御信号とのタイミングのずれをチェックすることが可能となる。これにより、入出力回路関連の不具合が発生した場合において、その原因を明確に突き止めることが可能となる。
【０１５０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１５２】
【発明の効果】
請求項１および２記載の半導体装置は、Ｎ個以上の連続したデータ列を用いて入出力回路のテストが実行できるので、動作周波数に対する評価等の当該半導体装置を用いて構築されたメモリシステムにおけるデータ入力についての試験評価を行なうことが可能である。
【０１５３】
請求項３記載の半導体装置は、一つのデータ端子および他の一つのデータ両方においてテストデータを入出力することができるので、入出力回路のテストを効率的に実行することが可能である。
【０１５４】
請求項４および５記載の半導体装置は、隣接する複数のデータ端子群同士の間で入出力回路のテストを実行できるので、請求項３記載の半導体装置が奏する効果に加えて、データ端子間での干渉現象の試験を行なうことが可能である。
【０１５５】
請求項６、７および８記載の半導体装置は、入出力テスト動作時において、制御信号とデータ信号とをデータ端子から出力することができるので、制御信号のタイミング不良を検知することが可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体記憶装置１０００の全体構成を示す概略ブロック図である。
【図２】 実施の形態１のデータ入出力回路１１０の構成を示すブロック図である。
【図３】 Ｓ／Ｐデータ変換回路１３０の構成を示す回路図である。
【図４】 Ｐ／Ｓデータ変換回路１４０の構成を示す回路図である。
【図５】 入出力テスト回路１５０の構成を示す回路図である。
【図６】 入出力テスト回路１５０によるテスト動作を説明するためのタイミングチャートである。
【図７】 実施の形態２の入出力テスト回路２５０の配置を説明するブロック図である。
【図８】 入出力テスト回路２５０によるテスト動作を説明するためのタイミングチャートである。
【図９】 複数のメモリ装置から構成されるメモリシステム２０００の全体構成を示す概略ブロック図である。
【図１０】 データ信号のパルス幅に依存した不良の発生を説明するための波形図である。
【図１１】 実施の形態３の入出力テスト回路３５０の配置を示すブロック図である。
【図１２】 データ入力用のクロック信号と半導体記憶装置の動作制御信号との位相がずれたために起こる問題点を説明するためのタイミングチャートである。
【図１３】 実施の形態４の入出力テスト回路４５０の配置を示すブロック図である。
【図１４】 データ出力バッファ４２０の構成を示す回路図である。
【図１５】 内部動作周波数の４倍のデータ入力周波数を有する半導体記憶装置のデータ入出力回路１００の構成を示すブロック図である。
【図１６】 データ入出力回路１００によるデータ入力動作を説明するためのタイミングチャートである。
【図１７】 データ入出力周波数と内部動作周波数とが等しい場合におけるデータ入力タイミングを説明するためのタイミングチャートである。
【図１８】 データ入力周波数が内部動作周波数の４倍である場合におけるデータ入力タイミングを説明するためのタイミングチャートである。
【符号の説明】
１００，１０１，１１０ データ入出力回路、１１５ データ入力バッファ、１２０，４２０ データ出力バッファ、１３０ Ｓ／Ｐデータ変換回路、１４０Ｐ／Ｓデータ変換回路、１５０，２５０，３５０，４５０ 入出力テスト回路。
Claims (8)
- 外部との間で授受されるシリアルデータを内部でパラレルデータに変換して読出および書込動作を実行する半導体装置であって、
行列状に配置された複数のメモリセルを有するメモリセルアレイと、
伝達されるＮ個のデータ（Ｎ：自然数）を各々独立して入出力するための複数のデータ端子と、
前記データ端子ごとに配置され、各々が、前記メモリセルアレイに対して前記Ｎ個のデータを一括して読出しおよび書込むための複数のデータ入出力回路とを備え、
各前記データ入出力回路は、
前記Ｎ個のデータをパラレルに伝達するためのＮ本の書込データ線およびＮ本の読出データ線と、
前記データ端子から入力されるシリアルなＮ個のデータを、パラレルなＮ個のデータに変換して、前記書込データ線に伝える第１のデータ変換回路と、
前記読出データ線により伝達されるパラレルなＮ個のデータを、前記データ端子から出力されるシリアルなＮ個の出力データに変換する第２のデータ変換回路と、
前記Ｎ本の書込データ線と前記メモリセルアレイとの間、および前記Ｎ本の読出データ線と前記メモリセルアレイとの間で前記Ｎ個のデータを一括して授受するための読出書込回路とを含み、
前記データ入出力回路のうちの一つと前記データ入出力回路のうちの他の一つとの間に配置され、入出力テスト動作時において、前記一つのデータ入出力回路に含まれる前記Ｎ本の書込データ線が伝達するデータを、前記他の一つのデータ入出力回路に含まれる前記Ｎ本の読出データ線のそれぞれに転送する第１の入出力テスト回路をさらに備える、半導体装置。 - 前記データ端子は、入出力されるデータの上位ビットと下位ビットとのいずれに対応するかに応じて、２つのグループに分割され、
前記第１の入出力テスト回路は、前記グループのうちの一つに対応する複数のデータ入出力回路と、前記グループのうちの他の一つに対応する複数のデータ入出力回路との間にそれぞれ配置される、請求項１記載の半導体装置。 - 前記他の一つのデータ入出力回路と前記一つのデータ入出力回路との間に配置され、前記入出力テスト動作時において、前記他の一つのデータ入出力回路に含まれる前記Ｎ本の書込データ線が伝達するデータを、前記一つのデータ入出力回路に含まれる前記Ｎ本の読出データ線にそれぞれ転送する第２の入出力テスト回路をさらに備え、
前記第２の入出力テスト回路と前記第１の入出力テスト回路とは相補的に動作する、請求項１記載の半導体装置。 - 前記データ端子は、複数のグループに分割され、
各前記グループは、複数の前記データ端子を有し、
前記第１の入出力テスト回路は、前記グループのうちの一つに対応する複数のデータ入出力回路と、前記グループのうちの他の一つに対応する複数のデータ入出力回路との間にそれぞれ配置され、
前記第２の入出力テスト回路は、前記他の一つのグループに対応する前記複数のデータ入出力回路と、前記一つのグループに対応する前記複数のデータ入出力回路との間にそれぞれ配置される、請求項３記載の半導体装置。 - 同一の前記グループに属する各前記データ端子は隣接して配置される、請求項４記載の半導体装置。
- 外部との間で授受されるシリアルデータを内部でパラレルデータに変換して読出動作および書込動作を実行する半導体装置であって、
行列状に配置された複数のメモリセルを有するメモリセルアレイと、
伝達されるＮ個のデータ（Ｎ：自然数）を各々独立に入出力するための複数のデータ端子と、
前記読出動作および前記書込動作のタイミングを制御するＬ個の制御信号（Ｌ：自然数）を発生する制御回路と、
前記データ端子ごとに配置され、各々が、前記メモリセルアレイに対して前記Ｎ個のデータを一括して読出しおよび書込むためのデータ入出力回路とを備え、
各前記データ入出力回路は、
前記Ｎ個のデータをパラレルに伝達するためのＮ本の書込データ線およびＮ本の読出データ線と、
前記データ端子から入力されるシリアルなＮ個のデータを、パラレルなＮ個のデータに変換して、前記書込データ線に伝える第１のデータ変換回路と、
前記読出データ線により伝達されるパラレルなＮ個のデータを、前記データ端子から出力されるシリアルなＮ個の出力データに変換する第２のデータ変換回路と、
前記Ｎ本の書込データ線と前記メモリセルアレイとの間、および前記Ｎ本の読出データ線と前記メモリセルアレイとの間で前記Ｎ個のデータを一括して授受するための読出書込回路と、
入出力テスト動作と前記読出動作時とのいずれであるかに応じて、前記第２のデータ変換回路の出力データとテストデータとのいずれか一方の信号レベルを前記対応するデータ端子に出力する出力バッファ回路とを含み、
前記入出力テスト動作時において、前記データ入出力回路のうちの一つに含まれる前記Ｎ本の書込データ線によって伝達されるＮ個のデータと、Ｍ個の前記制御信号（Ｍ：Ｌ以下の自然数）とを、前記データ入出力回路のうちの他のＮ＋Ｍ個のデータ入出力回路に含まれる前記出力バッファ回路のそれぞれに対して、前記テストデータとして伝達する入出力テスト回路をさらに備える、半導体装置。 - 前記出力バッファ回路は、
前記入出力テスト動作の活性化時において、前記テストデータを内部ノードに伝達する第１の伝達回路と、
前記テスト動作の非活性化時において、前記出力データを前記内部ノードに伝達する第２の伝達回路と、
前記読出動作および前記入出力テスト動作のいずれか一方が指示されている場合に、前記内部ノードの電圧レベルに応じて、前記対応するデータ端子の一つに第１および第２の電圧のいずれか一方を供給する電圧切替回路とを有する、請求項６記載の半導体装置。 - 前記電圧切替回路は、
前記対応するデータ端子の一つと接続される出力ノードと前記第１の電圧とを電気的に結合するために配置される第１のトランジスタと、
前記出力ノードと前記第２の電圧とを電気的に結合するために配置される第２のトランジスタとを有し、
前記電圧切替回路は、前記読出動作および前記入出力テスト動作のいずれか一方が指示されている場合において、前記内部ノードの電圧レベルに応じて、前記第１および前記第２のトランジスタのいずれか一方をオンする、請求項７記載の半導体装置。
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