KR20210112845A - 메모리 장치 및 그의 테스트 동작 방법 - Google Patents

메모리 장치 및 그의 테스트 동작 방법 Download PDF

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KR20210112845A
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이성주
박준홍
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Abstract

본 기술은 메모리 장치에 관한 것으로서, 복수의 메모리 셀들로부터 리드된 데이터 및 상기 복수의 메모리 셀들에 라이트된 데이터를 비교해서 비교 결과를 출력하는 제1 비교부, 상기 제1 비교부의 비교 결과를 바탕으로 상기 리드 데이터 및 테스트 데이터 중 선택된 데이터를 리드 경로 데이터로 전송하는 경로 선택부 및 상기 리드 경로 데이터를 직렬 데이터로 변환해서 출력하는 출력 데이터 정렬부를 제공한다.

Description

메모리 장치 및 그의 테스트 동작 방법 {MEMORY DEVICE AND TEST OPERATION THEREOF}
본 발명은 메모리 장치의 테스트 동작 방법에 관한 것으로서, 더욱 상세하게는 다양한 테스트 동작 모드에 따라 테스트 동작을 수행하는 메모리 장치 및 그의 테스트 동작 방법에 관한 것이다.
반도체 메모리 기술이 비약적으로 발전하면서, 반도체 메모리 장치들의 패키징 기술에 대해서도 점차 고집적화 및 고성능화가 요구되고 있다. 따라서 반도체 메모리 칩들을 와이어나 범프를 이용하여 인쇄회로 기판(PCB) 상에 평면적으로 배치시키는 2차원 구조에서 벗어나 다수개의 반도체 메모리 칩들을 수직으로 적층(stacking)시키는 3차원 구조에 관한 기술이 다양하게 발전하고 있다.
또한, 반도체 메모리 장치의 동작 속도가 빨라지면서 CPU 또는 GPU와 같은 메모리 컨트롤러와 반도체 메모리 장치를 하나의 패키지로 제작하는 SIP(System In Package) 형태의 반도체 메모리 시스템이 많이 사용되고 있다. 이와 같이 적층된 구조 또는 시스템에 패키지된 구조의 반도체 메모리 장치에 구비되는 패드는 외부에 노출되지 않아 테스트 장비의 핀을 이용하여 직접적으로 테스트하기 어려워지고 있다.
따라서, 반도체 메모리 장치는 테스트를 위한 별도의 패드를 구비하여, 테스트가 수행될 수 있다. 집적화 및 소형화되는 반도체 메모리 장치에 있어 테스트용 패드는 제한된 개수로 구현될 수밖에 없으며, 제한된 개수의 테스트용 패드를 이용하여 반도체 메모리 장치를 테스트할 수 있는 기술이 필요하다.
본 발명은 다양한 테스트 동작 모드를 통해 선택된 데이터 경로에 대해 테스트 동작을 수행할 수 있는 메모리 장치 및 그의 테스트 동작 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 셀들로부터 리드된 데이터 및 상기 복수의 메모리 셀들에 라이트된 데이터를 비교해서 비교 결과를 출력하는 제1 비교부; 상기 제1 비교부의 비교 결과를 바탕으로 상기 리드 데이터 및 테스트 데이터 중 선택된 데이터를 리드 경로 데이터로 전송하는 경로 선택부; 및 상기 리드 경로 데이터를 직렬 데이터로 변환해서 출력하는 출력 데이터 정렬부;를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치의 동작 방법은, 복수의 메모리 셀들로부터 병렬로 리드된 데이터를 직렬 데이터로 변환하고, 상기 직렬 데이터를 입출력 패드를 통해 피드백해서 다시 병렬 데이터로 변환해 상기 복수의 메모리 셀들에 라이트하는 단계; 상기 리드 데이터 및 상기 라이트 데이터를 비교해서 제1 패스 또는 제1 페일 여부를 확인하는 단계; 및 상기 비교 결과 제1 페일로 확인되면, 상기 리드 데이터 대신 테스트 데이터를 상기 직렬 데이터로 변환하고, 상기 테스트 데이터 및 상기 병렬 데이터를 비교해서 제2 패스 또 제2 페일 여부를 확인하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치의 동작 방법은, 복수의 메모리 셀들로부터 병렬로 리드된 데이터를 입출력 패드를 통해 피드백하고, 상기 피드백된 데이터를 병렬 데이터로 변환하는 단계; 및 상기 병렬 데이터를 서로 비교해서 패스 또는 페일 여부를 확인하는 단계;를 포함할 수 있다.
본 기술은 다양한 테스트 동작 모드를 통해 메모리 장치의 데이터 경로를 선택적으로 테스트할 수 있다. 즉, 메모리 장치에 저장되는 데이터의 전체 경로를 테스트하거나 부분적인 경로를 테스트해서 메모리 장치에서 불량이 발생한 영역을 좀 더 정확하게 분석할 수 있다.
또한, 테스트 동작 모드에 따라 리드 동작을 연속적으로 수행하고 그 결과를 수집하여, 발생 빈도가 높은 불량에 대한 테스트를 선택적으로 수행할 수 있다. 그로 인해, 메모리 장치의 파워 노이즈 불량을 스크린(screen)하고, 테스트 동작의 커버리지(coverage)를 높일 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 평면도.
도 2는 도 1에 도시된 메모리 시스템을 나타내는 단면도.
도 3은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 도면.
도 4는 도 3에 도시된 수집부를 나타내는 도면.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 도면.
도 6은 본 발명의 실시예에 따른 메모리 장치의 동작을 설명하기 위한 순서도.
도 7은 본 발명의 실시예에 따른 메모리 장치의 동작을 설명하기 위한 순서도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1에 도시된 바와 같이, 메모리 시스템(100)은 시스템 인 패키지(SIP: System In Package) 구조를 가질 수 있다. 메모리 시스템(100)은 컨트롤러(110) 및 복수의 메모리 장치들(120 내지 125)을 포함할 수 있다.
컨트롤러(110)는 중앙 처리 장치(Central Processing Unit: CPU)), 그래픽 처리 장치(Graphic Processing Unit: GPU), 디지털 신호 처리 장치(Digital Signal Processor: DSP), 어플리케이션 프로세서(Application Processor: AP), 및 메모리 컨트롤러 칩, 등을 포함할 수 있다. 컨트롤러(110)에는 다양한 종류의 프로세싱 유닛들이 시스템 온 칩(SoC: System on Chip) 형태로 포함될 수 있다. 즉, 컨트롤러(110)는 다양한 시스템들이 집적되는 하나의 칩을 나타낼 수 있다.
복수의 메모리 장치들(120 내지 125)은 각각 복수의 집적회로 칩들을 포함할 수 있다. 복수의 집적회로 칩들은 서로 적층되어 관통 실리콘 비아(TSV: Through Silicon Via)를 통해 전기적으로 연결될 수 있다. 즉, 복수의 메모리 장치들(120 내지 125)은 입/출력 유닛의 수를 늘려 대역폭(bandwidth)을 증가시킨 고대역폭 메모리(HBM: High Bandwidth Memory) 형태로 구성될 수 있다.
하지만, 본 발명이 이에 한정되는 것은 아니며, 복수의 메모리 장치들(120 내지 125)은 DRAM과 같은 휘발성 메모리 장치 뿐 아니라, FLASH 메모리 장치, 상변화 메모리 장치(PCRAM), 저항성 메모리 장치(ReRAM), 강유전체 메모리 장치(FeRAM), 자성 메모리 장치(MRAM), 스핀 주입 자기 메모리 장치(STTRAM) 등과 같은 비휘발성 메모리 장치일 수 있다. 또는, 복수의 메모리 장치들(120 내지 125)은 휘발성 메모리 장치 및 비휘발성 메모리 장치 중 2개 이상의 조합으로 구성될 수 있다.
컨트롤러(110) 및 복수의 메모리 장치들(120 내지 125)은 인터포저 상에 적층될 수 있다. 컨트롤러(110) 및 복수의 메모리 장치들(120 내지 125)은 인터포저에 형성된 신호 경로를 통해 서로 통신할 수 있다. 컨트롤러(110)와의 통신을 위해, 복수의 메모리 장치들(120 내지 125)은 마이크로 범프(micro bump)들을 통해 인터포저와 연결되는 PHY 인터페이스(PHY0 내지 PHY5)를 포함할 수 있다.
복수의 메모리 장치들(120 내지 125)은 웨이퍼(wafer) 상태로 컨트롤러(110)와 패키지되기 때문에, 웨이퍼 단계에서 많은 테스트들이 수행될 수 있다. 하지만, 마이크로 범프들의 물리적인 크기가 매우 작아서, 테스트를 위한 프로브 카드로 복수의 메모리 장치들(120 내지 125)을 직접 테스트하는 것이 어려울 수 있다. 또한, 마이크로 범프들의 개수가 1000개 이상으로 많기 때문에, PHY 인터페이스(PHY0 내지 PHY5)를 통해 데이터를 직접 인가하기 위해서는 많은 수의 테스트 장비가 필요할 수 있다.
따라서, 복수의 메모리 장치들(120 내지 125)은 외부에서 복수의 메모리 장치들(120 내지 125) 각각을 직접 억세스하여 테스트하기 위한 DA(Direct Access) 인터페이스(DA0 내지 DA5)를 포함할 수 있다. DA 인터페이스(DA0 내지 DA5)는 마이크로 범프들보다 상대적으로 물리적인 사이즈가 크고 개수가 적은 웨이퍼 테스트 패드들을 포함하여 테스트에 사용될 수 있다.
도 2는 도 1에 도시된 메모리 시스템(100)을 나타내는 단면도이다.
도 2는 컨트롤러(110) 및 메모리 장치들(120 내지 125) 중 제1 메모리 장치(120)가 적층된 구조를 나타내고 있다. 비록 도 2에는 도시되지 않았지만, 제2 내지 제6 메모리 장치들(121 내지 125) 역시 제1 메모리 장치(120)와 유사한 적층 구조를 가질 수 있다.
메모리 시스템(100)은 패키지 기판(210) 및 패키지 기판(210) 상에 적층된 인터포저(220)를 더 포함할 수 있다. 인터포저(220)는 패키지 기판(210)에 적층되거나, 범프 볼, 볼 그리드 어레이, 등의 전기적 연결 수단을 통해 연결될 수 있다. 컨트롤러(110) 및 제1 메모리 장치(120) 역시 인터포저(220)에 적층되거나, 마이크로 범프들을 통해 전기적으로 연결될 수 있다.
제1 메모리 장치(120)는 서로 적층된 복수의 집적회로 칩들(230 및 240)을 포함할 수 있다. 복수의 집적회로 칩들(230 및 240)은 내부를 수직으로 관통하여 형성되는 실리콘 관통 비아(TSV: Through Silicon Via) 및 마이크로 범프를 통해 전기적으로 연결되어 신호를 송수신할 수 있다.
복수의 집적회로 칩들(230 및 240)은 베이스 다이(230) 및 다수의 코어 다이(240)들을 포함할 수 있다. 코어 다이(240)에는 데이터를 저장하기 위한 메모리 셀 어레이, 및 메모리 레지스터, 등의 데이터 저장 공간이 배치될 수 있다. 반면, 베이스 다이(230)에는 코어 다이(240)와 컨트롤러(110) 사이에 신호를 전송하기 위한 회로들이 배치될 수 있다.
앞서 설명한 것과 같이, 제1 메모리 장치(120)는 마이크로 범프들로 연결되는 PHY 인터페이스(250)를 통해 컨트롤러(110)와 통신할 수 있다. PHY 인터페이스(250)는 복수의 범프 패드들을 포함할 수 있다. 또한, 제1 메모리 장치(120)는 웨이퍼 테스트 패드로 구성된 DA 인터페이스(260)를 통해 외부에서 직접 억세스되어 테스트될 수 있다.
테스트 동작 시 웨이퍼 테스트 패드를 통해 데이터를 입력하면, 입력된 데이터는 복수의 범프 패드들로 복사될 수 있다. 예를 들면, 128 개의 범프 패드들에 대응하여 1 개의 웨이퍼 테스트 패드가 테스트 동작에 사용될 수 있다. 복사된 데이터는 코어 다이(240)에 포함된 메모리 셀들에 라이트될 수 있다. 이 같은 라이트 동작은 전체 테스트 동작을 위한 백 그라운드(back ground) 동작이므로, 안정적인 테스트 동작을 위해 상대적으로 저속으로 수행될 수 있다.
이후 일반 동작 테스트를 위해, 메모리 셀들에 라이트된 데이터를 리드한 후, 복수의 범프 패드들을 통해 피드백해서 다시 메모리 셀들에 라이트할 수 있다. 즉, 메모리 셀들의 데이터를 리드 및 라이트 경로를 통해 루프-백(loop-back)하고, 각각의 데이터를 압축(compressing)하거나 다중화(multiplexing)해서 웨이퍼 테스트 패드를 통해 패스/페일 여부를 확인할 수 있다.
이 같은 루프-백 테스트는 상대적으로 고속, 즉 노멀 동작과 같은 속도로 수행되며, 노멀 동작과 같은 경로를 통해 이루어진다. 따라서, 복수의 범프 패드들로 직접 데이터를 인가할 수 없지만, 루프-백 테스트를 통해 복수의 범프 패드들은 물론 리드 및 라이트 경로 상의 회로들을 모두 테스트할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치(300)를 나타내는 도면이다.
메모리 장치(300)는 코어(core) 영역에 복수의 메모리 셀들(미도시)을 포함하고, 페리(peripheral) 영역에 복수의 메모리 셀들의 데이터를 리드/라이트하기 위한 입출력 회로들을 포함할 수 있다. 도 3은 메모리 장치(300)의 페리 영역의 일부를 도시하며, 메모리 장치(300)는 글로벌 입출력 라인(GIO: Global Input Output line) 구동부(310), 출력 데이터 정렬부(320), 입력 데이터 정렬부(330), 입출력 패드(340), 비교부(350), 및 수집부(360)를 포함할 수 있다.
앞서 설명한 바와 같이, 테스트 동작 시 웨이퍼 테스트 패드로 입력된 데이터가 복사되어 코어(core) 영역에 포함된 복수의 메모리 셀들에 저장될 수 있다. 복수의 메모리 셀들로부터 리드된 데이터(RDATA)는 글로벌 입출력 라인(GIO)을 통해 GIO 구동부(310)로 전송될 수 있다.
GIO 구동부(310)는 글로벌 입출력 라인(GIO)을 통해 전송된 리드 데이터(RDATA)를 데이터 출력 라인으로 전송할 수 있다. 또한, GIO 구동부(310)는 데이터 입력 라인으로 피드백된 데이터를 글로벌 입출력 라인(GIO)을 통해 라이트 데이터(WDATA)로 전송할 수 있다.
GIO 구동부(310)는 멀티플렉서(312) 및 드라이버(314)를 포함할 수 있다. 리드 동작 시, 멀티플렉서(312)는 글로벌 입출력 라인(GIO)을 통해 전달된 리드 데이터(RDATA)를 리드 경로 데이터(R_DATA)로 전송할 수 있다. 라이트 동작 시, 드라이버(312)는 라이트 경로 데이터(W_DATA)에 따라 글로벌 입출력 라인(GIO)을 구동할 수 있다. 데이터 입출력 경로를 통해 송수신되는 리드 경로 데이터(R_DATA) 및 라이트 경로 데이터(W_DATA)는 병렬 데이터를 포함할 수 있다.
출력 데이터 정렬부(320)는 병렬로 전송되는 리드 경로 데이터(R_DATA)를 직렬 데이터로 변환해서 출력할 수 있다. 출력 데이터 정렬부(320)는 파이프 래치(322) 및 출력 버퍼(324)를 포함할 수 있다. 파이프 래치(322)는 리드 경로 데이터(R_DATA)를 직렬 데이터로 변환할 수 있다. 출력 버퍼(324)는 파이프 래치(322)로부터 전송된 직렬 데이터를 버퍼링하여 입출력 패드(340)로 출력할 수 있다.
입력 데이터 정렬부(330)는 입출력 패드(340)를 통해 직렬로 입력되는 데이터를 병렬 데이터로 변환해서 라이트 경로 데이터(W_DATA)로 전송할 수 있다. 입력 데이터 정렬부(330)는 정렬 라인(332) 및 입력 버퍼(334)를 포함할 수 있다. 입력 버퍼(334)는 출력 버퍼(324)에 의해 입출력 패드(340)로 출력된 데이터를 피드백해서 정렬 라인(332)으로 출력할 수 있다. 정렬 라인(332)은 입력 버퍼(334)로부터 출력된 직렬 데이터를 병렬 데이터로 변환하여 라이트 경로 데이터(W_DATA)로 전송할 수 있다.
테스트 동작 시, 복수의 메모리 셀들로부터 리드된 데이터(RDATA)는 입출력 경로 및 입출력 패드(340)를 거쳐 다시 복수의 메모리 셀들로 루프-백되어 라이트될 수 있다. 메모리 장치(300)는 리드 데이터(RDATA)와 라이트 데이터(WDATA)를 비교해서, 일치 여부에 따라 복수의 메모리 셀들 및 데이터 경로 상의 회로들이나 입출력 패드의 불량 여부를 확인할 수 있다.
이러한 일련의 테스트 동작을 위해, 메모리 장치(300)는 리드 동작 및 라이트 동작을 연속적으로 수행해야 한다. 즉, 리드 동작을 통해 입출력 패드(340)로 출력된 데이터를 피드백해서 다시 라이트하기 위해서는, 리드 커맨드 및 라이트 커맨드가 리드 레이턴시(latency) 및 라이트 레이턴시를 고려해서 정해진 간격으로 메모리 장치(300)로 입력되어야 한다.
한편, 메모리 장치(300)에서 버스트 랭스(burst length)에 따른 리드 동작 수행 시, 데이터 출력 경로 상의 파이프 래치(322), 등과 같은 회로에서 파워 노이즈로 인한 불량이 발생할 수 있다. 테스트 동작으로 이러한 불량을 스크린하기 위해서는, 메모리 장치(300)는 반복적인 리드 동작을 수행할 필요가 있다. 하지만, 앞서 설명한 것과 같이 메모리 장치(300)의 루프-백 테스트는 일련의 리드 동작 및 라이트 동작으로 이루어져, 리드 동작을 반복적으로 수행하기가 어려울 수 있다.
메모리 장치(300)의 입력 데이터 정렬부(330)는 라이트 데이터 스트로브(strobe) 신호에 응답해 입출력 패드(340)로 입력된 데이터를 병렬화할 수 있다. 테스트 동작 시, 라이트 데이터 스트로브 신호는 웨이퍼 테스트 패드를 통해 입력되거나 리드 데이터 스트로브 신호가 피드백되어 사용될 수 있다.
따라서, 테스트 동작 시 라이트 커맨드의 입력 없이, 메모리 장치(300)는 리드 커맨드에 응답해 리드 데이터(RDATA)를 입출력 패드(340)로 출력하고, 다시 피드백해서 라이트 경로 데이터(W_DATA)를 생성할 수 있다. 메모리 장치(300)는 횟수 제한 없이 리드 동작을 반복적으로 수행하여, 그에 따른 라이트 경로 데이터(W_DATA)를 생성할 수 있다.
본 발명의 실시예에 따른 비교부(350)는 버스트 랭스에 따라 병렬로 전송되는 라이트 경로 데이터(W_DATA)를 서로 비교해서 검출 신호(DET)를 출력할 수 있다. 메모리 장치(300)에 리드 동작이 연속적으로 수행됨에 따라, 비교부(350)는 복수의 검출 신호(DET)를 순차적으로 출력할 수 있다. 라이트 경로 데이터(W_DATA)를 비교해서 모두 같은 로직 레벨일 경우, 비교부(350)의 비교 결과는 패스이고 검출 신호(DET)는 로직 하이 'H' 레벨로 출력될 수 있다. 라이트 경로 데이터(W_DATA)를 비교해서 하나라도 다른 논리 레벨일 경우, 비교부(350)는 비교 결과는 페일이고 검출 신호(DET)는 로직 로우 'L' 레벨로 출력될 수 있다.
수집부(360)는 테스트 모드 신호(TM) 및 데이터 스트로브 신호(DQS)에 따라 검출 신호(DET)를 수집해서, 수집된 결과(PASS/FAIL)를 바운더리 스캔 테스트(Boundary Scan Test: BST) 체인으로 전송할 수 있다. 비교부(350)로부터 순차적으로 출력되는 검출 신호(DET) 중 어느 하나라도 페일, 즉, 로직 로우 'L' 레벨이면, 수집부(360)는 수집된 결과를 페일(FAIL)로 출력할 수 있다.
BST 체인은 메모리 장치(300)의 복수의 입출력 패드들에 각각 대응하는 복수의 시프트 레지스터들을 포함할 수 있다. BST 체인은 복수의 입출력 패드들에 대응해서 수집된 결과들을 저장하고, 바운더리 스캔 테스트 시 저장된 결과들을 시프트해서 웨이퍼 테스트 패드로 출력할 수 있다. 따라서, 웨이퍼 테스트 패드로 시프트되어 출력되는 결과들을 바탕으로, 메모리 장치(300)의 복수의 입출력 패드들 중 불량이 발생한 패드를 확인할 수 있다. BST 체인은 메모리 장치(300)의 바운더리 스캔 데스트를 위한 구성으로 구체적인 설명을 생략하고자 한다.
도 4는 도 3에 도시된 수집부(360)를 나타내는 도면이다.
도 4를 참조하면, 수집부(360)는 결과 출력부(410) 및 클럭 생성부(420)를 포함할 수 있다.
결과 출력부(410)는 제1 3상-인버터(TSI1), 제2 3상-인버터(TSI2), 및 제1 낸드 게이트(NAND1)를 포함할 수 있다. 테스트 동작 시 테스트 모드 신호(TM)가 활성화되면, 결과 출력부(410)는 클럭 신호(CLK_ACCUM)에 응답해 검출 신호(DET)를 래치해서, 래치된 값을 수집된 결과(PASS/FAIL)로 출력할 수 있다.
클럭 생성부(420)는 제3 3상-인버터(TSI3), 제4 3상-인버터(TSI4), 제2 낸드 게이트(NAND2), 제3 낸드 게이트(NAND3), 및 인버터(INV)를 포함할 수 있다. 테스트 동작 시 테스트 모드 신호(TM)가 활성화되면, 클럭 생성부(420)는 클럭 신호(CLK_ACCUM)에 응답해 수집된 결과(PASS/FAIL)를 래치하고, 래치된 값을 데이터 스트로브 신호(DQS)에 동기화시켜 클럭 신호(CLK_ACCUM)로 출력할 수 있다.
테스트 모드 신호(TM)가 활성화되고 검출 신호(DET)가 로직 하이 'H' 레벨이면, 결과 출력부(410)는 클럭 신호(CLK_ACCUM)에 응답해 로직 하이 'H' 레벨의 수집된 결과(PASS)를 출력할 수 있다. 따라서, 클럭 생성부(420) 역시 클럭 신호(CLK_ACCUM)에 응답해 로직 하이 'H' 레벨의 값을 래치하고, 래치된 값을 데이터 스트로브 신호(DQS)에 동기화시켜 클럭 신호(CLK_ACCUM)로 출력할 수 있다.
반면, 테스트 모드 신호(TM)가 활성화되고 검출 신호(DET)가 로직 로우 'L” 레벨이면, 결과 출력부(410)는 클럭 신호(CLK_ACCUM)에 응답해 로직 로우 'L' 레벨의 수집된 결과(FAIL)를 출력할 수 있다. 클럭 생성부(420) 역시 클럭 신호(CLK_ACCUM)에 응답해 로직 로우 'L' 레벨의 값을 래치하고, 클럭 신호(CLK_ACCUM)는 로직 로우 'L' 레벨로 출력될 수 있다.
클럭 신호(CLK_ACCUM)가 로직 로우 'L' 레벨로 출력됨에 따라, 검출 신호(DET)의 로직 레벨이 변하더라도 결과 출력부(410)의 수집된 결과(FAIL)는 변하지 않으며, 따라서, 클럭 신호(CLK_ACCUM)의 로직 레벨 역시 변하지 않을 수 있다. 결국, 비교부(350)가 검출 신호(DET)를 로직 하이 'H' 레벨로 출력하다 로직 로우 'L' 레벨로 출력하면, 수집부(360)는 로직 로우 'L' 레벨의 수집된 결과(FAIL)를 출력할 수 있다. 이후, 비교부(350)가 다시 검출 신호(DET)를 로직 하이 'H' 레벨로 출력하더라도, 수집부(360)는 로직 로우 'L' 레벨의 수집된 결과(FAIL)를 유지할 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치(500)를 나타내는 도면이다.
도 5는 도 3의 메모리 장치(300)와 비교해 달라진 구성을 중심으로 설명하고자 한다. 메모리 장치(500)는 제1 비교부(510), 제2 비교부(520), 모드 결정부(530), 경로 선택부(540), 출력 데이터 정렬부(550), 입력 데이터 정렬부(560), 및 입출력 패드(570)를 포함할 수 있다.
앞서 설명한 것과 같이, 메모리 장치(300)는 리드 데이터(RDATA)와 라이트 데이터(WDATA)를 비교해서, 코어 영역의 복수의 메모리 셀들 뿐 아니라 페리 영역의 데이터 입출력 경로 상의 회로들의 불량 여부를 확인할 수 있다. 하지만, 루프-백 테스트 동작을 통해 불량이 검출될 경우, 메모리 장치(300)는 코어 영역이나 페리 영역 중 어디에서 불량이 발생했는지 확인하기는 어려울 수 있다. 본 발명의 실시예에 따르면, 다양한 테스트 동작 모드를 통해 전체 데이터 경로를 확인하거나 부분적인 데이터 경로를 확인하여 좀 더 정확한 불량 분석이 이뤄질 수 있다.
제1 비교부(510)는 코어 영역에 포함되는 복수의 메모리 셀들로부터 리드된 데이터(RDATA) 및 복수의 메모리 셀들에 라이트된 데이터(WDATA)를 비교할 수 있다. 리드 데이터(RDATA) 및 라이트 데이터(WDATA)를 비교해서 일치하지 않으면, 제1 비교부(510)의 비교 결과는 페일이고 제1 선택 신호가 활성화될 수 있다. 리드 데이터(RDATA) 및 라이트 데이터(WDATA)를 비교해서 일치할 때는, 제1 선택 신호(SEL1)는 비활성화될 수 있다.
제2 비교부(520)는 제1 선택 신호(SEL1)에 응답해 테스트 데이터(TDATA) 및 라이트 경로 데이터(W_DATA)를 비교할 수 있다. 제1 선택 신호(SEL1)가 활성화되면, 제2 비교부(420)는 테스트 데이터(TDATA) 및 라이트 경로 데이터(W_DATA)를 비교할 수 있다. 테스트 데이터(TDATA) 및 라이트 경로 데이터(W_DATA)를 비교해서 일치하면, 제2 비교부(420)의 비교 결과는 패스이고 제2 선택 신호(SEL2)가 활성화될 수 있다. 제1 선택 신호(SEL1)가 비활성화될 때나 테스트 데이터(TDATA) 및 라이트 경로 데이터(W_DATA)를 비교해서 일치하지 않을 때는, 제2 선택 신호(SEL2)는 비활성화될 수 있다.
모드 결정부(530)는 ECC(Error Correction Code) 테스트 모드 신호(ETM)에 응답해 제2 선택 신호(SEL2)를 활성화할 수 있다. ECC 테스트 모드 신호(ETM)는 메모리 장치(430) ECC 테스트 동작을 수행할 때 활성화될 수 있다. 즉, ECC 동작의 불량 여부를 확인하기 위해 ECC 신드롬(syndrome)을 확인하는 테스트 동작 시 활성화될 수 있다.
경로 선택부(540)는 GIO 구동부(542)를 포함할 수 있다. 도 3의 GIO 구동부(310)와 유사하게, GIO 구동부(542)는 글로벌 입출력 라인(GIO)을 통해 복수의 메모리 셀들로부터 리드 데이터(RDATA)를 수신하고, 리드 경로 데이터(R_DATA)를 전송할 수 있다. 또한, GIO 구동부(542)는 라이트 경로 데이터(W_DATA)를 수신하고, 글로벌 입출력 라인(GIO)을 통해 복수의 메모리 셀들로 라이트 데이터(WDATA)를 전송할 수 있다.
본 발명의 실시예에 따르면, 경로 선택부(550)는 제1 선택 신호(SEL1)에 응답해 리드 데이터(RDATA) 및 테스트 데이터(TDATA) 중 선택된 데이터를 리드 경로 데이터(R_DATA)로 전송할 수 있다. 제1 선택 신호(SEL1)가 활성화되면, 경로 선택부(550)는 테스트 데이터(TDATA)를 리드 경로 데이터(R_DATA)로 전송할 수 있다. 예를 들어, 경로 선택부(550)는 전원 전압(VDD) 라인을 데이터 출력 라인에 연결해, 로직 하이 'H' 레벨의 테스트 데이터(TDATA)를 리드 경로 데이터(R_DATA)로 전송할 수 있다. 제1 선택 신호(SEL1)가 비활성화될 때는, 앞서 설명한 것과 같이 경로 선택부(550)는 리드 데이터(RDATA)를 리드 경로 데이터(R_DATA)로 전송할 수 있다.
경로 선택부(550)는 제2 선택 신호(SEL2)에 응답해 리드 데이터(RDATA) 및 라이트 경로 데이터(W_DATA) 중 선택된 데이터를 라이트 데이터(WDATA)로 전송할 수 있다. 제2 선택 신호(SEL2)가 활성화되면, 경로 선택부(550)는 리드 데이터(RDATA)를 피드백해서 라이트 데이터(WDATA)로 전송할 수 있다. 제2 선택 신호(SEL2)가 비활성화될 때는, 앞서 설명한 것과 같이 경로 선택부(550)는 라이트 경로 데이터(W_DATA)를 라이트 데이터(WDATA)로 전송할 수 있다.
출력 데이터 정렬부(550)는 병렬로 전송되는 리드 경로 데이터(R_DATA)를 직렬 데이터로 변환해서 출력할 수 있다. 출력 데이터 정렬부(550)는 파이프 래치(552) 및 출력 버퍼(554)를 포함할 수 있다. 파이프 래치(552)는 리드 경로 데이터(R_DATA)를 직렬 데이터로 변환할 수 있다. 출력 버퍼(554)는 파이프 래치(552)로부터 전송된 직렬 데이터를 버퍼링하여 입출력 패드(570)로 출력할 수 있다.
입력 데이터 정렬부(560)는 입출력 패드(570)를 통해 직렬로 입력되는 데이터를 병렬 데이터로 변환해서 라이트 경로 데이터(W_DATA)로 전송할 수 있다. 입력 데이터 정렬부(560)는 정렬 라인(562) 및 입력 버퍼(564)를 포함할 수 있다. 입력 버퍼(564)는 출력 버퍼(554)에 의해 입출력 패드(570)로 출력된 데이터를 피드백해서 정렬 라인(562)으로 출력할 수 있다. 정렬 라인(562)는 입력 버퍼(564)로부터 출력된 직렬 데이터를 병렬 데이터로 변환하여 라이트 경로 데이터(W_DATA)로 전송할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치(500)의 동작을 설명하기 위한 순서도이다.
테스트 동작 시, 메모리 장치(500)는 전체 데이터 경로를 통해 루프-백 테스트를 수행할 수 있다(S601). 즉, 복수의 메모리 셀들로부터 리드된 데이터(RDATA)가 글로벌 입출력 라인(GIO)을 통해 경로 선택부(540)로 전송되고, 출력 데이터 정렬부(550)를 거쳐 직렬 데이터로 변환되어 입출력 패드(570)로 출력될 수 있다. 입출력 패드(570)로 출력된 데이터는 피드백되어 입력 데이터 정렬부(560)에 의해 다시 병렬 데이터로 변환되고, 경로 선택부(540)를 거쳐 복수의 메모리 셀들에 라이트될 수 있다.
제1 비교부(510)는 복수의 메모리 셀들로부터 리드된 데이터(RDATA) 및 복수의 메모리 셀들에 라이트된 데이터(WDATA)를 비교해서 제1 패스(PASS1) 또는 제1 페일(FAIL1) 여부를 확인할 수 있다(S602). 리드 데이터(RDATA) 및 라이트 데이터(WDATA)를 비교해서 일치하면, 제1 비교부(510)의 비교 결과는 제1 패스(PASS1)로 확인될 수 있다. 리드 데이터(RDATA) 및 라이트 데이터(WDATA)를 비교해서 일치하지 않으면, 제1 비교부(510)의 비교 결과는 제1 페일(FAIL1)로 확인될 수 있다.
제1 비교부(510)의 비교 결과가 제1 페일(FAIL1)로 확인되면(FAIL1, S602), 메모리 장치(500)는 입출력 패드(570)에 해당하는 전체 데이터 경로 상에 불량이 발생한 것을 확인할 수 있다. 이에 따라, 메모리 장치(500) 코어 영역 또는 페리 영역에 대응하는 부분적인 데이터 경로를 선택해서 테스트 동작을 수행할 수 있다.
우선, 경로 선택부(540)는 페리 영역에 대응하는 입출력 패드(570)로 연결되는 제1 경로를 선택할 수 있다(S603). 즉, 경로 선택부(540)는 리드 데이터(RDATA) 대신 테스트 데이터(TDATA)를 리드 경로 데이터(R_DATA)로 전송할 수 있다. 리드 경로 데이터(R_DATA)는 입출력 패드(570)를 통해 피드백되어 다시 라이트 경로 데이터(W_DATA)로 출력될 수 있다.
이때, 제2 비교부(520)는 테스트 데이터(TDATA) 및 라이트 경로 데이터(W_DATA)를 비교해서 제2 패스(PASS2) 또는 제2 페일(FAIL2) 여부를 확인할 수 있다(S604). 테스트 데이터(TDATA) 및 라이트 경로 데이터(W_DATA)를 비교해서 일치하면, 제2 비교부(520)의 비교 결과는 제2 패스(PASS2)로 확인될 수 있다. 테스트 데이터(TDATA) 및 라이트 경로 데이터(W_DATA)를 비교해서 일치하지 않으면, 제2 비교부(520)의 비교 결과는 제2 페일(FAIL2)로 확인될 수 있다.
제2 비교부(520)의 비교 결과가 제2 패스(PASS2)로 확인되면(PASS2, S604), 메모리 장치(500)는 페리 영역에 대응하는 데이터 경로 상에 불량이 발생하지 않은 것을 확인할 수 있다. 이에 따라, 메모리 장치(500)는 리드 데이터(RDATA)를 코어 영역에서 피드백해서 복수의 메모리 셀들에 라이트할 수 있다. 즉, 경로 선택부(540) 코어 영역 대응하는 복수의 메모리 셀들로 연결되는 제2 경로를 선택할 수 있다(S605).
비록, 도 6에는 경로 선택부(540)가 제2 패스(PASS2)일 때 제2 경로를 선택하는 것이 일례로 도시되어 있지만, 경로 선택부(540)가 제2 페일(FAIL2)일 때에도 제2 경로를 선택할 수 있다. 따라서, 페리 영역에 대응하는 데이터 경로 상에 불량 발생을 확인한 후에. 메모리 장치(500)는 추가로 코어 영역에 대응하는 데이터 경로 상에 불량 발생 여부를 확인할 수 있다.
경로 선택부(540)는 리드 데이터(RDATA)를 피드백해서 라이트 데이터(WDATA)로 전송할 수 있다. 또한, 제1 비교부(510)가 리드 데이터(RDATA) 및 라이트 데이터(WDATA)를 비교해서 제3 패스(PASS3) 또는 제3 페일(FAIL3) 여부를 확인할 수 있다(S606).
본 발명의 실시예에 따르면, 모드 결정부(530)가 테스트 동작 모드를 더 확인할 수 있다(S607). 즉, ECC 테스트 동작 모드 시, 복수의 메모리 셀들로부터 리드된 데이터(RDATA)는 입출력 패드(570)까지 출력되어 루프-백될 필요없이, 코어 영역에서 피드백되어 복수의 메모리 셀들에 라이트될 수 있다.
ECC 테스트 모드 신호(ETM)에 응답해, 모드 결정부(530)는 ECC 테스트 동작 모드를 확인할 수 있다. 모드 결정부(530)의 확인 결과 ECC 테스트 동작 모드로 확인되면(YES, S607), 메모리 장치(500)는 리드 데이터(RDATA)를 코어 영역에서 피드백해서 복수의 메모리 셀들에 라이트할 수 있다. 이때, 메모리 장치(500)는 피드백되는 데이터 중 특정 비트를 변경해서, 테스트 패턴 홀드(test pattern hold)를 이용해 ECC 신드롬을 확인할 수 있다.
이에 따라, 경로 선택부(540)는 코어 영역에 대응하는 복수의 메모리 셀들로 연결되는 제2 경로를 선택할 수 있다(S605), 제1 비교부(510)는 리드 데이터(RDATA) 및 라이트 데이터(WDATA)를 비교해서 제3 패스(PASS3) 또는 제3 페일(FAIL3) 여부를 확인할 수 있다(S606). 반면, 모드 결정부(530)의 확인 결과 루프-백 테스트 동작 모드로 확인되면(NO, S607), 앞서 설명된 동작들(S601 내지 S606)이 차례로 수행될 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치(300)의 동작을 설명하기 위한 순서도이다.
테스트 동작 시 메모리 장치(300)에 리드 커맨드가 인가됨에 따라, 리드 동작이 수행될 수 있다(S701). 즉, 복수의 메모리 셀들로부터 병렬로 리드된 데이터(RDATA)가 GIO 구동부(310) 및 출력 데이터 정렬부(320)를 거쳐 직렬화되어 입출력 패드(340)로 출력될 수 있다.
리드 커맨드로부터 생성되는 제어 신호들을 바탕으로, 라이트 커맨드의 입력 없이, 입출력 패드(340)로 출력된 데이터는 피드백되어 입력될 수 있다. 입력 데이터 정렬부(330)는 피드백되어 입력되는 데이터를 병렬화해서 라이트 경로 데이터(W_DATA)로 전송할 될 수 있다(S702).
비교부(350) 및 수집부(360)는 병렬화된 라이트 경로 데이터(W_DATA)를 서로 비교해서 패드 또는 패일 여부를 확인할 수 있다. 이때, 라이트 커맨드 인가 없이 리드 커맨드를 연속적으로 인가해서, GIO 구동부(310), 출력 데이터 정렬부(320), 입력 데이터 정렬부(330), 비교부(350) 및 수집부(360)는 대응하는 동작들을 반복적으로 수행할 수 있다.
구체적으로, 비교부(350)는 라이트 경로 데이터(W_DATA)를 서로 비교해서 비교 결과를 나타내는 복수의 검출 신호들(DET)을 순차적으로 출력할 수 있다(S703). 수집부(360)는 복수의 검출 신호들(DET)을 수집해서, 수집된 결과(PASS/FAIL)를 BST 체인으로 출력할 수 있다(S704). 복수의 검출 신호들(DET) 중 적어도 하나의 검출 신호가 페일에 해당하면, 수집부(360)는 수집된 결과(PASS/FAIL)를 페일(FAIL)로 출력할 수 있다. BST 체인은 바운더리 스캔 테스트 동작에 따라 복수의 입출력 패드들에 대응하여 수집된 결과를 시프트해서 출력할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (20)

  1. 복수의 메모리 셀들로부터 리드된 데이터 및 상기 복수의 메모리 셀들에 라이트된 데이터를 비교해서 비교 결과를 출력하는 제1 비교부;
    상기 제1 비교부의 비교 결과를 바탕으로 상기 리드 데이터 및 테스트 데이터 중 선택된 데이터를 리드 경로 데이터로 전송하는 경로 선택부; 및
    상기 리드 경로 데이터를 직렬 데이터로 변환해서 출력하는 출력 데이터 정렬부;를 포함하는
    메모리 장치.
  2. 제1항에 있어서,
    상기 출력 데이터를 피드백해서 입력받고, 병렬 데이터로 변환해서 라이트 경로 데이터로 전송하는 입력 데이터 정렬부; 및
    상기 제1 비교부의 비교 결과를 바탕으로 상기 테스트 데이터 및 상기 라이트 경로 데이터를 비교해서 비교 결과를 출력하는 제2 비교부;를 더 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 제2 비교부의 비교 결과를 바탕으로, 상기 경로 선택부는 상기 리드 데이터 및 상기 라이트 경로 데이터 중 선택된 데이터를 상기 라이트 데이터로 전송하는 메모리 장치.
  4. 제2항에 있어서,
    상기 제1 비교부의 비교 결과가 페일이면, 상기 경로 선택부는 상기 테스트 데이터를 상기 리드 경로 데이터로 전송하고, 상기 제2 비교부는 상기 테스트 데이터 및 상기 라이트 경로 데이터를 비교하는 메모리 장치.
  5. 제4항에 있어서,
    상기 제2 비교부의 비교 결과가 패스이면, 상기 경로 선택부는 상기 리드 데이터를 피드백해서 상기 라이트 데이터로 전송하는 메모리 장치.
  6. 제2항에 있어서,
    상기 경로 선택부는 글로벌 입출력 라인을 통해 상기 복수의 메모리 셀들로부터 상기 리드 데이터를 수신해서 상기 리드 경로 데이터로 전송하고, 상기 라이트 경로 데이터를 수신해서 상기 글로벌 입출력 라인을 통해 상기 라이트 데이터로 전송하는 메모리 장치.
  7. 제2항에 있어서,
    ECC(Error Correction Code) 테스트 동작 모드를 확인하는 모드 결정부를 더 포함하는 메모리 장치.
  8. 제7항에 있어서,
    상기 모드 결정부의 확인 결과를 바탕으로, 상기 경로 선택부는 상기 리드 데이터 및 상기 라이트 경로 데이터 중 선택된 데이터를 상기 라이트 데이터로 전송하는 메모리 장치.
  9. 제2항에 있어서,
    상기 라이트 경로 데이터를 서로 비교해서 검출 신호를 출력하는 제3 비교부; 및
    상기 검출 신호를 수집해서 수집된 결과를 바운더리 스캔 테스트 체인으로 전송하는 수집부;를 더 포함하는 메모리 장치.
  10. 제9항에 있어서,
    상기 비교부는 연속적으로 수행되는 리드 동작에 대응해서 복수의 검출 신호들을 순차적으로 출력하는 메모리 장치.
  11. 제10항에 있어서,
    상기 복수의 검출 신호들 중 적어도 하나의 검출 신호가 페일에 해당하면, 상기 수집부는 상기 수집된 결과를 페일로 출력하는 메모리 장치.
  12. 제9항에 있어서,
    상기 수집부는
    클럭 신호에 응답해 상기 검출 신호를 래치해서 상기 수집된 결과를 출력하는 결과 출력부; 및
    상기 클럭 신호에 응답해 상기 수집된 결과를 래치하고, 래치된 값을 데이터 스트로브 신호에 동기화하여 상기 클럭 신호로 출력하는 클럭 생성부;를 포함하는 메모리 장치.
  13. 복수의 메모리 셀들로부터 병렬로 리드된 데이터를 직렬 데이터로 변환하고, 상기 직렬 데이터를 입출력 패드를 통해 피드백해서 다시 병렬 데이터로 변환해 상기 복수의 메모리 셀들에 라이트하는 단계;
    상기 리드 데이터 및 상기 라이트 데이터를 비교해서 제1 패스 또는 제1 페일 여부를 확인하는 단계; 및
    상기 비교 결과 제1 페일로 확인되면, 상기 리드 데이터 대신 테스트 데이터를 상기 직렬 데이터로 변환하고, 상기 테스트 데이터 및 상기 병렬 데이터를 비교해서 제2 패스 또 제2 페일 여부를 확인하는 단계;를 포함하는
    메모리 장치의 동작 방법.
  14. 제13항에 있어서,
    상기 비교 결과 제2 패스로 확인되면,
    상기 리드 데이터를 피드백해서 상기 복수의 메모리 셀들에 라이트하는 단계; 및
    상기 리드 데이터 및 상기 라이트 데이터를 비교해서 제3 패스 또는 제3 페일 여부를 확인하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
  15. 제13항에 있어서,
    ECC(Error Correction Code) 테스트 동작 모드를 확인하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 확인 결과 ECC 테스트 동작 모드 시,
    상기 리드 데이터를 피드백해서 상기 복수의 메모리 셀들에 라이트하는 단계; 및
    상기 리드 데이터 및 상기 라이트 데이터를 비교해서 제3 패스 또는 제3 페일 여부를 확인하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
  17. 복수의 메모리 셀들로부터 병렬로 리드된 데이터를 입출력 패드를 통해 피드백하고, 상기 피드백된 데이터를 병렬 데이터로 변환하는 단계; 및
    상기 병렬 데이터를 서로 비교해서 패스 또는 페일 여부를 확인하는 단계;를 포함하는
    메모리 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 메모리 장치에 라이트 커맨드 인가 없이, 리드 커맨드를 연속적으로 인가하는 단계를 더 포함하고,
    상기 리드 커맨드에 응답하여, 상기 병렬 데이터로 변환하는 단계 및 상기 패스 또는 페일 여부를 확인하는 단계는 반복적으로 수행되는 메모리 장치의 동작 방법.
  19. 제18항에 있어서,
    상기 패스 또는 페일 여부를 확인하는 단계는
    상기 병렬 데이터를 서로 비교해서 비교 결과를 나타내는 복수의 검출 신호들을 순차적으로 출력하는 단계; 및
    상기 복수의 검출 신호들을 수집해서 상기 복수의 검출 신호들 중 적어도 하나의 검출 신호가 페일에 해당하면 수집된 결과를 페일로 출력하는 단계;를 포함하는 메모리 장치의 동작 방법.
  20. 제19항에 있어서,
    바운더리 스캔 테스트 동작 시, 복수의 입출력 패드들에 대응하여 상기 수집된 결과를 시프트해서 출력하는 단계를 더 포함하는 메모리 장치의 동작 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116417452A (zh) * 2021-12-29 2023-07-11 长鑫存储技术有限公司 集成电路结构、存储器以及集成电路版图
CN117254886B (zh) * 2023-11-17 2024-01-23 广州市森锐科技股份有限公司 云桌面数据交互方法、装置、计算机设备以及存储介质

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4282170B2 (ja) * 1999-07-29 2009-06-17 株式会社ルネサステクノロジ 半導体装置
JP2006236551A (ja) * 2005-01-28 2006-09-07 Renesas Technology Corp テスト機能を有する半導体集積回路および製造方法
US7836372B2 (en) * 2007-06-08 2010-11-16 Apple Inc. Memory controller with loopback test interface
JP2011112411A (ja) * 2009-11-25 2011-06-09 Elpida Memory Inc 半導体装置
US8914687B2 (en) * 2011-04-15 2014-12-16 Advanced Micro Devices, Inc. Providing test coverage of integrated ECC logic en embedded memory
KR20130046888A (ko) 2011-10-28 2013-05-08 에스케이하이닉스 주식회사 단일 패드 리드 동작이 가능한 반도체 집적회로
KR102077072B1 (ko) 2013-07-05 2020-02-14 에스케이하이닉스 주식회사 병렬 테스트 장치 및 방법
KR102100708B1 (ko) 2013-08-30 2020-04-16 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102522006B1 (ko) * 2016-10-17 2023-04-17 에스케이하이닉스 주식회사 입/출력단 특성 조정 회로 및 이를 포함하는 반도체 장치
US10643734B2 (en) * 2018-06-27 2020-05-05 Micron Technology, Inc. System and method for counting fail bit and reading out the same

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