CN113362882A - 存储器件及其测试操作 - Google Patents

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Abstract

本公开提供一种存储器件及其测试操作。一种存储器件包括：第一比较电路，其适用于将从多个存储单元读取的读取数据与写入存储单元的写入数据进行比较并输出比较结果；路径选择电路，其适用于基于第一比较电路的比较结果，将在读取数据和测试数据中选择的选中数据作为读取路径数据进行传送；以及输出数据对齐电路，其适用于将读取路径数据转换成串行数据以将串行数据作为输出数据输出。

Description

存储器件及其测试操作
相关申请的交叉引用
本申请要求2020年3月6日提交的申请号为10-2020-0028396的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各个实施例涉及一种存储器件和该存储器件的测试方法，并且更具体地，涉及一种根据各种测试操作模式来执行测试操作的存储器件以及用于在该存储器件中执行测试操作的方法。
背景技术
随着半导体存储技术的快速发展，在封装半导体存储器件中需要高水平的集成和性能。为了应对这种需求，研究人员和行业正在开发与在其中垂直层叠多个半导体存储芯片的三维结构，而不是利用导线或凸块将半导体存储芯片平面地布置在印刷电路板(PCB)上的二维结构。
此外，随着半导体存储器件的操作速率的增大，广泛地使用系统级封装(SIP)形式的半导体存储系统，其中诸如中央处理单元(CPU)或图形处理单元(GPU)的存储器控制器和半导体存储器件被集成到一个封装体中。由于层叠结构或SIP结构的半导体存储器件的焊盘没有暴露于外部，因此难以通过利用测试设备的引脚来执行直接测试。
因此，半导体存储器件可以设置有用于测试的附加焊盘。不可避免地，集成且小型化的半导体存储器件的测试焊盘的数量可能受到限制，并且需要开发一种能够利用有限数量的测试焊盘来测试半导体存储器件的技术。
发明内容
本发明的实施例针对一种能够通过各种测试操作模式对选定数据路径执行测试操作的存储器件及其测试操作方法。
根据本发明的实施例，一种存储器件包括：第一比较电路，其适用于将从多个存储单元读取的读取数据与写入所述存储单元中的写入数据进行比较并输出比较结果；路径选择电路，其适用于基于所述第一比较电路的比较结果，将在所述读取数据和所述测试数据之中选择的选中数据作为读取路径数据进行传送；以及输出数据对齐电路，其适用于将所述读取路径数据转换成串行数据并将所述串行数据作为输出数据输出。
根据本发明的另一个实施例，一种用于操作存储器件的方法包括：将从多个存储单元读取的并行的读取数据转换为串行数据以提供给输入/输出焊盘，将从所述输入/输出焊盘反馈的所述串行数据转换为并行数据，以及将所述并行数据作为写入数据写入所述多个存储单元中；将所述读取数据与所述写入数据彼此进行比较，以判断第一比较结果是通过还是失败；以及当所述第一比较结果被确定为失败时，将测试数据而不是所述读取数据转换为所述串行数据，并将所述测试数据与所述并行数据彼此进行比较，以判断第二比较结果是通过还是失败。
根据本发明的又一个实施例，一种用于操作存储器的方法包括：将通过输入/输出焊盘从多个存储单元并行读取的读取数据反馈，并将反馈数据转换为并行数据；以及将所述并行数据彼此进行比较以判断比较结果是通过还是失败。
根据本发明的又一个实施例，一种存储器件包括：存储核心，其被配置为储存写入数据并提供读取数据；路径选择器，其被配置为提供测试数据；第一环回路径，其被配置为将从所述路径选择器传送到输入/输出(IO)焊盘的所述测试数据作为第一环回数据环回到路径选择器；第二环回路径，其配置为将从所述存储核心传送到所述路径选择器的所述读取数据作为第二环回数据环回到所述存储核心；以及第一检测器，其被配置为通过将所述测试数据与所述第一环回数据进行比较来检测所述路径选择器与所述IO焊盘之间的路径的缺陷，并且通过将所述读取数据与所述第二环回数据进行比较来检测所述存储核心与所述路径选择器之间的路径的缺陷。
对于本发明所属领域的普通技术人员来说，本发明的这些和其他特征和优点将从以下附图和详细描述中变得显而易见。
附图说明
图1是示出根据本发明的一个实施例的存储系统的平面图。
图2是示出图1中所示的存储系统的侧截面图。
图3是示出根据本发明的一个实施例的存储器件的框图。
图4是示出图3中所示的采集电路(collection circuit)的示意图。
图5是示出根据本发明的另一实施例的存储器件的框图。
图6是描述根据本发明的一个实施例的存储器件的操作方法的流程图。
图7是描述根据本发明的另一实施例的存储器件的操作方法的流程图。
具体实施方式
下面将参考附图更详细地描述本发明的各种实施例。然而，本发明可以采用不同的形式实施，并且不应解释为限于本文中所阐述的实施例。相反，提供这些实施例使得本公开将是透彻和完整的，并且将向本领域技术人员充分传达本发明的范围。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部分。
将参考所附附图更详细地描述本发明的各种实施例。附图是各种实施例(和中间结构)的示意图。这样，例如由于制造技术和/或公差导致的图示的配置和形状的变化是可以预期的。因此，所描述的实施例不应被解释为限于在本文中示出的特定构造和形状，而是可以包括在不脱离所附权利要求所限定的本发明的精神和范围的构造和形状上的偏差。
在本文中参考本发明的理想实施例的截面和/或平面图描述了本发明。然而，本发明的实施例不应被解释为限制发明构思。尽管将示出和描述本发明的一些实施例，但是本领域普通技术人员将理解的是，可以在不脱离本发明的原理和精神的情况下对这些实施例进行改变。
应该理解的是，尽管在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以被称为第二元件或第三元件。
将进一步理解的是，当一个元件被称为“连接至”另一元件或“耦接至”另一元件时，它可以直接位于、连接至或耦接至另一元件，或可以存在一个或多个中间元件。此外，连接/耦接可以不限于物理连接，还可以包括非物理连接，例如无线连接。
此外，还将理解的是，当一个元件被称为在两个元件“之间”时，其可以是两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。
当第一元件被称为在第二元件“之上”时，其不仅指第一元件直接形成在第二元件上的情况，而且还指第三元件存在于第一元件与第二元件之间的情况。当第一元件被称为在第二元件“上”时，其是指第一元件直接形成在第二层或衬底上的情况。
应当理解的是，附图是所描述的器件的简化示意图，并且可以不包括众所周知的细节，以避免混淆本发明的特征。还应当注意，一个实施例中存在的特征可以与另一实施例的一个或多个特征一起使用，而不脱离本发明的范围。
还要注意的是，在各个附图中，相同的附图标记表示相同的元件。
图1是示出根据本发明实施例的存储系统的平面图。
如图1所示，存储系统100可以具有系统级封装(SIP)结构。存储系统100可以包括控制器110和多个存储器件120至125。
控制器110可以包括中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)、应用程序处理器(AP)和存储器控制器芯片等。各种类型的处理单元可以以片上系统(SoC)的形式被包括在控制器110中。换句话说，控制器110可以代表其中集成了各种系统的一个芯片。
存储器件120至125中的每个可以包括多个集成电路芯片。集成电路芯片可以彼此层叠以经由穿通硅通孔(TSV)电连接。即，存储器件120至125可以以高带宽存储器(HBM)的形式形成，所述HBM的带宽通过增加输入/输出单元的数量而增大。
然而，本发明不限于此，并且存储器件120至125不仅可以是易失性存储器件，诸如动态随机存取存储器(DRAM)，也可以是非易失性存储器件，诸如快闪存储器件、相变随机存取存储器(PCRAM)、电阻式随机存取存储器(ReRAM)、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)、自旋转移力矩随机存取存储器(STTRAM)等。可替代地，存储器件120至125可以由易失性存储器件和非易失性存储器件中的两个或更多个的组合形成。
例如，如图2所示，控制器110和存储器件120至125可以层叠在插入器220上。控制器110和存储器件120至125可以通过形成在插入器中的信号路径彼此通信。为了与控制器110进行通信，存储器件120至125可以包括通过微凸块耦接至插入器的PHY接口PHY0至PHY5。
由于存储器件120至125在晶片状态下与控制器110一起封装，因此可以在晶片级处执行许多测试。然而，由于微凸块的物理尺寸非常小，所以可能难以利用用于测试的探针卡直接测试存储器件120至125。此外，由于存在许多微凸块，例如大约1000个或更多，因此可能需要大量的测试设备来通过PHY接口PHY0至PHY5直接施加数据。
因此，存储器件120至125可以包括直接访问(DA)接口DA0至DA5，所述DA接口DA0至DA5用于分别从外部直接访问和测试存储器件120至125。由于DA接口DA0至DA5包括晶片测试焊盘，因此DA接口DA0至DA5可以用于测试，所述晶片测试焊盘的物理尺寸相对大于微凸块并且其数量少于微凸块。
图2是示出图1中所示的存储系统100的侧截面图，该侧截面图沿着图1中的X-Y轴截取。
图2示出了其中控制器110和存储器件120至125之中的第一存储器件120被层叠的结构。尽管在图2中未示出，但是第二存储器件121至第六存储器件125也可以具有与第一存储器件120类似的层叠结构。
存储系统100还可以包括封装衬底210和层叠在封装衬底210上的插入器220。插入器220可以层叠在封装衬底210之上。在一个示例中，插入器220可以通过电连接装置(诸如，凸块球、球栅阵列等)耦接到封装衬底210。控制器110和第一存储器件120也可以层叠在插入器220上。控制器110和第一存储器件120可以通过微凸块电连接至插入器220。
第一存储器件120可以包括彼此层叠的多个集成电路芯片230和240。集成电路芯片230和240可以经由形成为垂直穿透内部的穿通硅通孔(TSV)和微凸块电连接以传送和接收信号。
集成电路芯片230和240可以包括基底裸片230和多个核心裸片240。核心裸片240可以设置有用于存储数据的存储单元阵列以及诸如存储器寄存器的数据储存空间。用于在核心裸片240和控制器110之间传送信号的电路可以被设置在基底裸片230中。
例如，第一存储器件120可以经由耦接到微凸块的PHY接口250与控制器110通信。PHY接口250可以包括多个凸块焊盘。此外，可以通过由晶片测试焊盘形成的DA接口260而从外部直接访问和测试第一存储器件120。
当在测试操作期间通过晶片测试焊盘输入数据时，可以将输入数据复制到凸块焊盘中。例如，对应于128个凸块焊盘的一个晶片测试焊盘可以用于测试操作。可以将复制的数据写入包括在核心裸片240中的存储单元中。由于写入操作是用于整个测试操作的后台操作，因此写入操作可以以较低的速度被执行以稳定地执行测试操作。
然后，可以读取写入存储单元中的数据，然后数据可以通过凸块焊盘反馈以将其写回到存储单元中。即，可以通过将储存在存储单元中的数据经由读取路径和写入路径环回而执行测试操作。测试操作可以进一步包括压缩和多路复用操作，并且可以通过晶片测试焊盘被检查为通过/失败操作。
该环回测试可以以相对高的速度执行，例如，以与正常操作相同的速度执行，并且可以通过与正常操作相同的路径执行。因此，尽管没有将数据直接施加到凸块焊盘，但是环回测试不仅能够测试凸块焊盘，还能够测试读取路径和写入路径上的电路。
图3是示出根据本发明的一个实施例的存储器件300的框图。
存储器件300可以包括在核心区域中的多个存储单元(未示出)，并且可以包括在外围区域中用于读取/写入存储单元的数据的输入/输出电路。图3示出了存储器件300的外围区域的一部分。存储器件300可以包括全局输入/输出线(GIO)、GIO驱动电路310、输出数据对齐电路320、输入数据对齐电路330、输入/输出焊盘340、比较电路350和采集电路360。
如上所述，在测试操作期间，可以将输出到晶片测试焊盘的数据复制并储存在包括在核心区域中的存储单元中。从存储单元读取的数据RDATA可以通过全局输入/输出线GIO传送到GIO驱动电路310。
GIO驱动电路310可以将通过全局输入/输出线GIO传送的读取数据RDATA传送到数据输出线。此外，GIO驱动电路310可以通过全局输入/输出线GIO将反馈到数据输入线的数据作为写入数据WDATA传送。
GIO驱动电路310可以包括多路复用器312和驱动器314。在读取操作期间，多路复用器312可以将通过全局输入/输出线GIO传送的读取数据RDATA作为读取路径数据R_DATA传送。在写入操作期间，驱动器314可以基于写入路径数据W_DATA来驱动全局输入/输出线GIO。通过数据输入/输出路径传送和接收的读取路径数据R_DATA和写入路径数据W_DATA可以包括并行数据。
输出数据对齐电路320可以将并行传送的读取路径数据R_DATA转换为串行数据并输出串行数据。输出数据对齐电路320可以包括管道锁存器322和输出缓冲器324。管道锁存器322可以将读取路径数据R_DATA转换为串行数据。输出缓冲器324可以缓冲从管道锁存器322传送的串行数据，并且将缓冲的串行数据输出到输入/输出焊盘340。
输入数据对齐电路330可以将通过输入/输出焊盘340串行输入的数据转换为并行数据，并且将并行数据作为写入路径数据W_DATA传送。输入数据对齐电路330可以包括对齐线332和输入缓冲器334。输入缓冲器334可以反馈由输出缓冲器324输出到输入/输出焊盘340的数据，并且将数据输出到对齐线332。对齐线332可以将从输入缓冲器334输出的串行数据转换为并行数据，并且可以将并行数据作为写入路径数据W_DATA传送。
在测试操作期间，从存储单元读取的数据RDATA可以通过输入/输出路径和输入/输出焊盘340环回到存储单元，以写入存储单元中。存储器件300可以将读取数据RDATA和写入数据WDATA彼此进行比较，并且基于读取数据RDATA与写入数据WDATA是否一致来检查存储单元、在数据路径上的电路或输入/输出焊盘是否有缺陷。
对于测试操作的这一系列操作，存储器件300可能必须重复执行读取操作和写入操作。为了通过从核心区域读取数据并将数据写回到核心区域的方法来将输出到输入/输出焊盘340的数据环回到核心区域，考虑到读取等待时间和写入等待时间，读取命令和写入命令必须以预定的间隔被输入到存储器件300。
此外，当在存储器件300中执行根据突发长度的读取操作时，在数据输出路径上的诸如管道锁存器322的电路中会发生与功率噪声相关的缺陷。为了通过测试操作检测这样的缺陷，存储器件300可能需要重复地执行读取操作。然而，由于存储器件300的环回测试包括一系列读取操作和写入操作，因此可能难以重复地执行读取操作。
存储器件300的输入数据对齐电路330可以响应于写入数据选通信号而将输入到输入/输出焊盘340的数据并行化。在测试操作期间，可以通过晶片测试焊盘输入写入数据选通信号，或者可以反馈并使用读取数据选通信号。
因此，在测试操作期间，存储器件300可以响应于读取命令而将读取数据RDATA输出到输入/输出焊盘340，然后即使没有写入命令也可以反馈读取数据RDATA以生成写入路径数据W_DATA。存储器件300可以重复地执行读取操作，而不限制执行读取操作以相应地生成写入路径数据W_DATA的次数。
根据本发明的实施例的比较电路350可以将根据突发长度并行传送的写入路径数据W_DATA(即，彼此并行传送的多个数据比特位)进行比较，并输出检测信号DET。由于在存储器件300中重复执行读取操作，因此比较电路350可以顺序地输出多个检测信号DET。当写入路径数据W_DATA被比较并且发现所有数据都处于相同的逻辑电平时，比较电路350的比较结果可以是通过，并且检测信号DET可以以逻辑高电平H输出。当写入路径数据W_DATA被比较并且发现至少一个数据处于不同的逻辑电平时，比较电路350的比较结果可能是失败，并且检测信号DET可以以逻辑低电平L输出。
采集电路360可以根据测试模式信号TM和数据选通信号DQS来采集检测信号DET，然后将采集结果(通过/失败)传送到边界扫描测试(BST)链。当从比较电路350顺序地输出的检测信号DET之中的至少一个失败时，即，检测信号DET之中的至少一个处于逻辑低电平L时，采集电路360可以将采集结果输出为失败。
BST链可以包括分别与存储器件300的输入/输出焊盘相对应的多个移位寄存器。BST链可以储存与输入/输出焊盘相对应的采集结果，在边界扫描测试期间将储存的结果移位，并且将被移位的结果输出至晶片测试焊盘。这样，可以基于移位并输出到晶片测试焊盘的结果来检测存储器件300的输入/输出焊盘之中具有缺陷的焊盘。BST链可以是用于存储器件300的边界扫描测试的结构，并且在本文中将省略对其的详细描述。
图4是示出图3中所示的采集电路360的示意图。
参考图4，采集电路360可以包括结果输出电路410和时钟发生器420。
结果输出电路410可以包括第一三相反相器TSI1、第二三相反相器TSI2和第一与非门NAND1。当在测试操作期间测试模式信号TM被激活时，结果输出电路410可以响应于时钟信号CLK_ACCUM而锁存检测信号DET，并且将被锁存的值作为采集结果(通过/失败)输出。
时钟发生器420可以包括第三三相反相器TSI3、第四三相反相器TSI4、第二与非门NAND2、第三与非门NAND3和反相器INV。当在测试操作期间测试模式信号TM被激活时，时钟发生器420可以响应于时钟信号CLK_ACCUM而锁存采集结果(通过/失败)，并且可以将被锁存的值与数据选通信号DQS同步以输出时钟信号CLK_ACCUM。
当测试模式信号TM被激活并且检测信号DET处于逻辑高电平H时，结果输出电路410可以响应于时钟信号CLK_ACCUM而输出逻辑高电平H的采集结果(通过)。因此，时钟发生器420还可以响应于时钟信号CLK_ACCUM而锁存逻辑高电平H的值，并且可以将锁存的值与数据选通信号DQS同步以输出时钟信号CLK_ACCUM。
可替代地，当测试模式信号TM被激活并且检测信号DET处于逻辑低电平L时，结果输出电路410可以响应于时钟信号CLK_ACCUM而输出逻辑低电平L的采集结果(失败)。时钟发生器420还可以响应于时钟信号CLK_ACCUM而锁存逻辑低电平L的值，并且时钟信号CLK_ACCUM可以以逻辑低电平L被输出。
由于时钟信号CLK_ACCUM以逻辑低电平L被输出，因此即使检测信号DET的逻辑电平改变，结果输出电路410的采集结果FAIL也不会改变。因此，时钟信号CLK_ACCUM的逻辑电平也可以保持不变。毕竟，当比较电路350以逻辑高电平H输出检测信号DET，然后以逻辑低电平L输出检测信号DET时，采集电路360可以输出逻辑低电平L的采集结果(失败)。即使此后比较电路350再次以逻辑高电平H输出检测信号DET，采集电路360也可以保持逻辑低电平L的采集结果(失败)。
图5是示出根据本发明的一个实施例的存储器件500的框图。
图5主要描述了与图3中所示的存储器件300不同的结构。存储器件500可以包括：第一比较电路510、第二比较电路520、模式确定电路530、路径选择电路540、输出数据对齐电路550、输入数据对齐电路560和输入/输出焊盘570。
如上所述，存储器件300可以将读取数据RDATA和写入数据WDATA彼此进行比较，以检查外围区域的数据输入/输出路径上的电路以及核心区域的存储单元中是否存在缺陷。然而，当检测出缺陷作为环回测试操作的结果时，对于存储器件300而言，可能难以检测在核心区域和外围区域之中的何处发生了缺陷。根据本发明的实施例，可以通过各种测试操作来检查整个或部分数据路径来执行更准确的缺陷分析。
第一比较电路510可以将从包括在核心区域中的存储单元读取的数据RDATA与写入在存储单元中的数据WDATA进行比较。当将读取数据RDATA和写入数据WDATA彼此进行比较并且发现数据不一致时，第一比较电路510的比较结果可以是失败，并且第一选择信号SEL1可以被激活。当将读取数据RDATA和写入数据WDATA进行比较并且发现数据一致时，第一比较电路510的比较结果可以是通过，并且第一选择信号SEL1可以被去激活。
第二比较电路520可以响应于第一选择信号SEL1而将测试数据TDATA与写入路径数据W_DATA进行比较。当第一选择信号SEL1被激活时，第二比较电路520可以将测试数据TDATA与写入路径数据W_DATA进行比较。当将测试数据TDATA和写入路径数据W_DATA进行比较并且发现数据一致时，第二比较电路520的比较结果可以是通过，并且第二选择信号SEL2可以被激活。当第一选择信号SEL1被去激活时或者当测试数据TDATA和写入路径数据W_DATA不一致时，第二比较电路520的比较结果可以是失败，并且第二选择信号SEL2可以被去激活。
模式确定电路530可以响应于错误校正码(ECC)测试模式信号ETM而激活第二选择信号SEL2。当执行存储器件500的ECC操作时，ECC测试模式信号ETM可以被激活。即，它可以在测试操作期间被激活以检查ECC校验子，从而判断ECC操作是否有缺陷。
路径选择电路540可以包括GIO驱动器542。与图3中所示的GIO驱动电路310相似，GIO驱动器542可以通过全局输入/输出线GIO从存储单元接收读取数据RDATA，并传送读取路径数据R_DATA。此外，GIO驱动器542可以接收写入路径数据W_DATA，并且通过全局输入/输出线GIO将写入数据WDATA传送到存储单元。
根据本发明的实施例，路径选择电路540可以将响应于第一选择信号SEL1而在读取数据RDATA和测试数据TDATA之中选择的数据作为读取路径数据R_DATA传送。当第一选择信号SEL1被激活时，路径选择电路540可以将测试数据TDATA作为读取路径数据R_DATA进行传送。例如，路径选择电路540可以将电源电压(VDD)线连接到数据输出线，以将逻辑高电平H的测试数据TDATA作为读取路径数据R_DATA进行传送。当第一选择信号SEL1被去激活时，路径选择电路540可以将读取数据RDATA作为读取路径数据R_DATA传送。
路径选择电路540可以将响应于第二选择信号SEL2而在读取数据RDATA和写入路径数据W_DATA之中的选定数据作为写入数据WDATA传送。当第二选择信号SEL2被激活时，路径选择电路540可以反馈读取数据RDATA，并将读取数据RDATA作为写入数据WDATA传送。当第二选择信号SEL2被去激活时，路径选择电路540可以将写入路径数据W_DATA作为写入数据WDATA传送。
输出数据对齐电路550可以将并行传送的读取路径数据R_DATA转换为串行数据，并输出串行数据。输出数据对齐电路550可以包括管道锁存器552和输出缓冲器554。管道锁存器552可以将读取路径数据R_DATA转换为串行数据。输出缓冲器554可以缓冲从管道锁存器552传送的串行数据，并将它们输出到输入/输出焊盘570。
输入数据对齐电路560可以将通过输入/输出焊盘570串行输入的数据转换为并行数据，并且将并行数据作为写入路径数据W_DATA进行传送。输入数据对齐电路560可以包括对齐线562和输入缓冲器564。输入缓冲器564可以反馈由输出缓冲器554输出到输入/输出焊盘570的数据，并将它们输出到对齐线562。对齐线562可以将从输入缓冲器564输出的串行数据转换成并行数据，并且可以将并行数据作为写入路径数据W_DATA进行传送。
图6是描述根据本发明的一个实施例的用于操作存储器件500的方法的流程图。
在测试操作期间，在操作S601，存储器件500可以通过整个数据路径执行环回测试。例如，从存储单元读取的数据RDATA可以通过全局输入/输出线GIO被传送到路径选择电路540，并且可以通过输出数据对齐电路550被转换成串行数据，以被输出到输入/输出焊盘570。输出到输入/输出焊盘570的数据可以通过输入数据对齐电路560反馈并转换回并行数据，以通过路径选择电路540写入存储单元中。
在操作S602，第一比较电路510可以通过将从存储单元读取的数据RDATA和写入到存储单元中的数据WDATA彼此进行比较来判断是第一次通过PASS1还是第一次失败FAIL1。当将读取数据RDATA和写入数据WDATA进行比较并且发现数据一致时，可以将第一比较电路510的比较结果确认为第一次通过PASS1。当将读取数据RDATA和写入数据WDATA进行比较并且发现数据不一致时，可以将第一比较电路510的比较结果确认为第一次失败FAIL1。
当第一比较电路510的比较结果被确认为第一次失败FAIL1时(在操作S602中为FAIL1)，存储器件500可以确认在与输入/输出焊盘570相对应的整个数据路径上已经发生了缺陷。因此，可以选择与存储器件500的核心区域或外围区域相对应的部分数据路径，并且可以执行测试操作。
首先，在操作S603，路径选择电路540可以选择与耦接到输入/输出焊盘570的外围区域相对应的第一路径。路径选择电路540可以将测试数据TDATA而不是读取数据RDATA作为读取路径数据R_DATA传送。读取路径数据R_DATA可以通过输入/输出焊盘570反馈以再次作为写入路径数据W_DATA被输出。
在本文中，在操作S604，第二比较电路520可以将测试数据TDATA和写入路径数据W_DATA彼此进行比较，以判断是第二次通过PASS2还是第二次失败FAIL2。当将测试数据TDATA和写入路径数据W_DATA进行比较并且发现数据一致时，可以将第二比较电路520的比较结果确认为第二次通过PASS2。当将测试数据TDATA和写入路径数据W_DATA进行比较并且发现数据不一致时，可以将第二比较电路520的比较结果确认为第二次失败FAIL2。
当第二比较电路520的比较结果被确认为第二次通过PASS2时(在操作S604中为PASS2)，存储器件500可以确认在第一路径(即，与外围区域相对应的数据路径)上没有发生缺陷。因此，存储器件500可以从核心区域反馈读取数据RDATA以写回到存储单元中。即，在操作S605，路径选择电路540可以选择与耦接到存储单元的核心区域相对应的第二路径。
尽管图6示出了其中路径选择电路540在第二次通过PASS2时选择第二路径的示例，但是路径选择电路540可以在第二次失败FAIL2时选择第二路径。因此，在确认在与外围区域相对应的数据路径上出现缺陷之后，存储器件500可以进一步检查在与核心区域相对应的数据路径上是否发生缺陷。
路径选择电路540可以反馈读取数据RDATA，并且将读取数据RDATA作为写入数据WDATA进行传送。另外，在操作S606，第一比较电路510可以将读取数据RDATA和写入数据WDATA进行比较，以判断读取数据RDATA和写入数据WDATA是否一致，或者是第三次通过PASS3还是第三次失败FAIL3。
根据本发明的实施例，在操作S607，模式确定电路530可以进一步检查测试操作模式。在ECC测试操作模式中，从存储单元读取的数据RDATA可以从核心区域反馈以写入到存储单元中，而不输出到输入/输出焊盘570并通过输入/输出焊盘570环回。
响应于ECC测试模式信号ETM，模式确定电路530可以检查ECC测试操作模式。当发现作为模式确定电路530的检查结果是ECC测试操作模式时(在操作S607为“是”)，存储器件500可以反馈核心区域中的读取数据RDATA并将反馈数据写回到存储单元。在本文中，存储器件500可以改变反馈数据之中的特定比特位，并通过利用测试模式保持来检查ECC校验子。
因此，在操作S605，路径选择电路540可以选择与耦接到存储单元的核心区域相对应的第二路径。在操作S606，第一比较电路510可以将读取数据RDATA和写入数据WDATA彼此进行比较，以判断读取数据RDATA和写入数据WDATA是否一致或者是第三次通过PASS3还是第三次失败FAIL3。当发现作为模式确定电路530的检查结果是环回测试操作模式时(在操作S607为“否”)，可以顺序地执行操作S601至S606的上述操作。
图7是描述根据本发明的实施例的用于操作存储器件300的方法的流程图。
随着在测试操作期间读取命令被施加到存储器件300，可以在操作S701执行读取操作。从存储单元并行读取的数据RDATA可以通过GIO驱动电路310和输出数据对齐电路320串行化，以输出到输入/输出焊盘340。
基于从读取命令生成的控制信号，可以将输出到输入/输出焊盘340的数据反馈并输入，而无需输入写入命令。在操作S702，输入数据对齐电路330可以将被反馈和输入的数据并行化，并且将并行化的输入数据作为写入路径数据W_DATA进行传送。
比较电路350和采集电路360可以将并行化的写入路径数据W_DATA(即，多个数据比特位)彼此进行比较，以检查所有数据是否都处于相同的逻辑电平或比较结果是通过还是失败。在本文中，通过重复施加读取命令而不施加写入命令，GIO驱动电路310、输出数据对齐电路320、输入数据对齐电路330、比较电路350和采集电路360可以重复执行测试操作。
具体而言，在步骤S703，比较电路350可以顺序地将写入路径数据W_DATA彼此进行比较，并且顺序地输出表示比较结果的多个检测信号DET(即，所有写入路径数据W_DATA是否都处于相同的电平)。在操作S704，采集电路360可以采集检测信号DET并且将采集结果(PASS/FAIL)输出到BST链。当检测信号DET之中的至少一个表示失败时，采集电路360可以将采集结果PASS/FAIL输出为失败FAIL。BST链可以根据边界扫描测试操作来移位并输出与输入/输出焊盘相对应的采集结果。
根据本发明的实施例，可以通过各种测试操作模式来选择性地测试存储器件的数据路径。即，可以测试储存在存储器件中的数据的全部或部分路径，以更准确地分析存储器件中的缺陷区域。
此外，可以通过重复执行读取操作并根据测试操作模式来采集读取操作结果而选择性地对高发生率的缺陷进行测试。这使得检测存储器件的功率噪声缺陷并增大测试操作的覆盖范围成为可能。
尽管已经参照特定实施例描述了本发明，但是对于本领域技术人员而言显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (22)

1.一种存储器件，包括：
第一比较电路，其适用于将从多个存储单元读取的读取数据与写入所述存储单元中的写入数据进行比较并输出比较结果；
路径选择电路，其适用于基于所述第一比较电路的比较结果，将在所述读取数据和测试数据之中选择的选中数据作为读取路径数据进行传送；以及
输出数据对齐电路，其适用于将所述读取路径数据转换成串行数据并将所述串行数据作为输出数据输出。
2.根据权利要求1所述的存储器件，还包括：
输入数据对齐电路，其适用于将所述输出数据转换成并行数据，以将所述并行数据作为写入路径数据进行传送；以及
第二比较电路，其适用于基于所述第一比较电路的比较结果来将所述测试数据与所述写入路径数据进行比较并输出比较结果。
3.根据权利要求2所述的存储器件，其中，所述路径选择电路还适用于基于所述第二比较电路的比较结果来将在所述读取数据和所述写入路径数据之中选择的选中数据作为所述写入数据进行传送。
4.根据权利要求2所述的存储器件，其中，作为所述第一比较电路的比较结果，当所述读取数据与所述写入数据不同时，所述路径选择电路将所述测试数据作为所述读取路径数据进行传送，并且所述第二比较电路将所述测试数据与所述写入路径数据进行比较。
5.根据权利要求4所述的存储器件，其中，作为所述第二比较电路的比较结果，当所述测试数据与所述写入路径数据相同时，所述路径选择电路还适用于将所述读取数据作为所述写入数据反馈到所述存储单元。
6.根据权利要求2所述的存储器件，其中，所述路径选择电路还适用于通过全局输入/输出线从所述存储单元接收所述读取数据，并且将所述读取数据作为所述读取路径数据进行传送，接收所述写入路径数据，以及通过所述全局输入/输出线将所述写入路径数据作为所述写入数据传送到所述存储单元。
7.根据权利要求2所述的存储器件，还包括模式确定电路，所述模式确定电路适用于检查所述存储器件是否处于错误校正码测试操作模式下。
8.根据权利要求7所述的存储器件，其中，所述路径选择电路还适用于基于所述模式确定电路的检查结果来将在所述读取数据和所述写入路径数据之中选择的选中数据作为所述写入数据进行传送。
9.根据权利要求2所述的存储器件，还包括：
第三比较电路，其适用于将所述写入路径数据的多个比特位彼此进行比较并输出检测信号；以及
采集电路，其适用于采集所述检测信号并将采集的检测信号传送到边界扫描测试链。
10.根据权利要求9所述的存储器件，其中，所述第三比较电路顺序地输出分别与重复执行的读取操作相对应的多个检测信号。
11.根据权利要求10所述的存储器件，其中，当所述多个检测信号之中的至少一个表示失败时，所述采集电路将采集结果输出为失败。
12.根据权利要求9所述的存储器件，其中，所述采集电路包括：
结果输出电路，其适用于响应于时钟信号而第一次锁存所述检测信号并将第一次锁存的检测信号作为所述采集的检测信号输出；以及
时钟发生器，其适用于响应于所述时钟信号而第二次锁存所述采集的检测信号，以及将第二次锁存的检测信号与数据选通信号同步并输出所述时钟信号。
13.一种用于操作存储器件的方法，包括：
将从多个存储单元读取的并行的读取数据转换为串行数据以提供给输入/输出焊盘，将从所述输入/输出焊盘反馈的所述串行数据转换为并行数据，以及将所述并行数据作为写入数据写入所述多个存储单元中；
将所述读取数据和所述写入数据彼此进行比较，以判断第一比较结果是通过还是失败；以及
当所述第一比较结果被确定为所述失败时，将测试数据而不是所述读取数据转换为所述串行数据，并将所述测试数据与所述并行数据彼此进行比较，以判断第二比较结果是通过还是失败。
14.根据权利要求13所述的方法，还包括：当将所述第二比较结果确定为所述通过时：
将所述读取数据作为所述写入数据反馈到所述多个存储单元，并将所述写入数据写入到所述多个存储单元中；以及
将所述读取数据和所述写入数据彼此进行比较，以判断第三比较结果是通过还是失败。
15.根据权利要求13所述的方法，还包括检查所述存储器件是否处于错误校正码测试操作模式下。
16.根据权利要求15所述的方法，还包括：当检查到所述存储器件处于所述错误校正码测试操作模式下时：
将所述读取数据作为所述写入数据反馈到所述多个存储单元，并将所述写入数据写入所述多个存储单元中；以及
将所述读取数据与所述写入数据彼此进行比较，以判断第三比较结果是通过还是失败。
17.一种用于操作存储器件的方法，其包括：
将通过输入/输出焊盘从多个存储单元并行读取的读取数据反馈，并将反馈数据转换为并行数据；以及
将所述并行数据彼此进行比较，以判断比较结果是通过还是失败。
18.根据权利要求17所述的方法，
还包括重复地施加读取命令而不将写入命令施加至所述存储器件，
其中，响应于重复施加的读取命令而重复地执行所述反馈、所述转换和所述比较。
19.根据权利要求18所述的方法，其中，将所述并行数据进行比较的步骤包括：
将所述并行数据的多个比特位彼此进行比较，以顺序地输出表示比较结果的多个检测信号；以及
作为比较结果，当所述多个检测信号之中的至少一个检测信号表示所述并行数据的所述多个比特位彼此不同时，采集所述多个检测信号并输出表示失败的结果信号。
20.根据权利要求19所述的方法，还包括：在边界扫描测试操作期间，移位并输出与所述输入/输出焊盘相对应的所述结果信号。
21.一种存储器件，包括：
存储核心，其适用于储存写入数据并提供读取数据；
路径选择器，其被配置为提供测试数据；
第一环回路径，其被配置为将从所述路径选择器传送到输入/输出焊盘的所述测试数据作为第一环回数据环回到所述路径选择器；
第二环回路径，其被配置为将从所述存储核心传送到所述路径选择器的所述读取数据作为第二环回数据环回到所述存储核心；以及
第一检测器，其被配置为通过将所述测试数据与所述第一环回数据进行比较来检测所述路径选择器与输入/输出焊盘之间的路径的缺陷，并且通过将所述读取数据与所述第二环回数据进行比较来检测所述存储核心与所述路径选择器之间的路径的缺陷。
22.根据权利要求21所述的存储器件，还包括：
第三环回路径，其被配置为将从所述存储核心传送到所述输入/输出焊盘的所述读取数据作为第三环回数据环回到所述路径选择器；以及
第二检测器，其被配置为通过在先的第三环回数据与当前的第三环回数据进行比较来检测所述存储核心与所述输入/输出焊盘之间的路径的缺陷。
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