KR102100708B1 - 반도체 메모리 장치 - Google Patents

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Abstract

복수개의 테스트용 패드를 포함하는 테스트용 입출력 포트, 상기 테스트용 입출력 포트를 통해 외부에서 입력되는 신호들에 응답하여 내부 클럭, 내부 어드레스, 내부 커맨드, 내부 데이터, 및 임시 저장 데이터를 생성하는 내부 입력 인터페이스, 및 상기 내부 데이터와 상기 임시 저장 데이터가 동일한지 여부를 판단하여 그 결과를 상기 테스트용 입출력 포토 중 하나의 테스트용 패드를 통해 출력하는 에러 검출부를 포함하며, 상기 내부 입력 인터페이스는 상기 내부 데이터를 생성하는 데이터 입출력부를 포함하고, 상기 데이터 입출력부는 상기 내부 데이터를 상기 임시 저장 데이터로서 저장하는 임시 저장부, 상기 임시 저장 데이터를 입력 받아 데이터 입력부에 전달하는 데이터 출력부, 및 상기 데이터 출력부의 출력을 입력 받아 상기 내부 데이터로서 출력하는 상기 데이터 입력부를 포함한다.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 집적화 및 소형화되면서, 시스템과 통신을 하기 위한 신호 전달 포트에 구성된 패드의 크기가 줄어들고 있다.
크기가 작은 패드 중 현재 많이 이용되고 있는 패드는 마이크로 범프(micro bump)이다. 이러한 마이크로 범프는 크기가 작기 때문에 마이크로 범프는 테스트 장비의 핀을 이용하여 직접 테스트하기 어렵다. 마이크로 범프를 포함하는 반도체 메모리 장치를 기판(인쇄 회로 기판, PCB)에 집적한 이후 테스트를 수행할 수도 있으나, 양산되는 반도체 메모리 장치를 전부 기판에 집적하고 테스트하기엔 무리가 있다.
마이크로 범프를 구비한 반도체 메모리 장치는 크기가 마이크로 범프보다 큰 테스트용 패드를 구비하여 테스트를 수행할 있으나, 테스트용 패드는 크기가 크기 때문에 많은 개수를 반도체 메모리 장치에 구현할 수 없다. 그러므로, 제한된 개수의 테스트용 패드를 이용하여 반도체 메모리 장치를 테스트할 수 있는 기술이 필요하다.
본 발명은 테스트용 패드를 이용하여 리드 동작, 라이트 동작등의 노멀 동작을 테스트할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 복수개의 테스트용 패드를 포함하는 테스트용 입출력 포트, 상기 테스트용 입출력 포트를 통해 외부에서 입력되는 신호들에 응답하여 내부 클럭, 내부 어드레스, 내부 커맨드, 내부 데이터, 및 임시 저장 데이터를 생성하는 내부 입력 인터페이스, 및 상기 내부 데이터와 상기 임시 저장 데이터가 동일한지 여부를 판단하여 그 결과를 상기 테스트용 입출력 포토 중 하나의 테스트용 패드를 통해 출력하는 에러 검출부를 포함하며, 상기 내부 입력 인터페이스는 상기 내부 데이터를 생성하는 데이터 입출력부를 포함하고, 상기 데이터 입출력부는 상기 내부 데이터를 상기 임시 저장 데이터로서 저장하는 임시 저장부, 상기 임시 저장 데이터를 입력 받아 데이터 입력부에 전달하는 데이터 출력부, 및 상기 데이터 출력부의 출력을 입력 받아 상기 내부 데이터로서 출력하는 상기 데이터 입력부를 포함한다.
본 발명에 따른 반도체 메모리 장치는 테스트용 패드를 이용하여 반도체 메모리 장치의 노멀 동작을 테스트할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 2는 도 1의 제 1 테스트 입력부의 구성도,
도 3은 도 1의 어드레스 입력부의 구성도,
도 4는 도 1의 클럭 입력부의 구성도,
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 타이밍도,
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 7은 도 6의 제 2 테스트 입력부의 구성도,
도 8은 도 6의 데이터 입출력부의 구성도,
도 9는 도 6의 스트로브 신호 입력부의 구성도,
도 10은 도 1과 도 6의 반도체 메모리 장치를 포함하는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 제 1 테스트 입력부(100), 어드레스 입력부(200), 및 클럭 입력부(300)를 포함한다.
상기 제 1 테스트 입력부(100)는 테스트용 패드(미도시)로부터 외부에서 입력되는 어드레스(DA_ADD), 기준 전압(VREF), 및 클럭들(DA_CLK, DA_CLKB, DA_QCLK, DA_QCLKB)을 상기 어드레스 입력부(200), 및 상기 클럭 입력부(300)에 제공한다. 이때, 상기 테스트용 패드는 프로브 패드(probe pad), 다이렉트 억세스 패드(direct access pad)등 일 수 있으며, 외부에서 입력되는 입력되는 어드레스(DA_ADD)를 외부 어드레스(DA_ADD)라 하고, 외부에서 입력되는 클럭(DA_CLK, DA_CLKB)는 외부 클럭(DA_CLK), 및 외부 클럭바(DA_CLKB)라 한다. 또한 외부에서 입력되는 클럭(DA_QCLK, DA_QCLKB)를 외부 라이트용 클럭(DA_QCLK), 및 외부 라이트용 클럭바(DA_QCLKB)라 한다.
상기 제 1 테스트 입력부(100)는 상기 외부 어드레스(DA_ADD)의 전압 레벨과 상기 기준 전압(VREF)의 전압 레벨을 비교하고, 상기 외부 클럭(DA_CLK)에 비교 결과를 동기시켜 라이징 어드레스(ADDR)를 생성한다. 또한, 상기 제 1 테스트 입력부(100)는 상기 외부 어드레스(DA_ADD)의 전압 레벨과 상기 기준 전압(VREF)의 전압 레벨을 비교하고, 상기 외부 클럭바(DA_CLKB)에 비교 결과를 동기시켜 폴링 어드레스(ADDF)를 생성한다. 한편, 상기 제 1 테스트 입력부(100)는 상기 외부 클럭(DA_CLK), 상기 외부 클럭바(DA_CLKB), 상기 외부 라이트용 클럭(DA_QCLK), 및 상기 외부 라이트용 클럭바(DA_QCLKB) 각각을 드라이빙하여 입력 클럭(CLK_i), 입력 클럭바(CLKB_i), 라이트용 입력 클럭(QCLK_i), 및 라이트용 입력 클럭바(QCLKB_i)를 생성한다.
상기 제 1 테스트 입력부(100)는 도 2에 도시된 바와 같이, 비교부(110), 제 1 및 제 2 래치부(120, 130), 및 제 1 내지 제 4 드라이버(140, 150, 160, 170)을 포함한다.
상기 비교부(110)는 상기 외부 어드레스(DA_ADD)의 전압 레벨과 상기 기준 전압(VREF)의 전압 레벨을 비교한다. 예를 들어, 상기 비교부(110)는 상기 외부 어드레스(DA_ADD)의 전압 레벨이 상기 기준 전압(VREF)의 전압 레벨보다 높으면 하이 레벨의 신호를 출력하고, 낮으면 로우 레벨의 신호를 출력한다.
상기 제 1 래치부(120)는 상기 외부 클럭(DA_CLK)에 응답하여 상기 비교부(110)의 출력을 래치하고, 래치된 신호를 상기 라이징 어드레스(ADDR)로서 출력한다. 예를 들어, 상기 제 1 래치부(120)는 상기 외부 클럭(DA_CLK)의 라이징 타이밍에 상기 제 1 비교부(110)의 출력을 래치하여 상기 라이징 어드레스(ADDR)로서 출력한다.
상기 제 2 래치부(130)는 상기 외부 클럭바(DA_CLKB)에 응답하여 상기 비교부(110)의 출력을 래치하고, 래치된 신호를 상기 폴링 어드레스(ADDF)로서 출력한다. 예를 들어, 상기 제 2 래치부(130)는 상기 외부 클럭바(DA_CLKB)의 라이징 타이밍에 상기 제 1 비교부(110)의 출력을 래치하여 상기 폴링 어드레스(ADDF)로서 출력한다.
상기 제 1 드라이버(140)는 상기 외부 클럭(DA_CLK)을 드라이빙하여 상기 입력 클럭(CLK_i)으로서 출력한다.
상기 제 2 드라이버(150)는 상기 외부 클럭바(DA_CLKB)를 드라이빙하여 상기 입력 클럭바(CLKB_i)로서 출력한다.
상기 제 3 드라이버(160)는 상기 외부 라이트용 클럭(DA_QCLK)을 드라이빙하여 상기 라이트용 입력 클럭(QCLK_i)으로서 출력한다.
상기 제 4 드라이버(170)는 상기 외부 라이트용 클럭바(DA_QCLKB)를 드라이빙하여 상기 라이트용 입력 클럭바(QCLKB_i)로서 출력한다.
도 1의 어드레스 입력부(200)는 상기 라이징 어드레스(ADDR), 상기 폴링 어드레스(ADDF), 상기 라이트용 입력 클럭(QCLK_i), 및 상기 라이트용 입력 클럭바(QCLKB_i)에 응답하여 파이 어드레스(PHY_ADD)를 생성하고, 상기 파이 어드레스(PHY_ADD)를 내부 어드레스(INT_ADD)로서 출력한다.
상기 어드레스 입력부(200)는 도 3에 도시된 바와 같이, 제 1 래치부(210), 제 2 래치부(220), 제 1 먹스(230), 송신부(240), 수신부(250), 및 제 2 먹스(260)를 포함한다.
상기 제 1 래치부(210)는 상기 라이징 어드레스(ADDR)를 상기 라이트용 입력 클럭(QCLK_i)에 동기시켜 출력한다. 예를 들어, 상기 제 1 래치부(210)는 상기 라이트용 입력 클럭(QCLK_i)의 라이징 타이밍에 상기 라이징 어드레스(ADDR)를 래치하여 출력한다.
상기 제 2 래치부(220)는 상기 폴링 어드레스(ADDF)를 상기 라이트용 입력 클럭바(QCLKB_i)에 동기시켜 출력한다. 예를 들어, 상기 제 2 래치부(220)는 상기 라이트용 입력 클럭바(QCLKB_i)의 라이징 타이밍에 상기 폴링 어드레스(ADDF)를 래치하여 출력한다.
상기 제 1 먹스(230, 멀티 플렉서)는 상기 라이트용 입력 클럭(QCLK_i)에 응답하여 상기 제 1 래치부(210)의 출력 및 상기 제 2 래치부(220)의 출력 중 하나의 출력을 상기 파이 어드레스(PHY_ADD)로서 출력한다. 예를 들어, 상기 제 1 먹스(230)는 상기 라이트용 입력 클럭(QCLK_i)이 하이 레벨일 경우 상기 제 1 래치부(210)의 출력을 상기 파이 어드레스(PHY_ADD)로서 출력하고, 상기 라이트용 입력 클럭(QCLK_i)이 로우 레벨일 경우 상기 제 2 래치부(220)의 출력을 상기 파이 어드레스(PHY_ADD)로서 출력한다.
상기 송신부(240)는 제 1 테스트 제어 신호(Test_ctrlA)에 응답하여 활성화되며, 상기 파이 어드레스(PHY_ADD)를 어드레스 범프(ADD_bump)로 출력한다. 예를 들어, 상기 송신부(240)는 상기 제 1 테스트 제어 신호(Test_ctrlA)가 인에이블되면 활성화되어 상기 파이 어드레스(PHY_ADD)를 상기 어드레스 범프(ADD_bump)로 전달한다. 상기 송신부(240)는 상기 제 1 테스트 제어 신호(Test_ctrlA)가 디스에이블되면 비활성화되어 상기 파이 어드레스(PHY_ADD)가 상기 어드레스 범프(ADD_bump)로 전달되는 것을 차단한다. 이때, 상기 어드레스 범프(ADD_bump)는 마이크로 범프로서 테스트가 아닌 노멀 동작시 어드레스를 입력 받아 내부 회로에 전달하는 구성이다. 상시 송신부(240)는 드라이버로 구성될 수 있다.
상기 수신부(250)는 상기 어드레스 범프(ADD_bump)로부터 입력되는 상기 파이 어드레스(PHY_ADD)를 입력 받아 상기 제 2 먹스(260, 멀티 플렉서)로 전달한다. 이때, 상기 수신부(250)는 리시버로 구성될 수 있다.
상기 제 2 먹스(260)는 제 2 테스트 제어 신호(Test_ctrlB)에 응답하여 상기 제 1 먹스(230)으로부터 출력된 상기 파이 어드레스(PHY_ADD)를 상기 내부 어드레스(INT_ADD)로서 출력하거나, 상기 수신부(250)로부터 출력된 상기 파이 어드레스(PHY_ADD)를 상기 내부 어드레스(INT_ADD)로서 출력한다. 예를 들어, 상기 제 2 먹스(260)는 상기 제 2 테스트 제어 신호(Test_ctrlB)가 인에이블되면 상기 제 1 먹스(230)의 출력을 상기 내부 어드레스(INT_ADD)로서 출력하고, 상기 제 2 테스트 제어 신호(Test_ctrlB)가 디스에이블되면 상기 수신부(250)의 출력을 상기 내부 어드레스(INT_ADD)로서 출력한다.
도 1의 제 1 테스트 입력부(100)에 상기 외부 어드레스(DA_ADD) 대신 외부 커맨드(미도시)를 입력하면, 상기 어드레스 입력부(200)는 내부 커맨드(미도시)를 출력할 수 있다. 즉, 상기 외부 어드레스(DA_ADD)를 상기 내부 어드레스(INT_ADD)로서 생성하는 구성과 외부 커맨드를 내부 커맨드로 생성하는 구성이 동일하다. 반도체 메모리 장치는 도 1과 같은 구성으로 어드레스와 커맨드를 반도체 메모리 장치 내부로 전달할 수 있다.
도 1의 클럭 입력부(300)는 상기 입력 클럭(CLK_i) 및 상기 입력 클럭바(CLKB_i)에 응답하여 파이 클럭(PHY_CLK)을 생성하고, 상기 파이 클럭(PHY_CLK)을 내부 클럭(INT_CLK)으로서 출력한다.
상기 클럭 입력부(300)는 도 4에 도시된 바와 같이, 제 1 및 제 2 래치부(310, 320), 제 1 먹스(330), 송신부(340), 수신부(350), 및 제 2 먹스(360)를 포함한다.
상기 제 1 래치부(310)는 상기 입력 클럭(CLK_i)이 하이 레벨로 천이할 때마다 접지 전압(VSS) 즉, 로우 레벨을 래치하여 출력한다.
상기 제 2 래치부(320)는 상기 입력 클럭바(CLKB_i)가 하이 레벨로 천이할 때마다 외부 전압(VDD) 즉 하이 레벨을 래치하여 출력한다.
상기 제 1 먹스(330)는 상기 입력 클럭(CLK_i)에 응답하여 상기 제 1 및 제 2 래치부(310, 320)의 출력 중 하나의 출력을 상기 파이 클럭(PHY_CLK)으로서 출력한다. 예를 들어, 상기 제 1 먹스(330)는 상기 입력 클럭(CLK_i)이 하이 레벨일 때 상기 제 1 래치부(310)의 출력을 상기 파이 클럭(PHY_CLK)으로서 출력하고, 상기 입력 클럭(CLK_i)이 로우 레벨일 때 상기 제 2 래치부(320)의 출력을 상기 파이 클럭(PHY_CLK)으로서 출력한다.
상기 송신부(340)는 상기 제 1 테스트 제어 신호(Test_ctrlA)에 응답하여 활성화되며, 상기 파이 클럭(PHY_CLK)을 클럭 범프(CLK_bump)로 출력한다. 예를 들어, 상기 송신부(340)는 상기 제 1 테스트 제어 신호(Test_ctrlA)가 인에이블되면 활성화되어 상기 파이 클럭(PHY_CLK)을 상기 클럭 범프(CLK_bump)에 전달한다. 상기 송신부(340)는 상기 제 1 테스트 제어 신호(Test_ctrlA)가 디스에이블되면 상기 파이 클럭(PHY_CLK)이 상기 클럭 범프(CLK_bump)에 전달되는 것을 차단한다. 상기 송신부(340)는 드라이버로 구성될 수 있다.
상기 수신부(350)는 상기 클럭 범프(CLK_bump)로부터 입력되는 상기 파이 클럭(PHY_CLK)을 상기 제 2 먹스(360)에 전달한다. 상기 수신부(350)는 리시버로 구성될 수 있다.
상기 제 2 먹스(360)는 상기 제 2 테스트 제어 신호(Test_ctrlB)에 응답하여 상기 제 1 먹스(330)에서 출력된 상기 파이 클럭(PHY_CLK) 및 상기 수신부(350)에서 출력된 상기 파이 클럭(PHY_CLK) 중 하나를 상기 내부 클럭(INT_CLK)으로서 출력한다. 예를 들어, 상기 제 2 먹스(360)는 상기 제 2 테스트 제어 신호(Test_ctrlB)가 인에이블되면 상기 제 1 먹스(330)의 출력을 상기 내부 클럭(INT_CLK)으로서 출력하고, 상기 제 2 테스트 제어 신호(Test_ctrlB)가 디스에이블되면 상기 수신부(350)의 출력을 상기 내부 클럭(INT_CLK)으로서 출력한다.
도 1에 개시된 제 1 테스트 입력부(100), 어드레스 입력부(200) 및 클럭 입력부(300)의 동작을 도 5를 참조하여 설명하면 다음과 같다.
외부 클럭(DA_CLK)과 외부 어드레스(DA_ADD)가 입력된다.
상기 외부 어드레스(DA_CLK)와 기준 전압(VREF)의 전압 레벨을 비교한 결과(AR)가 상기 외부 클럭(DA_CLK)의 라이징 타이밍 즉, 상기 외부 클럭(DA_CLK)이 하이 레벨로 천이할 때부터 다음 하이 레벨로 천이할 때까지 라이징 어드레스(ADDR)로서 래치되고 출력된다.
상기 외부 어드레스(DA_CLK)와 상기 기준 전압(VREF)의 전압 레벨을 비교한 결과(AF)가 상기 외부 클럭(DA_CLK)의 폴링 타이밍 즉, 상기 외부 클럭(DA_CLK)이 로우 레벨로 천이할 때부터 다음 로우 레벨로 천이할 때까지 폴링 어드레스(ADDF)로서 래치되고 출력된다.
외부 라이트용 클럭(DA_QCLK)의 하이 구간동안 상기 라이징 어드레스(ADDR)가 상기 파이 어드레스(PHY_ADD)로서 출력되고, 상기 외부 라이트용 클럭(DA_QCLK)의 로우 구간동안 상기 폴링 어드레스(ADDF)가 상기 파이 어드레스(PHY_ADD)로서 출력된다.
또한, 파이 클럭(PHY_CLK)은 상기 외부 클럭(DA_CLK)의 하이 구간동안 접지 레벨(VSS) 즉, 로우 레벨로 출력되고, 상기 외부 클럭(DA_CLK)의 로우 구간동안 외부 전압(VDD) 즉, 하이 레벨로 출력된다. 다시 설명하면, 상기 파이 클럭(PHY_CLK)은 상기 외부 클럭(DA_CLK)의 위상과 반대되는 위상을 갖는다. 도 1 내지 도 4에 개시된 상기 외부 클럭(DA_CLK), 상기 외부 클럭바(DA_CLKB), 상기 외부 라이트용 클럭(DA_QCLK), 및 상기 외부 라이트용 클럭바(DA_QCLKB) 각각은 자신이 드라이빙되어 출력되는 상기 입력 클럭(CLK_i), 상기 입력 클럭바(CLKB_i), 상기 라이트용 입력 클럭(QCLK_i), 및 상기 라이트용 입력 클럭바(QCLKB_i)와 동일한 위상을 갖는다. 또한 상기 외부 클럭(DA_CLK)과 상기 외부 클럭바(DA_CLKB)은 반대의 위상을 갖고, 상기 외부 라이트용 클럭(DA_QCLK)과 상기 외부 라이트용 클럭바(DA_QCLKB)은 반대의 위상을 갖는다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 6에 도시된 바와 같이, 제 2 테스트 입력부(400), 데이터 입출력부(500), 및 스트로브 신호 입력부(600)를 포함한다.
도 1에 도시된 반도체 메모리 장치는 어드레스(또는 커맨드), 및 클럭에 관한 것이라면, 도 6에 도시된 반도체 메모리 장치는 데이터에 관한 것이다.
상기 제 2 테스트 입력부(400)는 테스트용 패드(미도시)로부터 외부에서 입력되는 데이터(DA_DQ), 기준 전압(VREF), 클럭(DA_CLK, DA_CLKB) 및 데이터 스트로브 신호(DA_DQS, DA_DQSB)를 상기 데이터 입출력부(500), 및 스트로브 신호 입력부(600)에 제공한다. 이때, 상기 테스트용 패드는 프로브 패드, 다이렉트 패드등 일 수 있으며, 외부에서 입력되는 데이터(DA_DQ)를 외부 데이터(DA_DQ)라 하고, 외부에서 입력되는 클럭(DA_CLK, DA_CLKB)을 외부 클럭(DA_CLK), 외부 클럭바(DA_CLKB)라 한다. 또한 외부에서 입력되는 데이터 스트로브 신호(DA_DQS, DA_DQSB)를 외부 데이터 스트로브 신호(DA_DQS), 외부 데이터 스트로브 바 신호(DA_DQSB)라 한다.
상기 제 2 테스트 입력부(400)는 외부 데이터(DA_DQ)의 전압 레벨과 상기 기준 전압(VREF)의 전압 레벨을 비교하고, 상기 외부 클럭(DA_CLK)에 비교 결과를 동기시켜 라이징 데이터(DATAR)를 생성한다. 또한 상기 제 2 테스트 입력부(200)는 상기 외부 데이터(DA_DQ)의 전압 레벨과 상기 기준 전압(VREF)의 전압 레벨을 비교하고, 상기 외부 클럭바(DA_CLKB)에 비교 결과를 동기시켜 폴링 데이터(DATAF)를 생성한다. 한편, 상기 외부 데이터 스트로브 신호(DA_DQS), 및 상기 외부 데이터 스트로브 바 신호(DA_DQSB)를 각각 드라이빙하여 입력 데이터 스트로브 신호(DQS_i), 입력 데이터 스트로브 바 신호(DQSB_i)를 생성한다.
상기 제 2 테스트 입력부(400)는 도 7에 도시된 바와 같이, 비교부(410), 제 1 및 제 2 래치부(420, 430), 및 제 1 및 제 2 드라이버(440, 450)를 포함한다.
상기 비교부(410)는 상기 외부 데이터(DA_DQ)의 전압 레벨과 상기 기준 전압(VREF)의 전압 레벨을 비교한다. 예를 들어, 상기 비교부(410)는 상기 외부 데이터(DA_DQ)의 전압 레벨이 상기 기준 전압(VREF)의 전압 레벨보다 높으면 하이 레벨의 신호를 출력하고 낮으면 로우 레벨의 신호를 출력한다.
상기 제 1 래치부(420)는 상기 외부 클럭(DA_CLK)에 응답하여 상기 비교부(410)의 출력을 래치하고, 래치된 신호를 상기 라이징 데이터(DATAR)로서 출력한다. 예를 들어, 상기 제 1 래치부(420)는 상기 외부 클럭(DA_CLK)의 라이징 타이밍에 상기 제 1 비교부(410)의 출력을 래치하여 상기 라이징 데이터(DATAR)로서 출력한다.
상기 제 2 래치부(430)는 상기 외부 클럭(DA_CLK)에 응답하여 상기 비교부(410)의 출력을 래치하고, 래치된 신호를 상기 폴링 데이터(DATAF)로서 출력한다. 예를 들어, 상기 제 2 래치부(430)는 상기 외부 클럭바(DA_CLKB)의 라이징 타이밍에 상기 제 1 비교부(410)의 출력을 래치하여 상기 폴링 데이터(DATAF)로서 출력한다.
상기 제 1 드라이버(440)는 상기 외부 데이터 스트로브 신호(DA_DQS)를 드라이빙하여 상기 입력 데이터 스트로브 신호(DQS_i)로서 출력한다.
상기 제 2 드라이버(450)는 상기 외부 데이터 스트로브 바 신호(DA_DQSB)를 드라이빙하여 상기 입력 데이터 스트로브 바 신호(DQSB_i)로서 출력한다.
도 6의 데이터 입출력부(500)는 라이트용 데이터 스트로브 라이징 신호(WDQS_R), 및 라이트용 데이터 스트로브 폴링 신호(WDQS_F)에 응답하여 상기 라이징 데이터(DATAR), 및 상기 폴링 데이터(DATAF)를 제 1 및 제 2 입력용 데이터 라인(RXR_L, RXF_L)에 전달한다. 또한 상기 데이터 입출력부(500)는 제 1 및 제 2 출력용 데이터 라인(TXR_L, TXF_L)으로부터 데이터를 입력 받는다. 이때, 상기 데이터 입출력부(500)는 데이터 입출력 범프(DQ_bump)와 연결된다.
상기 데이터 입출력부(500)는 도 8에 도시된 바와 같이, 데이터 입력부(510), 데이터 출력부(520), 및 임시 저장부(530)를 포함한다.
상기 데이터 입력부(510)는 데이터 입출력 범프(DQ_bump)로부터 입력되는 파이 데이터(PHY_DQ) 또는 상기 데이터 출력부(520)로부터 입력되는 파이 데이터(PHY_DQ)를 상기 라이트용 데이터 스트로브 라이징 신호(WDQS_R), 및 상기 라이트용 데이터 스트로브 폴링 신호(WDQS_F)에 동기시켜 상기 제 1 및 제 2 입력용 데이터 라인(RXR_L, RXF_L)에 전달한다.
상기 데이터 입력부(510)는 수신부(511), 및 제 1 및 제 2 래치부(512, 513)를 포함한다.
상기 수신부(511)는 상기 파이 데이터(PHY_DQ)를 입력 받아 상기 제 1 및 제 2 래치부(512, 513)에 전달한다. 상기 수신부(511)는 리시버로 구성될 수 있다.
상기 제 1 래치부(512)는 상기 수신부(511)의 출력을 상기 라이트용 데이터 스트로브 라이징 신호(WDQS_R)에 응답하여 상기 제 1 입력용 데이터 라인(RXR_L)으로 출력한다. 예를 들어, 상기 제 1 래치부(512)는 상기 라이트용 데이터 스트로브 라이징 신호(WDQS_R)가 하이 레벨로 천이할 때마다 상기 수신부(511)의 출력을 래치하여 상기 제 1 입력용 데이터 라인(RXR_L)으로 출력한다.
상기 제 2 래치부(513)는 상기 수신부(511)의 출력을 상기 라이트용 데이터 스트로브 폴링 신호(WDQS_F)에 응답하여 상기 제 2 입력용 데이터 라인(RXF_L)으로 출력한다. 예를 들어, 상기 제 2 래치부(512)는 상기 라이트용 데이터 스트로브 폴링 신호(WDQS_F)가 하이 레벨로 천이할 때마다 상기 수신부(511)의 출력을 래치하여 상기 제 2 입력용 데이터 라인(RXF_L)으로 출력한다.
상기 데이터 출력부(520)는 상기 제 1 및 제 2 출력용 데이터 라인(TXR_L, TXF_L)의 신호, 상기 임시 저장부(530)의 출력 신호, 및 상기 제 2 테스트 입력부(400)의 출력 신호(DATAR, DATAF) 중 하나를 상기 데이터 입출력 범프(DQ_bump) 및 상기 데이터 입력부(510)의 수신부(511)로 출력한다.
상기 데이터 출력부(520)는 제 1 내지 제 6 먹스(521~526), 및 송신부(527)를 포함한다.
상기 제 1 먹스(521)는 제 1 테스트 제어 신호(Test_ctrl1)에 응답하여 상기 임시 저장부(530)의 출력 신호 및 상기 제 1 출력용 데이터 라인(TXR_L)의 신호 중 하나를 출력한다. 예를 들어, 상기 제 1 먹스(521)는 상기 제 1 테스트 제어 신호(Test_ctrl1)가 인에이블되면 상기 제 1 출력용 데이터 라인(TXR_L)의 신호를 출력하고, 상기 제 1 테스트 제어 신호(Test_ctrl1)가 디스에이블되면 상기 임시 저장부(530)의 출력 신호를 출력한다.
상기 제 2 먹스(522)는 상기 제 1 테스트 제어 신호(Test_ctrl1)에 응답하여 상기 임시 저장부(530)의 출력 신호 및 상기 제 2 출력용 데이터 라인(TXF_L)의 신호 중 하나를 출력한다. 예를 들어, 상기 제 2 먹스(522)는 상기 제 1 테스트 제어 신호(Test_ctrl1)가 인에이블되면 상기 제 2 출력용 데이터 라인(TXR_L)의 신호를 출력하고, 상기 제 1 테스트 제어 신호(Test_ctrl1)가 디스에이블되면 상기 임시 저장부(530)의 출력 신호를 출력한다.
상기 제 3 먹스(523)는 제 2 테스트 제어 신호(Test_ctrl2)에 응답하여 출력용 클럭(TXCLK) 및 라이트용 입력 클럭(QCLK_i) 중 하나의 클럭을 출력한다. 예를 들어, 상기 제 3 먹스(523)는 상기 제 2 테스트 제어 신호(Test_ctrl2)가 인에이블되면 상기 라이트용 입력 클럭(QCLK_i)을 출력하고, 상기 제 2 테스트 제어 신호(Test_ctrl2)가 디스에이블되면 상기 출력용 클럭(TXCLK)을 출력한다. 이때, 상기 출력용 클럭(TXCLK)은 테스트 동작시가 아닌 노멀 동작의 리드 동작에 이용되는 클럭이며, 상기 라이트용 입력 클럭(QCLK_i)은 도 1에 도시된 클럭이다.
상기 제 4 먹스(524)는 상기 라이트용 입력 클럭(QCLK_i)에 응답하여 상기 라이징 데이터(DATAR) 및 상기 폴링 데이터(DATAF) 중 하나를 출력한다. 예를 들어, 상기 제 4 먹스(524)는 상기 라이트용 입력 클럭(QCLK_i)이 하이 레벨이면 상기 라이징 데이터(DATAR)를 출력하고, 상기 라이트용 입력 클럭(QCLK_i)이 로우 레벨이면 상기 폴링 데이터(DATAF)를 출력한다.
상기 제 5 먹스(525)는 상기 제 3 먹스(523)의 출력에 응답하여 상기 제 1 먹스(521)의 출력 및 상기 제 2 먹스(522)의 출력 중 하나를 출력한다. 예를 들어, 상기 제 5 먹스(525)는 상기 제 3 먹스(523)의 출력이 하이 레벨이면 상기 제 1 먹스(521)의 출력을 출력하고, 상기 제 3 먹스(523)의 출력이 로우 레벨이면 상기 제 2 먹스(522)의 출력을 출력한다.
상기 제 6 먹스(526)는 제 3 테스트 제어 신호(Test_ctrl3)에 응답하여 상기 제 5 먹스(525)의 출력 및 상기 제 4 먹스(524)의 출력 중 하나를 출력한다. 예를 들어, 상기 제 6 먹스(526)는 상기 제 3 테스트 제어 신호(Test_ctrl3)가 인에이블되면 상기 제 5 먹스(525)의 출력을 상기 송신부(527)로 출력하고, 상기 제 3 테스트 제어 신호(Test_ctrl3)가 디스에이블되면 상기 제 4 먹스(524)을 상기 송신부(527)로 출력한다.
상기 송신부(527)는 상기 제 6 먹스(526)의 출력을 상기 데이터 입출력 범프(DQ_bump) 및 상기 수신부(511)로 전달한다. 상기 송신부(527)는 드라이버로 구성될 수 있다.
상기 제 1 및 제 2 먹스(521, 522)는 상기 제 1 테스트 제어 신호(Test_ctrl1)에 따라 상기 임시 저장부(530)의 출력 및 제 1 및 제 2 출력용 데이터 라인(TXR_L, TXF_L)의 신호 중 하나를 선택하는 구성이다. 또한 상기 제 3 먹스(523)는 상기 제 2 테스트 제어 신호(Test_ctrl2)에 따라 노멀 동작시 이용되는 클럭(TXCLK) 및 테스트시 이용되는 클럭(QCLK_i)을 선택하는 구성이다. 상기 제 4 먹스(524)는 상기 라이징 데이터(DATAR), 및 상기 폴링 데이터(DATAF)를 테스트시 이용되는 클럭 즉, 상기 라이트용 입력 클럭(QCLK_i)에 동기시키는 구성이다. 상기 제 5 먹스(525)는 상기 제 1 및 제 2 먹스(521, 522)의 출력을 상기 제 3 먹스(523)의 출력에 동기시키는 구성이다. 상기 제 6 먹스(526)는 상기 제 3 테스트 제어 신호(Test_ctrl3)에 응답하여 상기 제 4 먹스(524)의 출력 및 상기 제 5 먹스(526)의 출력 중 하나를 상기 송신부(527)에 전달하는 구성이다. 상기 송신부(527)와 상기 수신부(511)가 연결된 노드에 상기 데이터 입출력 범프(DQ_bump)가 연결되며, 상기 송신부(527), 상기 수신부(511), 및 상기 데이터 입출력 범프(DQ_bump)가 연결된 노드의 신호가 파이 데이터(PHY_DQ)이다. 즉, 상기 송신부(527)의 출력이 상기 파이 데이터(PHY_DQ)이고, 상기 수신부(511)의 입력이 상기 파이 데이터(PHY_DQ)이다.
상기 임시 저장부(530)는 제 4 테스트 제어 신호(Test_ctrl4)에 응답하여 상기 데이터 입력부(510)의 출력을 저장하고, 저장된 신호를 상기 데이터 출력부(520)의 제 1 및 제 2 먹스(521, 522)에 전달한다. 예를 들어, 상기 임시 저장부(530)는 상기 제 4 테스트 제어 신호(Test_ctrl4)가 인에이블되면 상기 데이터 입력부(510)의 출력을 저장하고, 저장된 신호를 상기 데이터 출력부(520)의 제 1 및 제 2 먹스(521, 522)에 전달한다. 또한 상기 임시 저장부(530)는 상기 제 4 테스트 제어 신호(Test_ctrl4)가 디스에이블되면 상기 데이터 입력부(510)의 출력을 입력 받지 않고, 이전에 저장된 신호의 값을 출력한다.
상기 임시 저장부(530)는 제 1 및 제 2 스위치(531, 532), 및 레지스터(533)를 포함한다.
상기 제 1 스위치(531)는 상기 제 4 테스트 제어 신호(Test_ctrl4)가 인에이블되면 상기 제 1 래치부(512)의 출력을 상기 레지스터(533)에 전달한다. 상기 제 1 스위치(531)는 상기 제 4 테스트 제어 신호(Test_ctrl4)가 디스에이블되면 상기 제 1 래치부(512)의 출력이 상기 레지스터(533)에 전달되는 것을 차단한다.
상기 제 2 스위치(532)는 상기 제 4 테스트 제어 신호(Test_ctrl4)가 인에이블되면 상기 제 2 래치부(513)의 출력을 상기 레지스터(533)에 전달한다. 상기 제 2 스위치(532)는 상기 제 4 테스트 제어 신호(Test_ctrl4)가 디스에이블되면 상기 제 2 래치부(513)의 출력이 상기 레지스터(533)에 전달되는 것을 차단한다.
상기 레지스터(533)는 상기 제 1 및 제 2 스위치(531, 532)의 출력을 저장하고, 저장된 신호를 상기 제 1 및 제 2 먹스(521, 522)로 출력한다. 예를 들어, 상기 레지스터(533)는 상기 제 1 스위치(531)의 출력을 저장하고, 저장된 상기 제 1 스위치(531)의 출력을 상기 제 1 먹스(521)로 출력한다. 또한 상기 레지스터(531)는 상기 제 2 스위치(532)의 출력을 저장하고, 저장된 상기 제 2 스위치(532)의 출력을 상기 제 2 먹스(522)로 출력한다.
도 6의 상기 스트로브 신호 입력부(600)는 상기 입력 데이터 스트로브 신호(DQS_i), 및 상기 입력 데이터 스트로브 바 신호(DQSB_i)에 응답하여 상기 라이트용 데이터 스트로브 라이징 신호(WDQS_R), 및 상기 라이트용 데이터 스트로브 폴링 신호(WDQS_F)를 생성한다. 또한 상기 스토르브 신호 입력부(600)는 데이터 스트로브 범프(DQS_bump)에 연결되어, 노멀 동작시 상기 데이터 스트로브 범프(DQS_bump)로부터 입력되는 신호에 응답하여 상기 라이트용 데이터 스트로브 라이징 신호(WDQS_R), 및 상기 라이트용 데이터 스트로브 폴링 신호(WDQS_F)를 생성한다.
상기 스토로브 신호 입력부(600)는 도 9에 도시된 바와 같이, 제 1 및 제 2 래치부(610, 620), 먹스(630), 송신부(640), 및 수신부(650)를 포함한다.
상기 제 1 래치부(610)는 상기 입력 데이터 스트로브 신호(DQS_i)에 응답하여 외부 전압(VDD) 즉, 하이 레벨의 신호를 래치하여 출력한다. 예를 들어, 상기 제 1 래치부(610)는 상기 입력 데이터 스트로브 신호(DQS_i)가 하이 레벨로 천이할 때마다 하이 레벨의 신호를 출력한다.
상기 제 2 래치부(620)는 상기 입력 데이터 스트로브 바 신호(DQSB_i)에 응답하여 접지 전압(VSS) 즉, 로우 레벨의 신호를 래치하여 출력한다. 예를 들어, 상기 제 2 래치부(620)는 상기 입력 데이터 스트로브 바 신호(DQSB_i)가 하이 레벨로 천이할 때마다 로우 레벨의 신호를 출력한다.
상기 먹스(630)는 상기 입력 데이터 스트로브 신호(DQS_i)에 응답하여 상기 제 1 래치부(610) 및 상기 제 2 래치부(620)의 출력 중 하나를 상기 송신부(640)로 출력한다. 예를 들어, 상기 먹스(630)는 상기 입력 데이터 스트로브 신호(DQS_i)가 하이 레벨일 경우 상기 제 1 래치부(610)의 출력을 상기 송신부(640)로 출력하고, 상기 입력 데이터 스트로브 바 신호(DQSB_i)가 로우 레벨일 경우 상기 제 2 래치부(620)의 출력을 상기 송신부(640)로 출력한다.
상기 송신부(640)는 상기 먹스(630)의 출력을 입력 받아 상기 데이터 스트로브 범프(DQS_bump) 및 상기 수신부(650)로 출력한다.
상기 수신부(650)는 상기 송신부(640)에서 출력되는 신호 또는 상기 데이터 스트로브 범프(DQS_bump)에서 입력되는 신호를 입력 받아 상기 라이트용 데이터 스트로브 라이징 신호(WDQS_R)로서 출력하고, 상기 송신부(640)에서 출력되는 신호 또는 상기 데이터 스트로브 범프(DQS_bump)에서 입력되는 신호를 반전시켜 상기 라이트용 데이터 스트로브 폴링 신호(WDQS_F)로서 출력한다. 이때, 상기 송신부(640), 상기 수신부(650), 및 상기 데이터 스트로브 범프(DQS_bump)가 연결된 노드에 입력되거나 노드로부터 출력되는 신호는 파이 데이터 스트로브 신호(PHY_DQS)라 한다.
도 10은 도 1의 어드레스 커맨드 클럭 관련 반도체 메모리 장치(1000)와 도 6의 데이터 관련 반도체 메모리 장치(2000)가 모두 이용되는 반도체 메모리 장치를 도시한 것이다.
도 10에 도시된 반도체 메모리 장치는 테스트용 입출력 포트(700), 내부 입력 인터페이스(800), 및 에러 검출부(900)를 포함한다.
테스트용 입출력 포트(700)는 복수의 테스트용 패드(700_1, 700_2, ~ 700_n)를 포함하며, 외부로부터 인가되는 어드레스, 커맨드, 클럭, 데이터를 상기 내부 입력 인터페이스(800)에 전달한다.
상기 내부 입력 인터페이스(800)는 도 1에 도시된 반도체 메모리 장치(1000) 및 도 6에 도시된 반도체 메모리 장치(2000)를 포함하며, 상기 테스트 입출력 포트(700)로부터 입력되는 어드레스, 커맨드, 클럭, 및 데이터를 내부 클럭(INT_CLK), 내부 어드레스(INT_ADD), 내부 커맨드(INT_COM), 내부 데이터(INT_DQ), 및 임시 저장 데이터(R_out)를 생성한다. 예를 들어, 도 1에 도시된 반도체 메모리 장치(1000)는 외부 어드레스(DA_ADD), 기준 전압(VREF), 외부 클럭(DA_CLK), 외부 라이트용 클럭(DA_QCLK)에 응답하여 상기 내부 어드레스(INT_ADD), 상기 내부 클럭(INT_CLK)을 생성한다. 또한, 도 1에 도시된 반도체 메모리 장치(1000)를 이용하여 외부 커맨드를 상기 내부 커맨드(INT_COM)로 생성할 수 있다. 이때, 입력 신호와 출력 신호만 다를뿐 내부 어드레스(INT_ADD)를 생성하는 구성과 내부 커맨드(INT_COM)를 생성하는 구성은 동일하다. 도 6에 도시된 반도체 메모리 장치(2000)는 외부 데이터(DA_DQ), 기주 전압(VREF), 외부 클럭(DA_CLK), 및 외부 데이터 스트로브 신호(DA_DQS)를 이용하여 입력용 데이터 라인(RXR_L, RXF_L)에 입력되는 내부 데이터(INT_DATA)를 생성한다. 또한 상기 입력용 데이터 라인(RXR_L, RXF_L)에 입력되는 상기 내부 데이터(INT_DATA)를 레지스터(533, 도 8)가 저장하여 임시 저장 데이터(R_out(R1_out, R1_out))를 생성한다.
상기 에러 검출부(900)는 상기 내부 데이터(INT_DATA)와 상기 임시 저장 데이터(R_out)가 동일한지를 비교하고, 그 결과를 상기 테스트용 입출력 포트(700)에 구성된 하나의 테스트용 패드로 출력한다. 상기 에러 검출부(900)는 익스클루시브 오어 게이트(exclusive or gate) 및 앤드 게이트(and gate)로 구현할 수 있다.
도 1에 도시된 반도체 메모리 장치(1000)의 동작에 관해 설명하면 다음과 같다.
도 1을 참조하면, 제 1 테스트 입력부(100)는 외부 어드레스(DA_ADD), 기준 전압(VREF), 외부 클럭(DA_CLK), 외부 클럭바(DA_CLKB), 외부 라이트용 클럭(DA_QCLK), 및 외부 라이트용 클럭바(DA_QCLKB)에 응답하여 라이징 어드레스(ADDR), 폴링 어드레스(ADDF), 라이트용 입력 클럭(QCLK_i), 라이트용 입력 클럭바(QCLK_i), 입력 클럭(CLK_i), 및 입력 클럭바(CLKB_i)를 생성한다.
어드레스 입력부(200)는 상기 라이징 어드레스(ADDR), 상기 폴링 어드레스(ADDF), 상기 라이트용 입력 클럭(QCLK_i), 및 상기 라이트용 입력 클럭바(QCLKB_i)에 응답하여 상기 내부 어드레스(INT_ADD)를 생성한다.
도 3을 참조하여 더욱 상세히 설명하면, 테스트시 제 1 테스트 제어 신호(Test_ctrlA)를 인에이블시켜 제 1 먹스(230)에서 생성된 파이 어드레스(PHY_ADD)를 어드레스 범프(ADD_bump) 및 수신부(250)에 출력한다. 상기 수신부(250)는 상기 송신부(240)의 출력을 입력 받아 제 2 먹스(260)에 출력한다. 이때, 제 2 테스트 제어 신호(Test_ctrlB)가 디스에이블된 경우 상기 제 2 먹스(260)는 상기 수신부(250)의 출력을 상기 내부 어드레스(INT_ADD)로서 출력한다. 테스트용 패드로부터 입력되어 생성된 상기 라이징 어드레스(ADDR) 및 상기 폴링 어드레스(ADDF)로부터 상기 파이 어드레스(PHY_ADD)를 생성하고, 이를 상기 어드레스 범프(ADD_bump)를 거쳐 상기 수신부(250)에 입력시킴으로서, 노멀 동작시 상기 어드레스 범프(ADD_bump)로부터 상기 수신부(250)에 입력되는 어드레스 패스와 동일한 패스를 형성한다. 상기 송신부(240), 및 상기 수신부(250)를 거치지 않은 상기 파이 어드레스(PHY_ADD)를 상기 내부 어드레스(INT_ADD)로서 이용하고자 할 때는 상기 제 2 테스트 제어 신호(Test_ctrlB)를 디스에이블시킨다.
외부 커맨드가 내부 커맨드로서 생성되는 구성은 외부 어드레스(DA_ADD)가 상기 내부 어드레스(INT_ADD)로서 생성되는 구성과 동일하게 구성된다.
클럭 입력부(300)는 상기 입력 클럭(CLK_i) 및 상기 입력 클럭바(CLKB_i)에 응답하여 상기 내부 클럭(INT_CLK)을 생성한다.
도 4를 참조하여 더욱 상세히 설명하면, 제 1 먹스(330)의 출력 즉 파이 클럭(PHY_CLK)이 송신부(340), 클럭 범프(CLK_bump), 수신부(350), 및 제 2 먹스(360)를 거쳐 상기 내부 클럭(INT_CLK)으로서 출력된다. 이 경우, 노멀 동작시와 동일하게 상기 클럭 범프(CLK_bump)로부터 상기 수신부(350)가 신호를 입력 받아 상기 제 2 먹스(360)를 통해 내부 클럭(INT_CLK)을 출력하게 된다. 또한 상기 제 1 및 제 2 테스트 제어 신호(Test_ctrlA, Test_ctrlB)에 제어에 따라 상기 제 1 먹스(330)의 출력이 상기 클럭 범프(CLK_bump)와 상기 수신부(350)를 거치지 않고 직접 상기 제 2 먹스(360)을 통해 상기 내부 클럭(INT_CLK)으로서 출력한다.
그러므로, 도 1에 도시된 반도체 메모리 장치(1000)는 테스트시 노멀 동작시와 동일한 어드레스, 커맨드, 클럭의 입력 패스를 거쳐 다른 내부 회로에 상기 내부 어드레스(INT_ADD), 상기 내부 커맨드(INT_COM), 및 상기 내부 클럭(INT_CLK)을 입력시킬 수 있다.
도 6에 도시된 반도체 메모리 장치(2000)의 동작을 설명하면 다음과 같다.
제 2 데이터 입출력부(500)는 외부 데이터(DA_DQ), 기준 전압(VREF), 외부 클럭(DA_CLK), 외부 클럭바(DA_CLKB), 외부 데이터 스트로브 신호(DA_DQS), 및 상기 외부 데이터 스트로브 바 신호(DA_DQSB)에 응답하여 라이징 데이터(DATAR), 폴링 데이터(DATAF), 입력 데이터 스트로브 신호(DQS_i), 및 입력 데이터 스트로브 바 신호(DQSB_i)를 생성한다.
데이터 입출력부(500)는 상기 라이징 데이터(DATAR), 및 상기 폴링 데이터(DATAF), 라이트용 데이터 스트로브 라이징 신호(WDQS_R), 및 라이트용 데이터 스트로브 폴링 신호(WDQS_F)에 응답하여 제 1 및 제 2 입력용 데이터 라인(RXR_L, RXF_L)으로 파이 데이터(PHY_DQ, 도 8)를 입력 데이터(INT_DATA)로서 출력한다. 또한 상기 데이터 입출력부(500)는 제 1 및 제 2 출력용 데이터 라인(TXR_L, TXF_L)으로부터 입력 받은 데이터를 데이터 범프(DQ_bump)로 출력할 수 있다.
도 8을 참조하여 더욱 상세히 설명하면, 상기 데이터 입출력부(500)는 데이터 입력부(510), 데이터 출력부(520), 및 임시 저장부(530)를 포함한다.
상기 데이터 입력부(510)는 상기 파이 데이터(PHY_DQ)를 상기 제 1 및 제 2 입력용 데이터 라인(RXR_L, RXF_L)으로 전달한다.
상기 데이터 출력부(520)는 제 1 내지 제 3 테스트 제어 신호(Test_ctrl1, Test_ctrl2, Test_ctrl3)에 응답하여 상기 제 1 및 제 2 출력용 데이터 라인(TXR_L, TXF_L)의 신호, 레지스터(533)의 출력 신호(R1_out, R2_out) 및 상기 라이징 데이터(DATAR), 상기 폴링 데이터(DATAF) 중 하나(TXR_L, TXF_L 또는 R1_out, R2_out 또는 DATAR, DATAF)를 선택하고 선택된 신호들에 응답하여 상기 파이 데이터(PHY_DQ)를 생성한다.
그러므로, 상기 데이터 입력부(510)를 통해 입력용 데이터 라인(RXR_L, RXF_L)을 거치는 노멀 동작시와 동일한 데이터 패스를 가지고 데이터를 입력시킬 수 있다.
또한 상기 임지 저장부(530)는 상기 제 1 및 제 2 입력용 데이터 라인(RXR_L, RXF_L)으로 입력되는 데이터를 저장하여 임시 저장 데이터(R1_out, R2_out)를 출력할 수 있다.
도 10을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(3000)는 테스트용 입출력 포드(700)를 통해 테스트시 노멀 동작시와 동일한 패스로 어드레스, 클럭, 커맨드, 데이터를 입력시킬 수 있어, 반도체 메모리 장치가 저장된 데이터를 출력하게 할 수 있고, 입력된 데이터를 저장시키는 등의 테스트시 노멀 동작이 가능하다. 또한 외부로부터 입력되는 어드레스, 클럭, 커맨드, 데이터등의 각 범프와 연결된 수신부를 통해 반도체 메모리 장치 내부로 어드레스, 클럭, 커맨드, 데이터등을 입력시키는 구성으로, 각 수신부의 정상 동작 여부를 체크할 수도 있다.
한편, 에러 검출부(900)를 포함하여, 반도체 메모리 장치 내부로 입력되는 입력 데이터(INT_ DATA)와 임시 저장 데이터(R_out)가 동일한지 여부를 파악하여 상기 데이터 입력부(510), 및 상기 데이터 출력부(520)가 모두 정상 동작하는지를 파악할 수 있다. 더욱 상세히 설명하면, 상기 데이터 출력부(520)의 출력이 상기 데이터 입력부(510)를 거쳐 상기 임시 저장부(530)에 저장될 수 있고, 상기 임시 저장부(530)의 출력이 다시 데이터 출력부(520)에 입력될 수 있다. 그러므로, 동일한 데이터를 데이터 입력부(510)과 데이터 출력부(520)에 입력시킬 수 있어, 임시 저장된 데이터와 데이터 입력부(510)에서 출력되는 데이터를 비교하면 상기 데이터 입력부(510) 및 상기 데이터 출력부(520)의 정상 동작 유무를 파악할 수 있다.
한편, 도 10의 반도체 메모리 장치(3000)를 각 채널에 배치하면, 각 채널을 각각 태스트할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (17)

  1. 복수개의 테스트용 패드를 포함하는 테스트용 입출력 포트;
    상기 테스트용 입출력 포트를 통해 외부에서 입력되는 신호들에 응답하여 내부 클럭, 내부 어드레스, 내부 커맨드, 내부 데이터, 및 임시 저장 데이터를 생성하는 내부 입력 인터페이스; 및
    상기 내부 데이터와 상기 임시 저장 데이터가 동일한지 여부를 판단하여 그 결과를 상기 테스트용 입출력 포트 중 하나의 테스트용 패드를 통해 출력하는 에러 검출부를 포함하며,
    상기 내부 입력 인터페이스는 상기 내부 데이터를 생성하는 데이터 입출력부를 포함하고,
    상기 데이터 입출력부는 상기 내부 데이터를 상기 임시 저장 데이터로서 저장하는 임시 저장부, 상기 임시 저장 데이터를 입력 받아 데이터 입력부에 전달하는 데이터 출력부, 및 상기 데이터 출력부의 출력을 입력 받아 상기 내부 데이터로서 출력하는 상기 데이터 입력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 복수개의 테스트용 패드는
    프로브 패드(probe pad) 또는 다이렉트 억세스 패드(direct access pad)인 것을 특징으로 하는 반도체 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 내부 입력 인터페이스는
    기준 전압과 외부에서 입력되는 신호의 전압 레벨을 비교하여 상기 내부 어드레스, 상기 내부 커맨드, 및 상기 내부 데이터로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 내부 입력 인터페이스는
    상기 테스트용 입출력 포트로부터 외부 어드레스, 기준 전압, 외부 클럭, 외부 라이트용 클럭에 응답하여 라이징 어드레스, 폴링 어드레스, 라이트용 입력 클럭 및 입력 클럭을 생성하는 테스트 입력부,
    상기 라이징 어드레스, 상기 폴링 어드레스, 및 상기 라이트용 입력 클럭에 응답하여 파이 어드레스를 생성하고, 상기 파이 어드레스를 상기 내부 어드레스로서 출력하는 어드레스 입력부, 및
    상기 입력 클럭에 응답하여 파이 클럭을 생성하고, 상기 파이 클럭을 상기 내부 클럭으로서 출력하는 클럭 입력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 테스트 입력부는
    상기 외부 어드레스의 전압 레벨과 상기 기준 전압의 전압 레벨을 비교하고, 비교 결과를 상기 외부 클럭에 동기시켜 상기 라이징 어드레스 및 상기 폴링 어드레스로서 출력하고,
    상기 외부 클럭을 드라이빙하여 상기 입력 클럭으로서 출력하며,
    상기 외부 라이트용 클럭을 드라이빙하여 상기 라이트용 입력 클럭으로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 어드레스 입력부는
    상기 라이징 어드레스 및 상기 폴링 어드레스를 상기 라이트용 입력 클럭에 동기시켜 상기 파이 어드레스를 생성하고,
    제 1 테스트 제어 신호에 응답하여 상기 파이 어드레스를 어드레스 범프 및 수신부로 출력하는 송신부,
    상기 송신부 또는 상기 어드레스 범프에서 전달된 신호를 출력하는 수신부, 및
    제 2 테스트 제어 신호에 응답하여 상기 파이 어드레스를 상기 내부 어드레스로서 출력하거나, 상기 수신부의 출력을 상기 내부 어드레스로서 출력하는 먹스를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 어드레스 범프는 상기 송신부와 상기 수신부가 연결된 노드에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 클럭 입력부는
    외부 전압과 접지 전압을 상기 입력 클럭에 동기시켜 상기 파이 클럭을 생성하고,
    제 1 테스트 제어 신호에 응답하여 상기 파이 클럭을 클럭 범프 및 수신부에 전달하는 송신부,
    상기 클럭 범프 또는 상기 송신부에서 전달된 신호를 출력하는 수신부, 및
    제 2 테스트 제어 신호에 응답하여 상기 파이 클럭을 상기 내부 클럭으로서 출력하거나 상기 수신부의 출력을 상기 내부 클럭으로서 출력하는 먹스를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 클럭 범프는
    상기 송신부와 상기 수신부가 연결된 노드에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 내부 입력 인터페이스는
    상기 테스트용 입출력 포트로부터 외부 데이터, 상기 기준 전압, 외부 클럭, 외부 데이터 스트로브 신호에 응답하여 라이징 데이터, 폴링 데이터, 입력 데이터 스트로브 신호를 생성하는 테스트 입력부,
    상기 라이징 데이터, 상기 폴링 데이터를 라이트용 데이터 스트로브 라이징 신호 및 라이트용 데이터 스트로브 폴링 신호에 동기시켜 상기 내부 데이터로서 입력용 데이터 라인에 전달하는 상기 데이터 입출력부, 및
    상기 입력 데이터 스트로브 신호에 응답하여 상기 라이트용 데이터 스트로브 라이징 신호 및 상기 라이트용 데이터 스트로브 폴링 신호를 생성하는 스트로브 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 테스트 입력부는
    상기 외부 데이터의 전압 레벨과 상기 기준 전압의 전압 레벨을 비교하고 그 결과를 상기 외부 클럭에 동기시켜 상기 라이징 데이터, 및 상기 폴링 데이터를 생성하고,
    상기 외부 데이터 스트로브 신호를 드라이빙하여 입력 데이터 스트로브 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 데이터 입출력부는
    데이터 범프 또는 데이터 출력부의 출력 신호를 상기 라이트용 데이터 스트로브 라이징 신호 및 상기 라이트용 데이터 스트로브 폴링 신호에 동기시켜 상기 입력용 데이터 라인에 전달하는 상기 데이터 입력부,
    제 1 내지 제 3 테스트 제어 신호에 응답하여 출력용 데이터 라인, 상기 임시 저장부의 출력 신호, 및 상기 라이징 데이터 및 상기 폴링 데이터 중 하나를 라이트용 입력 클럭에 동기시켜 출력하는 상기 데이터 출력부, 및
    제 4 테스트 제어 신호에 응답하여 상기 데이터 입력부가 상기 입력용 데이터 라인에 전달하는 데이터를 저장하고, 저장된 데이터를 상기 데이터 출력부에 출력하는 상기 임시 저장부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 데이터 출력부는
    상기 제 1 테스트 제어 신호에 응답하여 상기 출력용 데이터 라인의 신호 및 상기 임시 저장부의 출력 신호 중 하나를 선택하고, 상기 제 2 테스트 제어 신호에 응답하여 출력용 클럭, 및 상기 라이트용 입력 클럭 중 하나를 선택하여, 상기 제 1 테스트 제어 신호에 의해 선택된 신호를 상기 제 2 테스트 제어 신호에 의해 선택된 클럭으로 동기시켜 제 1 신호로서 출력하며,
    상기 라이징 데이터 및 상기 폴링 데이터를 상기 라이트용 입력 클럭에 동기시켜 제 2 신호로서 출력하고,
    상기 제 3 테스트 제어 신호에 응답하여 상기 제 1 신호 및 상기 제 2 신호 중 하나를 선택하여 제 3 신호로서 출력하며,
    상기 제 3 신호를 입력 받아 상기 데이터 범프 및 상기 데이터 입력부에 전달하는 송신부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 임시 저장부는
    상기 제 4 테스트 제어 신호가 인에이블되면 상기 데이터 입력부가 상기 입력용 데이터 라인에 전달하는 데이터를 저장하고, 저장된 데이터를 상기 데이터 출력부에 출력하며,
    상기 제 4 테스트 제어 신호가 디스에이블되면 상기 입력용 데이터 라인이 상기 임시 저장부에 저장되는 것을 방지하는 것을 특징으로 하는 반도체 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 데이터 범프는
    상기 데이터 입력부와 상기 데이터 출력부가 연결된 노드에 공통 연결된 것을 특징으로 하는 반도체 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 스트로브 신호 생성부는
    외부 전압과 접지 전압을 상기 입력 데이터 스트로브 신호에 동기시키고,
    상기 입력 데이터 스트로브 신호에 동기된 신호를 파이 데이터 스트로브 신호로서 데이터 스트로브 범프 및 수신부에 전달하는 송신부, 및
    상기 송신부 또는 상기 데이터 스트로브 범프로부터 전달 받은 신호를 상기 라이트용 데이터 스트로브 라이징 신호로서 출력하며, 상기 라이트용 데이터 스트로브 라이징 신호와 위상이 반대인 상기 라이트용 데이터 스트로브 폴링 신호를 출력하는 수신부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 데이터 스트로브 범프는
    상기 송신부와 상기 수신부가 연결된 노드에 연결된 것을 특징으로 하는 반도체 메모리 장치.
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