KR20090035508A - 동기 메모리 판독 데이터 캡쳐 - Google Patents

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KR20090035508A
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Abstract

단일 판독 동작에서 DQS 인에이블 신호의 최적 타이밍을 결정하는 스냅-샷 데이터 트레이닝(snap-shot data training) 방법이 제공된다. 이것은, 먼저 메모리에 그레이 코드 카운트 시퀀스를 기록하고, 그런 다음 이것을 다시 단일 버스트로 판독함으로써 달성된다. 제어기는, 루프-어라운드(loop-around) 지연을 결정하기 위해 명령이 내려졌던 시간으로부터 정해진 간격에서 판독된 버스트를 샘플링한다. 간단한 진리테이블 룩업은 정상 판독을 위한 최적의 DQS 인에이블 타이밍을 결정한다. 유리하게, 정상 판독 동작 동안에, 인에이블된 DQS 신호의 제 1 포지티브 에지가, 명령이 내려질 때마다 인에이블되는 카운터를 샘플링하는데 사용된다. 만약 카운터, 타이밍 드리프트가 발생했음을 지시하는 변화를 샘플링한다면, DQS 인에이블 신호는 그러한 드리프트를 보상하고 DQS 프리엠블에 중심을 둔 위치를 유지하도록 조정될 수 있다. 이러한 기술은, 전원 공급시 DQS 인에이블 타이밍을 결정하기 위해 반복된 접근법을 사용하는 시스템에도 응용될 수 있다. 본 발명의 다른 실시예는, 카운터의 DQS 래치된 샘플을 기초로 한, 간단하고 낮은 지연시간의 클록 도메인 교차 회로이다.

Description

동기 메모리 판독 데이터 캡쳐{SYNCHRONOUS MEMORY READ DATA CAPTURE}
본 발명은 일반적으로 동기 메모리와, 관련 메모리 제어기에 관한 것이다. 더욱 상세하게, 본 발명은 양방향 데이터버스 및 양방향 데이터 스트로브 신호를 사용한, 메모리 제어기와 동기 메모리 사이에서의 판독 및 기록 데이터의 제어 및 전송에 관한 것이다.
소스 동기 신호화에서, 데이터 스트로브 클록은 데이터와 함께 송신 디바이스에 의해 구동된다. 송신기로부터 수신기로의 클록 및 데이터 경로는 매칭된다. 수신 디바이스에서, 데이터 스트로브 클록은 유입되는 데이터를 래치하는데 사용한다. DDR(Double Data Rate) SDRAM 메모리 시스템에서, 외부 데이터버스는 양방향성이다. 기록 데이터는 메모리 제어기로부터 메모리로 송신되며, 판독 데이터는 메모리로부터 제어기로 송신된다. 어떠한 데이터도 송신되고 있지 않을 때, 버스는, 버스 송신 라인 종단 전압에 의해 한정된 3-상태 레벨로 복귀한다.
양방향 데이터 스트로브 클록의 제어는 또한, 디바이스가 데이터를 데이터버스 상으로 드라이빙하고 있는지에 따라 변화한다. 제어기 및 메모리 디바이스 상의 데이터 스트로브 클록 입력은, 3-상태 클록 입력 레벨에 의해 만들어진 스퓨리어스 클록 에지(spurious clock edge)가 내부 데이터 캡쳐를 트리거하는 것을 막기 위해 인에이블 신호에 의해 게이팅되어야 한다. 메모리 제어기나 메모리 중 어느 것도 데이터 스트로브를 드라이빙하고 있지 않을 때, 데이터 스트로브 라인은 종단 저항에 의해 버스 종단 전압을 갖게 될 것이다. DDR 및 DDR2 메모리에 대해, 종단 전압(Vterm)은 Vddq/2이고, 이것은 입력 버퍼 기준 전압(Vref)과 동일하다. 결국, 데이터 스트로브 입력 버퍼는 노이즈에 따라 '0'과 '1' 사이에서 변할 수 있는 미정의 값을 발생시킨다. 메모리 칩 상에서, 이것은, 기록 데이터 명령 및 기록 데이터 자체가 제어기로부터 동기적으로 소스에 도달하며, 신호의 두 세트 사이의 스큐(skew)가 한 비트 기간보다 작을 것이기 때문에, 쉽게 달성된다. 데이터 스트로브 클록(DQS)의 제 1 활성 에지 이전에, DQS가 로우 상태로 드라이빙되는 2비트 프리엠블 기간이 있다. 이 시간 동안에, 메모리 칩은 인에이블 신호를 어서팅할 수 있다.
판독 동작 동안에, 양방향 버스 상에서의 판독 명령과 판독 데이터 사이의 정렬 역시 특정되어 있지 않다. 명령 및 어드레스 출력 드라이버를 거치고, 메모리 디바이스로의 패키지 및 인쇄회로기판 연결부를 거치며, 다시 판독 데이터 출력 버퍼, 패키지 및 인쇄 회로 기판을 거쳐서, 최종적으로 메모리 제어기의 입력 버퍼를 거치는 지연은, 시스템 구성 및 동작 조건에 따라 많은 비트 기간만큼 변경할 수 있다.
판독 명령 및 데이터의 이러한 정렬과 관련된 첫 번째 문제는, 시스템 초기화 시, 판독 데이터 DQS 인에이블 신호를 2 비트 프리엠블 내에 있도록 이 신호를 시간적으로 어디에 위치시킬지를 결정하는 것이다. 두 번째 문제점은 온도나 공급 전압 드리프트에 의해 초래된, 동작 중의 타이밍 드리프트를 어떻게 조정하느냐이다. 세 번째 문제점은, DQS 클록과 마스터 시스템 클록(CLK) 사이의 위상이 완전히 임의적일 때 DQS와 클록인된 데이터를 시스템 클록 도메인에 어떻게 전송하느냐이다.
이들 문제점은 단일 데이터율 SDRAM에는 존재하지 않았으며, 이는, 이러한 SDRAM에서는, 어떠한 DQS 클록도 없었고, 판독 데이터가 제어기로부터 유래한 마스크 시스템 클록(CLK)에 관한 셋업 및 홀드 요건을 충족해야했기 때문이다.
QDR(Quad Data Rate) SRAM은 문제점을 갖지 않으며, 이는 별도의 판독 및 기록 데이터 버스가 각자의 전용 클록을 가지고 존재하기 때문이다. 클록이 3-상태이어야 하지는 않으므로, 어떠한 미정의 상태도 없다.
양방향 데이터 스트로브 신호의 DDR SDRAM으로의 인가는, 2005년 5월 3일에 A.M. Schoenfeld 등에게 허여된 미국특허(제 US 6,889,336호)에 개시되어 있다. 초기의 DDR 동작 속도(DDR267 및 DDR333)에서, 2 비트 프리엠블 기간은 각각 여전히 상대적으로 큰 7.5ns 및 6.66ns였다. 내부 DQS 인에이블 상의 정해진 타이밍을 갖는 시스템 디자인 및 동작 조건 범위를 수용하는 것이 여전히 가능했다. DDR2-400에서 DDR2-800에 이르는 범위의 DDR400 및 DDR2 디바이스에서는, DQS 인에이블 시간의 동적 조정의 필요가 있다. DDR SDRAM에 대한 칩-투-칩 제어기의 통상의 루프-어라운드(loop-around) 판독 타이밍 지연의 예시적인 세트는 다음과 같다:
최소 최대
명령 래치로부터 제어기 핀까지의 지연 1.0ns 3.0ns
PCB 트레이스로부터 DDR SDRAM까지의 지연 0.5ns 1.5ns
SDRAM 명령 인(command in)으로부터 데이터 아웃까지의 지연 -0.5ns 0.5ns
PCB 트레이스로부터 제어기까지의 지연 0.5ns 1.5ns
제어기 핀으로부터 데이터 래치까지의 지연 1.0ns 3.0ns
총 2.5ns 9.5ns
판독 데이터 타이밍은, DDR400 및 이보다 큰 속도에 대한 데이터율에서 DQS 프리엠블 간격의 폭보다 크게 변할 수 있다.
예컨대, DQS 게이팅의 여러 구현이, 2005년 2월의, LSI 논리 회로 0.11um DDR2 PHY 문서(cw000733_1_0)에 기재되어있다. PHY는 실제, GATEON이라 부르는 신호를 사용하여, DQS 판독 스트로브를 인에이블하기 위한 3개의 서로 다른 접근법을 지원한다.
제 1 접근법, "프로그램 가능한 GATEON"으로 인해, 사용자는 프로그램 가능한 지연 레지스터와 판독 명령이 내려진 시간을 기초로 GATEON의 타이밍을 프로그램할 수 있다. 판독 데이터 트레이닝(training)이 이 방식에 필요하다. 판독 데이터 트레이닝은, 서로 다른 지연 레지스터 세팅을 통해 많은 판독 동작을 시도하는 단계, 예상된 데이터를 적절히 수신하기 위한 세팅을 찾는 단계, 통과 범위 도중의 어딘 가에 지연 레지스터를 세팅하는 단계를 수반한다. 이러한 접근법의 단점은, 이것이 제어기의 어딘 가에서 더 높은 레벨의 지능을 필요로 한다는 점과, 최적의 세팅을 결정하기 위해 시스템 초기화 도중에 상당한 양의 시간을 필요로 한다는 점이다. 또한, 이것은 동작 도중의 타이밍 드리프트를 수용할 수 없다.
제 2 접근법은 "피드백 GATEON"이라 부른다. 신호가 생성되어, 명령이 생성되는 것과 동일한 방식으로 핀에 송신된다. 이 신호는, 명령 신호와 동일한 길이 및 부하로 PCB 트레이스를 따라 메모리로 및 다시 제어기로 라우팅될 수 있다. 제어기에서, 지연된 신호는 DQS 인에이블을 트리거하는데 사용한다. 이러한 접근법의 단점은, 이것이 2개의 추가 핀, PCB 트레이스 및 소비 전력을 필요로 한다는 점이다. 이것은 실제 명령은 판독 데이터 루프-어라운드 지연에 완벽하게 매칭시키지 않는다.
최종 접근법은 "외부 GATEON"이라 부르며, 여기서 사용자는 GATEON 신호를 어쨌든 생성한다. 이 방법은 또한 적어도 하나의 추가 핀을 필요로 한다. 이것은 또한, 실제 데이터버스의 거동을 모방하는 어떠한 상호연결부를 필요로 한다.
광의의 일양상에 따라, 본 발명은 메모리를 제어하는 방법을 제공하며, 이 방법은 메모리와 메모리 제어기 사이의 판독 지연을 측정하는 단계; 메모리의 미리 결정된 위치에 초기화 시퀀스를 기록하는 단계; 미리 결정된 위치를 판독하기 위해 메모리에 판독 명령을 송신하고, 회신된 데이터 신호를 수신하는 단계; 및 판독 명령을 송신한 후 미리 결정된 시간에, 메모리와 메모리 제어기 사이의 판독 지연을 결정하는 데 사용되는 초기화 샘플을 발생시키기 위해 회신된 데이터 신호를 샘플링하는 단계를 포함한다.
예컨대, 메모리는, 양방향 소스 동기 스트로브를 갖는 양방향 버스 상의 DDR SDRAM 메모리나 슬레이브 디바이스를 포함한다.
광의의 다른 양상에 따라, 본 발명은 메모리를 제어하는 메모리 제어기를 제공하며, 이 제어기는 판독 지연 결정 회로 및 DQS 인에이블 회로를 포함하며; 초기화 동안에, 이러한 판독 지연 결정 회로는 판독 명령을 메모리에 송신하는 것과 그 응답으로 데이터 신호를 수신하는 것 사이의 판독 지연을 결정하고, 초기화 샘플을 발생시키기 위해 미리 결정된 시간에 데이터를 샘플링하는 회로와, 초기화 샘플의 각 순열에 관해 각 판독 지연을 저장하는 룩업 테이블를 포함하며; 이러한 DQS 회로는 판독 지연의 기능으로서 수신된 DQS 클록 신호를 게이팅하도록 적응된다.
예컨대, 메모리는 DDR SDRAM 메모리를 포함한다.
본 발명의 일실시예는, 소스 동기 클록킹 및 양방향 데이터 스트로브로 양방향 판독/기록 버스를 갖는 메모리를 제어하는 메모리 제어기에서의 방법을 제공하며, 이 방법은, 메모리 제어기가 메모리의 미리 결정된 위치에 그레이 코드 초기화 시퀀스를 기록하고; 메모리 제어기가 미리 결정된 위치를 판독하기 위해 메모리에 판독 명령을 송신하고, 회신된 데이터 신호를 수신하고; 판독 명령을 송신한 후 미리 결정된 시간에, 메모리 제어기가 초기화 샘플을 발생시키기 위해 회신된 데이터 신호를 샘플링하고, 메모리와 메모리 제어기 사이의 판독 지연을 결정하기 위해 초기화 샘플을 사용함으로써, 메모리와 메모리 제어기 사이의 판독 지연을 측정하는 단계를 포함한다.
본 발명의 다른 실시예는 소스 동기 클록킹 및 양방향 데이터 스트로브로 양방향 판독/기록 버스를 갖는 메모리를 제어하는 메모리 제어기를 제공하며, 이 제어기는 판독 지연 결정 회로 및 데이터 스트로브 인에이블 회로를 포함하며, 초기화 도중에, 이러한 판독 지연 결정 회로는, DDR SDRAM에 판독 명령을 송신하는 것과 그 응답으로 데이터 신호를 수신하는 것 사이의 판독 지연을 결정하고, 초기화 샘플을 발생시키기 위해 미리 결정된 시간에 데이터를 샘플링하는 회로와, 초기화 샘플의 각 순열에 관해 각 판독 지연을 저장하는 테이블 룩업 기능을 포함하며; 이러한 데이터 스트로브 인에이블 회로는 수신한 DQS를 판독 지연의 기능으로서 게이팅하도록 적응된다.
본 발명의 다른 실시예는 소스 동기 클록킹 및 양방향 데이터 스트로브를 통해 양방향 판독/기록 버스를 갖는 메모리에 사용하는 데이터 스트로브 인에이블 회로를 제공하며, 이 회로는 데이터 스트로브 신호를 수신하는 입력; 게이팅된 데이터 스트로브 신호를 발생시키는 출력; 데이터 스트로브 인에이블 및 데이터 스트로브 디스에이블; 데이터 스트로브 신호를 선택 입력의 기능으로서 게이팅하는 멀티플렉서; 데이터 스트로브 인에이블이 활성화되면 데이터 스트로브 신호를 선택하도록 선택 입력을 세팅하고, 데이터 스트로브 디스에이블이 활성화되고 데이터 스트로브 신호의 그 다음 상승 에지에 뒤이어 데이터 스트로브 신호를 선택 해제하도록 선택 입력을 세팅하는 선택 입력 생성기 회로를 포함한다.
본 발명의 다른 실시예는, 입력 클록 신호와 동기적으로 마스터 클록의 제 1 위상의 제 1 값을 래치하는 제 1 회로; 입력 클록 신호와 동기적으로 마스터 클록의 제 2 위상의 제 2 값을 래치하는 제 2 회로를 포함하는 드리프트 검출기 회로를 제공하며, 여기서 제 1 값 또는 제 2 값의 변화는, 입력 클록 신호가 마스터 클록 소스에 대해 적어도 미리 결정된 양만큼 드리프트했음을 지시한다.
본 발명의 실시예는 단일 판독 동작에서 DQS 인에이블 신호의 최적 타이밍을 결정하는 스냅-샷 데이터 트레이닝(snap-shot data training) 방법을 제공한다. 이것은, 먼저 그레이 코드 카운트 시퀀스를 메모리에 기록한 다음 이것을 단일 버스트로 다시 판독함으로써 달성된다. 제어기는, 루프-어라운드 지연(loop-around delay)을 결정하기 위해, 명령이 내려진 시간으로부터 정해진 간격으로 판독 버스트를 샘플링한다. 간단한 진리테이블 룩업은 정상 판독에 대한 최적의 DQS 인에이블 타이밍을 결정한다.
유리하게, 정상 판독 동작 동안에, 인에이블된 DQS 신호의 제 1 포지티브 에지가, 명령이 내려질 때마다 인에이블되는 카운터를 샘플링하는데 사용된다. 만약 타이밍 드리프트가 발생했음을 지시하는 카운터 샘플이 변화한다면, DQS 인에이블 신호는 이러한 드리프트를 보상하고, DQS 프리엠블 중앙에 위치를 유지하도록 조정될 수 있다. 이러한 기술은 또한, 전원공급시 DQS 인에이블 타이밍을 결정하기 위해 반복 접근법을 사용하는 시스템에 적용될 수 있다.
본 발명의 다른 실시예는, 카운터의 DQS 래치된 샘플에 기초한, 간단하고 낮은 지연시간(latency)의 클록 도메인 교차 회로이다.
본 발명의 다른 양상 및 특징은, 수반하는 도면과 연계한, 본 발명의 다음의 상세한 설명을 읽으면, 당업자에게 분명해질 것이다.
본 발명의 실시예는 이제, 첨부한 도면을 참조하여, 단지 예를 통해 기재될 것이다.
도 1은 본 발명의 실시예에 의해 제공된 판독 지연 결정을 갖는 SDRAM 디바이스의 블록도이다.
도 2a, 도 2b 및 도 2c는 판독 지연 결정을 위한 예시적인 타이밍 도이다.
도 3은 도 2a, 도 2b 및 도 2c의 예에 대응하는 초기화 샘플의 기능으로서 판독 지연을 결정하기 위한 룩업 테이블이다.
도 4는 메모리 제어기에서 판독 데이터를 수신하고, 도 2a, 도 2b 및 도 2c의 예에 대응하는 초기화 샘플을 생성하기 위한 회로도이다.
도 5는 판독 지연 결정 방법을 위한 다른 타이밍 도이다.
도 6은 도 5의 예에 대응하는 룩업 테이블이다.
도 7은 판독 데이터를 수신하고, 도 5의 예에 대응하는 초기화 샘플을 생성하기 위한 회로의 회로도이다.
도 8a는, 일단 판독 지연이 결정되면, DQS를 인에이블시키기 위한 예시적인 회로의 회로도이다.
도 8b는 도 8a에 대응하는 타이밍 도의 예이다.
도 9a는 데이터 스트로브 드리프트를 검출하기 위한 회로의 회로도이다.
도 9b는 도 9a의 회로에 대응하는 타이밍 도의 예이다.
본 발명의 예시적인 실시예에 대한 다음의 상세한 설명에서, 본 발명의 일부를 형성하며, 본 발명이 실행될 수 있는, 예시된 특정한 예시적인 실시예에 의해 도시한, 수반하는 도면을 참조한다. 이들 실시예는, 당업자가 본 발명을 실행하기 에 충분할 만큼 상세하게 기재되며, 다른 실시예를 사용할 수도 있고, 본 발명의 범위를 벗어나지 않고도, 논리적, 기계적, 전기적 및 다른 변화를 실행할 수도 있음을 이해해야 한다. 그러므로 다음의 상세한 설명은 제한적 의미로 받아들이지 않아야 하며, 본 발명의 범위는 수반하는 청구범위로 한정된다.
이제 도 1을 참조하면, 어드레스, 명령 및 클록을 메모리 제어기(20)로부터 DDR SDRAM(22)으로 송신하는데 사용되는 단방향 버스(24); "DQ"로 표시된 버스(26) 상의 신호를 통해, 데이터를 DDR SDRAM(22)에 기록하고, 이 메모리로부터 데이터를 판독하는 양방향 버스(26); DQS(Data Strobe Clock)을 전달하는 양방향 연결부(28)를 포함한 연결부를 통해, DDR-SDRAM(22)에 연결된 메모리 제어기(20)가 도시되어 있다. 기록 동작에서, DQS는, 메모리 제어기(20)에 의해 기록 데이터를 통해 동기적으로 생성된다. 판독 동작에서, DDR SDRAM(22)으로부터의 판독 데이터와 DQS는 이 메모리에 의해 동기적으로 생성된다. 메모리 제어기(20)는, 메모리 제어기(20)와 DDR SDRAM(22) 사이의 판독 지연을 결정하는 판독 지연 결정 회로(30)를 갖는다. 메모리 제어기(20)는, 입력되는 DQS 신호(28)를 기초로 판독 지연 결정 회로(30)의 출력의 기능으로서 게이팅된 DQS 신호(34)를 생성하는 DQS 인에이블 회로(32)를 갖는다.
이러한 예를 위해, 메모리 제어기는, 메인 클록으로 동작하는 동기 ASIC 회로이다. 이 제어기 내부의 마스터 DLL(미도시됨)은 메인 클록에 위상 동기된 0°위상차 클록을 유도하며, 90°, 180°, 및 270°위상(미도시됨)을 또한 유도한다. 이 제어기 내부의 슬레이브 DLL(미도시됨)은 일정한 90°위상 시프트를 만든다.
판독 지연 결정 회로(30)의 기능성을 이제 도 1과, 도 2a, 2b 및 2c의 타이밍 도를 더 참조하여 더 상세하게 예를 들어 기재할 것이다. 전원이 입력되면, 메모리 제어기(20)는 먼저 DLL이 동기화하고 0°, 90°, 180°, 및 270°위상을 신뢰할 만하게 발생시키고, 또한 DQS의 90°지연된 버전을 발생시키는 것을 대기한다. 이로 인해, 제어기의 데이터 입력 래치는 판독 데이터를 신뢰할 만하게 캡쳐하게 된다. 그러면, 제어기(20)는 적절한 전원 공급 명령을 DDR SDRAM(22)에 송신한다. 이러한 동작 다음에, 초기화 시퀀스를 메모리에 기록한다. 예컨대, 버스트에서의 2비트 그레이 코드 시퀀스를 메모리의 연속적인 바이트 위치에 기록한다. 그레이 코드는 고유한 것이 아니며, 임의의 그레이 코드를 사용할 수 있음을 주목해야 한다. 다음과 같이 비트 0 내지 3은 2비트 그레이 코드의 LSB를 포함하는 반면, 비트 4 내지 7은 2비트 그레이 코드의 MSB를 포함한다.
시간 비트#: 76543210
t=0 00000000
t=1 00000000
t=2 00001111
t=3 00001111
t=4 11111111
t=5 11111111
t=6 11110000
t=7 11110000
그레이 코드 패턴은, 임의의 한 시점에서의 단 하나의 비트 변화와 두 비트 사이의 약간의 지연차이가 결국 잘못된 카운트를 초래하지 않을 것임을 보장한다. 각 그레이 코드 비트를 다수의 위치(앞선 예에서 4곳)에 기록하면, 후술할 바와 같이, 다수의 샘플을 병렬로 취할 수 있게 된다.
도 2a는 최대 판독 지연 경우에 대한 타이밍 도를 도시하고; 도 2b는 정상 판독 지연 경우에 대한 타이밍 도를 도시하며, 도 2c는 최소 판독 지연 경우에 대한 타이밍 도를 도시한다. 이들 타이밍 도 각각은 0°클록(40), 5비트 그레이 코드 카운터(42, 44, 46, 48 및 50), 명령 시퀀스(52), DQS(54), DQ(56), DQS90(58), DQ0(60), DQ1(62) 및 count_en(64)을 도시한다.
각 경우에, 그레이 코드 카운터는 0°클록(40)과 동일한 주기로 교호하는 제 1 비트(c0)(42), 0°클록 주기의 2배로 발진하는 제 2 비트(c1)(44), 0°클록 주기의 4배로 발진하는 제 3 비트(c2)(46), 0°클록 주기의 8배로 발진하는 제 4 비트(c3)(48), 및 0°클록 주기의 16배로 발진하는 제 5 비트(c4)(50)를 갖는다. 5 비트(42, 44, 46, 48 및 50)의 타이밍은, 5비트 그레이 코드가 0°클록의 매 1/4 사이클 상의 코드 워드 변화를 통해 생성되도록, 정해진다.
그레이 코드를 전술한 바와 같이 메모리에 기록했다면, 판독 지연을 결정하는 프로세스는 계속해서, 0°클록(40)의 상승 에지에서 명령 시퀀스(52)의 일부분인 READ 명령(66)을 처리한다. 그레이 코드 카운터(42, 44, 46, 48 및 50)는, READ 명령에 응답하여 최소 판독 지연시간(RL)을 고려한 count_en(64)의 하강 에지에 의해 인에이블된다. 예시한 예에서, 최소 판독 지연시간은 3 클록 주기라고 가정한다. 만약 시스템에서 다른 지연이 없다면, 데이터는 이 시간의 끝에서 메모리 제어기에 도달하기 시작할 것이다.
그러나 시스템에서 어떤 다른 지연이 있다면, DQS(54)는, 얼마 후에, 활성화되며, 이때 DQS(54)의 제 1 상승 에지는 2 비트 프리엠블(68)이 선행하는 것으로 도시되어 있다. DQS가 활성상태가 아닌 동안, 이것은 논리 하이 상태와 논리 로우 상태의 대략 중간 정도의 높은 임피던스 상태에 있음을 주목해야 한다. DQS(54)는 특정한 블록 길이 동안 판독을 완료하기에 충분히 오랜 시간 동안 활성 상태에 있다. 이 다음에는, 포스트엠블(69)이 오며, 그 이후에 DQS(54)는 높은 임피던스 상태로 복귀한다.
데이터 신호(DQ)(56)는 DQS(54)와 동기적으로 메모리로부터 수신된다. 이것은 2배의 데이터율 시스템이기 때문에, DQS(54)의 각 상승 에지와 각 하강 에지 동안 DQ(56) 상에서 한 비트가 수신된다. 스냅샷 데이터 트레이닝을 실행하기 위해, 판독 명령(66)이, 전술한 바와 같이 그레이 코드 시퀀스가 기록되었던 메모리에서의 어드레스와 관련하여 내려진다. DQS90(58)은, 샘플링 에지의 중심을 수신된 데이터 펄스의 중간에 두게 하기 위해 생성되는 DQ(56)의 90°위상 시프트된 버전이다. 이것은 예컨대 슬레이브 DLL을 통해 발생할 수 있다. DQ0(60)은 DQS90(58)의 상승 에지에 래치된 데이터를 보이는 반면, DQ1(62)은 DQS90(58)의 하강 에지와 래치된 데이터를 보인다.
도 2a, 도 2b 및 도 2c에서, DQ, DQ0 및 DQ1은 저장된 그레이 코드의 8비트 모두로부터 판독한 비트를 요약하기 위해 약식 표기를 사용한다. DQ, DQ0 및 DQ1 모두는 주어진 순간에 저장된 2비트 그레이 코드로부터 판독된 모든 내용을 보여준다. DQ, DQ0, DQ1="00"은, 이 시간 동안, 제 1 비트가 기록되었던 임의의 메모리 위치로부터 판독된 그레이 코드의 제 1 비트가 "0"이며, 제 2 비트가 기록되었던 임의의 메모리 위치로부터 판독된 그레이 코드의 제 2 비트가 "0"임을 의미한다. 개별 비트(DQ1,...,DQ8)에 대한 전체 세부내용은 도 2b에만 도시되어 있다.
도 2a, 도 2b 및 도 2c를 비교하면, 판독 지연에 따라, 판독 데이터(DQ)(56)가 서로 다른 시간에 메모리로부터 도달하기 시작하고, 이러한 서로 다른 시간은 그레이 코드 카운터(42, 44, 46, 48 및 50)의 서로 다른 상태와 관련될 수 있음을 알 수 있다.
도 2b에서 일반적으로 70으로 표기된 제 1 예시적인 구현에서, 8개의 입력 비트 각각은 입력 래치된 판독 데이터(DQ0)를 제어기 클록의 단일 위상으로 샘플링하는 각각의 추가 입력 래치를 갖는다. 도 2b에서, 8 비트 상의 데이터는 DQ0 내지 DQ7(120, 122, 124, 126, 128, 130, 132, 134)에 표시된다. 비트(DQ0 내지 DQ3)는 2비트 그레이 코드의 LSB를 캡쳐하고, 비트(DQ4 내지 DQ7)는 2비트 그레이 코드의 MSB를 캡쳐함을 알 수 있다. 이 예시한 예에서, DQ0 내지 DQ4는 0°위상으로 래치되고, DQ1 및 DQ5는 90°위상으로 래치되고, DQ2 및 DQ6는 180°위상으로 래치되며, DQ3 및 DQ7은 270°위상으로 래치된다고 가정한다. 한정된 순간에, 이들 8개의 래치의 내용을 샘플링함으로써, 초기화 샘플을 생성한다. 예시한 예에서, 0°샘플은, READ 명령을 내린 후 7개의 전체 클록 사이클에서 취하고, 90°180°, 270°샘플은 이에 후속하여 취한다. 0°샘플에는 b0, b4를 붙이고, 90°샘플에는 b1, b5를 붙이고, 180°샘플에는 b2, b6를 붙이며, 270°샘플에는 b3, b7를 붙인다.
초기화 샘플의 여러 순열은 도 3에 예를 들어 예시한 바와 같이 진리표로 구 성된다. 이 표는, 예컨대 레지스터와 같은 논리회로나, 메모리 제어기 내의 ROM(Read Only Memory)으로 구현될 수 있다. 이 경우, 초기화 샘플은, 샘플링 위상에 의해 구성된 비트를 가진 표로 도시된다. 각 초기화 샘플은 8비트를 가지며, 표에서, 처음 2비트는 0°위상으로 샘플링된 2비트(도 2b의 예에서 b0 및 b4)이고, 그 다음 2비트는 90°위상으로 샘플링된 비트(도 2b의 예에서 b1 및 b5)이고, 그 다음 2비트는 180°위상에서 샘플링된 비트(도 2b의 예에서 비트(b2 및 b6))이고, 그 다음 2비트는 270°위상에서 샘플링되었던 2비트(도 2b의 예에서 비트(b3 및 b7)이다. 이러한 접근법은 그레이 코드 시퀀스가 전술한 바와 같이 메모리에 기록되어있는 것을 필요로 하며, 이때 2비트 그레이 코드 시퀀스의 제 1 비트는 각 바이트의 비트 0 내지 3에 기록되며, 두 비트 그레이 코드 시퀀스의 제 2 비트는 각 바이트의 비트 4 내지 7에 기록된다.
대안적으로, 동일한 초기화 샘플은, 2비트 그레이 코드 시퀀스를 기록했던 2비트만을 사용하여 생성할 수 있다. 이것은 일반적으로 72로 표시한 도 2b의 제 2 예에 도시되어 있으며, 여기서 제 1 비트는 DQ0 상에서 판독되고, 제 2 비트는 DQ4에서 판독된다고 가정한다. 이 경우, 4 클록 위상 모두로 DQ0 및 DQ4 각각을 샘플링하는 것이 필요하다. 8개의 샘플은 그러면, 전술한 바와 같이 동일한 초기화 샘플을 생성하는데 사용될 수 있다.
도 2a는 최대 지연 경우를 도시한다. 이 경우, 0°, 90°, 180°및 270°샘 플은 "00 00 00 00"이다. 타이밍 도로부터, DQS90의 제 1 상승 에지의 정상 동작이 그레이 카운트 15 근처에서 발생함을 볼 수 있다. DQS(54)는 2비트 프리엠블을 가지므로, 그레이 카운트 13에서 DQS를 인에이블시키면, 이것이 제 1 상승 에지 동안에 인에이블됨을 보장하게 될 것이다. 4의 버스트 길이에 대해, DQS는 대략 그레이 카운트 20에서 디스에이블되는데 반해, 8의 버스트 길이에 대해, DQS는 대략 그레이 카운트 28에서 디스에이블될 것이다. 도 3의 진리표를 참조하면, 이 정보는 초기화 샘플 "00 00 00 00"과 관련하여 이 표에 기입됨을 볼 수 있다.
도 2b는 정상 지연 경우를 도시한다. 0°, 90°, 180°및 270°샘플은 "01 11 11 11"이며, 이들은 도 3의 표의 제 6 행에 대응한다. 마지막으로, 도 2c는 최소 지연 경우를 도시하며, 0°, 90°, 180°및 270°샘플은 "10 10 10 10"이며, 이들은 도 3의 진리표의 제 1 행에 대응한다. 표는 또한, 그 오른쪽 2 열에서 DQ0 및 DQ1을 지연의 기능으로서 샘플링하는데 어떠한 클록 위상이 사용되어야 하는지에 대한 지시를 포함한다. 이것은 제어기의 클록 도메인 내로 데이터를 움직이는 방법, 즉 데이터를 래치하기 위해 메인 0°클록의 상승 에지나 하강 에지를 사용하여 제어기의 마스터 클록을 기초로 메모리로부터 제어기로 판독된 데이터를 동기화하는 방법을 명시한다.
판독 지연을 결정했다면, 도 1의 DQS 인에이블 회로(32)는 입력되는 DQS 및/또는 DQS90을 인에이블/디스에이블한다. 더욱 구체적으로, 정상 판독 동작 동안에, 제어기는 (이 예에서) 블록 길이(BL=8) 및 판독 지연시간(RL=3)을 갖는 READ 명령을 내린다. count_en 신호가, 판독 명령이 내려진 이후 제 3 클록 에지 다음의 0에 서 그레이 코드 카운터를 시작하도록 어서팅된다(asserted). 데이터는 이보다 더 이르게는 도착할 수 없다. 카운터는, 단 하나의 비트가 언제라도 변화하게 될 그레이 코드 카운트임을 주목해야 한다. 카운트 값은 정상적인 2진 인코딩 방식에 대응하지 않는다. 카운터는 매 1/4 클록 주기마다 증분한다. 카운터가 (이전에 측정한 지연에 대한) 인에이블 또는 디스에이블을 위해 표에 저장된 값에 도달하면, DQS는 적절히 인에이블 또는 디스에이블된다.
게다가, 카운터 값은, 데이터 버스트에서 데이터의 제 1 비트에 대응하는 상승 에지 상의 인에이블된 DQS 클록에 의해 래치된다. 이 값은 진리표에서 행에 대응한다. 만약 이 값이 이전의 판독 사이클이나 앞선 단락에서 기재한 초기화 시퀀스에서와 동일하다면, 루프-어라운드 지연은 일정하게 유지된다. 만약 이 값이 다른 값이라면, 타이밍은 드리프트하며, DQS 인에이블 타이밍은 제어기에 의해 업데이트되어야 한다.
이제 도 4를 참조하면, 본 발명의 실시예에 따라, 도 1의 양방향 버스(26)를 걸쳐 단일 비트를 수신하는, 메모리 제어기 내의 기능 회로가 도시되어 있다. DQS_EN이라 붙여진 DQS 인에이블(80)이 도시되어 있으며, 이것은 도 1의 DQS 인에이블 회로(34)에 의해 생성된 DQS 인에이블 입력이다. DQS 인에이블(80)은 DQS90 입력(58)과, 반전된 DQS90 입력(82)을 게이팅한다. DQS90이 DDR SDRAM(22)으로부터 메모리 제어기(20)로 송신된 DQS의 90°위상 시프트된 버전임을 상기하기 바란다. DQS TB0는 DQS90의 상승 에지에 대응하는 상승 에지를 갖는 반면, DQS TB1(83)은 DQS(90)의 하상 에지에 대응하는 상승 에지를 갖는다. 데이터 신호가 DQn(56) 상에서 수신되며, 이것은, DQS90의 상승 에지 상에서 래치하는 플립-플롭(84)과, DQS90의 하강 에지 상에서 래치하는 D 플립-플롭(86)의 D 입력에 연결된다. 플립-플롭(84)은 DQ0(88)를 출력하며, 이것은 DQS90의 상승 에지로 래치된 데이터이다. 플립-플롭(86)은 DQ1(90)을 출력하며, 이것은 DQS90의 하강 에지 상에서 래치된 데이터이다.
회로(85)는 DQ0(88)와 DQ1(90)를 샘플링하고, 0°클록과 동기화되도록 리타이밍된 출력(89 및 90)을 발생시키기 위해 제공된다. 이것은, 플립-플롭(92 및 94)으로 0°및 180°클록 위상에서 DQ0을 샘플링하고, 멀티플렉서(100)로 0°샘플과 180°샘플 사이를 멀티플렉서 선택 입력(mux_sel)(101)의 기능으로서 선택함으로써 달성된다. 사용된 mux_sel 값은 판독 지연의 기능이며, 전술한 바와 같이 룩업 테이블에 저장된다. 이 출력은 그러면 D 플립-플롭(104)으로 0°클록 위상에서 샘플링되어 출력(89)을 발생시킨다. DQ1(90)은 D 플립-플롭(96)으로 180°에서 샘플링되는 반면, 0°샘플은 D 플립-플롭(86)의 출력에 대응한다. DQ1은 DQ0보다 1/2 클록 주기 늦게 유효화된다. 이것은, 동일한 간격 동안에 유효하게 되도록 DQ0 및 DQ1 데이터를 효과적으로 리타이밍한다. 180°샘플이나 0°샘플은 다시 멀티플렉서 선택 입력(mux_sel)(101)의 기능으로서 멀티플렉서(102)에 의해 선택된다. 선택된 출력은 출력(90)을 발생시키기 위해 D 플립-플롭(106)을 사용하여 0°클록 위상으로 샘플링된다.
예시한 예는, 출력(89, 90)을 RTL(Register Transfer Language) 클록 입력(120)에 리타이밍하기 위해 플립-플롭(108, 110)의 추가 쌍을 포함한다. 전체 클록킹된 출력은 109, 111로 표기되며, 이들은 입력(56)의 짝수 비트 및 홀수 비트 각각에 대응한다. 제어기-메모리 인터페이스의 비트 0 및 1에 관해 이제까지 논의한 전체 회로는 이 인터페이스의 각 비트에 대해 반복된다. 개인용 컴퓨터의 현재의 디자인을 위한 통상의 인터페이스 폭은 64비트이지만, 다른 응용은 다른 폭을 갖는다.
회로(122)는 초기화 샘플을 생성하기 위해 제공된다. 이것은 DQ0(88)을 샘플링하는 D 플립-플롭(112)으로 구성된다. 이것은 플립-플롭(114)을 사용하여 0°클록에 리타이밍된다. 선택적으로, 이것은 플립-플롭(116)에 의해 RTL 클록에 리타이밍된다.
도 2b의 제 1 예(70)에 대응하는 기능을 구현하기 위해 회로(122)가 인터페이스의 어느 비트에 대해 구현되는지에 따라, DQ0은 서로 다른 클록 위상으로 샘플링된다. 예시한 예에서, DQ0 및 DQ4에 대해, 샘플링은 0°클록 위상에서 발생한다. DQ1 및 DQ5에 대해, 샘플링은 90°클록 위상에서 발생한다. DQ2 및 DQ6에 대해, 샘플링은 180°클록 위상에서 발생한다. 마지막으로, DQ3 및 DQ7에 대해, 샘플링은 270°클록 위상에서 발생한다. 전체 결과는 그러면, 판독 지연이 무엇인지를 결정하기 위해 도 3의 룩업 테이블와 함께 사용될 수 있는 8 비트 초기화 샘플이다. 이것은 다시 정상 동작에 대해 DQS_enable(80)을 인에이블해야 하는 시기를 결정하는데 사 용된다. 대안적으로, 2 비트가 각각 4번 샘플링된 도 2b의 제 2 예에 대응하는 구현에서, 회로(122)는 단지 인터페이스의 2비트에 대해서 구현될 필요가 있었지만, 각 비트가 0°, 90°, 180°, 270°클록 위상 각각에서 샘플링될 수 있도록 4번 구현될 필요가 있다.
대안적인 회로 구현에서, 회로(122)는, 논리 회로가 모든 비트에 대해 동일하도록 인터페이스의 모든 비트에 대해 복제될 수 있다.
초기화 샘플 출력은 입력의 기능으로서 연속해서 변화하고 있다. 초기화 샘플은, 초기 READ 명령 이후 미리 결정된 시간에 "유효 상태"가 된다.
또 다른 실시예는 더 큰 범위의 지연시간을 허용한다. 3 비트 그레이 코드가, 16비트 기간의 지연 범위를 커버하기 위해 메모리에 기록된 초기화 패턴에 대해 필요하다. 단일 바이트 폭 인터페이스에서 3비트의 4개의 샘플링 위상 모두를 비트당 1개의 샘플링 래치로 캡쳐하는 것은 더 이상 가능하지 않다. 12 비트 폭 인터페이스가 필요하거나, 개별 그레이 코드 비트가 별도의 판독 동작에서 순차적으로 샘플링될 수 있다.
이제 도 5를 참조하면, 본 발명의 이러한 실시예를 기재하는데 사용될 타이밍 도가 도시되어 있다. 이러한 실시예를 통해, 전술한 2 비트 그레이 코드보다는 3 비트 그레이 코드가 사용된다. 예컨대, 다음은, 메모리의 16개의 연속적인 12 비트 위치에 있는 연속적인 바이트 위치에 기록되는 그레이 코드일 수 있다:
시간 비트#: 11 109876543210
t=0 000000000000
t=1 000000000000
t=2 000000001111
t=3 000000001111
t=4 000011111111
t=5 000011111111
t=6 000011110000
t=7 000011110000
t=8 111100000000
t=9 111100000000
t=10 111100001111
t=11 111100001111
t=12 111111111111
t=13 111111111111
t=14 111111110000
t=15 111111110000
전체 16개의 메모리 위치를 판독하기 위해, 2 BL8(Burst Length 8) READ 명령이 실행된다. 이것은, BL8 READ(201)와 제 2 BL8 READ(203)가 있는 명령 시퀀스(200)에 표기되어 있다. 도 3의 경우와 같이 전용 하드웨어를 사용하여 구현된 그레이 카운터를 사용하는 대신, 그레이 코드 카운터는 RTL(미도시됨)로 구현된다. 이 경우, 그레이 코드 카운터(CK)(202)는 제 1 READ 명령(201)에 의해 0에서 카운팅을 시작한다. 수신한 DQS가 204에 도시되어 있다.
220으로 일반적으로 표기된 최소 지연 경우(RL=3)에 대해, DQS는 클록 카운트=12 상에서 제 1 상승 에지를 갖는다. 수신한 DQ 비트에 대한 약식 표기가 206으로 표기되어 있고, 90°DQS 클록이 208으로 표기되어 있고, DQS90의 DQ0(상승 에지에서 취한 샘플) 및 DQ1(하강 에지에서 취한 샘플)이 각각 210과 212로 표기된다. 예시한 예에 대해, 초기화 샘플이 클록 카운트= 40, 41, 42 및 43 동안에 생성된다고 가정되며, 그 결과, 215로 표기된 것 직후에 유효한 초기화 샘플이 있게 된다. 유효한 초기화 샘플은 그러면, 판독 지연이 무엇인지를 결정하고, 그런 다음 DQS_enable을 인에이블해야 할 시기를 결정하기 위해 룩업 테이블와 함께 사용된다.
최대 지연 경우가 222로 일반적으로 표기되어 있다. 이 경우, DQS90의 상승 에지는, 수용할 수 있는 최대 판독 지연 이후 클록 카운트=40 직후까지 발생하지 않는다.
도 6은 이러한 예에 대한 룩업 테이블를 도시한다. 이 경우, 타이밍은 그레이 코드 카운터(202)를 참조한다.
도 7은, 도 5의 실시예에 대한 입력 DQ 회로의 예를 도시한 회로도이다. 이 회로는 기본적으로 도 4의 회로와 동일하다. 이 경우, 12 비트에 대한 샘플링 회로는 DQ0, DQ4, DQ8에 대해 0°샘플을 발생시키며, DQ1, DQ5, DQ9에 대해 90°샘플을 발생시키며, DQ2, DQ6, DQ10에 대해 180°샘플을 발생시키며, DQ3, DQ7 및 DQ11에 대해서 270°샘플을 발생시킨다. 그 결과는, 도 6의 룩업 테이블의 적절한 행을 룩업하는데 사용될 수 있는 12 비트 초기화 샘플이다.
더욱 일반적으로, N 비트 그레이 코드를 사용할 수 있다. N-비트 그레이 코드는 2N개의 코드워드를 갖는다. 이 경우, 메모리 제어기는, 2N개의 코드워드 각각을 2N+1개의 연속 어드레스 내의 어드레스 쌍에 기록함으로써, 그레이 코드 초기화 시퀀스를 메모리의 미리 결정된 위치에 기록한다. 이것은 N 비트를 2N+1개의 어드레스 각각에 기록하는 단계를 수반할 수 있고, 그러한 경우, 그레이 코드의 각 비트 는 4개의 클록 위상으로 샘플링된다. 대안적으로, 이것은, g1, g1, g1, g1,..., gN, gN, gN, gN을 어드레스 쌍에 기록함으로써, 4N 비트로서 각 그레이 코드 코드워드(g1, g2,..., gN)의 비트를 2N+1개의 어드레스 각각에 기록하는 단계를 수반할 수 있다. 이 경우, 4개의 클록 위상으로 그레이 코드의 각 비트를 샘플링하는 단계는, 4N개의 데이터 신호를 수신하는 단계와, 제 1 클록 위상으로 N개의 데이터 신호를 샘플링하는 단계, 제 2 클록 위상으로 다른 N개의 데이터 신호를 샘플링하는 단계, 제 3 클록 위상으로 다른 N개의 데이터 신호를 샘플링하는 단계, 및 제 4 클록 위상으로 다른 N개의 데이터 신호를 샘플링하는 단계를 수반한다.
전술한 상세한 설명은 판독 지연을 측정하기 위한 메커니즘을 중점적으로 다뤘다. 지연이 무엇인지를 결정했다면, 도 1의 DQS 인에이블 회로(32)는 계속해서 그에 따라 결정된 지연에 따라 DQS 신호를 게이팅한다. DQS 인에이블 회로(32)에 대한 특정 회로의 예를 이제 도 8a를 참조하여 기재할 것이다. 여기서, DQS(158)와 DQS#이 붙여진 DQS의 반전(160)이 인터페이스를 거쳐서 메모리로부터 수신된다. 도 8a의 DQS 인에이블 회로를, DQS 신호만이 있으며, 두 신호를 갖는 DDR2 메모리에 대비되도록 여기서는 DDR1으로 지칭되는 DQS#이 없는 DDR 메모리 디자인과 후행 호환하게(backwards compatible) 하기 위한 회로(180)가 있다. 그에 따라, DDR1 구현에서, DQS#은 그 경우를 위해 메모리 제어기에 의해 생성될 필요가 있다. 회로(180)는 DDR1 모드와 DDR2 모드 사이에서 선택한다. 나머지 회로(182)는 게이팅된 DQS# 신호(172)(dqsb_i가 붙여짐)와 게이팅된 DQS 신호(173)(dqs_i가 붙여짐)를 생성해야하는 일을 담당한다. 만약 후행 호환성이 필요없다면, 회로(180)는 필요치 않다.
회로(182)는 제어기로부터 입력(141)을 수신하는 제 1 D 플립-플롭(144)을 가지며, 이것은, DQS를 인에이블할 시간이 언제인지를 지시하는, 초기화 샘플에 의해 결정된 판독 경로 지연에 대응하는 시간에 어서팅된다. 이것은 또한 CLK(N)으로 지칭되는 140에서 클록 입력을 수신하며, 이것은 제어기가 이 입력을 위해 클록 위상을 선택할 수 있음을 지시한다. 플립-플롭(144)은 출력(dqs_enable_ff)(148)를 발생시킨다. 유사하게, 제 2 D 플립-플롭(146)은 제어기로부터 DQS를 디스에이블할 시간이 언제인지를 지시하는 입력(143)을 수신한다. 이것은, 제 1 플립-플롭(144)을 클로킹하는데 사용되었던 클록(140)과 180°위상차를 갖는 클록 입력(142)에 의해 클록킹된다. D 플립-플롭(146)은 dqs_disble_ff 출력(150)을 발생시킨다. dqs_enable_ff(148)와 dqs_disble_ff(150)의 반전은 AND 게이트(152)에서 결합되며, 그 출력은 SR 플립-플롭(154)의 S(세트) 입력에 연결된다. dqs_disble_ff(150)의 반전은 또한 SR 플립-프롭(154)의 D 입력에 연결된다. 플립-플롭(154)의 Q 출력은 dqs_enable_i(156)이며, 이것은 제 1 멀티플렉서(170)와 제 2 멀티플렉서(171)의 멀티플렉서 선택 입력에 연결된다. 멀티플렉서(170)에 대한 두 입력은 DQS# 입력(168)과, VDD(169)를 포함한다. 멀티플렉서(170)의 출력은 dqsb_i이고, 이것은 또한 SR 플립-플롭(154)의 클록 입력에 입력된다. 멀티플렉서(171)에 대한 두 입력은 DQS 입력(166)과 VSS(177)를 포함한다. 멀티플렉서(171)의 출력은 dqs_i이다.
도 8a의 회로의 동작을 이제 도 8b의 타이밍 도를 참조하여 기재할 것이다. 도 8b는 DQS(166), DQS#(168), dqs_enable_ff(148), dqs_disable_ff(150), dqs_enable_i(156) 및 dqsb_i(172) 각각에 대한 플롯을 도시한다. dqs_i(173)는 dqsb_i(172)와 동기적으로 인에이블됨을 주목해야 한다. 판독 명령을 송신한 이후 어떤 시점에서, 이전에 측정되었던 판독 지연에 의해 결정된 시간에, D 플립-플롭(144)의 입력(141)은 메모리 제어기의 제어 하에서 하이 상태가 된다. 이것은 클록 입력(140)의 상승 에지와 클록인된다(clocked in). 도 8b의 예에 대해, dqs_enable_ff(178)는 270°클록 위상에서 하이 상태가 됨을 알 수 있다. 이것이 하이 상태가 될 때, AND 게이트(152)의 출력은 하이 상태가 되고, SR 플립-플롭(154)에 대한 세트 입력은 다시 dqs_enable_i가 하이 상태로 천이되게 한다. 도 8b에서, dqs_enable_i(156)는 270°클록 위상의 약간 이후에 하이 상태로 천이함을 볼 수 있다. dqs_enable_i(156)가 하이 상태이면, 멀티플렉서(170)로의 DQS# 입력(168)이 선택되고, 그에 따라 DQS#이 dqsb_i(172) 상에 나타난다. dqs_enable_ff(148)가 얼마간의 시간 이후에 로우 상태가 될 때, SR 플립-플롭(154)에 대한 세트 입력은 로우 상태가 되지만, D 입력은, 이것이 dqs_disable_ff(150)의 반전이기 때문에, 하이 상태이다. 이처럼, dqs_enable_i(156)는 이제까지 하이 상태를 유지한다. dqs_enable_ff(148)의 상승 에지와 DQS(166)의 제 1 상승 에지 사이의 시간은 1/4 클록 사이클보다 더 크다. 이것은, DQS의 타이밍과 메인 제어기를 사용하는 타이밍 사이의 트리프트에 대한 허용오차를 나타낸다. dqs_enable의 타이밍이 재-조정될 수 있도록, 90°보다 큰 드리프트가 발생한 때를 검출하기 위한 회로를 후술할 것이다.
DQS#을 디스에이블시키기 위해, 얼마간의 시간 이후에, D 플립-플롭(146)에 대한 디스에이블 입력(143)은 메모리 제어기의 제어 하에서 하이 상태가 된다. 이것은, D 플립-플롭(144)에 대한 인에이블 입력을 클록인하는데 사용되었던 클록보다 180°늦은 클록과 클록인된다. 이것은 dqs_disable_ff 출력(150)을 발생시키며, 그 반전된 입력이 SR 플립-플롭(154)의 D 입력에 연결된다. 이로 인해, SR 플립-플롭(154)에 대한 클록 입력의 그 다음 상승 에지(즉, DQS#의 그 다음 상승 에지) 상에서, dqs_enable_i는 로우 상태가 된다. 이것은 DQS# 입력(168)을 멀티플렉서(170)에 대해 선택해제(de-select)하며, dqsb_i(172)는 VDD로 천이한다. 그에 따라 타이밍 도에서, dqs_disable_ff가 하이 상태가 된 이후, dqsb_i의 그 다음 상승 에지에 이르러서야 dqs_enable_i가 로우 상태가 됨을 볼 수 있다.
도 8a에서 일반적으로 197로 지칭되는, 멀티플렉서 선택 입력(156)을 발생시키기 위한 특정한 회로를 기재하였다. 더욱 일반적으로, 데이터 스트로브 인에이블을 활성화하면 데이터 스트로브 신호를 선택하도록 선택 입력을 세팅하고, 데이터 스트로브 디스에이블의 활성화하고 데이터 스트로브 신호의 그 다음 상승 에지에 뒤이어 데이터 스트로브 신호를 선택해제하도록 선택 입력을 세팅하는 선택 입력 생성기 회로가 사용될 수 있다.
회로(180)는, DDR1 구현을 위해 단일 DQS 입력(158)으로부터 DQS#(168) 및 DQS(166)를 발생시키기 위한 메커니즘을 단지 제공한다. DQS# 입력(160)은 DDR1 구현에 대해 존재하지 않는다. 회로(180)는 제 1 및 제 2 멀티플렉서(162, 164)로 구성된다. 이들은 각각, DQS 입력(158)과 DQS# 입력(160)을 수신하기 위해 연결된다. 멀티플렉서(162)는 항상 DQS(158)를 선택한다. DDR2가 로우 상태일 때, 멀티플렉서(164)는 DQS# 입력(160)이 되도록 DQS 출력(168)을 선택한다. 그렇지 않다면, 이것은 DQS(158)의 반전으로부터 발생된다. DQS(158)를 항상 선택하는 멀티플렉서(162)를 포함시킴으로써, DQS 및 DQS#에 동일한 부하를 보장한다.
DQS 및 DQS#은 메모리 제어기로부터 수신된 클록의 기능으로서 메모리에서 생성된다. 그러나 DQS가 메모리 제어기에서 다시 수신될 때까지, 이 클록은 메모리 제어기로부터 메모리의 회로를 거치고 다시 DQS 출력을 거쳐서 메모리에 송신된다. 그 결과, 메모리 제어기에 의해 수신된 DQS 및 DQS# 출력과 DQS 인에이블의 타이밍 및 그에 따른 도 8b의 dqs_enable_ff, dqs_disable_ff, dqs_enable_i 및 dqsb_i의 타이밍 사이에 얼마간의 드리프트가 있게 된다. 그러나 더욱 일반적으로, 임의의 DRR SDRAM 구현에서, DQS 신호는 메인 클록에 관해 얼마간 드리프트할 것을 예상할 수 있다. 본 발명의 다른 실시예는 이러한 드리프트를 검출하는, 특히 이 드리프트가 90°보다 더 큰 때를 검출하는 메커니즘을 제공한다. 이러한 드리프트가 90°에 도달하면, 이것은, DQS 인에이블 및 디스에이블 신호의 타이밍을 업데이트함으로써 정정될 수 있다.
이제, 도 9a를 참조하면, 본 발명의 실시예에 의해 제공된 데이터 스트로브 드리프트 검출기의 회로도가 도시되어 있다. 2개의 D 플립-플롭(191, 193)의 클록 입력을 구동하는 DQS 입력(190)이 도시되어 있다. 플립-플롭(191)의 D 입력은 마스터 DLL(200)로부터 0°클록을 수신하는 반면, 플립-플롭(192)의 D 입력은 마스터 DLL(200)의 90°위상을 수신한다. 제 1 플립-플롭(191)의 출력(196)은 드리프트<1> 로서 지칭되는 반면, 제 2 플립-플롭(193)의 출력(198)은 드리프트<0>으로 지칭되며, 이들은 집합적으로 "드리프트 출력"으로 지칭된다.
도 9a의 회로의 동작을 이제 도 9b의 타이밍 도를 참조하여 기재할 것이다. 0°클록(200), 90°클록(202), DQS(190) 및 드리프트<1:0>(196, 198)를 도시한다. DQS(190)가 0에서 1로 천이(상승 에지)할 때, 0°및 90°클록(200, 202)의 상태는 드리프트 출력(196, 198)으로 래치된다. 래치될 수 있는 컨텐츠의 4가지 예를 도 9b에 도시한다. 제 1 예의 204에서, 드리프트 출력(196, 198)은 "10"이다. 이후의 샘플링 순간(206)(DQS)(190)의 그 다음 상승 에지)에서, 드리프트 샘플은 여전히 "10"이다. 그 이후의 샘플링 순간(208)에, 드리프트 출력(196, 198)은 이제 "11"이다. 이것은 다시 이후의 샘플링 순간(210)에서도 사실이다. 드리프트 출력이 샘플링 순간(208)에 "10"에서 "11"로 변화했다는 점은, 90°보다 큰 드리프트가 발생했다는 점을 지시한다. 이러한 정보는 그러면, DQS 인에이블 및 디스에이블 시간을 업데이트하기 위해 메모리 제어기에 의해 사용된다.
도 8a의 DQS 인에이블 회로는 판독 지연을 결정하는 임의의 메커니즘과 함께 사용될 수 있음을 주목해야 한다. 더 나아가, 도 9a의 데이터 스트로브 드리프트 검출기는 메인 클록에 관해 드리프트하고 있는 DQS 신호를 수신하는 임의의 회로에서 사용될 수 있다. 전술한 판독 지연 결정 방법 및 회로 및/또는 전술한 DQS 인에이블 방식을 사용한 회로에서 특정한 응용이 있을 것이다.
매우 특정한 드리프트 검출기 회로를 기재하였다. 더욱 일반적으로, 입력 클록 신호와 동기적으로 마스터 클록의 제 1 위상의 제 1 값을 래치하는 제 1 회로가 제공된다 상기 예에서, 제 1 회로는 D 플립-플롭이지만, 다른 구현이 가능하다. 입력 클록 신호와 동기적으로 마스터 클록의 제 2 위상의 제 2 값을 래치하는 제 2 회로가 있다. 상기 예에서, 제 2 회로는 D 플립-플롭이지만 다른 구현이 가능하다. 제 1 값이나 제 2 값에서의 변화는, 입력 클록 신호가 적어도 미리 결정된 양만큼 마스터 클록 소스에 대해 드리프트했음을 지시한다. 기재한 특정한 예에 대해, 제 1 클록 위상은 마스터 클록을 기초로 한 0°클록이고, 제 2 클록 위상은 마스터 클록을 기초로 한 90°클록이며, 미리 결정된 양은 1/4 클록 사이클이지만, 이러한 두 클록의 위상을 적절히 선택함으로써, 다른 시프트가 검출될 수 있다.
앞선 특정한 예는 DDR1 및 DDR2에 대해 언급했다. 더욱 일반적으로, 본 발명의 실시예는, DDR, DDR2, DDR3를 포함하는 양방향 데이터 스트로브를 사용하는 모든 산업 표준 DDR DRAM과 GDDR의 여러 버전에 응용될 수 있다. 또한, 더 일반적으로, 본 발명의 실시예는 소스 동기 클로킹 및 양방향 데이터 스트로브를 갖는 양방향 판독/기록 버스를 구비한 메모리에 응용될 수 있다. 전술한 DQS는 그러한 양방향 데이터 스트로브의 특정한 예이다. 더 일반적인 환경에서, 데이터 스트로브 인에이블 회로는 데이터 스트로브를 인에이블하기 위해 제공되며, DQS 인에이블 회로는 이것의 특정한 예이다.
이들은 또한, 데이터 클록을 게이팅함으로써 내부 클록 전력을 절약하고, 클록 영역 교차(clock domain crossing)를 구현하는 QDR 및 QDR2 SRAM에서 유용할 수 있다.
더 나아가, 여기서 기재한 방법 및 회로는 DQS를 인에이블하는 것 이외의 목 적을 위해 판독 지연을 결정하는 데 사용될 수 있다. 특정한 예는, 클록 경계에 걸친 드리프트 및 교차 데이터를 결정하는 것이 있다.
이들은 또한 고속 직렬 인터페이스에서 유용할 수 있다. 전술한 실시예에서, 디바이스 소자 및 회로는, 간략히 하기 위해, 도면에서 도시한 바와 같이 서로 연결된다. 반도체 IC 및 DRAM 디바이스에 본 발명을 실제 응용할 때, 소자, 회로 등은 직접 서로 연결될 수 있다. 마찬가지로, 회로 등은, 반도체 IC 및 DRAM 디바이스의 동작에 필요한 다른 소자, 회로 등을 거쳐서 서로 간접적으로 연결될 수 있다. 그에 따라, 반도체 IC 및 DRAM 디바이스의 실제 구성에서, 회로 소자 및 디바이스는 서로 결합된다(직접 또는 간접적으로 연결된다).
본 발명의 전술한 실시예는 단지 예일 뿐이다. 여기 수반하는 청구항에 의해서만 한정된 본 발명의 범주에서 벗어나지 않고, 이러한 특정한 실시예에 대한 변경, 변형 및 변동을 실현할 수 있다.

Claims (28)

  1. 메모리 제어기가 동기 메모리의 미리 결정된 위치에 초기화 시퀀스를 기록하고;
    상기 메모리 제어기가 상기 미리 결정된 위치를 판독하기 위해 상기 메모리에 판독 명령을 송신하고 회신된 데이터 신호를 수신하며;
    상기 판독 명령을 송신한 이후 미리 결정 시간에, 상기 메모리 제어기가 초기화 샘플을 발생시키기 위해 상기 회신된 데이터 신호를 샘플링함으로써,
    상기 메모리와 상기 메모리 제어기 사이의 판독 데이터 경로 지연을 수립하는 단계;
    상기 메모리와 상기 메모리 제어기 사이의 상기 판독 지연을 결정하기 위해 상기 초기화 샘플을 사용하는 단계를 포함하는,
    동기 메모리를 제어하는 방법.
  2. 청구항 1에 있어서,
    판독 명령을 송신하고;
    상기 판독 명령에 응답하여, 데이터 신호를 수신하고, 상기 데이터 신호와 동기적으로 데이터 스트로브 신호(data strobe signal)를 수신하며;
    상기 판독 지연 기능으로서 상기 데이터 스트로브 신호를 인에이블함으로써,
    상기 메모리로부터의 판독을 진행중에(on an ongoing basis) 수행하는 단계를 더 포함하는, 동기 메모리를 제어하는 방법.
  3. 청구항 1 또는 청구항 2에 있어서, 상기 회신된 데이터 신호를 샘플링하는 것은,
    4개의 클록 위상으로 그레이 코드의 각 비트를 샘플링하는 것을 포함하는, 동기 메모리를 제어하는 방법.
  4. 청구항 3에 있어서,
    상기 그레이 코드는 2N개의 코드워드를 갖는 N-비트 그레이 코드이며;
    상기 메모리 제어기가 상기 메모리의 미리 결정된 위치에 그레이 코드 초기화 시퀀스를 기록하는 것은, 2N+1개의 연속적인 어드레스 내의 어드레스 쌍에 상기 2N개의 코드워드 각각을 기록하는 것을 포함하는, 동기 메모리를 제어하는 방법.
  5. 청구항 4에 있어서,
    2N+1개의 연속적인 어드레스에 상기 2N개의 코드워드를 기록하는 것은, 상기 2N+1개의 어드레스 각각에 N비트를 기록하는 것을 포함하며;
    4개의 클록 위상으로 상기 그레이 코드의 각 비트를 샘플링하는 것은, 상기 N-비트 그레이 코드의 n(n은 0,.., N-1임)번째 비트가 상기 4개의 클록 위상으로 기록된 것을 고려하여 각 판독 신호를 샘플링하는 것을 포함하는, 동기 메모리를 제어하는 방법.
  6. 청구항 4에 있어서,
    2N+1개의 연속적인 어드레스에 상기 2N개의 코드워드를 기록하는 것은, 어드레스 쌍에 g1, g1, g1, g1,..., gN, gN, gN, gN을 기록함으로써, 상기 2N+1개의 어드레스 각각에 각 그레이 코드 코드워드(g1, g2,..., gN)의 비트를 4N 비트로서 기록하는 것을 포함하고,
    4개의 클록 위상으로 상기 그레이 코드의 각 비트를 샘플링하는 것은,
    상기 판독 명령에 응답하여, 상기 회신된 데이터 신호로서 4N개의 데이터 신호를 수신하는 것;
    제 1 클록 위상으로 N개의 데이터 신호를 샘플링하는 것;
    제 2 클록 위상으로 다른 N개의 데이터 신호를 샘플링하는 것;
    제 3 클록 위상으로 다른 N개의 데이터 신호를 샘플링하는 것;
    제 4 클록 위상으로 다른 N개의 데이터 신호를 샘플링하는 것을 포함하는, 동기 메모리를 제어하는 방법.
  7. 청구항 6에 있어서, N=2인, 동기 메모리를 제어하는 방법.
  8. 청구항 6에 있어서, N=3인, 동기 메모리를 제어하는 방법.
  9. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
    복수의 판독 지연 각각에 대해, 예상되는 초기화 샘플을 저장하는 단계를 더 포함하고;
    상기 메모리와 상기 메모리 제어기 사이의 상기 판독 지연을 결정하기 위해 상기 초기화 시퀀스를 사용하는 단계는, 상기 초기화 시퀀스를 위해 저장된 판독 지연을 룩업하는 단계를 포함하는, 동기 메모리를 제어하는 방법.
  10. 청구항 9에 있어서, 복수의 판독 지연 각각에 대해, 예상되는 초기화 시퀀스를 저장하는 단계는, 각 판독 지연에 대해 카운터의 상태를 결정하는 단계와, 상기 초기화 시퀀스와 관련하여 상기 카운터의 상태를 저장하는 단계를 포함하며, 상기 방법은,
    진행 중에, 각 판독 명령에 대해, 판독 명령을 송신한 이후 상기 카운터를 시작하는 단계, 및 코드 카운터가 상기 결정된 판독 지연에 대한 카운터의 상태에 도달할 때 데이터 스트로브를 인에이블하는 단계를 더 포함하는, 동기 메모리를 제어하는 방법.
  11. 청구항 10에 있어서,
    상기 카운터는, 1/4 클록 위상으로 증분하는, 하드웨어로 구현된 그레이 코드 카운터인, 동기 메모리를 제어하는 방법.
  12. 청구항 10에 있어서, 상기 카운터는, 1/4 클록 위상으로 증분하는 RTL 카운터인, 동기 메모리를 제어하는 방법.
  13. 청구항 1 내지 청구항 12 중 어느 한 항에 있어서,
    진행 중에, 클록 드리프트가 있는지를 결정하고, 만약 클록 드리프트가 있다면, 상기 판독 지연을 업데이트하는 단계를 더 포함하는, 동기 메모리를 제어하는 방법.
  14. 청구항 1 내지 청구항 13 중 어느 한 항에 있어서,
    판독 버스트 길이 및 연속적인 판독 명령을 고려하여 상기 데이터 스트로브 신호를 디스에이블하는 단계를 더 포함하는, 동기 메모리를 제어하는 방법.
  15. 청구항 1 내지 청구항 14 중 어느 한 항에 있어서, 각 지연에 대해,
    상기 데이터 스트로브를 인에이블해야할 때를 지시하는 인에이블 카운트를 저장하는 단계;
    상기 데이터 스트로브를 디스에이블해야 할 때를 지시하는 디스에이블 카운 트를 저장하는 단계; 및
    데이터 복구를 위해 0°클록 위상에서 샘플링해야 할지 또는 180°클록 위상에서 샘플링해야 할지의 여부를 나타내는 지시를 저장하는 단계를 더 포함하는, 동기 메모리를 제어하는 방법.
  16. 청구항 1 내지 청구항 15 중 어느 한 항에 있어서, 판독 데이터 신호를 RTL 클록으로 리타이밍하는 단계를 더 포함하는, 동기 메모리를 제어하는 방법.
  17. 소스 동기 클록킹 및 양방향 데이터 스트로브로 양방향 판독/기록 버스를 갖는 메모리를 제어하는 방법을 구현하는 메모리 제어기로서, 상기 방법은,
    상기 메모리 제어기가 상기 메모리의 미리 결정된 위치에 그레이 코드 초기화 시퀀스를 기록하고;
    상기 메모리 제어기가 상기 미리 결정된 위치를 판독하기 위해 상기 메모리에 판독 명령을 송신하고 회신된 데이터 신호를 수신하며;
    상기 판독 명령을 송신한 이후 미리 결정된 시간에, 상기 메모리 제어기가 초기화 샘플을 발생시키기 위해 상기 회신된 데이터 신호를 샘플링함으로써,
    상기 메모리와 상기 메모리 제어기 사이의 판독 지연을 측정하는 단계;
    상기 메모리와 상기 메모리 제어기 사이의 판독 지연을 결정하기 위해 상기 초기화 샘플을 사용하는 단계를 포함하는,
    메모리 제어기.
  18. 소스 동기 클록킹 및 양방향 데이터 스트로브로 양방향 판독/기록 버스를 갖는 메모리를 제어하는 메모리 제어기로서,
    판독 지연 결정 회로 및 데이터 스트로브 인에이블 회로를 포함하고;
    초기화 동안에, 상기 판독 지연 결정 회로는, 상기 메모리에 판독 명령을 송신하는 것과 그 회신으로 데이터 신호를 수신하는 것 사이의 판독 지연을 결정하고, 상기 판독 지연 결정 회로는 초기화 샘플을 발생시키기 위해 미리 결정된 시간에 데이터를 샘플링하는 회로와, 상기 초기화 샘플의 각 순열(permutation)에 관한 각 판독 지연을 저장하는 테이블 룩업 기능부(table lookup function)를 포함하며;
    상기 데이터 스트로브 인에이블 회로는 상기 판독 지연 기능으로서 수신된 DQS를 게이팅하는, 메모리 제어기.
  19. 청구항 18에 있어서,
    0°샘플과 180°샘플 사이에서 선택하는 회로; 및
    상기 데이터 신호를 메인 클록에 리타이밍하는 회로 중 적어도 하나를 더 포함하는, 메모리 제어기.
  20. 청구항 18 또는 청구항 19에 있어서, 상기 테이블 룩업 기능부는, 상기 초기화 시퀀스의 각 순열에 대해,
    데이터 스트로브 인에이블 카운트;
    데이터 스트로브 디스에이블 카운트;
    정상 판독 동작에 대해 0°에서 샘플링할지 또는 180°에서 샘플링할지의 여부;
    메모리를 저장하는, 메모리 제어기.
  21. 소스 동기 클록킹 및 양방향 데이터 스트로브로 양방향 판독/기록 버스를 갖는 메모리와 함께 사용하기 위한 데이터 스트로브 인에이블 회로로서,
    상승 및 하강 에지(rising and falling edges)를 갖는 데이터 스트로브 신호를 수신하는 입력;
    게이팅된 데이터 스트로브 신호를 발생시키는 출력;
    선택 입력 기능으로서 상기 데이터 스트로브 신호를 게이팅하는 멀티플렉서;
    데이터 스트로브 인에이블 및 데이터 스트로브 디스에이블을 수신하도록 연결된 선택 입력 생성기 회로로서, 상기 데이터 스트로브 인에이블이 활성화되면 상기 데이터 스트로브 신호를 선택하도록 상기 선택 입력을 세팅하고, 상기 데이터 스트로브 디스에이블이 활성화되면 상기 데이터 스트로브 신호의 그 다음 에지에 뒤이어 상기 데이터 스트로브 신호를 선택해제하도록 상기 선택 입력을 세팅하는 선택 입력 생성기 회로를 포함하는, 데이터 스트로브 인에이블 회로.
  22. 청구항 21에 있어서, 상기 선택 입력 생성기 회로는,
    상기 데이터 스트로브 인에이블을 수신하는 제 1 D 플립-플롭;
    상기 데이터 스트로브 디스에이블을 수신하는 제 2 D 플립-플롭;
    상기 제 1 D 플립-플롭과 상기 제 2 D 플립-플롭의 출력을 결합하는 AND 게이트;
    상기 게이팅된 데이터 스트로브 신호에 의해 클록킹된 SR 플립-플롭으로서, 상기 SR 플립-플롭은 상기 제 2 D 플립-플롭의 출력을 수신하는 D 입력과, 상기 AND 게이트의 출력을 수신하는 S 입력을 가지며, 인에이블 입력이 활성 상태가 될 때, 상기 선택 입력이 상기 데이터 스트로브 신호를 비동기적으로 선택하고, 상기 데이터 스트로브 디스에이블 입력이 활성 상태가 될 때, 상기 선택 입력이 상기 데이터 스트로브 신호의 그 다음 상승 에지에 이것을 반영하도록, 상기 선택 입력으로서 기능하는 Q 출력을 갖는, SR 플립-플롭을 포함하는, 데이터 스트로브 인에이블 회로.
  23. 청구항 21 또는 청구항 22에 있어서, 상기 선택 입력을 사용하여 게이팅된 반전 데이터 스트로브 신호를 더 발생시키는, 데이터 스트로브 인에이블 회로.
  24. 청구항 23에 있어서, 데이터 스트로브 신호가 수신되고 반전된 데이터 스트로브 신호가 생성되는 제 1 동작 모드와, 데이터 스트로브 신호 및 반전된 데이터 스트로브 신호가 수신되는 제 2 동작 모드 사이에서 선택하는 회로를 더 포함하는, 데이터 스트로브 인에이블 회로.
  25. 입력 클록 신호와 동기적으로 마스터 클록의 제 1 클록 위상의 제 1 값을 래치하는 제 1 회로;
    상기 입력 클록 신호와 동기적으로 상기 마스터 클록의 제 2 클록 위상의 제 2 값을 래치하는 제 2 회로를 포함하고;
    상기 제 1 값이나 상기 제 2 값의 변화는, 상기 입력 클록 신호가 마스터 클록 소스에 대해 적어도 미리 결정된 양만큼 드리프트했음을 지시하는, 드리프트 검출기 회로.
  26. 청구항 25에 있어서,
    상기 제 1 회로는 제 1 D 플립-플롭을 포함하며, 상기 제 1 D 플립-플롭은 상기 제 1 D 플립-플롭의 제 1 클록 입력에 입력 클록 신호를 수신하도록 연결되고, 상기 마스터 클록의 제 1 클록 위상을 수신하는 제 1 D 입력과, 상기 제 1 값을 발생시키는 제 1 Q 출력을 가지며; 및
    상기 제 2 회로는 제 2 D 플립-플롭을 포함하며, 상기 제 2 D 플립-플롭은 상기 제 2 D 플립-플롭의 제 2 클록 입력에 입력 클록 신호를 수신하도록 연결되고, 상기 마스터 클록의 제 2 클록 위상을 수신하는 제 2 D 입력과, 상기 제 2 값을 발생시키는 제 2 Q 출력을 갖는, 드리프트 검출기 회로.
  27. 청구항 25 또는 청구항 26에 있어서, 상기 제 1 클록 위상은 상기 마스터 클록에 기초한 0°클록이고, 상기 제 2 클록 위상은 상기 마스터 클록에 기초한 90° 클록이며, 상기 미리 결정된 양은 1/4 클록 사이클인, 드리프트 검출기 회로.
  28. 청구항 26에 있어서, 상기 마스터 클록으로부터 상기 제 1 클록 위상과 상기 제 2 클록 위상을 발생시키는 마스터 슬레이브 DLL을 포함하는, 드리프트 검출기 회로.
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