JP2003099321A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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Abstract
(57)【要約】
【課題】 前もってＷｒｉｔｅしたアドレスに対し、Ｐ
ＤＬの値を変えながらＲｅａｄアクセスし、正しい値が
読めたかでＰＤＬに設定する最適遅延時間を認識し、有
効領域内でＲｅａｄデータをラッチすること。 【解決手段】 ＤＤＲ−ＳＤＲＡＭ１４〜１６にデータ
を読み書きするメモリシステムに対し、データストロー
ブ信号ＤＱＳを遅延させてディレイ調整するディレイ調
整手段（図示せず）を備え、ある特定の値を特定のアド
レスに書き込み、ディレイ調整手段のディレイ値を変更
し、アドレスと同じアドレスへ読み込み、両者の値を比
較して認識し、当該認識した読み込み可能範囲の中間値
をディレイ調整手段に設定するメモリ制御部１０を備え
る。
ＤＬの値を変えながらＲｅａｄアクセスし、正しい値が
読めたかでＰＤＬに設定する最適遅延時間を認識し、有
効領域内でＲｅａｄデータをラッチすること。 【解決手段】 ＤＤＲ−ＳＤＲＡＭ１４〜１６にデータ
を読み書きするメモリシステムに対し、データストロー
ブ信号ＤＱＳを遅延させてディレイ調整するディレイ調
整手段（図示せず）を備え、ある特定の値を特定のアド
レスに書き込み、ディレイ調整手段のディレイ値を変更
し、アドレスと同じアドレスへ読み込み、両者の値を比
較して認識し、当該認識した読み込み可能範囲の中間値
をディレイ調整手段に設定するメモリ制御部１０を備え
る。
Description
【０００１】
【発明の属する分野】本発明は、たとえばコンピュータ
システムを内蔵したＯＡ機器などの制御系などに搭載さ
れ、ＤＤＲ−ＳＤＲＡＭを用いてデータの読み書きを行
なうメモリシステムに対し、データストローブ信号を遅
延させるためにディレイ調整可能なプログラマブルディ
レイを搭載したメモリ制御装置に関する。
システムを内蔵したＯＡ機器などの制御系などに搭載さ
れ、ＤＤＲ−ＳＤＲＡＭを用いてデータの読み書きを行
なうメモリシステムに対し、データストローブ信号を遅
延させるためにディレイ調整可能なプログラマブルディ
レイを搭載したメモリ制御装置に関する。
【０００２】
【従来の技術】従来のメモリ制御装置では、データスト
ローブ信号ＤＱＳの立ち上がりタイミングおよび立ち下
がりタイミングに同期して入力データ信号ＤＱをラッチ
するＤＤＲ−ＳＤＲＡＭ（ｄｏｕｂｌｅ ｄａｔａ ｒ
ａｔｅ ｓｙｎｃｈｒｏｎｏｕｓ ｄｙｎａｍｉｃ ｒ
ａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）は半導体集
積回路として多用されている。ＤＤＲ−ＳＤＲＡＭの場
合、立ち上がりエッジと立ち下がりエッジの両方を基準
にしてデータ取り込む必要がある。
ローブ信号ＤＱＳの立ち上がりタイミングおよび立ち下
がりタイミングに同期して入力データ信号ＤＱをラッチ
するＤＤＲ−ＳＤＲＡＭ（ｄｏｕｂｌｅ ｄａｔａ ｒ
ａｔｅ ｓｙｎｃｈｒｏｎｏｕｓ ｄｙｎａｍｉｃ ｒ
ａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）は半導体集
積回路として多用されている。ＤＤＲ−ＳＤＲＡＭの場
合、立ち上がりエッジと立ち下がりエッジの両方を基準
にしてデータ取り込む必要がある。
【０００３】すなわち、このＤＤＲ−ＳＤＲＡＭは、Ｒ
ｅａｄ（データ読み込み）時、ＣＬクロック信号に同期
して出力されるデータラッチ用信号であるデータストロ
ーブ信号ＤＱＳによりＲｅａｄデータを取りこむ。この
とき、Ｒｅａｄデータの有効領域（読み込み可能範囲）
内でラッチできるように、メモリ制御装置ないでデータ
ストローブ信号ＤＱＳを遅延させる必要がある。このた
め、Ｐｒｏｇｒａｍｍｂｌｅ Ｄｅｌａｙ（ＰＤＬ）を
用いて、その遅延時間をＣＰＵにてレジスタ設定し、そ
のレジスタ値にしたがってデータストローブ信号ＤＱＳ
を遅延させることが一般的に知られている。
ｅａｄ（データ読み込み）時、ＣＬクロック信号に同期
して出力されるデータラッチ用信号であるデータストロ
ーブ信号ＤＱＳによりＲｅａｄデータを取りこむ。この
とき、Ｒｅａｄデータの有効領域（読み込み可能範囲）
内でラッチできるように、メモリ制御装置ないでデータ
ストローブ信号ＤＱＳを遅延させる必要がある。このた
め、Ｐｒｏｇｒａｍｍｂｌｅ Ｄｅｌａｙ（ＰＤＬ）を
用いて、その遅延時間をＣＰＵにてレジスタ設定し、そ
のレジスタ値にしたがってデータストローブ信号ＤＱＳ
を遅延させることが一般的に知られている。
【０００４】これに関連する参考技術文献として、たと
えば、データ入力回路のクロックを遅延させてデータを
円滑に取り込む「メモリサブシステム」が特開平１１−
２５０２９号公報に開示されている。なお、円滑にデー
タを取り込むためにないでデータストローブ信号ＤＱＳ
を遅延させ、その遅延をレジスタ設定で可変する技術は
公知の技術として利用されている。
えば、データ入力回路のクロックを遅延させてデータを
円滑に取り込む「メモリサブシステム」が特開平１１−
２５０２９号公報に開示されている。なお、円滑にデー
タを取り込むためにないでデータストローブ信号ＤＱＳ
を遅延させ、その遅延をレジスタ設定で可変する技術は
公知の技術として利用されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記に
示されるような従来のメモリ制御装置にあっては、最適
遅延時間はデータストローブ信号ＤＱＳの負荷容量を推
測し、これに応じた値を設定するのであるが、メモリシ
ステムの構成変更や環境変化などに応じて負荷容量が変
動するため、あらかじめ設定しておいた遅延時間では、
遅延させたデータストローブ信号ＤＱＳに対するデータ
領域から外れ、正しい値をラッチすることができないと
いう問題点があった。
示されるような従来のメモリ制御装置にあっては、最適
遅延時間はデータストローブ信号ＤＱＳの負荷容量を推
測し、これに応じた値を設定するのであるが、メモリシ
ステムの構成変更や環境変化などに応じて負荷容量が変
動するため、あらかじめ設定しておいた遅延時間では、
遅延させたデータストローブ信号ＤＱＳに対するデータ
領域から外れ、正しい値をラッチすることができないと
いう問題点があった。
【０００６】本発明は、上記に鑑みてなされたものであ
って、前もってＷｒｉｔｅしたアドレスに対し、データ
読み込み時のタイミングを調整するＰＤＬの値を変えな
がらＲｅａｄアクセスすることにより、正しい値が読め
たか否かによりＰＤＬに設定する最適遅延時間を認識
し、有効領域内でＲｅａｄデータをラッチすることを目
的とする。
って、前もってＷｒｉｔｅしたアドレスに対し、データ
読み込み時のタイミングを調整するＰＤＬの値を変えな
がらＲｅａｄアクセスすることにより、正しい値が読め
たか否かによりＰＤＬに設定する最適遅延時間を認識
し、有効領域内でＲｅａｄデータをラッチすることを目
的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１にかかるメモリ制御装置にあっては、Ｄ
ＤＲ−ＳＤＲＡＭにデータの読み書きを行なうメモリシ
ステムに対し、データストローブ信号を遅延させてディ
レイ調整を行なうディレイ調整手段を備えたメモリ制御
装置において、ある特定の値を特定のアドレスに書き込
み、前記ディレイ調整手段のディレイ値を変更しなが
ら、前記アドレスと同じアドレスへ読み込み、両者の値
を比較して認識し、当該認識した読み込み可能範囲の中
間値を前記ディレイ調整手段に設定するメモリ制御手段
を備えたものである。
めに、請求項１にかかるメモリ制御装置にあっては、Ｄ
ＤＲ−ＳＤＲＡＭにデータの読み書きを行なうメモリシ
ステムに対し、データストローブ信号を遅延させてディ
レイ調整を行なうディレイ調整手段を備えたメモリ制御
装置において、ある特定の値を特定のアドレスに書き込
み、前記ディレイ調整手段のディレイ値を変更しなが
ら、前記アドレスと同じアドレスへ読み込み、両者の値
を比較して認識し、当該認識した読み込み可能範囲の中
間値を前記ディレイ調整手段に設定するメモリ制御手段
を備えたものである。
【０００８】この発明によれば、前もって書き込んだア
ドレスに対し、ディレイ調整手段の値を変えながら読み
込みを行なうことにより、正しい値が読めたか否かによ
りディレイ調整手段に設定する最適遅延時間が認識さ
れ、有効領域内で読み込みデータをラッチすることが可
能となる。
ドレスに対し、ディレイ調整手段の値を変えながら読み
込みを行なうことにより、正しい値が読めたか否かによ
りディレイ調整手段に設定する最適遅延時間が認識さ
れ、有効領域内で読み込みデータをラッチすることが可
能となる。
【０００９】また、請求項２にかかるメモリ制御装置に
あっては、前記メモリ制御手段は、前記ディレイ調整手
段に対するディレイ値の設定を、前記メモリシステムの
初期化時に行なうものである。
あっては、前記メモリ制御手段は、前記ディレイ調整手
段に対するディレイ値の設定を、前記メモリシステムの
初期化時に行なうものである。
【００１０】この発明によれば、メモリシステムの構成
が変更され、データやデータストローブ信号の負荷容量
が変動しても、メモリシステムの初期化時ディレイ調整
手段のディレイ値を最適に設定することにより、有効領
域内でのＲｅａｄデータをラッチすることが可能にな
る。
が変更され、データやデータストローブ信号の負荷容量
が変動しても、メモリシステムの初期化時ディレイ調整
手段のディレイ値を最適に設定することにより、有効領
域内でのＲｅａｄデータをラッチすることが可能にな
る。
【００１１】また、請求項３にかかるメモリ制御装置に
あっては、前記メモリ制御手段は、前記ディレイ調整手
段に対するディレイ値の設定を、あらかじめ定められた
一定期間毎に行なうものである。
あっては、前記メモリ制御手段は、前記ディレイ調整手
段に対するディレイ値の設定を、あらかじめ定められた
一定期間毎に行なうものである。
【００１２】この発明によれば、メモリシステムが温度
や湿度などの環境変化によって変更され、データやデー
タストローブ信号の負荷容量が変動しても、ディレイ調
整手段のディレイ値を最適に設定することにより、有効
領域内でのＲｅａｄデータをラッチすることが可能にな
る。
や湿度などの環境変化によって変更され、データやデー
タストローブ信号の負荷容量が変動しても、ディレイ調
整手段のディレイ値を最適に設定することにより、有効
領域内でのＲｅａｄデータをラッチすることが可能にな
る。
【００１３】
【発明の実施の形態】以下、本発明にかかるメモリ制御
装置の好適な実施の形態について添付図面を参照し、詳
細に説明する。なお、本発明はこの実施の形態に限定さ
れるものではない。
装置の好適な実施の形態について添付図面を参照し、詳
細に説明する。なお、本発明はこの実施の形態に限定さ
れるものではない。
【００１４】本発明は、先に述べた従来における不具合
を解消するために、前もって書き込んだアドレスに対
し、読み込みのタイミングを調整するディレイ調整手段
の値を変えながら読み込みを行なうことにより、正しい
値が読めたか否かの結果にしたがってディレイ調整手段
に設定する最適遅延時間を認識され、そのディレイ値
（読み込みタイミング調整値）をディレイ調整手段に設
定し、有効領域（読み込み可能範囲）内で読み込みデー
タをラッチするものである。以下、その具体例について
記述する。
を解消するために、前もって書き込んだアドレスに対
し、読み込みのタイミングを調整するディレイ調整手段
の値を変えながら読み込みを行なうことにより、正しい
値が読めたか否かの結果にしたがってディレイ調整手段
に設定する最適遅延時間を認識され、そのディレイ値
（読み込みタイミング調整値）をディレイ調整手段に設
定し、有効領域（読み込み可能範囲）内で読み込みデー
タをラッチするものである。以下、その具体例について
記述する。
【００１５】図１は、本発明の実施の形態にかかるメモ
リシステムとメモリ制御部との接続構成を示すブロック
図である。ここでは、メモリ制御部１０に、ＤＤＲ−Ｓ
ＤＲＡＭ１４〜１６のメモリシステムが接続されてい
る。すなわち、メモリ制御部１０とＤＤＲ−ＳＤＲＡＭ
１４〜１６それぞれとは、データバスＭＤＱ信号（符号
１１）、データ制御に必要な信号であるデータストロー
ブ信号ＤＱＳ（符号１２）、アクセス制御に必要な制御
信号１３の各線で接続されている。
リシステムとメモリ制御部との接続構成を示すブロック
図である。ここでは、メモリ制御部１０に、ＤＤＲ−Ｓ
ＤＲＡＭ１４〜１６のメモリシステムが接続されてい
る。すなわち、メモリ制御部１０とＤＤＲ−ＳＤＲＡＭ
１４〜１６それぞれとは、データバスＭＤＱ信号（符号
１１）、データ制御に必要な信号であるデータストロー
ブ信号ＤＱＳ（符号１２）、アクセス制御に必要な制御
信号１３の各線で接続されている。
【００１６】なお、ＤＩＭＭ（ｄｕａｌ ｉｎ―ｌｉｎ
ｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）コネクタは、複数用
意されており、ユーザーが独自で抜き差し可能になって
いる。すなわち、メモリチップを搭載したメモリモジュ
ールで、これをマザーボードの所定のソケット（コネク
タ）に差し込むことにより、メモリなどの増設を行なう
ものである。
ｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）コネクタは、複数用
意されており、ユーザーが独自で抜き差し可能になって
いる。すなわち、メモリチップを搭載したメモリモジュ
ールで、これをマザーボードの所定のソケット（コネク
タ）に差し込むことにより、メモリなどの増設を行なう
ものである。
【００１７】図２は、ＰＤＬの等価回路およびデータラ
ッチの構成を示す説明図である。図において、符号２０
はデータストローブ信号ＤＱＳを遅延させて、読み込み
可能範囲を確保するために設けられ、ＣＰＵからのアク
セスにより読み込みタイミングを調整、すなわちディレ
イ値の調整を行なうディレイ調整手段としてのＰＤＬ
（Ｐｒｏｇｒａｍｍｂｌｅ Ｄｅｌａｙ、以下、ＰＤＬ
という）、符号２１はＰＤＬ２０のディレイライン、符
号２５および２６はＲｅａｄデータをラッチするラッチ
回路である。
ッチの構成を示す説明図である。図において、符号２０
はデータストローブ信号ＤＱＳを遅延させて、読み込み
可能範囲を確保するために設けられ、ＣＰＵからのアク
セスにより読み込みタイミングを調整、すなわちディレ
イ値の調整を行なうディレイ調整手段としてのＰＤＬ
（Ｐｒｏｇｒａｍｍｂｌｅ Ｄｅｌａｙ、以下、ＰＤＬ
という）、符号２１はＰＤＬ２０のディレイライン、符
号２５および２６はＲｅａｄデータをラッチするラッチ
回路である。
【００１８】ＤＤＲ−ＳＤＲＡＭ１５〜１６は、クロッ
ク信号に同期してデータストローブ信号ＤＱＳおよびデ
ータバスＭＤＱからの入力データ信号ＤＱを発し、メモ
リ制御部１０内でデータストローブ信号ＤＱＳをＭＤＱ
の読み込み可能範囲内に遅延させ、データストローブ信
号ＤＱＳの立ち下がりまたは立ち上がりのタイミングで
入力データ信号ＤＱをラッチする。データストローブ信
号ＤＱＳの遅延時間は、ＰＤＬ２０に対し、ＣＰＵ（図
示せず）内部のレジスタ設定で選択することができる。
ク信号に同期してデータストローブ信号ＤＱＳおよびデ
ータバスＭＤＱからの入力データ信号ＤＱを発し、メモ
リ制御部１０内でデータストローブ信号ＤＱＳをＭＤＱ
の読み込み可能範囲内に遅延させ、データストローブ信
号ＤＱＳの立ち下がりまたは立ち上がりのタイミングで
入力データ信号ＤＱをラッチする。データストローブ信
号ＤＱＳの遅延時間は、ＰＤＬ２０に対し、ＣＰＵ（図
示せず）内部のレジスタ設定で選択することができる。
【００１９】図３は、本発明の実施の形態にかかる動作
手順を示すフローチャートである。この動作は、メモリ
システムの初期化後または一定期間毎に開始される。ま
ず、メモリシステムであるＤＤＲ−ＳＤＲＡＭ１４〜１
６の特定のアドレスＡに特定のデータＢを書き込む（ス
テップＳ１１）。この処理をとする。つづいて、１０
ｄｅｇｒｅｅ間隔でのアドレスのデータを読み出し、
Ｗｒｉｔｅデータと比較し、１０ｄｅｇｒｅｅ単位での
読み込み可能範囲を認識する（ステップＳ１２）。この
処理をとする。
手順を示すフローチャートである。この動作は、メモリ
システムの初期化後または一定期間毎に開始される。ま
ず、メモリシステムであるＤＤＲ−ＳＤＲＡＭ１４〜１
６の特定のアドレスＡに特定のデータＢを書き込む（ス
テップＳ１１）。この処理をとする。つづいて、１０
ｄｅｇｒｅｅ間隔でのアドレスのデータを読み出し、
Ｗｒｉｔｅデータと比較し、１０ｄｅｇｒｅｅ単位での
読み込み可能範囲を認識する（ステップＳ１２）。この
処理をとする。
【００２０】つづいて、上記の範囲のＭｉｎまたはＭ
ａｘ付近に対し、５ｄｅｇｒｅｅ間隔でアドレスＡの値
を読み込み、データＢと比較し、５ｄｅｇｒｅｅでの読
み込み可能範囲を認識する（ステップＳ１３）。この処
理をとする。つぎに、上記で認識した読み込み可能
範囲のＭｉｎまたはＭａｘ付近に対し、１ｄｅｇｒｅｅ
間隔でアドレスＡの値を読み込み、データＢと比較し、
１ｄｅｇｒｅｅでの読み込み可能範囲を認識する（ステ
ップＳ１４）。この処理をとする。つづいて、上記
で認識したデータ有効領域（読み込み可能範囲）の中間
値をＰＤＬ２０に設定する（ステップＳ１５）。
ａｘ付近に対し、５ｄｅｇｒｅｅ間隔でアドレスＡの値
を読み込み、データＢと比較し、５ｄｅｇｒｅｅでの読
み込み可能範囲を認識する（ステップＳ１３）。この処
理をとする。つぎに、上記で認識した読み込み可能
範囲のＭｉｎまたはＭａｘ付近に対し、１ｄｅｇｒｅｅ
間隔でアドレスＡの値を読み込み、データＢと比較し、
１ｄｅｇｒｅｅでの読み込み可能範囲を認識する（ステ
ップＳ１４）。この処理をとする。つづいて、上記
で認識したデータ有効領域（読み込み可能範囲）の中間
値をＰＤＬ２０に設定する（ステップＳ１５）。
【００２１】なお、上述した動作例では、アドレスの読
み込み間隔を１０ｄｅｇｒｅｅ、５ｄｅｇｒｅｅ、１ｄ
ｅｇｒｅｅとしたがこの限りではなく、適宜、その間隔
を設定してもよい。
み込み間隔を１０ｄｅｇｒｅｅ、５ｄｅｇｒｅｅ、１ｄ
ｅｇｒｅｅとしたがこの限りではなく、適宜、その間隔
を設定してもよい。
【００２２】したがって、上述したように、前もって書
きこんだアドレスに対し、ＰＤＬ２０の値を変えながら
Ｒｅａｄアクセスし、正しい値が読めたかどうかでＰＤ
Ｌ２０に設定する最適遅延時間を認識し、これをＰＤＬ
２０に設定することにより、有効領域（読み込み可能範
囲）内でＲｅａｄデータを正確にラッチすることができ
る。
きこんだアドレスに対し、ＰＤＬ２０の値を変えながら
Ｒｅａｄアクセスし、正しい値が読めたかどうかでＰＤ
Ｌ２０に設定する最適遅延時間を認識し、これをＰＤＬ
２０に設定することにより、有効領域（読み込み可能範
囲）内でＲｅａｄデータを正確にラッチすることができ
る。
【００２３】また、上記の動作をメモリシステム初期化
後に行なうことにより、メモリシステムの構成が変更に
なっても、その変更による最適遅延時間を認識し、その
最適遅延時間をＰＤＬ２０に設定することにより、有効
領域内でＲｅａｄデータをラッチすることができる。
後に行なうことにより、メモリシステムの構成が変更に
なっても、その変更による最適遅延時間を認識し、その
最適遅延時間をＰＤＬ２０に設定することにより、有効
領域内でＲｅａｄデータをラッチすることができる。
【００２４】さらに、上記の動作を一定期間毎に行な
い、環境が変化しても常に最適遅延時間を認識し、その
最適遅延時間をＰＤＬ２０に設定することにより、有効
領域内でＲｅａｄデータをラッチすることができる。
い、環境が変化しても常に最適遅延時間を認識し、その
最適遅延時間をＰＤＬ２０に設定することにより、有効
領域内でＲｅａｄデータをラッチすることができる。
【００２５】
【発明の効果】以上説明したように、本発明にかかるメ
モリ制御装置（請求項１）によれば、前もって書き込ん
だアドレスに対し、読み込みのタイミングを調整するデ
ィレイ調整手段の値を変えながら読み込みすることによ
り、正しい値が読めたか否かによりディレイ調整手段に
設定する最適遅延時間が認識され、その結果をディレイ
調整手段に設定するため、有効領域（読み込み可能範
囲）内で読み込みデータをラッチすることができる。
モリ制御装置（請求項１）によれば、前もって書き込ん
だアドレスに対し、読み込みのタイミングを調整するデ
ィレイ調整手段の値を変えながら読み込みすることによ
り、正しい値が読めたか否かによりディレイ調整手段に
設定する最適遅延時間が認識され、その結果をディレイ
調整手段に設定するため、有効領域（読み込み可能範
囲）内で読み込みデータをラッチすることができる。
【００２６】また、本発明にかかるメモリ制御装置（請
求項２）によれば、メモリシステムの構成が変更された
場合などにおいて、データやデータストローブ信号の負
荷容量が変動しても、メモリシステムの初期化時ディレ
イ調整手段のディレイ値（読み込みタイミング）を最適
に設定するため、有効領域（読み込み可能範囲）内での
Ｒｅａｄデータをラッチすることができる。
求項２）によれば、メモリシステムの構成が変更された
場合などにおいて、データやデータストローブ信号の負
荷容量が変動しても、メモリシステムの初期化時ディレ
イ調整手段のディレイ値（読み込みタイミング）を最適
に設定するため、有効領域（読み込み可能範囲）内での
Ｒｅａｄデータをラッチすることができる。
【００２７】また、本発明にかかるメモリ制御装置（請
求項３）によれば、メモリシステムが温度や湿度などの
環境変化によって変更され、データやデータストローブ
信号の負荷容量が変動しても、ディレイ調整手段のディ
レイ値（読み込みタイミング）を最適に設定するため、
有効領域読み込み可能範囲）内でのＲｅａｄデータをラ
ッチすることができる。
求項３）によれば、メモリシステムが温度や湿度などの
環境変化によって変更され、データやデータストローブ
信号の負荷容量が変動しても、ディレイ調整手段のディ
レイ値（読み込みタイミング）を最適に設定するため、
有効領域読み込み可能範囲）内でのＲｅａｄデータをラ
ッチすることができる。
【図１】本発明の実施の形態にかかるメモリシステムと
メモリ制御部との接続構成を示すブロック図である。
メモリ制御部との接続構成を示すブロック図である。
【図２】ＰＤＬの等価回路およびデータラッチの構成を
示す説明図である。
示す説明図である。
【図３】本発明の実施の形態にかかる動作手順を示すフ
ローチャートである。
ローチャートである。
１０ メモリ制御部
１１ データバスＭＤＱ信号
１２ データストローブ信号ＤＱＳ
１３ 制御信号
１４〜１６ ＤＤＲ−ＳＤＲＡＭ
２０ ＰＤＬ
２５，２６ ラッチ回路
Claims (3)
- 【請求項１】 ＤＤＲ−ＳＤＲＡＭにデータの読み書き
を行なうメモリシステムに対し、データストローブ信号
を遅延させてディレイ調整を行なうディレイ調整手段を
備えたメモリ制御装置において、 ある特定の値を特定のアドレスに書き込み、前記ディレ
イ調整手段のディレイ値を変更しながら、前記アドレス
と同じアドレスへ読み込み、両者の値を比較して認識
し、当該認識した読み込み可能範囲の中間値を前記ディ
レイ調整手段に設定するメモリ制御手段を備えたことを
特徴とするメモリ制御装置。 - 【請求項２】 前記メモリ制御手段は、前記ディレイ調
整手段に対するディレイ値の設定を、前記メモリシステ
ムの初期化時に行なうことを特徴とする請求項１に記載
のメモリ制御装置。 - 【請求項３】 前記メモリ制御手段は、前記ディレイ調
整手段に対するディレイ値の設定を、あらかじめ定めら
れた一定期間毎に行なうことを特徴とする請求項１に記
載のメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001290163A JP2003099321A (ja) | 2001-09-21 | 2001-09-21 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001290163A JP2003099321A (ja) | 2001-09-21 | 2001-09-21 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003099321A true JP2003099321A (ja) | 2003-04-04 |
Family
ID=19112537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001290163A Pending JP2003099321A (ja) | 2001-09-21 | 2001-09-21 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003099321A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008054324A (ja) * | 2006-08-24 | 2008-03-06 | Altera Corp | プログラマブルロジックデバイスにおける書き込みレベリングインプリメンテーション |
| KR100816730B1 (ko) | 2006-09-29 | 2008-03-25 | 주식회사 하이닉스반도체 | Ｄｑｓ프리앰블 테스트모드 회로를 구비하는 메모리장치. |
| JP2009541868A (ja) * | 2006-06-30 | 2009-11-26 | モサイド・テクノロジーズ・インコーポレーテッド | 同期メモリの読出しデータ収集 |
| US7759998B2 (en) | 2006-01-30 | 2010-07-20 | Elpida Memory, Inc. | Timing adjustment circuit |
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