WO2013035223A1 - メモリコントローラ及びメモリ制御方法 - Google Patents

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WO2013035223A1
WO2013035223A1 PCT/JP2012/003478 JP2012003478W WO2013035223A1 WO 2013035223 A1 WO2013035223 A1 WO 2013035223A1 JP 2012003478 W JP2012003478 W JP 2012003478W WO 2013035223 A1 WO2013035223 A1 WO 2013035223A1
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delay
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data
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小田　稔
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エヌイーシーコンピュータテクノ株式会社
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Definitions

  • the present invention relates to memory control, more specifically, write leveling performed for a DDR3 memory interface.
  • Patent Documents 1 to 3 Signal delay times are adjusted in various semiconductor devices.
  • DRAM Dynamic Random Access Memory
  • DDR3 memory interface DDR: Double Data Rate
  • JEDEC Joint Electron Engineering Engineering Council
  • write leveling is defined in which the delay time of the data strobe signal DQS output from the memory controller to each of the plurality of memory elements included in the DIMM is adjusted.
  • FIG. 11 is FIG. 19 in Patent Document 4 and schematically shows a connection example between the memory controller 90 and the DIMM 91 compliant with the DDR3 memory interface.
  • the clock signal CK, the address signal Add, and the command signal CMD signal lines are n (n: 2) on the memory controller 90 and the DIMM 91.
  • the memory elements (SDRAM: Synchronous Dynamic Random Access Memory) 92-1 to 92-n are wired in a daisy chain, and the signal lines of the data signal DQ and the data strobe signal DQS are transmitted from the memory controller 90 to the DIMM 91. Wired to the plurality of SDRAMs 92-1 to 92-n above.
  • reference numerals 92-1 to 92-n are used when one of a plurality of SDRAMs needs to be specified, and reference numeral 92 is used when referring to any SDRAM.
  • the codes DQ-1 to DQ-n are used when one of the plurality of data signals needs to be specified, and the code DQ is used when indicating an arbitrary data signal.
  • the codes DQS-1 to DQS-n are used when one of a plurality of data strobe signals needs to be specified, and the code DQS is used when indicating an arbitrary data strobe signal. Use.
  • the clock signal CK output from the memory controller 90 cannot reach all the SDRAMs 92-1 to 92-n at the same time due to the propagation delay caused by the daisy chain wiring of the signal line of the clock signal CK.
  • the length L1 of the outer dimension of the DIMM 91 is determined to be 133 mm.
  • Write leveling refers to sampling the clock signal CK with the data strobe signal DQS output from the memory controller 90 to detect the phase relationship between the data strobe signal DQS and the clock signal CK, and adjusting the delay time of the data strobe signal DQS. It is a function to perform. As shown in FIG. 12, this function includes variable delay circuits 93-1 to 93-n capable of changing the delay times of the data strobe signals DQS-1 to DQS-n in a memory controller 90. This is realized by incorporating each of the SDRAMs 92-1 to 92-n.
  • reference numerals 93-1 to 93-n are used when one of the plurality of delay circuits needs to be specified, and reference numeral 93 is used when referring to an arbitrary delay circuit.
  • a CPU Central Processing Unit
  • DQS-1 to DQS-n output from the SDRAMs 92-1 to 92-n to the SDRAMs 92, respectively.
  • the data strobe signals DQS-1 to DQS-n are converted into SDRAMs 92-1 to 92-n, respectively.
  • the delay circuits 93-1 to 93-n delay the data strobe signal DQS by the delay times t1-1 to t1-n, respectively.
  • the data strobe signal DQS and the clock signal CK have the same phase.
  • write leveling is performed when a memory device having a DDR3 memory interface is initialized. That is, when initialization including write leveling is completed, the delay times t1-1 to t1-n are determined, and the clock signal CK and the data strobe signal DQS are input with the same phase to each SDRAM. .
  • JP 2000-206212 A JP 2001-217694 A JP 2009-284266 A JP 2009-077562A
  • the DQS delay time (corresponding to the delay times t1-1 to t1-n described above) is normally controlled by a DLL (Delay Locked Loop) circuit.
  • DLL Delay Locked Loop
  • the wiring of the signal line is restricted with respect to the design of the printed circuit board so that the adjustment width of the delay time of the data strobe signal DQS is 1 clock cycle or less.
  • the detection of the phase relationship between the clock signal CK and the data strobe signal DQS at the time of write leveling is performed in synchronization with the data strobe signal DQS having a burst length determined by the standard for each memory element to match the burst length. This is performed based on the result of comparing the read data string with the expected value data string by reading after writing the expected value data string composed of the known data.
  • the present invention has been made in view of the above circumstances, and provides a technique that can avoid an increase in initialization time during write leveling.
  • One aspect of the present invention is a memory control method.
  • light leveling is performed according to the following procedure.
  • a DQS control unit that is provided for each memory element included in the memory module corresponding to the DDR3 memory interface and outputs a data strobe signal DQS to the memory element, and is provided for each memory element, and is output to the memory element.
  • the DQ control unit that outputs the write data and receives the read data, the delay amount of the output timing of the data strobe signal DQS, the output timing of the write data, and the read data Is adjusted within a range of less than one clock cycle.
  • a read data string obtained by reading after writing the expected value data string is compared with the expected value data string, and each of the DQS control units
  • the DQ controller adjusts the delay amount of the output timing of the data strobe signal DQS and the delay amount of the write data output timing and the read data reception timing in units of clock cycles.
  • the DQS control unit outputs a data strobe signal DQS longer than the burst length determined by the standard by “2 ⁇ M” clock cycles (M: an integer of 1 or more), and the DQ control unit outputs the burst Control is performed so that M pieces of data are added and output before and after the expected value data string corresponding to the length.
  • FIG. 11 is a diagram illustrating an example for explaining the significance of data strobe signal and data signal expansion during write leveling (part 1); FIG.
  • 10 is a diagram illustrating an example for explaining the significance of data strobe signal and data signal expansion during write leveling (part 2); It is a figure which shows the read data sequence obtained in the case of the example shown in FIG. It is a figure which shows typically the example of a connection based on a DDR3 memory interface. It is a figure for demonstrating write leveling.
  • FIG. 1 shows a semiconductor device such as a computer 200 according to an embodiment of the present invention.
  • the computer 200 includes a CPU 210, a memory controller 220, and a DIMM 280.
  • the DIMM 280 has n (n: integer of 2 or more) SDRAMs 282 (SDRAMs 282-1 to 282-n).
  • K K: number
  • ⁇ N N: number
  • the codes “282-1” to “282-n” are used, and any SDRAM is selected. Only the symbol “282” is used when indicating.
  • W English letter
  • N number
  • DQS-1 when it is necessary to specify one of DQS-1 to DQS-n as a code indicating a data strobe signal, which will be described later, the codes “DQS-1” to “DQS-n” are used. Only the code “DQS” is used when indicating the strobe signal.
  • the memory controller 220 includes a first control unit 230, as many second control units 240 (second control units 240-1 to 240-n) as the SDRAM 282, and a write leveling control unit 250.
  • Each second control unit 240 includes a DQS control unit 242 and a DQ control unit 244.
  • a DDR3 format memory interface is employed. Therefore, among the signal lines connecting the memory controller 220 and the DIMM 28, the clock signal CK, the address signal Add, and the command signal CMD are signals. As for the lines, the memory controller 220 and n SDRAMs 282 on the DIMM 280 are wired in a daisy chain, and the signal lines of the data signal DQ and the data strobe signal DQS are respectively transferred from the memory controller 220 to the n SDRAMs 282 on the DIMM 280. Wired.
  • the memory controller 220 is connected to the CPU 210, and performs write leveling on the DIMM 280 in response to a write leveling operation instruction from the CPU 210 at the time of initialization.
  • the first control unit 230 in the memory controller 220 outputs a clock signal CK, an address signal Add, and a command signal CMD to the DIMM 280. These signals are supplied to the SDRAMs 282 in the order of SDRAM 282-1, SDRAM 282-2,..., SDRAM 282-n via the signal lines wired in the daisy chain described above.
  • the DQS control unit 242 in the second control unit 240 outputs a data strobe signal DQS to the corresponding SDRAM 282, and the DQ control unit 244 sends data (DQ [0]) to the SDRAM 282. ,... DQ [n]).
  • the second control unit 240 will be described in detail with reference to FIG.
  • the DQS control unit 242 in the second control unit 240 includes a DQS extension control unit 2420, a first delay control unit 2422, and a second delay control unit 2424.
  • the DQ control unit 244 The decompression control unit 2440, the first delay control unit 2442, and the second delay control unit 2444 are included.
  • the first delay control unit 2422 and the second delay control unit 2424 constitute a DQS delay unit
  • the first delay control unit 2442 and the second delay control unit 2444 constitute a DQ delay unit.
  • the DQS extension control unit 2420 performs control to increase the number of DQS issued in accordance with an instruction from the write leveling control unit 250.
  • the first delay control unit 2422 is configured by a combination of a register and a selector, and can delay the DQS in units of clock cycles.
  • the second delay control unit 2424 is configured by a DLL, and can adjust the DQS delay time with a granularity (for example, 1/16 clock cycle) as required within a range of less than one clock cycle.
  • the sum of delay times by the first delay control unit 2422 and the second delay control unit 2424 is the DQS delay time.
  • the DQ extension control unit 2440 performs control to increase the number of issued DQs according to an instruction from the write leveling control unit 250.
  • the first delay control unit 2442 includes a combination of a register and a selector, and can delay DQ in units of clock cycles.
  • the second delay control unit 2444 is configured with a DLL, and can adjust the delay time of the DQ with a granularity (for example, 1/16 clock cycle) as required within a range of less than one clock cycle.
  • the sum of the delay times by the first delay control unit 2442 and the second delay control unit 2444 is the DQ delay time.
  • the light leveling control unit 250 will be described with reference to FIG.
  • the write leveling control unit 250 includes a sequence control unit 252, an extension instruction unit 254, and a test operation control unit 256.
  • the sequence control unit 252 controls the start of the write leveling and the adjustment of the delay time of DQS, DQ [0],... DQ [n] by the write leveling according to the write leveling operation instruction from the CPU 210. This adjustment is made in two stages by the first delay control unit 2422 and the second delay control unit 2424 in the DQS control unit 242 with respect to DQS, and the first delay control unit 2442 in the DQ control unit 244 with respect to DQ.
  • the second delay control unit 2444 performs two steps.
  • sequence control unit 252 outputs a write leveling instruction to the first control unit 230, and includes a first delay control unit 2422 and a second delay control unit 2424 in the DQS control unit 242 of the second control unit 240.
  • the DQ control unit 244 outputs a delay amount instruction to the first delay control unit 2442 and the second delay control unit 2444, and the DQS control unit 242 includes a DQS expansion control unit 2420 and a DQ control unit 244 performs DQ expansion control.
  • the above-described control is realized by causing the decompression instruction unit 254 to output an decompression instruction to the unit 2440 and outputting a test operation instruction to the test operation control unit 256.
  • the decompression instruction unit 254 sends an instruction (decompression instruction) to decompress the data strobe signal DQS and the data signal DQ according to the control from the sequence control unit 252 and the DQS decompression control unit 2420 of the DQS control unit 242 in the second control unit 240. , Output to the DQS expansion control unit 2420 of the DQ control unit 244.
  • the test operation control unit 256 outputs a write request to the first control unit 230 and the second control unit 240 in response to a test operation instruction from the sequence control unit 252 and reads the first control unit 230. A process of outputting a request and a process of comparing reply data (described later) with an expected value are performed.
  • the test operation control unit 256 will be described in detail with reference to FIG.
  • the test operation control unit 256 includes a test sequence control unit 262, a write command issue control unit 264, a read command issue control unit 266, and a comparison unit 268.
  • the test sequence control unit 262 controls the write command issuance control unit 264, the read command issuance control unit 266, and the comparison unit 268 in accordance with the test operation instruction from the write leveling control unit 250 to read / write data to / from the DIMM 280.
  • the write and reply data are compared with the expected value.
  • the write command issue control unit 264 issues a write request to the DIMM 280 in accordance with an instruction from the test sequence control unit 262.
  • the read command issue control unit 266 issues a read request to the DIMM 280 in accordance with an instruction from the test sequence control unit 262.
  • the comparison unit 268 receives the data (reply data) output from the DIMM 280 in response to the read request, compares the reply data with the expected value, and notifies the test sequence control unit 262 of the comparison result.
  • the write leveling operation instruction issued from the CPU 210 is received by the sequence control unit 252 in the write leveling control unit 250 of the memory controller 220.
  • the write sequence control unit 252 starts the write leveling operation upon reception of the write leveling operation instruction. Adjustment of the delay time in the write leveling operation is performed in two stages. This will be described with reference to the flowcharts of FIGS.
  • step S100 the second delay control unit 2424 in the DQS control unit 242 and the second delay control unit 2444 in the DQ control unit 244 are within a range of less than one clock cycle. Adjust the delay time.
  • second delay time the delay times of the second delay control unit 2424 and the second delay control unit 2444 are referred to as “second delay time”.
  • the adjustment in this step is DQS adjustment based on the clock signal CLK, and is a write leveling operation defined in the DIMM specifications.
  • test operation for detecting a clock edge shift between the SDRAMs 282 is started (S102). Specifically, the write leveling control unit 250 issues a test operation instruction to the test operation control unit 256 after completion of the process of step S100. The test operation control unit 256 performs a test operation in response to a test operation instruction from the sequence control unit 252.
  • FIG. 6 shows a flowchart of the test operation.
  • the test operation control unit 256 issues a write request to the DIMM 280 and writes an expected value data string made up of a plurality of known data (S110).
  • Issuance of a write request is performed by sending a write command issue instruction from the test sequence control unit 262 to the write command issue control unit 264.
  • the SDRAM 282 cannot write one or more data at the beginning of the expected value data string or one or more data at the end due to a shift in the clock edge between the SDRAMs 282. There is a possibility that the SDRAM 282 needs to be reset.
  • the write leveling control unit 250 further sends an extension instruction to the second control units 240-1,... 240-n in this step.
  • the DQS decompression control unit 2420 in the DQS control unit 242 of the second control unit 240-1, 240-n is “2 ⁇ M” clock cycles longer than the prescribed burst length (M: 1 or more) in response to the decompression instruction.
  • the data strobe signal DQS is issued to the DIMM 280.
  • the DQ extension control unit 2440 in the DQ control unit 244 adds M pieces of data before and after the expected value data string corresponding to the specified burst length in response to the extension instruction, and issues the data to the DIMM 280. .
  • test sequence control unit 262 issues a read request for reading the data written in step S110 to the DIMM 280 (S112).
  • the read request is issued by sending a read command issue instruction from the test sequence control unit 262 to the read command issue control unit 266.
  • Reply data (read data string) is output from the DIMM 280 in response to the read request.
  • the comparison unit 268 receives this reply data, compares it with the expected value data string, and sends the comparison result to the test sequence control unit 262 (S114). The result of this comparison is further output from the test sequence control unit 262 to the sequence control unit 252.
  • the sequence control unit 252 sets the delay amount of the first delay control unit 2422 in the DQS control unit 242 and the first delay control unit 2442 in the DQ control unit 244 based on the comparison result obtained by the comparison unit 268. Then, a delay amount instruction indicating the delay value is sent to the second control units 240-1, 240-2,..., 240-n.
  • the delay value set by the sequence control unit 252 in this step is hereinafter referred to as “first delay time”.
  • the first delay time is an integral multiple (including 0 times) of the clock cycle.
  • Each of the first delay control unit 2422 and the first delay control unit 2442 adjusts the delay time corresponding to the first delay time set by the test sequence control unit 262. This completes the write leveling.
  • the adjustment of the delay time in the write leveling is performed in two stages.
  • the second delay control unit 2424 and the second delay control unit 2444 each perform a delay time (second delay within one clock cycle). Time) adjustments are made.
  • the second delay time adjustment amount A2-1 is set to match the T1 edge of the clock signal
  • the T1 edge of the clock signal is set.
  • adjustment is performed with the second delay time adjustment amount A2-2.
  • the SDRAM 282-n is adjusted by the second delay time adjustment amount A 2-n in order to match the T 0 edge of the clock signal.
  • ADD / CMD is assumed to be aligned with the T1 edge of the clock signal.
  • the test operation shown in FIG. 6 is performed.
  • an expected value is written to the DIMM 280 by a write request.
  • the SDRAM 282-n is synchronized with the T1 in which ADD / CMD is synchronized. Since the expected value arrives at the T0 edge that is one cycle (1T) earlier than the edge, the specification is violated as shown in FIG. This will be specifically described with reference to FIG. In FIG.
  • ACT and WRA have the same meaning as defined in the specifications of DDR3 of JEDEC, and are mnemonic expressions of the “Activate” instruction and the “Write + AutoPrecharge” instruction, respectively. is there.
  • WL Write Latency
  • ACT and WRA have the same meaning as defined in the specifications of DDR3 of JEDEC, and indicates the data output timing in the write instruction.
  • the SDRAM 282 since the relationship between ADD / CMD and write data matches, the normal burst length DQS and the number of data matching the normal burst length Is issued, the SDRAM 282 is not required to be reset.
  • DQS / DQ [0],... DQ [n] is synchronized with the T0 edge of CLK, and therefore arrives at SDRAM 282-n 1T earlier than ADD / CMD. become. For this reason, there is no way to restore data except that the end of the data is cut off and the posttable is invalid and reset is performed.
  • the extension of DQS and DQ is a process for avoiding this state.
  • the DQS decompression control unit 2420 in the DQS control unit 242 of the second control unit 240-1,..., 240-n sets the DQS to “2 ⁇ M ”cycles and issues to DIMM 280.
  • the DQ extension control unit 2440 in the DQ control unit 244 also extends the DQ by M cycles both before and after and issues it to the DIMM 280.
  • DQS / DQ [0],..., DQ [n] extends for 2T before and after the original output position (burst 8). Therefore, the SDRAM 282-n does not fall into a specification violation state. Therefore, the SDRAM does not enter an indefinite state, and the SDRAM reset operation becomes unnecessary.
  • data 4, 5, 6, 7, 8, 9, A and B are written in the SDRAM 282-1 and SDRAM 282-2, and data 6, 7, 8, 9, A and B are written in the SDRAM 282-n.
  • B, C, D are written.
  • the reply data is transmitted from each SDRAM 282 to the comparison unit 268 in response to the read request, and compared with the expected values (4, 5, 6, 7, 8, 9, A, B).
  • the reply data since the reply data is returned as shown in FIG. 10, it matches the expected value for the SDRAMs 282-1 and 282-2, and the SDRAM 282-n is two times before the expected value. It will be off.
  • the comparison unit 268 compares the test sequence control unit 262 with, for example, “0” (match) for the SDRAMs 282-1 and 282-2, and “ ⁇ 1” (1T earlier) for the SDRAM 282-n.
  • the test sequence control unit 262 further outputs each comparison result to the sequence control unit 252.
  • the sequence control unit 252 determines an adjustment amount of each first delay time based on these comparison results, and gives a delay amount instruction indicating each delay amount to the first delay control unit 2422 and the first delay time.
  • the data is output to the delay control unit 2442.
  • the first delay control unit 2422 and the first delay control unit 2442 corresponding to the SDRAM 282-1 and SDRAM 282-2 become “0” indicating “no delay time”.
  • a delay amount instruction is output, and becomes “ ⁇ 1” indicating “adjust delay time by ⁇ 1 clock cycle” for the first delay control unit 2422 and the first delay control unit 2442 corresponding to the SDRAM 282-n.
  • a delay amount instruction is output.
  • Each first delay control unit 2422 and first delay control unit 2442 set a delay time corresponding to the received delay amount instruction. As a result, the shift between ADD / CMD and DQS / DQ is also eliminated for the SDRAM 282-n.
  • the data strobe signal DQS is longer by “2 ⁇ M” cycles than the burst length determined by the standard when writing the expected value data string.
  • the data is decompressed, and M pieces of data are added before and after the expected value data string and output. Therefore, even in the case of the SDRAM 282 in which the edges of the data strobe signal DQS and the clock signal CK are shifted, a state in which the SDRAM 282 has to be reset due to the lack of data to be written is avoided, and thus the initialization time is long. Can be avoided.
  • the data strobe signal DQS and the data signal DQ are first finely adjusted within a range of less than one cycle by the second delay control unit 2424 and the second delay control unit 2444, which are DLL circuits. Then, by performing coarse adjustment in units of cycles by the first delay control unit 2422 and the first delay control unit 2442 which are a combination of a register and a selector, a memory in which the difference between the clock signal CK and the data strobe signal DQS is large. Even in the case of the apparatus, the delay time of the data strobe signal DQS can be adjusted with high accuracy.
  • the delay is realized by two delay circuits having different adjustment granularities. Two delays may be realized by one delay circuit. In this case, although the accuracy of adjustment is inferior to that of the computer 200, an effect of avoiding an increase in the initialization time can be obtained similarly.

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Abstract

　ライトレベリング時において、初期化時間が長くなることを回避するために、ライトレベリング制御部（２５０）は、ＤＱＳ制御部（２４２）とＤＱ制御部（２４４）の遅延量を、まず、１クロックサイクル未満の範囲内で調整する。そして、夫々のＳＤＲＡＭ（２８２）に対して、期待値データ列のライト後にリードを行って得たリードデータ列と期待値データ列とを比較し、比較結果に応じて、ＤＱＳ制御部（２４２）とＤＱ制御部（２４４）の遅延量を、クロックサイクル単位で調整する。上記ライト時に、ＤＱＳ制御部（２４２）が規格により定められたバースト長より「２×Ｍ」クロックサイクル長い（Ｍ：１以上の整数）データストローブ信号（ＤＱＳ）を出力し、ＤＱ制御部（２４４）が上記バースト長に合致する個数の期待値データ列の前後にＭ個ずつデータを加えて出力するように制御する。

Description

メモリコントローラ及びメモリ制御方法
　本発明は、メモリ制御、より具体的には、ＤＤＲ３メモリインタフェースに対して行うライトレベリングに関する。
　様々な半導体装置において、信号の遅延時間の調整が行われている（特許文献１～３）。ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の規格としてＪＥＤＥＣ（Ｊｏｉｎｔ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｅｎｇｉｎｅｅｒｉｎｇ　Ｃｏｕｎｃｉｌ）により標準化されたＤＤＲ３メモリインタフェース（ＤＤＲ：Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ）では、メモリコントローラとＤＩＭＭ（Ｄｕａｌ　Ｉｎｌｉｎｅ　Ｍｅｍｏｒｙ　Ｍｏｄｕｌｅ）との接続にフライバイトポロジが採用されているため、メモリコントローラから、ＤＩＭＭに含まれる複数のメモリ素子に夫々出力されるデータストローブ信号ＤＱＳの遅延時間を調整する所謂ライトレベリングが規定されている（特許文献４）。
　図１１は、特許文献４における図１９であり、ＤＤＲ３メモリインタフェースに準拠するメモリコントローラ９０とＤＩＭＭ９１の接続例を模式的に示している。図示のように、メモリコントローラ９０とＤＩＭＭ９１を接続する各信号線のうちに、クロック信号ＣＫ、アドレス信号Ａｄｄおよびコマンド信号ＣＭＤの信号線については、メモリコントローラ９０とＤＩＭＭ９１上のｎ個（ｎ：２以上の自然数）のメモリ素子（ＳＤＲＡＭ：Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）９２－１～９２－ｎとがデイジーチェーンで配線され、データ信号ＤＱおよびデータストローブ信号ＤＱＳの信号線については、メモリコントローラ９０からＤＩＭＭ９１上の複数のＳＤＲＡＭ９２－１～９２－ｎにそれぞれ配線されている。
　以下、ＳＤＲＡＭを示す符号として、複数のＳＤＲＡＭのうち１つを特定する必要があるときは符号９２－１～９２－ｎを用い、任意のＳＤＲＡＭを指すときには符号９２を用いる。
　また、データ信号を示す符号として、複数のデータ信号のうち１つを特定する必要があるときは符号ＤＱ－１～ＤＱ－ｎを用い、任意のデータ信号を指すときには符号ＤＱを用いる。
　同様に、データストローブ信号を示す符号として、複数のデータストローブ信号のうち１つを特定する必要があるときは符号ＤＱＳ－１～ＤＱＳ－ｎを用い、任意のデータストローブ信号を指すときには符号ＤＱＳを用いる。
　クロック信号ＣＫの信号線のデイジーチェーン配線に起因する伝播遅延により、メモリコントローラ９０から出力されたクロック信号ＣＫは、全てのＳＤＲＡＭ９２－１～９２－ｎに同時刻に到達することができない。例えば、ＪＥＤＥＣの規格では、ＤＩＭＭ９１の外形寸法の長さＬ１が１３３ｍｍと決められており、ＤＩＭＭ９１における長さ方向の一端に配置されたＳＤＲＡＭ９２－１と他端に配置されたＳＤＲＡＭ９２－ｎとでは、データ送信速度が７ｐｓ／ｍｍである場合には、１ｎｓ近い到達時刻差が生じることとなる（７ｐｓ／ｍｍ×１３３ｍｍ＝９３１ｐｓ)。
　そのため、ＤＤＲ３メモリインタフェースについて、ＪＥＤＥＣの規格では、ライトレベリングを用いることが規定されている。図１２（特許文献４における図２０）を参照して、ライトレベリングを簡単に説明する。
　ライトレベリングとは、メモリコントローラ９０から出力されるデータストローブ信号ＤＱＳでクロック信号ＣＫをサンプリングすることによって、データストローブ信号ＤＱＳとクロック信号ＣＫの位相関係を検出し、データストローブ信号ＤＱＳの遅延時間の調整を行う機能である。この機能は、図１２に示すように、各データストローブ信号ＤＱＳ－１～ＤＱＳ－ｎの遅延時間を変えることのできる可変遅延回路９３－１～９３－ｎを、メモリコントローラ９０内に、複数のＳＤＲＡＭ９２－１～９２－ｎに対応してそれぞれ内蔵することにより実現される。
　以下、遅延回路を示す符号として、複数の遅延回路のうち１つを特定する必要があるときは符号９３－１～９３－ｎを用い、任意の遅延回路を指すときには符号９３を用いる。
　具体的には、図示しないＣＰＵ（Ｃｅｎｔｒａｌ　ＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）が、各ＳＤＲＡＭ９２のそれぞれに対して出力されるデータストローブ信号ＤＱＳ－１～ＤＱＳ－ｎに対して、これらのＳＤＲＡＭ９２－１～９２－ｎから出力される各データ信号ＤＱ－１～ＤＱ－ｎに基づいてそれぞれ遅延時間ｔ１－１～ｔ１－ｎを設定することにより、各データストローブ信号ＤＱＳ－１～ＤＱＳ－ｎは、ＳＤＲＡＭ９２－１～９２－ｎのそれぞれに対して、クロック信号ＣＫとほぼ同じ時間に入力するように調整される。
　つまり、例えば、ライトレベリングが完了した時点では、遅延回路９３－１～９３－ｎは、それぞれ、遅延時間ｔ１－１～ｔ１－ｎだけデータストローブ信号ＤＱＳを遅延させるようになっており、ＳＤＲＡＭ９２－１～９２－ｎには、データストローブ信号ＤＱＳとクロック信号ＣＫとの位相が揃って入力されるようになっている。
　なお、ライトレベリングは、ＤＤＲ３メモリインタフェースを備えるメモリ装置の初期化時に行われる。すなわち、ライトレベリングを含む初期化完了すれば、遅延時間ｔ１－１～ｔ１－ｎが決まり、各ＳＤＲＡＭには、クロック信号ＣＫとデータストローブ信号ＤＱＳの位相が揃って入力されるようになっている。
特開２０００－２０６２１２号公報 特開２００１－２１７６９４号公報 特開２００９－２８４２６６号公報 特開２００９－０７５６８２号公報
　データストローブ信号ＤＱＳの遅延を調整する際には、ＤＱＳの遅延時間（上述した遅延時間ｔ１－１～ｔ１－ｎに該当する）は、通常、ＤＬＬ（Ｄｅｌａｙ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路により制御される。この場合、必要な遅延時間が大きくなると、調整幅が大きくなるため、調整の誤差が大きくなってしまうという問題がある。従って、データストローブ信号ＤＱＳの遅延時間の調整幅が１クロックサイクル以下になるように、プリント基板の設計に対して、信号線の配線に制約が設けられていた。
　ところで、昨今のメモリ素子の高速化により、上記制約下における実装が困難になりつつあり、１クロックサイクル以上の調整幅を必要とするメモリ装置が現実的に多々存在する。１クロックサイクル以上の遅延時間が必要となった場合には、以下に説明する、初期化時間が長くなってしまう恐れがある。
　ライトレベリング時におけるクロック信号ＣＫとデータストローブ信号ＤＱＳの位相関係の検出は、規格により定められたバースト長のデータストローブ信号ＤＱＳに同期して、各メモリ素子に対して、上記バースト長に合致する個数の既知のデータからなる期待値データ列のライト後にリードを行ってリードデータ列を得、該リードデータ列と期待値データ列を比較した結果に基づいて行われるようになっている。
　ところで、クロック信号ＣＫとデータストローブ信号ＤＱＳの位相が大きくずれた状態で上記ライトを行うのでは、期待値データ列の先頭の１つ以上のデータ、または末尾の１つ以上のデータの書込みが行われないという状態に陥る可能性がある。この状態は、ＪＥＤＥＣの仕様にないため、当該ＳＤＲＡＭ内の状態が保障されず、確定した状態に復帰させるにはリセット動作を実施する以外には方法がない。そのため、初期化時間が長くなってしまうという問題がある。
　本発明は、上記事情を鑑みてなされたものであり、ライトレベリング時において、初期化時間が長くなることを回避できる技術を提供する。
　本発明の１つの態様は、メモリ制御方法である。該方法は、下記の手順でライトレベリングを行う。
　まず、ＤＤＲ３メモリインタフェースに対応するメモリモジュールに含まれるメモリ素子毎に設けられ、該メモリ素子にデータストローブ信号ＤＱＳを出力するＤＱＳ制御部と、前記メモリ素子毎に設けられ、該メモリ素子に出力される前記データストローブ信号ＤＱＳに同期して、ライトデータの出力とリードデータの受信を行うＤＱ制御部に対して、前記データストローブ信号ＤＱＳの出力タイミングの遅延量と、ライトデータの出力タイミング及びリードデータの受信タイミングの遅延量とを、１クロックサイクル未満の範囲内で調整する。
　そして、夫々の前記メモリ素子に対して、期待値データ列のライト後にリードを行って得たリードデータ列と前記期待値データ列とを比較し、比較結果に応じて、各前記ＤＱＳ制御部と前記ＤＱ制御部に対して、前記データストローブ信号ＤＱＳの出力タイミングの遅延量と、ライトデータの出力タイミング及びリードデータの受信タイミングの遅延量とを、クロックサイクル単位で調整する。
　なお、前記ライト時に、前記ＤＱＳ制御部が規格により定められたバースト長より「２×Ｍ」クロックサイクル長い（Ｍ：１以上の整数）データストローブ信号ＤＱＳを出力し、前記ＤＱ制御部が前記バースト長に合致する個数の前記期待値データ列の前後にＭ個ずつデータを加えて出力するように制御する。
　なお、上記態様の方法を装置やシステムに置き換えて表現したものや、該方法をコンピュータに実行せしめるプログラムなども、本発明の態様としては有効である。
　本発明にかかる技術によれば、ライトレベリング時において、データストローブ信号ＤＱＳの遅延時間の調整精度を高めると共に、初期化時間が長くなることを回避できる。
本発明の実施の形態にかかるコンピュータを示す図である。 図１に示すコンピュータにおける第２の制御部２４０を示す図である。 図１に示すコンピュータにおけるライトレベリング制御部を示す図である。 図３に示すライトレベリング制御部におけるテスト動作制御部を示す図である。 図３に示すライトレベリング制御部によるライトレベリングの流れを示すフローチャートである。 図５に示すライトレベリングにおけるテスト動作の流れを示すフローチャートである。 第２の遅延時間の調整を説明するための図である。 ライトレベリング時においてデータストローブ信号とデータ信号の伸長の意義を説明するための例を示す図である（その１）。 ライトレベリング時においてデータストローブ信号とデータ信号の伸長の意義を説明するための例を示す図である（その２）。 図９に示す例の場合に得られるリードデータ列を示す図である。 ＤＤＲ３メモリインタフェースに準拠した接続例を模式的に示す図である。 ライトレベリングを説明するための図である。
　以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
　図１は、本発明の実施の形態にかかる半導体装置たとえばコンピュータ２００を示す。コンピュータ２００は、ＣＰＵ２１０、メモリコントローラ２２０、ＤＩＭＭ２８０を備える。
　ＤＩＭＭ２８０は、ｎ個（ｎ：２以上の整数）のＳＤＲＡＭ２８２（ＳＤＲＡＭ２８２－１～２８２－ｎ）を有する。
　以下において、同一の機能を有する複数の機能ブロックを示す符号として、該複数の機能ブロックのうちの任意の１つを指すときには「Ｋ」（Ｋ：数字）のみを用い、該複数の機能ブロックのうちの１つを特定する必要があるときには数字Ｋの後に「－Ｎ」（Ｎ：数字）を付ける。
　例えば、ＤＩＭＭ２８０に含まれるＳＤＲＡＭを示す符号として、ＳＤＲＡＭ２８２－１～２８２－ｎのうち１つを特定する必要があるときは符号「２８２－１」～「２８２－ｎ」を用い、任意のＳＤＲＡＭを指すときには符号「２８２」のみを用いる。
　信号に関しても同様に、同種の複数の信号を示す符号として、該複数の信号のうちの任意の１つを指すときにはＷ（Ｗ：英字）のみを用い、該複数の信号のうちの１つを特定する必要があるときには、英字Ｗの後に「－Ｎ」（Ｎ：数字）を付ける。
　例えば、後述するデータストローブ信号を示す符号として、ＤＱＳ－１～ＤＱＳ－ｎのうちの１つを特定する必要があるときは符号「ＤＱＳ－１」～「ＤＱＳ－ｎ」を用い、任意のデータストローブ信号を指すときには符号「ＤＱＳ」のみを用いる。
　メモリコントローラ２２０は、第１の制御部２３０と、ＳＤＲＡＭ２８２の数分の第２の制御部２４０（第２の制御部２４０－１～２４０－ｎ）、ライトレベリング制御部２５０を有する。各第２の制御部２４０は、ＤＱＳ制御部２４２とＤＱ制御部２４４を有する。
　本実施の形態のコンピュータ２００において、ＤＤＲ３形式のメモリインタフェースが採用されており、そのため、メモリコントローラ２２０とＤＩＭＭ２８を接続する各信号線のうちに、クロック信号ＣＫ、アドレス信号Ａｄｄおよびコマンド信号ＣＭＤの信号線については、メモリコントローラ２２０とＤＩＭＭ２８０上のｎ個のＳＤＲＡＭ２８２とがデイジーチェーンで配線され、データ信号ＤＱおよびデータストローブ信号ＤＱＳの信号線については、メモリコントローラ２２０からＤＩＭＭ２８０上のｎ個のＳＤＲＡＭ２８２にそれぞれ配線されている。
　メモリコントローラ２２０は、ＣＰＵ２１０に接続されており、初期化時に、ＣＰＵ２１０からのライトレベリング動作指示により、ＤＩＭＭ２８０に対してライトレベリングを実施する。
　メモリコントローラ２２０における第１の制御部２３０は、クロック信号ＣＫ、アドレス信号Ａｄｄ、コマンド信号ＣＭＤをＤＩＭＭ２８０に出力する。これらの信号は、前述したデイジーチェーンで配線された信号線を介して、ＳＤＲＡＭ２８２－１、ＳＤＲＡＭ２８２－２、・・・、ＳＤＲＡＭ２８２－ｎの順に夫々のＳＤＲＡＭ２８２に供される。
　ライトレベリング制御部２５０からのライト指示に従って、第２の制御部２４０におけるＤＱＳ制御部２４２は、対応するＳＤＲＡＭ２８２にデータストローブ信号ＤＱＳを出力し、ＤＱ制御部２４４は、ＳＤＲＡＭ２８２にデータ(ＤＱ[０]、・・・ＤＱ[ｎ])を送出する。
　図２を参照して第２の制御部２４０を詳細に説明する。図示のように、第２の制御部２４０におけるＤＱＳ制御部２４２は、ＤＱＳ伸長制御部２４２０、第１の遅延制御部２４２２、第２の遅延制御部２４２４を有し、ＤＱ制御部２４４は、ＤＱ伸長制御部２４４０、第１の遅延制御部２４４２、第２の遅延制御部２４４４を有する。第１の遅延制御部２４２２と第２の遅延制御部２４２４は、ＤＱＳ遅延部を構成し、第１の遅延制御部２４４２と第２の遅延制御部２４４４は、ＤＱ遅延部を構成する。
　まず、ＤＱＳ制御部２４２の各機能ブロックを説明する。
　ＤＱＳ伸長制御部２４２０は、ライトレベリング制御部２５０からの指示に従ってＤＱＳの発行個数を増やす制御を行う。
　第１の遅延制御部２４２２は、レジスタとセレクタの組合せにより構成され、ＤＱＳをクロックサイクル単位で遅延させることが可能である。
　第２の遅延制御部２４２４は、ＤＬＬにより構成され、１クロックサイクル未満の範囲内に、必要に応じた粒度（例えば、１/１６クロックサイクル）でＤＱＳの遅延時間を調整するこができる。
　第１の遅延制御部２４２２と第２の遅延制御部２４２４による遅延時間の総和は、ＤＱＳの遅延時間となる。
　次にＤＱ制御部２４４の各機能ブロックを説明する。
　ＤＱ伸長制御部２４４０は、ライトレベリング制御部２５０からの指示に従ってＤＱの発行個数を増やす制御を行う。
　第１の遅延制御部２４４２は、レジスタとセレクタの組合せにより構成され、ＤＱをクロックサイクル単位で遅延させることが可能である。
　第２の遅延制御部２４４４は、ＤＬＬにより構成され、１クロックサイクル未満の範囲内に、必要に応じた粒度（例えば、１/１６クロックサイクル）でＤＱの遅延時間を調整するこができる。
　第１の遅延制御部２４４２と第２の遅延制御部２４４４による遅延時間の総和は、ＤＱの遅延時間となる。
　図３を参照して、ライトレベリング制御部２５０を説明する。ライトレベリング制御部２５０は、シーケンス制御部２５２、伸長指示部２５４、テスト動作制御部２５６を有する。
　シーケンス制御部２５２は、ＣＰＵ２１０からのライトレベリング動作指示に応じて、ライトレベリングの開始、及びライトレベリングによるＤＱＳ、ＤＱ[０]、・・・ＤＱ［ｎ］の遅延時間の調整を制御する。この調整は、ＤＱＳに関しては、ＤＱＳ制御部２４２における第１の遅延制御部２４２２と第２の遅延制御部２４２４によって２段階になされ、ＤＱに関しては、ＤＱ制御部２４４における第１の遅延制御部２４４２と第２の遅延制御部２４４４によって２段階になされる。
　なお、シーケンス制御部２５２は、第１の制御部２３０にライトレベリング指示を出力し、第２の制御部２４０のＤＱＳ制御部２４２における第１の遅延制御部２４２２及び第２の遅延制御部２４２４と、ＤＱ制御部２４４における第１の遅延制御部２４４２と第２の遅延制御部２４４４に遅延量指示を出力すると共に、ＤＱＳ制御部２４２におけるＤＱＳ伸長制御部２４２０と、ＤＱ制御部２４４におけるＤＱ伸長制御部２４４０への伸長指示を伸長指示部２５４に出力させ、テスト動作制御部２５６にテスト動作指示を出力することにより上記制御を実現する。
　伸長指示部２５４は、シーケンス制御部２５２からの制御に従って、データストローブ信号ＤＱＳとデータ信号ＤＱを伸長する指示（伸長指示）を第２の制御部２４０におけるＤＱＳ制御部２４２のＤＱＳ伸長制御部２４２０と、ＤＱ制御部２４４のＤＱＳ伸長制御部２４２０に出力する。
　テスト動作制御部２５６は、シーケンス制御部２５２からのテスト動作指示に応じて、第１の制御部２３０と第２の制御部２４０にライトリクエストを出力する処理と、第１の制御部２３０にリードリクエストを出力する処理と、リプライデータ（後述する）と期待値とを比較する処理を行う。図４を参照して、テスト動作制御部２５６を詳細に説明する。
　テスト動作制御部２５６は、テストシーケンス制御部２６２、ライト命令発行制御部２６４、リード命令発行制御部２６６、比較部２６８を備える。
　テストシーケンス制御部２６２は、ライトレベリング制御部２５０からのテスト動作指示に応じて、ライト命令発行制御部２６４、リード命令発行制御部２６６、比較部２６８を制御して、ＤＩＭＭ２８０へのデータのリード／ライト、及びリプライデータと期待値の比較を行わせる。
　ライト命令発行制御部２６４は、テストシーケンス制御部２６２からの指示に従ってＤＩＭＭ２８０に対してライトリクエストを発行する。
　リード命令発行制御部２６６は、テストシーケンス制御部２６２からの指示に従って、ＤＩＭＭ２８０に対してリードリクエストを発行する。
　比較部２６８は、上記リードリクエストに応じてＤＩＭＭ２８０から出力されたデータ（リプライデータ）を受信し、該リプライデータと期待値との比較を行う共に、比較結果をテストシーケンス制御部２６２に通知する。
　次に、図１に示すコンピュータ２００におけるライトレベリングの流れを説明する。ＣＰＵ２１０から発行されたライトレベリング動作指示は、メモリコントローラ２２０のライトレベリング制御部２５０内のシーケンス制御部２５２で受信される。
　ライトシーケンス制御部２５２は、ライトレベリング動作指示の受信によりライトレベリング動作を開始する。ライトレベリング動作における遅延時間の調整は、２段階で実施される。図５と図６のフローチャートを参照して説明する。
　図５に示すように、まず、ステップＳ１００において、ＤＱＳ制御部２４２における第２の遅延制御部２４２４と、ＤＱ制御部２４４における第２の遅延制御部２４４４は、１クロックサイクル未満の範囲内で、遅延時間の調整を実施する。以下、第２の遅延制御部２４２４と第２の遅延制御部２４４４の遅延時間を「第２の遅延時間」という。このステップ調整により、各ＳＤＲＡＭ２８２は、該ＳＤＲＡＭ２８２に分配されているクロックとＤＱＳ/ＤＱ[０]、・・・ＤＱ[ｎ]間の調整が実施されたことになる。
　なお、このステップの調整は、クロック信号ＣＬＫを基準にしたＤＱＳの調整であり、ＤＩＭＭのスペック上で規定されているライトレベリング動作である。
　しかし、該ステップにおける調整時間は、最大でも１クロックサイクル未満となっているため、調整後のクロックエッジが夫々のＳＤＲＡＭ２８２間でずれている可能性がある。
　次に、ＳＤＲＡＭ２８２間のクロックエッジのずれを検出するためのテスト動作が起動される（Ｓ１０２）。具体的には、ライトレベリング制御部２５０は、ステップＳ１００の処理の完了後、テスト動作制御部２５６に対して、テスト動作指示を発行する。テスト動作制御部２５６は、シーケンス制御部２５２からのテスト動作指示に応じて、テスト動作を実施する。
　図６は、テスト動作のフローチャートを示す。まず、テスト動作制御部２５６は、ライトリクエストをＤＩＭＭ２８０へ発行して複数の既知のデータからなる期待値データ列の書込みを実施する（Ｓ１１０）。
　ライトリクエストの発行は、テストシーケンス制御部２６２からライト命令発行制御部２６４へライト命令発行指示を送出することで実施される。しかし、この時点でライトリクエストを発行すると、ＳＤＲＡＭ２８２間のクロックエッジのずれにより、ＳＤＲＡＭ２８２によっては、期待値データ列の先頭の１つ以上のデータ、または末尾の１つ以上のデータの書込みができず、当該ＳＤＲＡＭ２８２のリセットが必要になる状態に陥る可能性がある。
　この状態を回避するために、ライトレベリング制御部２５０は、該ステップにおいて、さらに、第２の制御部２４０－１、・・・２４０－ｎに対して、伸長指示を送出する。
　第２の制御部２４０－１、２４０－ｎのＤＱＳ制御部２４２内のＤＱＳ伸長制御部２４２０は、伸長指示に応じて、規定のバースト長より「２×Ｍ」クロックサイクル長い（Ｍ：１以上の整数）データストローブ信号ＤＱＳをＤＩＭＭ２８０へ発行する。
　また、ＤＱ制御部２４４内のＤＱ伸長制御部２４４０は、伸長指示に応じて、規定のバースト長に合致する個数の上記期待値データ列の前後にＭ個ずつデータを加えて、ＤＩＭＭ２８０へ発行する。
　次に、テストシーケンス制御部２６２は、ステップＳ１１０で書き込んだデータを読み出すためのリードリクエストをＤＩＭＭ２８０に対して発行する（Ｓ１１２）。
　リードリクエストの発行は、テストシーケンス制御部２６２からリード命令発行制御部２６６へリード命令発行指示を送出することにより実施される。
　リードリクエストに応じて、ＤＩＭＭ２８０からリプライデータ（リードデータ列）は出力される。比較部２６８は、このリプライデータを受信して、期待値データ列との比較を実施すると共に、比較結果をテストシーケンス制御部２６２へ送出する（Ｓ１１４）。この比較の結果は、さらにテストシーケンス制御部２６２からシーケンス制御部２５２に出力される。
　図５に戻って説明する。シーケンス制御部２５２は、比較部２６８により得られた比較結果に基づいて、ＤＱＳ制御部２４２における第１の遅延制御部２４２２と、ＤＱ制御部２４４における第１の遅延制御部２４４２の遅延量を設定し、該遅延値を示す遅延量指示を第２の制御部２４０－１、２４０－２、・・・、２４０－ｎへ送出する。なお、このステップでシーケンス制御部２５２が設定した遅延値を以下「第１の遅延時間」という。また、この第１の遅延時間は、クロックサイクルの整数倍（０倍を含む）である。
　夫々の第１の遅延制御部２４２２と第１の遅延制御部２４４２は、テストシーケンス制御部２６２により設定された第１の遅延時間の分遅延時間を調整する。これにて、ライトレベリングが完了する。
　具体例を参照して、コンピュータ２００におけるライトレベリングをより詳細に説明する。
　前述したように、本実施の形態のコンピュータ２００において、ライトレベリングにおける遅延時間の調整は、２段階に分けられて実施される。まず、図５のフローチャートにおけるステップＳ１００が示す第１の段階の調整として、夫々の第２の遅延制御部２４２４と第２の遅延制御部２４４４により、１クロックサイクル以内の遅延時間（第２の遅延時間）の調整が行われる。
　例えば、図７に示す例のように、ＳＤＲＡＭ２８２－１については、クロック信号のＴ１エッジを合わせるために第２の遅延時間の調整量Ａ２－１、ＳＤＲＡＭ２８２－２については、クロック信号のＴ１エッジを合わせるために第２の遅延時間の調整量Ａ２－２で調整する。また、ＳＤＲＡＭ２８２－ｎについては、クロック信号のＴ０エッジを合わせるために、第２の遅延時間の調整量Ａ２－ｎで調整する。なお、ＡＤＤ/ＣＭＤについては、クロック信号のＴ１エッジに合わせたとする。
　次に、図６に示すテスト動作が実施される。前述したように、テスト動作において、まず、ライトリクエストによりＤＩＭＭ２８０へ期待値の書き込みが実施される。上述した第２の遅延時間の調整後にも、ＳＤＲＡＭ２８２間でＣＬＫエッジがずれている場合に、通常の仕様通りのライトリクエストを発行すると、ＳＤＲＡＭ２８２－ｎに関しては、ＡＤＤ/ＣＭＤが同期しているＴ１エッジより１周期（１Ｔ）早いＴ０エッジで期待値が到着してしまうため、図８に示す仕様違反の状態になってしまう。これについて、図８を参照して具体的に説明する。なお、図８及び以降の図面において、「ＡＣＴ」と「ＷＲＡ」は、ＪＥＤＥＣのＤＤＲ３の仕様で規定されたものと同じ意味であり、夫々、「Ａｃｔｉｖａｔｅ」命令と「Ｗｒｉｔｅ＋ＡｕｔｏＰｒｅｃｈａｒｇｅ」命令のニーモニック表現である。また、「ＷＬ」（Ｗｒｉｔｅ　Ｌａｔｅｎｃｙ）も、ＪＥＤＥＣのＤＤＲ３の仕様で規定されたものと同じ意味であり、ライト命令におけるデータ出力タイミングを示す。
　図８に示すように、ＳＤＲＡＭ２８２－１とＳＤＲＡＭ２８２－２に関しては、ＡＤＤ/ＣＭＤとライトデータの関係が合致しているため、通常のバースト長のＤＱＳと、通常のバースト長に合致した個数のデータを有する期待値データ列を発行しても、当該ＳＤＲＡＭ２８２をリセットする必要な状態に陥ることがない。
　しかし、ＳＤＲＡＭ２８２－ｎに関しては、ＤＱＳ/ＤＱ[０]、・・・ＤＱ[ｎ]は、ＣＬＫのＴ０エッジに同期しているため、ＡＤＤ/ＣＭＤに対して１Ｔ早くＳＤＲＡＭ２８２－ｎに到着することになる。そのため、データの最後が切れてしまい、ｐｏｓｔａｍｂｌｅが不正として、リセットを実施する以外、復帰の方法がない。
　ＤＱＳとＤＱの伸長は、この状態を回避するための処理である。前述したように、ライトレベリング制御部２５０からの伸長指示に従って、第２の制御部２４０－１、・・・、２４０－ｎのＤＱＳ制御部２４２におけるＤＱＳ伸長制御部２４２０は、ＤＱＳを「２×Ｍ」サイクル分伸長してＤＩＭＭ２８０へ発行する。同様に、ＤＱ制御部２４４内のＤＱ伸長制御部２４４０も、ＤＱを前後共にＭサイクル分伸長して、ＤＩＭＭ２８０へ発行する。
　例えば、ＤＱＳ/ＤＱ[０]、・・・、ＤＱ[ｎ]は、２サイクル分伸長して発行される（Ｍ＝２）。具体的には、前後２Ｔ分余分にＤＱＳが送出され、これに合わせて、１６バースト分（８ブロック連続）のデータがＤＩＭＭ２８０に送出される。
　この場合、図９に示すように、ＤＱＳ/ＤＱ[０]、・・・、ＤＱ[ｎ]は、本来の出力位置（バースト８）に対して前後２Ｔ間伸長している。そのため、ＳＤＲＡＭ２８２－ｎも仕様違反の状態に陥ることがない。そのため、ＳＤＲＡＭが不定状態になることもなく、ＳＤＲＡＭのリセット動作が不要となる。なお、この場合、ＳＤＲＡＭ２８２－１、ＳＤＲＡＭ２８２－２には、データ４、５、６、７、８、９、Ａ、Ｂが書き込まれ、ＳＤＲＡＭ２８２－ｎにはデータ６、７、８、９、Ａ、Ｂ、Ｃ、Ｄが書き込まれることになる。
　その後、リードリクエストに応じて各ＳＤＲＡＭ２８２からリプライデータが比較部２６８に送信され、期待値（４、５、６、７、８、９、Ａ、Ｂ）と比較される。図９に示す例の場合、図１０に示すようにリプライデータが返送されるため、ＳＤＲＡＭ２８２－１、２８２－２に関して期待値と一致、ＳＤＲＡＭ２８２－ｎに関しては、期待値に対して２つ前にずれたことになる。これにより比較部２６８は、テストシーケンス制御部２６２に対して、ＳＤＲＡＭ２８２－１、２８２－２に関しては例えば「０」（一致）、ＳＤＲＡＭ２８２－ｎに関しては「－１」（１Ｔ早く）を示す比較結果を返却し、テストシーケンス制御部２６２は、各比較結果をさらにシーケンス制御部２５２に出力する。
　シーケンス制御部２５２は、これらの比較結果に基づいて、各第１の遅延時間の調整量を決定して、夫々の遅延量を示す遅延量指示を当該第１の遅延制御部２４２２と第１の遅延制御部２４４２に出力する。図１０に示す比較結果の場合、ＳＤＲＡＭ２８２－１及びＳＤＲＡＭ２８２－２に対応する第１の遅延制御部２４２２と第１の遅延制御部２４４２に対して、「遅延時間なし」を示す「０」となる遅延量指示が出力され、ＳＤＲＡＭ２８２－ｎに対応する第１の遅延制御部２４２２と第１の遅延制御部２４４２に対して、「遅延時間を－１クロックサイクル調整」を示す「－１」となる遅延量指示が出力される。
　各第１の遅延制御部２４２２と第１の遅延制御部２４４２は、受信した遅延量指示に示す分の遅延時間を設定する。これにより、ＳＤＲＡＭ２８２－ｎについても、ＡＤＤ/ＣＭＤとＤＱＳ/ＤＱのずれが解消される。
　このように、本実施の形態のコンピュータ２００において、初期化時に行うライトレベリングに際して、期待値データ列のライト時に、データストローブ信号ＤＱＳを規格により定められたバースト長より「２×Ｍ」サイクル分長く伸長すると共に、上記期待値データ列の前後にＭ個ずつのデータを加えて出力する。そのため、データストローブ信号ＤＱＳとクロック信号ＣＫのエッジがずれているＳＤＲＡＭ２８２の場合でも、ライトするデータの欠落に起因して該ＳＤＲＡＭ２８２をリセットせざるをえない状態を回避し、ひいては初期化時間が長くなることを回避することができる。
　また、コンピュータ２００において、データストローブ信号ＤＱＳとデータ信号ＤＱに対して、まず、ＤＬＬ回路である第２の遅延制御部２４２４と第２の遅延制御部２４４４により１サイクル未満の範囲内の微調整をし、その後、レジスタとセレクタの組合せからなる第１の遅延制御部２４２２と第１の遅延制御部２４４２によりサイクル単位の粗調整を行うことにより、クロック信号ＣＫとデータストローブ信号ＤＱＳのずれが大きいメモリ装置の場合においても、データストローブ信号ＤＱＳの遅延時間の調整を精度よく行うことができる。
　以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　例えば、上述した実施の形態のコンピュータ２００では、データストローブ信号ＤＱＳとデータ信号ＤＱの夫々に対して、調整精度を高めるために、調整粒度が異なる２つの遅延回路により遅延を実現しているが、１つの遅延回路により２段階の遅延を実現するようにしてもよい。この場合、コンピュータ２００と比べ、調整の精度が劣るものの、初期化時間が長くなることを回避できる効果は、同様に得ることができる。
　この出願は、２０１１年９月６日に出願された日本出願特願２０１１－１９４２４２を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　９０　メモリコントローラ　９１　ＤＩＭＭ
　９２　ＳＤＲＡＭ　９３　遅延回路
　２００　コンピュータ　２１０　ＣＰＵ
　２２０　メモリコントローラ　２３０　第１の制御部
　２４０　第２の制御部　２４２　ＤＱＳ制御部
　２４２０　ＤＱＳ伸長制御部　２４２２　第１の遅延制御部
　２４２４　第２の遅延制御部　２４４　ＤＱ制御部
　２４４０　ＤＱ伸長制御部　２４４２　第１の遅延制御部
　２４４４　第２の遅延制御部　２５０　ライトレベリング制御部
　２５２　シーケンス制御部　２５４　伸長指示部
　２５６　テスト動作制御部　２６２　テストシーケンス制御部
　２６４　ライト命令発行制御部　２６６　リード命令発行制御部
　２６８　比較部　２８０　ＤＩＭＭ
　２８２　ＳＤＲＡＭ　　Ａｄｄ　アドレス信号
　ＣＫ　クロック信号　ＣＭＤ　コマンド信号
　ＤＱ　データ信号　ＤＱＳ　データストローブ信号

Claims (4)

  1. 　ＤＤＲ３メモリインタフェースに対応するメモリモジュールと接続されたメモリコントローラであって、
    　前記メモリモジュールに含まれるメモリ素子毎に設けられ、該メモリ素子にデータストローブ信号ＤＱＳを出力するＤＱＳ制御手段と、
    　前記メモリモジュールに含まれるメモリ素子毎に設けられ、該メモリ素子に出力される前記データストローブ信号ＤＱＳに同期して、ライトデータの出力とリードデータの受信を行うＤＱ制御手段と、
    　初期化時に行われるライトレベリングの制御を行うライトレベリング制御手段とを備え、
    　前記ＤＱＳ制御手段は、前記データストローブ信号ＤＱＳの出力タイミングを、前記ライトレベリング制御手段により設定された遅延量の分遅延させるＤＱＳ遅延手段を有し、
    　前記ＤＱ制御手段は、ライトデータの出力タイミングとリードデータの受信タイミングを、前記ライトレベリング制御手段により設定された遅延量の分遅延させるＤＱ遅延手段を有し、
    　前記ライトレベリング制御手段は、ライトレベリング時に、
    　前記ＤＱＳ遅延手段と前記ＤＱ遅延手段に対して１クロックサイクル未満の遅延量の調整を行った後に、夫々の前記メモリ素子に対して、期待値データ列のライト後にリードを行って得たリードデータ列と前記期待値データ列とを比較し、比較結果に応じて各前記ＤＱＳ遅延手段と前記ＤＱ遅延手段に対して、クロックサイクル単位の遅延量の調整を行うものであり、
    　前記ライト時に、前記ＤＱＳ制御手段が規格により定められたバースト長より「２×Ｍ」クロックサイクル長い（Ｍ：１以上の整数）データストローブ信号ＤＱＳを出力し、前記ＤＱ制御手段が前記バースト長に合致する個数の前記期待値データ列の前後にＭ個ずつデータを加えて出力するように制御することを特徴とするメモリコントローラ。
  2. 　前記ＤＱＳ遅延手段は、
    　１クロックサイクル以上の遅延量の遅延が可能な第１のＤＱＳ遅延手段と、
    　１クロックサイクル未満の遅延量が可能な第２のＤＱＳ遅延手段とを有し、
    　前記ＤＱ遅延手段は、
    　１クロックサイクル以上の遅延量の遅延が可能な第１のＤＱ遅延手段と、
    　１クロックサイクル未満の遅延量が可能な第２のＤＱ遅延手段とを有し、
    　前記ライトレベリング制御手段は、
    　前記第２のＤＱＳ遅延手段と前記第２のＤＱ遅延手段の遅延量を設定することにより前記１クロックサイクル未満の遅延量の調整を行い、
    　前記第１のＤＱＳ遅延手段と前記第１のＤＱ遅延手段の遅延量を設定することにより前記クロックサイクル単位の遅延量の調整を行うことを特徴とする請求項１に記載のメモリコントローラ。
  3. 　前記第１のＤＱＳ遅延手段と前記第１のＤＱ遅延手段は、レジスタとセレクタの組合せであり、
    　前記第２のＤＱＳ遅延手段と前記第２のＤＱ遅延手段は、ＤＬＬ回路であることを特徴とする請求項２に記載のメモリコントローラ。
  4. 　ＤＤＲ３メモリインタフェースに対応するメモリモジュールに含まれるメモリ素子毎に設けられ、該メモリ素子にデータストローブ信号ＤＱＳを出力するＤＱＳ制御手段と、前記メモリ素子毎に設けられ、該メモリ素子に出力される前記データストローブ信号ＤＱＳに同期して、ライトデータの出力とリードデータの受信を行うＤＱ制御手段に対して、前記データストローブ信号ＤＱＳの出力タイミングの遅延量と、ライトデータの出力タイミング及びリードデータの受信タイミングの遅延量とを、１クロックサイクル未満の範囲内で調整し、
    　夫々の前記メモリ素子に対して、期待値データ列のライト後にリードを行って得たリードデータ列と前記期待値データ列とを比較し、比較結果に応じて、各前記ＤＱＳ制御手段と前記ＤＱ制御手段に対して、前記データストローブ信号ＤＱＳの出力タイミングの遅延量と、ライトデータの出力タイミング及びリードデータの受信タイミングの遅延量とを、クロックサイクル単位で調整し、
    　前記ライト時に、前記ＤＱＳ制御手段が規格により定められたバースト長より「２×Ｍ」クロックサイクル長い（Ｍ：１以上の整数）データストローブ信号ＤＱＳを出力し、前記ＤＱ制御手段が前記バースト長に合致する個数の前記期待値データ列の前後にＭ個ずつデータを加えて出力するように制御することを特徴とするメモリ制御方法。
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