JP6199424B2 - メモリシステムの書き込みタイミングを較正する方法および装置 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 60
- 230000007704 transition Effects 0.000 claims description 12
- 230000003111 delayed effect Effects 0.000 claims description 10
- 230000008569 process Effects 0.000 description 44
- 238000001514 detection method Methods 0.000 description 13
- 230000005540 biological transmission Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 238000012545 processing Methods 0.000 description 6
- 238000012546 transfer Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 230000006399 behavior Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000011960 computer-aided design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1689—Synchronisation and timing concerns
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0629—Configuration or reconfiguration of storage systems
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0629—Configuration or reconfiguration of storage systems
- G06F3/0634—Configuration or reconfiguration of storage systems by changing the state or mode of one or more devices
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
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Landscapes
- Engineering & Computer Science (AREA)
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Description
メモリシステムは非常に高い(たとえば、1000メガ転送/秒(「MT/s」)を超える)データレートで動作を開始するため、要求されるレベルのシグナリング性能を達成するためには、「フライバイ」メモリトポロジを用いることが可能である。たとえば、図1に示したコンピュータシステム100を参照されたい。コンピュータシステム100は、処理装置104を含んでおり、処理装置104は、メモリ制御装置102を介してデュアルインラインメモリモジュール(「DIMM」)106と通信している。このコンピュータシステムは、フライバイレイアウトトポロジを有しており、このトポロジでは、1つまたは複数の要求(RQ)信号およびクロック(CK)信号を含む制御信号が、メモリ制御装置102から複数の同期動的ランダムアクセスメモリ(「SDRAM」または「DRAM」)チップ110〜117にルーティングされる。本実施形態では、DIMM 106内の制御信号およびクロック信号が、フライバイパス108を用いたマルチドロップ方式で、DRAMチップ110〜117のそれぞれと結合されている。要求信号は、アドレス信号を含むことが可能であり、(一実施形態ではパターン長が互いに等しい)複数の信号線と、クロック信号線とによって伝搬される。要求信号およびクロック信号は、フライバイパス108を伝搬し、DRAMチップ110〜117のそれぞれにおいて順番に受信される。同時に、データストローブ(DQS)信号およびデータ(DQ)信号は、DIMM 106内のDRAMチップ110〜117のそれぞれに直接ルーティングされ、そのため、フライバイパスによる遅延がない。
図3は、メモリタイミング較正処理の一実施形態を示すフローチャートである。本実施形態では、以下の事柄を、本較正処理の前提とする。(1)要求(RQ)信号とクロック(CK)信号との間のタイミング関係は、RQとCKとの間の推定平均スキューを補償するように設定されているものとする。(2)各DQ/DQSグループごとのデータ信号(DQ)とデータストローブ信号(DQS)との間のタイミング関係は、DQとDQSとの間の推定平均スキューを補償するように設定されているものとする。(3)また、DRAMは、RQ/CK遅延が増えていく順番で連続して処理されるものとする。(4)さらに、どの2つのDQ/DQSグループの間のスキューも、1CKサイクルよりはかなり小さいものとする。
一実施形態では、本システムはさらに、異なる複数のDRAMデバイスからの読み出しデータのずれを補償する較正が必要である。フライバイトポロジを用いたシステムにおいて構成された、連続する複数のDRAMデバイスからの読み出しデータは、連続的に増加した遅延でメモリ制御装置に到着する。一実施形態では、読み出しアライメント処理は、メモリ制御装置における連続するDQレシーバブロックに読み出しデータをキューイングすることを含む。
図7は、2次元(「2D」)書き込み−読み出し−検証較正手法を用いるメモリタイミング較正処理の代替実施形態を示すフローチャートである。この2D検索手法では、2パス方式を用いる。第1パスでは、送信位相設定および受信位相設定(それぞれ、書き込み平準化遅延および読み出し平準化遅延)に粗ステップサイズを用いる(オペレーション702)。本システムは、まず、送信位相を、2D検索領域の原点から増分させながら進める。本システムは、各送信位相ごとに、受信位相を増分させながら進めることによって「粗パス」領域を見つけようとする。本システムは、十分大きな粗パス領域が見つかるまで、送信位相をいっぱいまで進め続ける。これが発生した時は第1パスを終了し、最終送信位相を、本手法の第2パスのためのシード(seed)として用いる。
図9は、(たとえば、1クロックサイクルより大きなDRAMフライバイ遅延分離に対する書き込みタイミング較正を容易にすることが可能な)位相検出回路の一実施形態を示す。この位相検出回路では、マーキングパルスが、たとえば、書き込みイネーブル(「WE#」)信号線900において受信され、このマーキングパルスは、クロック信号201の立ち上がりエッジおよび立ち下がりエッジをそれぞれクロックとして用いる2つのDフリップフロップ(D-flops)901および902を経てフィードされる。これにより、所望の時間スロットに対応する窓を有する位相検出器イネーブル信号(PDEN)906が生成される。次に、PDEN信号906とクロック信号904との論理積をとることにより、窓掛けクロック信号908が生成される。一実施形態では、WE#は、CKと一緒にフライバイパスを通ってルーティングされ、伝搬する。
図10は、図9に示した回路を用いる較正処理の一例を示すタイミング図である。図10の上部は、メモリ制御装置側の信号のタイミングを示しており、図10の下部は、メモリチップ(DRAM)側の信号のタイミングを示している。図10では、メモリ制御装置は、クロック信号(CK 201)およびデータストローブ信号(DQS 203)をDRAMに送信する。
図11は、DRAM内で利用可能な位相検出回路の一実施形態を、関連するタイミング図とともに示したものである。この実施形態は、図9に示した実施形態と同様であり、WE#信号900が、(フリップフロップ901を通ってではなく)DRAM上のWE#信号900用ステージ回路を通ってステージされている点が異なる。
図12は、書き込みタイミング較正処理の一実施形態を示すフローチャートである。この処理では、クロック信号、マーキング信号、およびデータストローブ信号を、メモリ制御装置からメモリチップに送信する(オペレーション1202)。次に、マーキング信号を用いて、クロック信号の中の特定のクロックサイクルに「窓を掛ける」(オペレーション1204)。これにより、窓掛けクロック信号が生成される。
Claims (7)
- 動的ランダムアクセスメモリ(DRAM)の動作を制御するためのメモリ制御装置であって、前記DRAMはフライバイ構成で前記DRAMにルーティングされるクロック信号を受信する前記複数のDRAMに含まれ、それにより前記複数のDRAMの各DRAMは前記クロック信号を連続して受信するメモリ制御装置であり、前記メモリ制御装置は、
前記DRAMに前記クロック信号を送信する回路と、
前記DRAMにストローブ信号を送信する回路であって、前記ストローブ信号は前記ストローブ信号に関連するデータをサンプリングするために前記DRAMに位相情報を伝える回路と、
較正モード動作時に、前記DRAMにおいて前記DRAMから受信したフィードバックに基づいて前記ストローブ信号の到着と前記クロック信号の到着とを揃えるための較正ロジックであって、前記較正ロジックは前記ストローブ信号が前記クロック信号のエッジ遷移で前記DRAMに到着するように遅延したストローブとして前記ストローブ信号を遅延させ、前記較正ロジックは反復して前記DRAMにおける特定のロケーションに前記遅延したストローブを用いて第1データを書き込み、前記第1データが書き込まれた前記特定のロケーションから第2データを読み戻し、前記第2データが前記第1データと一致するかどうかに基づいて前記遅延したストローブを選択的に調節することにより前記遅延したストローブをさらに調節する、較正ロジックと、
前記第1データを送信し、前記第2データを受信し、前記DRAMからの前記フィードバックを受信するインターフェースポートと、を含み、
前記較正ロジックは、前記第2データが前記第1データと一致するかどうかに基づいてクロック周期の整数により前記遅延したストローブを選択的に調節する、メモリ制御装置。 - 前記較正ロジックは、前記DRAMに対して、相対的な位相揃えを有する前記ストローブ信号と前記クロック信号とを送信することにより前記DRAMにおいて前記ストローブ信号の到着と前記クロック信号の到着とを揃え、前記DRAMから前記フィードバックを受信し、かつ前記DRAMにより受信された場合に前記フィードバックが前記ストローブ信号とクロック信号はエッジ揃いされたことを示すまで前記相対的な位相揃えを調節する、請求項1に記載のメモリ制御装置。
- 前記較正ロジックは、前記クロック信号に対して様々に遅延させたパルスを前記ストローブ信号上にアサートして、前記ストローブ信号および前記クロック信号の位置が揃っていることを示す遷移を前記フィードバックにおいて探すことにより、前記DRAMにおいて、前記ストローブ信号の到着と前記クロック信号の到着とを揃える、請求項2に記載の
メモリ制御装置。 - 前記フィードバックは、前記DRAMにおいて、前記ストローブ信号および前記クロック信号の各エッジの到着間の位相差を示す、請求項3に記載のメモリ制御装置。
- 動的ランダムアクセスメモリ(DRAM)の動作を制御するためのメモリ制御装置における動作方法であって、前記DRAMはフライバイ構成で前記DRAMにルーティングされるクロック信号を受信する複数のDRAMに含まれ、それにより前記複数のDRAMの各DRAMは前記クロック信号を連続して受信する動作方法であり、前記方法は、
前記DRAMにストローブ信号を送信することであって、前記ストローブ信号は前記ストローブ信号に関連するデータをサンプリングするために前記DRAMに位相情報を伝える、送信することと、
前記ストローブ信号が前記クロック信号のエッジ遷移に基づいて前記DRAMに到着するように、前記DRAMにおいて、前記ストローブ信号の到着と前記クロック信号の到着とを揃えることと、
前記DRAMにおいて前記ストローブ信号の前記到着を前記クロック信号の到着と揃えた後で、
前記DRAMの特定のロケーションに第1の値を書き込むことと、
前記第1のデータが書き込まれた前記特定のロケーションから第2データを読み戻すことと、
前記第2データが前記第1データと一致するかどうか決定することと、
前記第2データが前記第1データと一致するかどうかに基づいてクロック周期の整数により前記ストローブ信号の前記遅延を選択的に調節することと、
により遅延ストローブを生成するために前記ストローブ信号の遅延をさらに調節することと、を含む、メモリ制御装置における動作方法。 - 前記DRAMにおいて前記ストローブ信号の到着と前記クロック信号の到着とを揃えることは、
前記DRAMに対して、相対的な位相揃えを有する前記ストローブ信号と前記クロック信号とを送信することと、
前記DRAMからフィードバックを受信することであって、前記フィードバックは前記ストローブ信号が前記クロック信号とエッジ揃いされたかどうかを示す、受信することと、
前記フィードバックに基づいて前記相対的な位置揃えを調節することと、
前記DRAMにより受信された場合に前記フィードバックが前記ストローブ信号とクロック信号はエッジ揃いされたことを示すまで送信すること、受信すること、および調節することを反復することと、を含む、請求項5に記載の方法。 - 前記DRAMにおいて前記ストローブ信号の到着と前記クロック信号の到着とを揃える前に読み出し平準化動作を実施することであって、前記読み出し平準化動作は読み出しデータを受信する前記メモリ制御装置上の回路に受信タイミングオフセットを確立する、読み出し平準化動作を実施することをさらに含む、請求項5に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US1631707P | 2007-12-21 | 2007-12-21 | |
US61/016,317 | 2007-12-21 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014210473A Division JP5897093B2 (ja) | 2007-12-21 | 2014-10-15 | メモリシステムの書き込みタイミングを較正する方法および装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016157444A JP2016157444A (ja) | 2016-09-01 |
JP6199424B2 true JP6199424B2 (ja) | 2017-09-20 |
Family
ID=40786164
Family Applications (4)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010539527A Active JP5305543B2 (ja) | 2007-12-21 | 2008-03-03 | メモリシステムの書き込みタイミングを較正する方法および装置 |
JP2012282187A Active JP5635067B2 (ja) | 2007-12-21 | 2012-12-26 | メモリシステムの書き込みタイミングを較正する方法および装置 |
JP2014210473A Active JP5897093B2 (ja) | 2007-12-21 | 2014-10-15 | メモリシステムの書き込みタイミングを較正する方法および装置 |
JP2016038721A Active JP6199424B2 (ja) | 2007-12-21 | 2016-03-01 | メモリシステムの書き込みタイミングを較正する方法および装置 |
Family Applications Before (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010539527A Active JP5305543B2 (ja) | 2007-12-21 | 2008-03-03 | メモリシステムの書き込みタイミングを較正する方法および装置 |
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KR (2) | KR101470975B1 (ja) |
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-
2008
- 2008-03-03 JP JP2010539527A patent/JP5305543B2/ja active Active
- 2008-03-03 EP EP18169715.2A patent/EP3399523B1/en active Active
- 2008-03-03 EP EP20171253.6A patent/EP3719803A1/en active Pending
- 2008-03-03 KR KR1020107012554A patent/KR101470975B1/ko active IP Right Grant
- 2008-03-03 EP EP08731251.8A patent/EP2232493B1/en active Active
- 2008-03-03 WO PCT/US2008/055661 patent/WO2009082502A1/en active Application Filing
- 2008-03-03 KR KR1020147026406A patent/KR101532529B1/ko active IP Right Grant
- 2008-03-17 US US12/049,928 patent/US9263103B2/en active Active
- 2008-03-25 DE DE102008015544.6A patent/DE102008015544B4/de active Active
- 2008-04-21 CN CN201410332249.2A patent/CN104134454B/zh active Active
- 2008-04-21 CN CN200810093507.0A patent/CN101465154B/zh active Active
-
2011
- 2011-05-19 US US13/111,446 patent/US8407441B2/en active Active
-
2012
- 2012-12-26 JP JP2012282187A patent/JP5635067B2/ja active Active
-
2014
- 2014-10-15 JP JP2014210473A patent/JP5897093B2/ja active Active
-
2015
- 2015-04-28 US US14/698,755 patent/US9142281B1/en active Active
- 2015-05-01 US US14/702,582 patent/US9165638B2/en active Active
- 2015-05-18 US US14/714,722 patent/US9177632B2/en active Active
- 2015-11-03 US US14/931,513 patent/US9552865B2/en active Active
-
2016
- 2016-03-01 JP JP2016038721A patent/JP6199424B2/ja active Active
-
2017
- 2017-01-13 US US15/406,373 patent/US9881662B2/en active Active
-
2018
- 2018-01-16 US US15/872,848 patent/US10304517B2/en active Active
-
2019
- 2019-05-09 US US16/408,368 patent/US10607685B2/en active Active
-
2020
- 2020-03-18 US US16/823,116 patent/US11404103B2/en active Active
-
2022
- 2022-06-28 US US17/852,286 patent/US11682448B2/en active Active
-
2023
- 2023-06-14 US US18/209,976 patent/US20230410880A1/en active Pending
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170118 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170209 |
|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170808 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |