JP6546067B2

JP6546067B2 - メモリ素子の動作マージン確認装置及び動作マージン確認方法

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Description

本発明は、メモリ素子の動作マージン確認装置及び動作マージン確認方法に関し、特にソフトウェアでタイミング調整を行うメモリ素子の動作マージン確認装置及び動作マージン確認方法に関する。

メモリ素子はメーカやロットにより信号の出力タイミングが異なる。そのため、動作マージン（コントローラがメモリ素子の出力を正常に読込めるタイミングの範囲）が小さい回路ではメモリ素子のメーカやロットが変更されると、マージン不足により動作が不安定になる可能性がある。

ＤＲＡＭの一種としてＤＤＲ３ＳＤＲＡＭが知られている（例えば、特許文献１）。ＤＤＲ３ＳＤＲＡＭではレベリング機能を用いて起動時および起動中に最適なタイミングを設定し、正常に動作するようにしている。このため、動作マージンが十分でないＤＤＲ３ＳＤＲＡＭが使用されていても、出荷時の試験では動作マージンが不足していると判断することができない。信号のタイミングは温度やアドレス・データ信号のパターンにより変化する。そのため、動作マージンが十分でないＤＤＲ３ＳＤＲＡＭが使用されていると出荷後に動作が不安定になる可能性がある。

信号のタイミングはプリント基板や部品の劣化によっても変化し、時間の経過とともに動作マージンが減少していく。しかしながら、動作マージンが不足していることを認識できないため、動作が不安定になるまで対応できない。また、動作マージン不足になった原因がＤＤＲ３ＳＤＲＡＭにあるのか、他の要因によるのかを特定することは困難である。

ＤＤＲ３ＳＤＲＡＭでは、ソフトウェアレベリング機能を用いて起動時および起動中にデータストローブとデータの最適な入出力タイミングを設定し、ＤＤＲ３ＳＤＲＡＭが正常に動作するようにしている。しかしながら、動作マージンが十分でないＤＤＲ３ＳＤＲＡＭが使用されていた場合、出荷時にはマージン不足が判断できずに、出荷後に問題となる可能性がある。

特開２０１５−０６４７５８号公報

本発明は、出荷時の試験において動作マージンを確認することが可能なメモリ素子の動作マージン確認装置及び動作マージン確認方法を提供することを目的とする。

本発明の一実施例に係るメモリ素子の動作マージン確認装置は、ソフトウェアによりメモリ素子のタイミング調整を行うコントローラと、ソフトウェアによりメモリ素子のクロックに対するデータストローブの遅延量を０からクロック１周期分まで所定の遅延量単位ずつ増加させた、複数の異なるタイミングのデータストローブを生成し、クロックに対するデータの遅延量を０からクロック１周期分まで所定の遅延量単位ずつ増加させた、複数の異なるタイミングのデータを生成するタイミング生成部と、データストローブのメモリ素子からの入力タイミング及びデータストローブのメモリ素子への出力タイミング、並びにデータのメモリ素子からの入力タイミング及びデータのメモリ素子への出力タイミングを変更させながらメモリ素子にデータを送信するデータ送信部と、メモリ素子からデータを正常に受信できるか否かの試験を行うデータ受信試験部と、試験の結果に基づいてメモリ素子が正常に動作するデータストローブのメモリ素子からの入力タイミング及びデータストローブのメモリ素子への出力タイミング、並びにデータのメモリ素子からの入力タイミング及びデータのメモリ素子への出力タイミングの範囲を検出する入出力タイミング検出部と、検出した範囲を所定の基準範囲と比較することにより動作マージンを確認する動作マージン確認部と、を有することを特徴とする。

本発明の一実施例に係るメモリ素子の動作マージン確認方法は、タイミング生成部が、ソフトウェアによりメモリ素子のクロックに対するデータストローブの遅延量を０からクロック１周期分まで所定の遅延量単位ずつ増加させた、複数の異なるタイミングのデータストローブを生成し、クロックに対するデータの遅延量を０からクロック１周期分まで所定の遅延量単位ずつ増加させた、複数の異なるタイミングのデータを生成するステップと、データ送信部が、データストローブのメモリ素子からの入力タイミング及びデータストローブのメモリ素子への出力タイミング、並びにデータのメモリ素子からの入力タイミング及びデータのメモリ素子への出力タイミングを変更させながらメモリ素子にデータを送信するステップと、データ受信試験部が、メモリ素子からデータを正常に受信できるか否かの試験を行うステップと、入力タイミング検出部が、試験の結果に基づいてメモリ素子が正常に動作するデータストローブのメモリ素子からの入力タイミング及びデータのメモリ素子からの入力タイミングの範囲を検出するステップと、動作マージン確認部が、検出した範囲を所定の基準範囲と比較することにより動作マージンを確認するステップと、を有することを特徴とする。

本発明の一実施例に係るメモリ素子の動作マージン確認装置及び動作マージン確認方法によれば、メモリ素子の出荷時の試験において動作マージンを確認することができる。

本発明の実施例１に係る動作マージン確認装置の構成図である。ソフトウェアレベリング機能を説明するためのクロックとデータストローブのタイミングチャートである。データストローブのタイミングチャートにおけるメモリ素子が正常に動作する範囲を示す図である。ソフトウェアレベリング機能を説明するためのクロックとデータのタイミングチャートである。データのタイミングチャートにおけるメモリ素子が正常に動作する範囲を示す図である。メモリ素子が正常に動作する範囲が狭い場合と広い場合における、正常動作範囲とエラー発生範囲との関係を示す図である。メモリ素子が正常に動作する範囲が狭い場合と広い場合における、本発明の実施例１に係る動作マージン確認装置において設定した基準範囲とエラー発生範囲との関係を示す図である。本発明の実施例１に係る動作マージン確認方法の手順を説明するためのフローチャートである。本発明の実施例２に係る動作マージン確認装置の構成図である。本発明の実施例２に係る動作マージン確認方法の手順を説明するためのフローチャートである。メモリ素子が正常に動作する入出力タイミングの範囲の時間的変化から動作マージンが不足する時期を推定する方法を説明するグラフである。本発明の実施例３に係る動作マージン確認装置の構成図である。本発明の実施例３に係る動作マージン確認方法の手順を説明するためのフローチャートである。本発明の実施例３に係る動作マージン確認装置において、メモリ素子が正常に動作する入出力タイミングの範囲から正常動作範囲の変動幅を算出する方法を説明するための図である。

以下、図面を参照して、本発明に係るメモリ素子の動作マージン確認装置及び動作マージン確認方法について説明する。

［実施例１］
まず、本発明の実施例１に係るメモリ素子の動作マージン確認装置について説明する。本発明の実施例１に係るメモリ素子の動作マージン確認装置は、ソフトウェアでのタイミング調整機能を利用し、メモリ素子が正常に動作する入出力タイミングの範囲を測定し、その範囲と予め設けた基準範囲との比較を行う点を特徴としている。これによりメモリ素子の動作マージンを確認することが可能となる。この手段は数値制御装置に組み込んでもよい。以下の説明においては、メモリ素子としてＤＤＲ３ＳＤＲＡＭを用いる場合を例にとって説明する。

図１に本発明の実施例１に係るメモリ素子の動作マージン確認装置の構成図を示す。本発明の実施例１に係るメモリ素子の動作マージン確認装置１０１は、コントローラ２と、タイミング生成部３と、データ送信部４と、データ受信試験部５と、入出力タイミング検出部６と、動作マージン確認部７と、を有する。

コントローラ２は、ソフトウェアによりメモリ素子であるＤＤＲ３ＳＤＲＡＭ（１）のタイミング調整を行う。コントローラ２が実行するタイミング調整機能をソフトウェアレベリング機能という。ソフトウェアレベリング機能の概要は以下の通りである。まず、ソフトウェアを用いてデータストローブとデータの入出力タイミングをそれぞれクロック１周期分振る。次に、入出力タイミングを変更する度にＤＤＲ３ＳＤＲＡＭ（１）にデータを送信する。次に、ＤＤＲ３ＳＤＲＡＭ（１）からのデータを正常に受信できるか試験を行う。そして、試験結果からＤＤＲ３ＳＤＲＡＭ（１）が正常に動作する範囲を検出し、その範囲の中心に入出力タイミングを設定する。

以下にソフトウェアレベリング機能及び動作マージン確認方法について説明する。タイミング生成部３は、ソフトウェアによりＤＤＲ３ＳＤＲＡＭのクロックに対するデータストローブの遅延量を０（ゼロ）からクロック１周期分まで所定の遅延量単位ずつ増加させた、複数の異なるタイミングのデータストローブを生成し、又、クロックに対するデータの遅延量を０（ゼロ）からクロック１周期分まで所定の遅延量単位ずつ増加させた、複数の異なるタイミングのデータを生成する。図２にソフトウェアでデータストローブの入出力タイミング、即ち、データストローブのメモリ素子（ＤＤＲ３ＳＤＲＡＭ）からの入力タイミング及びデータストローブのメモリ素子（ＤＤＲ３ＳＤＲＡＭ）への出力タイミングをクロック１周期分振るときのタイミングチャートを示す。

データ送信部４は、入出力タイミングを変更させながらメモリ素子（ＤＤＲ３ＳＤＲＡＭ）１にデータを送信する。データ受信試験部５は、メモリ素子（ＤＤＲ３ＳＤＲＡＭ）１からデータを正常に受信できるか否かの試験を行う。入出力タイミング検出部６は、試験の結果に基づいてメモリ素子（ＤＤＲ３ＳＤＲＡＭ）１が正常に動作する入出力タイミングの範囲を検出する。

以上のようにして、入出力タイミングを変更する度にデータの送受信を複数回実行し、ＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲（以下、「正常動作範囲」という。）を検出する。図３にデータストローブのタイミングチャートにおけるＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲を示す。

次に、ソフトウェアを用いてデータの入出力タイミング、即ち、データのメモリ素子（ＤＤＲ３ＳＤＲＡＭ）からの入力タイミング及びデータのメモリ素子（ＤＤＲ３ＳＤＲＡＭ）への出力タイミングをクロック１周期分振る。図４にクロックとデータのタイミングチャートを示す。

次に、入出力タイミングを変更する度にデータの送受信を複数回実行し、ＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲を検出する。図５にデータのタイミングチャートにおけるメモリ素子（ＤＤＲ３ＳＤＲＡＭ）が正常に動作する入出力タイミングの範囲を示す。

動作マージン確認部７は、検出した範囲を所定の基準範囲と比較することにより動作マージンを確認する。ＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲は狭い場合もあれば広い場合も生じると想定される。図６（ａ）にＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲が狭い場合における、正常動作範囲とエラー発生範囲との関係を示し、図６（ｂ）にＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲が広い場合における、正常動作範囲とエラー発生範囲との関係を示す。従来においては、メモリ素子が正常に動作する範囲の動作マージンを確認するための基準範囲が設定されていなかったため、動作マージンを確認することができなかった。

一方、図７（ａ）に、メモリ素子（ＤＤＲ３ＳＤＲＡＭ）が正常に動作する入出力タイミングの範囲が狭い場合における、本発明の実施例１に係る動作マージン確認装置において設定した基準範囲とエラー発生範囲との関係を示す。図７（ｂ）に、メモリ素子（ＤＤＲ３ＳＤＲＡＭ）が正常に動作する入出力タイミングの範囲が広い場合における、本発明の実施例１に係る動作マージン確認装置において設定した基準範囲とエラー発生範囲との関係を示す。図７（ａ）に示した例では、ＤＤＲ３ＳＤＲＡＭが正常に動作する範囲が基準範囲よりも狭くなっていることから、動作マージンが不足していることがわかる。これに対して、図７（ｂ）に示した例では、ＤＤＲ３ＳＤＲＡＭが正常に動作する範囲が基準範囲よりも広くなっていることから、動作マージンが十分であることがわかる。このように、本発明の実施例１に係るＤＤＲ３ＳＤＲＡＭの動作マージン確認装置によれば、動作マージンが十分であるか否かを判断するための基準範囲を設定して、基準範囲とメモリ素子が正常に動作する範囲との比較を行っているため、動作マージンが十分であるか否かを判断することができる。

次に、本発明の実施例１に係る動作マージン確認方法について説明する。図８は、本発明の実施例１に係る動作マージン確認方法の手順を説明するためのフローチャートである。

まず、ステップＳ１０１において、ソフトウェアでのタイミング調整機能を利用して、ＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングを測定し、ＤＤＲ３ＳＤＲＡＭの正常動作範囲を測定する。

具体的には上記のステップＳ１０１は、以下のステップＳ１０１−１〜Ｓ１０１−３に分けることができる。
ステップＳ１０１−１：タイミング生成部３がソフトウェアによりメモリ素子（ＤＤＲ３ＳＤＲＡＭ）のデータストローブとデータの入出力タイミングをそれぞれクロック１周期分測定する。
ステップＳ１０１−２：データ送信部４が、入出力タイミングを変更させながらメモリ素子（ＤＤＲ３ＳＤＲＡＭ）にデータを送信する。
ステップＳ１０１−３：データ受信試験部５が、メモリ素子（ＤＤＲ３ＳＤＲＡＭ）からデータを正常に受信できるか否かの試験を行う。

次に、ステップＳ１０２において、入出力タイミング検出部６が、試験の結果に基づいてＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲を取得する。

次に、ステップＳ１０３において、動作マージン確認部７が、ステップＳ１０２で取得した範囲と予め設けた基準範囲との比較を実行し、動作マージンが十分であるか否かを判断する。動作マージンが十分である場合は、ステップＳ１０４において、ＤＤＲ３ＳＤＲＡＭは使用可であると判断する。一方、動作マージンが十分ではない場合は、ステップＳ１０５において、ＤＤＲ３ＳＤＲＡＭは使用不可であると判断する。

以上説明したように、本発明の実施例１に係るメモリ素子の動作マージン確認装置及び動作マージン確認方法によれば、メモリ素子の出荷時に動作マージンを確認することができるので、メモリ素子の出荷後に動作が不安定になるという問題を回避することができる。

［実施例２］
次に、本発明の実施例２に係るメモリ素子の動作マージン確認装置について説明する。図９に、本発明の実施例２に係る動作マージン確認装置の構成図を示す。本発明の実施例２に係るメモリ素子の動作マージン確認装置１０２が、実施例１に係るメモリ素子の動作マージン確認装置１０１と異なっている点は、範囲の測定結果を時系列にプロットし、最新の数点の変化量を算出する変化量算出部８と、変化量に基づいて動作マージンが不足する時期を予測する動作マージン予測部９と、をさらに有する点である。実施例２に係る動作マージン確認装置１０２のその他の構成は、実施例１に係る動作マージン確認装置１０１における構成と同様であるので詳細な説明は省略する。

信号のタイミングはプリント基板や部品の劣化によっても変化し、時間経過とともに動作マージンが減少していくが、従来はマージン不足であるか否かを判断できないため、動作が不安定になるまで対応できないという問題があった。この問題を解決するため、定期的にソフトウェアでのタイミング調整機能を利用し、ＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲を測定し、その結果を記憶媒体に記録する。前回までの結果と合わせ、ＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲の幅を時系列にプロットし、最新の数点の変化量を測定することによって動作マージンが不足する時期を予測する。この手段は数値制御装置に組み込んでもよい。

次に、本発明の実施例２に係るメモリ素子の動作マージン確認方法について説明する。図１０に、本発明の実施例２に係るメモリ素子（ＤＤＲ３ＳＤＲＡＭ）の動作マージン確認方法の手順を説明するためのフローチャートを示す。まず、ステップＳ２０１において、タイミング調整機能を利用したＤＤＲ３ＳＤＲＡＭの正常動作範囲を測定する。

図１１は、ＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲の時間的変化から動作マージンが不足する時期を推定する方法を説明するグラフである。時刻ｔ₁〜ｔ₆において、ＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲を測定し、グラフ上にプロットする。ＤＤＲ３ＳＤＲＡＭの正常動作範囲は時間の経過とともに狭くなるものと考えられる。従って、図１１に示すように、ＤＤＲ３ＳＤＲＡＭの正常動作範囲を示す値は時間の経過とともに減少する。

次に、ステップＳ２０２において、ＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲を基準範囲と比較する。

ＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲が基準範囲ｒ_thを上回っていれば動作マージンは十分であると判断し、ステップＳ２０４において動作マージンが不足する時期を予測する。即ち、ＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲の測定結果を時系列にプロットし、最新の数点の変化量を算出し、変化量に基づいて動作マージンが不足する時期を予測する。具体的には、図１１に示したように、最新の測定結果がｔ₆における測定結果であるとする。このとき最新の測定結果を含めた数点、例えば、ｔ₃〜ｔ₆における測定結果から、動作マージンが予め設定した基準範囲であるｒ_thに到達する時刻ｔ_eを推定する。例えば、ｔ₃〜ｔ₆における測定結果の最小二乗法から、ＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲と時間との関係を表す関数を求め、この関数の値がｒ_thとなる時刻を予測される動作マージン不足時期ｔ_eとする。

動作マージンが不足する時期を推定した後は、ステップＳ２０１に戻って、さらにＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲を測定する。

一方、ステップＳ２０３において、測定したＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲が基準範囲ｒ_thに非常に近いか下回っている場合は、ステップＳ２０５において警告を発生する。

以上説明したように、本発明の実施例２に係るメモリ素子の動作マージン確認装置及び動作マージン確認方法によれば、定期的にソフトウェアでのタイミング調整機能を利用し、ＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲を記録することで動作マージンの減少速度を把握できる。そのため、動作マージンの減少速度からプリント基板や部品の劣化によって動作マージンが不足する時期を予測することができる。

［実施例３］
次に、本発明の実施例３に係るメモリ素子の動作マージン確認装置について説明する。図１２に、本発明の実施例３に係る動作マージン確認装置の構成図を示す。本発明の実施例３に係るメモリ素子の動作マージン確認装置１０３が、実施例１に係るメモリ素子の動作マージン確認装置１０１と異なっている点は、メモリ素子が正常に動作する入出力タイミングの範囲の変動幅を算出する変動幅算出部１０と、変動幅を所定の基準幅と比較することによって誤動作の要因を判別する誤動作要因判別部１１と、をさらに有する点である。実施例３に係る動作マージン確認装置１０３のその他の構成は、実施例１に係る動作マージン確認装置１０１における構成と同様であるので詳細な説明は省略する。

ＤＤＲ３ＳＤＲＡＭを使用した回路において、プリント基板や部品の劣化によって動作マージンが不足した場合、原因がＤＤＲ３ＳＤＲＡＭであるのか、他の要因であるのかを特定することは困難である。

上記問題を解決するため、ソフトウェアでのタイミング調整機能を利用し、ＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲を同時期に複数回測定し、その結果からＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲のブレ幅（変動幅）を算出する。変動幅が小さければ、ＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲が減少したことになり、動作マージンの減少はＤＤＲ３ＳＤＲＡＭの劣化が原因であると判断できる。即ち、既に動作マージンが不足していると判断されているため、何らかの要因でＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲は出荷時よりも減少している。従って、ブレ幅が小さければ、ＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲が出荷時よりも減少したということになる。一方、変動幅が大きければ、ジッタ量が増加していることになり、動作マージンの減少は他の要因によるものと判断できる。この手段は数値制御装置に組み込んでもよい。

次に、本発明の実施例３に係るメモリ素子の動作マージン確認方法について説明する。図１３は、本発明の実施例３に係る動作マージン確認方法の手順を説明するためのフローチャートである。まず、ステップＳ３０１において、タイミング調整機能を利用したＤＤＲ３ＳＤＲＡＭの正常動作範囲を測定する。次に、ステップＳ３０２において、測定回数が予め設定した回数に到達したか否かを判断する。測定回数が予め設定した回数に到達していない場合は、ステップＳ３０１に戻って測定を継続する。

一方、測定回数が予め設定した回数に到達した場合は、ステップＳ３０３において、変動幅算出部１０が、メモリ素子（ＤＤＲ３ＳＤＲＡＭ）が正常に動作する入出力タイミングの範囲の変動幅を算出し、誤動作要因判別部１１が変動幅を所定の基準幅と比較することによって、メモリ素子（ＤＤＲ３ＳＤＲＡＭ）の正常動作範囲の変動幅が小さいか否かを判断する。この判断結果に基づいてＤＤＲ３ＳＤＲＡＭの誤動作の要因を判別する。

ここで、ＤＤＲ３ＳＤＲＡＭの正常動作範囲の変動幅の測定方法について説明する。図１４は、メモリ素子（ＤＤＲ３ＳＤＲＡＭ）が正常に動作する入出力タイミングの範囲から正常動作範囲の変動幅を算出する方法を説明するための図である。図１４には、ソフトウェアレベリングをｎ回実行した場合におけるメモリ素子（ＤＤＲ３ＳＤＲＡＭ）の正常動作範囲の測定結果を示す。ＤＤＲ３ＳＤＲＡＭ周辺の部品や基板が劣化してジッタ量が増加した場合、図１４のように測定の度にＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲が異なる。そのため、測定結果を記録し、ＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの上限及び下限の範囲のそれぞれについて変動幅を算出する。上限、または下限の変動幅が予め設けた基準幅よりも大きければジッタ量が増加したと判断する。

例えば、ＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲の下限について、ソフトウェアレベリング５回目の測定結果が最大値Ｒ_{L_max}となり、ソフトウェアレベリング２回目の測定結果が最小値Ｒ_{L_min}となったものとする。このとき、最大値Ｒ_{L_max}と最小値Ｒ_{L_min}の差分が基準幅Ｗ_{L_th}を超えている場合は変動幅が大きいものと判断し、ジッタ量が増加したと判断する。一方、最大値Ｒ_{L_max}と最小値Ｒ_{L_min}の差分が基準幅Ｗ_{L_th}未満である場合は、次に、ＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲の上限について検討する。

ＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲の上限について、図１４に示すように、ソフトウェアレベリング４回目の測定結果が最大値Ｒ_{U_max}となり、ソフトウェアレベリング３回目の測定結果が最小値Ｒ_{U_min}となったものとする。このとき、最大値Ｒ_{U_max}と最小値Ｒ_{U_min}の差分が基準幅Ｗ_{U_th}を超えている場合は変動幅が大きいものと判断し、ジッタ量が増加したと判断する。一方、最大値Ｒ_{U_max}と最小値Ｒ_{U_min}の差分が基準幅Ｗ_{U_th}未満である場合は変動幅が小さいものと判断する。

ステップＳ３０３において、ＤＤＲ３ＳＤＲＡＭの正常動作範囲の変動幅が小さいと判断した場合は、ステップＳ３０４においてＤＤＲ３ＳＤＲＡＭの正常動作範囲が減少したものと判断し、ステップＳ３０５においてＤＤＲ３ＳＤＲＡＭが劣化していると判断する。

一方、ＤＤＲ３ＳＤＲＡＭの正常動作範囲の変動幅が大きいと判断した場合は、ステップＳ３０６において、ジッタ量が増加していると判断し、ステップＳ３０７において、ＤＤＲ３ＳＤＲＡＭの劣化以外の他の要因によってＤＤＲ３ＳＤＲＡＭの正常動作範囲が変動しているものと判断できる。

以上説明したように、本発明の実施例３に係るメモリ素子の動作マージン確認装置及び動作マージン確認方法によれば、ソフトウェアでのタイミング調整機能を利用し、ＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲を同時期に複数回求め、ＤＤＲ３ＳＤＲＡＭが正常に動作する入出力タイミングの範囲のブレ幅を測定することができる。この測定結果に基づいて、動作マージンが減少しているのか、ジッタが増加しているのかを判別し、動作マージンが減少した原因がＤＤＲ３ＳＤＲＡＭにあるのか、他の部品にあるのかを特定することができる。

以上の実施例の説明において、一例として、メモリ素子にＤＤＲ３ＳＤＲＡＭを用いる例を示したが、これには限られず、他のメモリ素子を本発明に適用することもできる。

１メモリ素子
２コントローラ
３タイミング生成部
４データ送信部
５データ受信試験部
６入出力タイミング検出部
７動作マージン確認部
８変化量算出部
９動作マージン予測部
１０変動幅算出部
１１誤動作要因判別部

Claims

ソフトウェアによりメモリ素子のタイミング調整を行うコントローラと、
ソフトウェアにより前記メモリ素子のクロックに対するデータストローブの遅延量を０からクロック１周期分まで所定の遅延量単位ずつ増加させた、複数の異なるタイミングのデータストローブを生成し、クロックに対するデータの遅延量を０からクロック１周期分まで所定の遅延量単位ずつ増加させた、複数の異なるタイミングのデータを生成するタイミング生成部と、
前記データストローブの前記メモリ素子からの入力タイミング及び前記データストローブの前記メモリ素子への出力タイミング、並びに前記データの前記メモリ素子からの入力タイミング及び前記データの前記メモリ素子への出力タイミングを変更させながら前記メモリ素子にデータを送信するデータ送信部と、
前記メモリ素子からデータを正常に受信できるか否かの試験を行うデータ受信試験部と、
前記試験の結果に基づいて前記メモリ素子が正常に動作する前記データストローブの前記メモリ素子からの入力タイミング及び前記データストローブの前記メモリ素子への出力タイミング、並びに前記データの前記メモリ素子からの入力タイミング及び前記データの前記メモリ素子への出力タイミングの範囲を検出する入出力タイミング検出部と、
検出した前記範囲を所定の基準範囲と比較することにより動作マージンを確認する動作マージン確認部と、
を有することを特徴とするメモリ素子の動作マージン確認装置。
前記範囲の検出結果を時系列にプロットし、最新の数点の変化量を算出する変化量算出部と、
前記変化量に基づいて動作マージンが不足する時期を予測する動作マージン予測部と、
をさらに有する、請求項１に記載のメモリ素子の動作マージン確認装置。
タイミング生成、データ送信、データ受信試験、及び、前記メモリ素子が正常に動作する前記メモリ素子からの入力タイミングの範囲の検出という一連の動作を、同時期に複数回実施して、前記メモリ素子が正常に動作する前記メモリ素子からの入力タイミングの範囲の変動幅を算出する変動幅算出部と、
前記変動幅を所定の基準幅と比較することによって誤動作の要因を判別する誤動作要因判別部と、
をさらに有する、請求項１に記載のメモリ素子の動作マージン確認装置。
前記メモリ素子はＤＤＲ３ＳＤＲＡＭである、請求項１乃至３のいずれか一項に記載のメモリ素子の動作マージン確認装置。
タイミング生成部が、ソフトウェアによりメモリ素子のクロックに対するデータストローブの遅延量を０からクロック１周期分まで所定の遅延量単位ずつ増加させた、複数の異なるタイミングのデータストローブを生成し、クロックに対するデータの遅延量を０からクロック１周期分まで所定の遅延量単位ずつ増加させた、複数の異なるタイミングのデータを生成するステップと、
データ送信部が、前記データストローブの前記メモリ素子からの入力タイミング及び前記データストローブの前記メモリ素子への出力タイミング、並びに前記データの前記メモリ素子からの入力タイミング及び前記データの前記メモリ素子への出力タイミングを変更させながら前記メモリ素子にデータを送信するステップと、
データ受信試験部が、前記メモリ素子から前記データを正常に受信できるか否かの試験を行うステップと、
入力タイミング検出部が、前記試験の結果に基づいて前記メモリ素子が正常に動作する前記データストローブの前記メモリ素子からの入力タイミング及び前記データの前記メモリ素子からの入力タイミングの範囲を検出するステップと、
動作マージン確認部が、検出した前記範囲を所定の基準範囲と比較することにより動作マージンを確認するステップと、
を有することを特徴とするメモリ素子の動作マージン確認方法。
変化量算出部が、前記範囲の検出結果を時系列にプロットし、最新の数点の変化量を算出するステップと、
動作マージン予測部が、前記変化量に基づいて動作マージンが不足する時期を予測するステップと、
をさらに有する、請求項５に記載のメモリ素子の動作マージン確認方法。
変動幅算出部が、タイミング生成、データ送信、データ受信試験、及び、前記メモリ素子が正常に動作する前記メモリ素子からの入力タイミングの範囲の検出という一連の動作を、同時期に複数回実施して、前記メモリ素子が正常に動作する前記メモリ素子からの入力タイミングの範囲の変動幅を算出するステップと、
誤動作要因判別部が、前記変動幅を所定の基準幅と比較することによって誤動作の要因を判別するステップと、
をさらに有する、請求項５に記載のメモリ素子の動作マージン確認方法。
前記メモリ素子はＤＤＲ３ＳＤＲＡＭである、請求項５乃至７のいずれか一項に記載のメモリ素子の動作マージン確認方法。