JP4002811B2 - マルチストローブ生成装置、試験装置、及び調整方法 - Google Patents
マルチストローブ生成装置、試験装置、及び調整方法 Download PDFInfo
- Publication number
- JP4002811B2 JP4002811B2 JP2002292770A JP2002292770A JP4002811B2 JP 4002811 B2 JP4002811 B2 JP 4002811B2 JP 2002292770 A JP2002292770 A JP 2002292770A JP 2002292770 A JP2002292770 A JP 2002292770A JP 4002811 B2 JP4002811 B2 JP 4002811B2
- Authority
- JP
- Japan
- Prior art keywords
- strobe
- change point
- timing
- shift clock
- detected
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C29/56012—Timing aspects, clock generation, synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の属する技術分野】
本発明は、複数のストローブを有するマルチストローブを生成するマルチストローブ生成装置、電子デバイスを試験する試験装置、及びマルチストローブのそれぞれのストローブの発生タイミングを調整する調整方法に関する。特に本発明は、それぞれのストローブの発生タイミングを制御するマルチストローブ生成装置に関する。
【0002】
【従来の技術】
従来、被測定信号の値の変化点等を検出する場合、1本のストローブを被測定信号のサイクル毎に遅延させて出力し、それぞれのストローブにおける被測定信号の値を検出し、値の変化点を検出している。この手法は、例えばメモリのセットアップ/ホールド試験等において、データ信号とDQS信号の値の変化点等を検出するために用いられている。
【0003】
例えばDDR−SDRAM(Double Data Rate-SDRAM)のように、クロック(DQS)の立ち上がり又は立ち下がりに同期してデータ信号を出力するダブルデータレート型のデバイスは、所定の出力データ幅毎にクロックを追随させて出力している。これにより、データの受け渡しにおける、セットアップ/ホールドのタイミング条件を緩和している。このようなデバイスは、データのセットアップ/ホールドを誤り無く行うために、データ信号とクロックとの間に、所定のセットアップタイム及びホールドタイムを有する必要がある。
【0004】
従来は、データ信号の値とクロックの値とを、1本のストローブによりそれぞれ検出し、それぞれの値の変化点を検出している。そして、検出したそれぞれの変化点が、所定のセットアップタイム及びホールドタイムを満たしているか否かにより、被試験デバイスの良否を判定している。
【0005】
【発明が解決しようとする課題】
しかし、1本のストローブで、データ信号及びDQSの各サイクル毎に値を検出しているため、デバイスの電源変動、熱変動等の様々な要因により、データ信号、DQSにジッタが生じた場合、精度よく試験を行うことができない。また、1本のストローブでデータ信号及びDQSを走査するため、試験に時間がかかっていた。
【0006】
そこで本発明は、上記の課題を解決することのできるマルチストローブ生成装置、試験装置、及び調整方法を提供することを目的とする。この目的は、特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【0007】
【課題を解決するための手段】
上記課題を解決するために、本発明の第1の形態においては、複数のストローブを有するマルチストローブを生成するマルチストローブ生成装置であって、基準クロックを分周したシフトクロックを遅延させて、ストローブのそれぞれが生成されるべきタイミングに応じたタイミングで出力可能なシフトクロック生成部と、基準クロックのそれぞれの立ち上がり、又はそれぞれの立ち下がりに応じて、マルチストローブを生成するストローブ発生部と、マルチストローブの発生タイミングを調整する場合にシフトクロックを出力し、マルチストローブにより信号を検出する場合に検出すべき信号を出力するスイッチと、マルチストローブの発生タイミングを調整する場合に、スイッチから出力されるシフトクロックに基づいて、ストローブ発生部がストローブのそれぞれを生成するタイミングを調整する調整部とを備えることを特徴とするマルチストローブ生成装置を提供する。
【0008】
調整部は、ストローブ発生部が生成するマルチストローブのうち、シフトクロックの値の変化点を検出したマルチストローブの、それぞれのストローブにおけるシフトクロックの値に基づいて、ストローブのそれぞれのタイミングを調整してよい。シフトクロック生成部は、複数のストローブが生成されるべき複数のタイミングに応じて順次シフトクロックを生成し、調整部は、複数のタイミングに応じて生成されたそれぞれのシフトクロックに基づいて、ストローブ発生部が、対応するストローブを生成するタイミングを調整してよい。
【0009】
ストローブ発生部は、ストローブ信号を受け取り、受け取ったストローブ信号を所定の時間遅延させ、それぞれストローブとして順次出力する、縦続接続された複数の可変遅延回路を有し、調整部は、それぞれのシフトクロックに基づいて、対応する可変遅延回路における遅延時間を順次調整してよい。
【0010】
それぞれが可変遅延回路のいずれかに対応して設けられ、対応する可変遅延回路が出力したストローブのタイミングと、シフトクロックのタイミングとを比較する複数の比較器を更に備え、調整部は、それぞれの可変遅延回路における遅延時間を、対応する比較器における比較結果に基づいて調整してよい。
【0011】
調整部は、遅延時間を調整するべき可変遅延回路における遅延時間を変化させ、調整するべき可変遅延回路が出力するストローブのタイミングと、シフトクロックのタイミングとが略一致したと比較器が判定する遅延時間に、調整するべき可変遅延回路の遅延時間を設定してよい。
【0012】
可変遅延回路は、調整部が変化させるそれぞれの遅延時間毎にストローブを複数回出力し、シフトクロック生成部は、調整される可変遅延回路がストローブを出力するべきタイミングにおいて値が変化するシフトクロックを複数回生成し、比較器は、複数回出力されたストローブを用いて、シフトクロックの値を検出し、調整部は、複数回生成されたシフトクロックの値の変化点をいずれのストローブがそれぞれ検出したかを、比較器における比較結果に基づいて判定する変化点検出器を有し、変化点検出器における判定結果に基づいて、それぞれの可変遅延回路の遅延時間を設定してよい。
【0013】
調整部は、変化点を検出したマルチストローブにおいて、最初のストローブを示す第1のストローブのタイミングを設定する場合に、第1のストローブの次の第2のストローブが変化点を検出する回数が、シフトクロックの発生回数の略半分の回数であって、第2のストローブの次の第3のストローブが変化点を検出する回数が零となるように、第1のストローブを出力する可変遅延回路の遅延時間を設定してよい。
【0014】
調整部は、変化点を検出したマルチストローブにおいて、第2のストローブのタイミングを設定する場合に、第2のストローブが変化点を検出する回数と、第3のストローブが変化点を検出する回数とが略同一回数となるように、第2のストローブを出力する可変遅延回路の遅延時間を設定してよい。
【0015】
変化点検出器は、比較器における比較結果をエンコードし、マルチストローブにおける変化点を検出したストローブの番号を示すエンコードデータを、マルチストローブ毎に生成してよい。変化点検出器は、対応するマルチストローブが、変化点を検出したか否か更に示すエンコードデータを、マルチストローブ毎に生成してよい。また、変化点検出器は、対応するマルチストローブが、シフトクロックのグリッチを検出したか否かを更に示すエンコードデータを、マルチストローブ毎に生成してよい。
調整部は、変化点検出器が生成したエンコードデータを格納するエンコードメモリを更に有してよい。調整部は、それぞれのエンコードデータが、一のストローブにおいて変化点を検出したことを示すか否かを判定する第1の変化点一致比較回路と、それぞれのエンコードデータが、一のストローブの次のストローブにおいて変化点を検出したことを示すか否かを判定する第2の変化点一致比較回路とを更に有し、第1の変化点一致比較回路が、一のストローブにおいて変化点を検出したと判定する回数と、第2の変化点一致比較回路が、次のストローブにおいて変化点を検出したと判定する回数とが、略同一となるように、一のストローブを出力する可変遅延回路の遅延時間を設定してよい。
【0016】
第1の変化点一致比較回路は、マルチストローブのうち、一のストローブの番号を示す第1の比較用データを格納する第1の比較用メモリと、エンコードデータのうち、変化点を検出したストローブの番号を示すストローブ番号データと、第1の比較用データとが一致するか否かを判定する第1の検出位置比較器とを有し、第2の変化点一致比較回路は、マルチストローブのうち、次のストローブの番号を示す第2の比較用データを格納する第2の比較用メモリと、エンコードデータのうち、変化点を検出したストローブの番号を示すストローブ番号データと、第2の比較用データとが一致するか否かを判定する第2の検出位置比較器とを有してよい。
【0017】
第1の検出位置比較器は、第1の比較用データを構成するそれぞれのビットと、対応するストローブ番号データのビットとが一致する場合に、H論理を出力する複数の第1の排他的論理和回路と、排他的論理和回路のそれぞれの出力の論理積を出力する第1の論理積回路と、論理積回路がH論理を出力する回数を、一のストローブが変化点を検出した回数として出力する第1のカウンタとを有し、第2の検出位置比較器は、第2の比較用データのそれぞれのビットと、対応するストローブ番号データのビットとが一致する場合に、H論理を出力する複数の第2の排他的論理和回路と、排他的論理和回路のそれぞれの出力の論理積を出力する第2の論理積回路と、論理積回路がH論理を出力する回数を、次のストローブが変化点を検出した回数として出力する第2のカウンタとを有してよい。
【0018】
本発明の第2の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを生成するパターン発生器と、試験パターンを成形し、電子デバイスに供給する波形整形器と、試験パターンに応じて、電子デバイスが出力する出力信号に基づいて、電子デバイスの良否を判定する判定器とを備え、判定器は、出力信号の値を検出するための複数のストローブを有するマルチストローブを生成するマルチストローブ生成装置を有し、マルチストローブ生成装置は、基準クロックを分周したシフトクロックを遅延させて、ストローブのそれぞれが生成されるべきタイミングに応じたタイミングで出力可能なシフトクロック生成部と、基準クロックのそれぞれの立ち上がり、又はそれぞれの立ち下がりに応じて、マルチストローブを生成するストローブ発生部と、マルチストローブの発生タイミングを調整する場合にシフトクロックを出力し、マルチストローブにより信号を検出する場合に検出すべき信号を出力するスイッチと、マルチストローブの発生タイミングを調整する場合に、スイッチから出力されるシフトクロックに基づいて、ストローブ発生部がストローブのそれぞれを生成するタイミングを調整する調整部とを含むことを特徴とする試験装置を提供する。
【0019】
本発明の第3の形態においては、複数のストローブを有するマルチストローブの、それぞれのストローブを生成するタイミングを調整する調整方法であって、基準クロックを分周したシフトクロックを遅延させて、ストローブのそれぞれが生成されるべきタイミングに応じたタイミングで出力可能なシフトクロック生成段階と、基準クロックのそれぞれの立ち上がり、又はそれぞれの立ち下がりに応じて、マルチストローブを生成するストローブ発生段階と、マルチストローブの発生タイミングを調整する場合にシフトクロックを出力し、マルチストローブにより出力信号を検出する場合に電子デバイスの出力信号を出力するスイッチ段階と、マルチストローブの発生タイミングを調整する場合に、スイッチから出力されるシフトクロックに基づいて、ストローブ発生段階においてストローブのそれぞれを生成するタイミングを調整する調整段階とを備えることを特徴とする調整方法を提供する。
【0020】
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
【0021】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0022】
図1は、本発明の実施形態に係る試験装置100の構成の一例を示す。試験装置100は、複数のストローブを有するマルチストローブを用いて、電子デバイス200の出力信号の値を検出することにより、電子デバイス200を試験する。
【0023】
試験装置100は、タイミング発生器10、パターン発生器12、波形整形器14、及び判定器16を備える。タイミング発生器10は、試験装置100を動作させるためのタイミング信号を生成する。例えば、タイミング発生器10は、パターン発生器12から、電子デバイス200に試験パターンを供給するタイミングを示すテストセット信号を受け取り、電子デバイス200に試験パターンを供給するタイミングを示す信号を、波形整形器14に供給する。また、試験装置100の動作を同期させる基準クロックを生成し、試験装置100の各構成要素に供給する。
【0024】
パターン発生器12は、電子デバイス200を試験するための試験パターンを生成し、波形整形器14に供給する。波形整形器14は、受け取った試験パターンを整形し、タイミング発生器10から受け取った信号に応じて、整形した試験パターンを電子デバイス200に供給する。
【0025】
判定器16は、与えられた試験パターンに応じて電子デバイス200が出力する出力信号に基づいて、電子デバイス200の良否を判定する。判定器16は、複数のストローブを有するマルチストローブを生成し、生成したマルチストローブにより電子デバイス200の出力信号の値を検出するマルチストローブ生成装置30と、マルチストローブ生成装置30が検出した出力信号の値に基づいて、電子デバイス200の良否を判定する比較回路34とを有する。比較回路34には、パターン発生器12から電子デバイス200が出力するべき期待値信号が供給され、当該期待値信号と、出力信号の値とを比較することにより、電子デバイス200の良否を判定する。
【0026】
また、電子デバイス200は、例えばDDR−SDRAMであって、判定器16は、出力信号としてDDR−SDRAMのデータ信号、及びデータ信号に同期して出力されるクロック信号であるDQSを受け取ってよい。この場合、判定器16は、受けとったデータ信号及びDQSに基づいて、電子デバイス200のセットアップ/ホールド試験を行い、電子デバイス200の良否を判定してよい。
【0027】
図2は、DDR−SDRAMのセットアップ試験の一例を説明する図である。本例において、試験装置100は、DQSの値とデータ信号(DQ)の値とをそれぞれマルチストローブにより検出し、電子デバイス200のセットアップ試験を行う。DDR−SDRAMは、DQとDQSの立ち上がりエッジを略一致させて出力させるが、試験装置100は、DQの値を検出するマルチストローブの発生タイミングを、DQSの値を検出するマルチストローブの発生タイミングに対して、予め定められたオフセット量だけずらし、それぞれの値を検出する。例えば、試験装置100は、DDR−SDRAMの実使用時に用いられるメモリコントローラが、DQに対してDQSをずらす量だけDQ側のマルチストローブの発生タイミングをずらしてよい。
【0028】
試験装置100は、検出したDQSの値の変化点において、DDR−SDRAMが所定の値のDQを出力しているか否かに基づいて、DDR−SDRAMの良否を判定する。図2(a)及び図2(b)は、DQ及びDQSのタイミングチャートの一例を示す。図2(a)に示した例においては、DQSの値の変化点において、DQが所定の値を示すため、試験装置100は、DDR−SDRAMを良品と判定する。また、図2(b)に示した例においては、DQSの値の変化点において、DQが所定の値を示さないため、試験装置100は、DDR−SDRAMを不良品と判定する。
【0029】
本例における試験装置100は、マルチストローブのそれぞれのストローブにおいて、DQS及びDQを所定の値と比較し、比較結果に応じてDQS及びDQをPass/Failの信号に変換する。それぞれのストローブにおいて、DQS及びDQがPass/Failのいずれを示すかにより、図2(c)に示すように、テーブル判定によってDDR−SDRAMの良否を判定する。
【0030】
本例における試験装置100によれば、DQ及びDQSの1サイクルに対して、複数のストローブを有するマルチストローブによって値を検出するため、DQ及びDQSの遅延時間がサイクル毎にばらついた場合であっても、精度よく試験を行うことができる。また、DDR−SDRAMのホールド試験についても、同様に行うことができる。
【0031】
図3は、マルチストローブ生成装置30の構成の一例を示す。マルチストローブ生成装置30は、複数のストローブを有するマルチストローブを生成する。マルチストローブ生成装置30は、シフトクロック生成部20と、スイッチ48と、ストローブ発生部40と、調整部50とを備える。ストローブ発生部40には、ストローブを生成するためのストローブ信号が与えられる。当該ストローブ信号は、例えばタイミング発生器10が生成してよい。
【0032】
ストローブ発生部40は、縦続接続された複数の遅延素子42、複数の比較器44、及び縦続接続された複数の可変遅延回路46を有する。複数の可変遅延回路46は、ストローブ信号を受け取り、受け取ったストローブ信号を所定の時間遅延させ、それぞれストローブとして順次出力し、マルチストローブを生成する。複数の遅延素子42は、電子デバイス200の出力信号を比較器44に供給する。また、複数の比較器44は、それぞれが可変遅延回路46のいずれかに対応して設けられ、対応する可変遅延回路46が出力したストローブと、電子デバイス200の出力信号とを受け取り、受け取ったストローブにより当該出力信号の値を検出する。
【0033】
複数の遅延素子42は、それぞれが複数の可変遅延回路46のいずれかに対応して設けられ、電子デバイス200の出力信号を受け取り、受け取った出力信号を所定の時間順次遅延させ、それぞれ対応する比較器44に供給する。それぞれの遅延素子42は、受け取った出力信号を対応する可変遅延回路46のオフセット遅延量だけ遅延させる。
【0034】
ここで、オフセット遅延量とは、可変遅延回路において最小の遅延量を生成する経路を選択した場合において生じる遅延量である。例えば、オフセット遅延量は、可変遅延回路において信号を遅延させない経路を選択した場合において生じる遅延量を指す。つまり、オフセット遅延量は、可変遅延回路46における遅延設定値と遅延時間との誤差を示す。遅延素子42によって、受け取った信号を対応する可変遅延回路46のオフセット遅延量だけ遅延させて比較器44に供給することにより、可変遅延回路46における遅延時間の誤差を低減することができる。
【0035】
それぞれの遅延素子42は、対応する可変遅延回路46と略同一の特性を有し、それぞれのオフセット遅延経路の遅延量が、対応する可変遅延回路46のオフセット遅延経路の遅延量と略同一である調整用可変遅延回路であって、遅延素子46は、調整用可変遅延回路のオフセット遅延経路を用いて、受け取った信号を対応する可変遅延回路46のオフセット遅延量だけ遅延させる。ここで、オフセット遅延経路は、可変遅延回路において最小の遅延を生じる経路を指す。
【0036】
例えば、遅延素子42は、対応する可変遅延回路46と同一の材料及び同一のプロセスにより形成される。遅延素子42として、対応する可変遅延回路46と同一の特性を有する調整用可変遅延回路を用いることにより、可変遅延回路46におけるオフセット遅延量と同一の遅延量を精度よく生成することができる。また、温度変化等により可変遅延回路46におけるオフセット遅延量が変動した場合であっても、同一の特性を有する遅延素子42を用いることにより、当該変動を吸収することができる。
【0037】
比較器44は、それぞれ対応する可変遅延回路46から受け取ったストローブのタイミングにおける、遅延素子42が出力する信号の値を検出し、検出した値を調整部50を介して比較回路34(図1参照)に供給する。比較回路34は、比較器44から受け取った値と、パターン発生器12が生成する期待値信号とを比較する。図1に関連して説明した判定器16は、比較回路34における比較結果に基づいて、電子デバイス200の良否を判定する。
【0038】
以上の動作により、試験装置100は、電子デバイス200の出力信号の値を、マルチストローブにより検出し、電子デバイス200の良否を判定する。また、以上説明したように、マルチストローブ生成装置30が出力信号の値を検出する場合、スイッチ48は、ストローブ発生部40と電子デバイス200の出力ピンとを接続する。次に、マルチストローブ生成装置30における、複数のストローブの発生タイミングの調整について説明する。
【0039】
複数のストローブの発生タイミングの調整を行う場合、スイッチ48は、シフトクロック生成部20とストローブ発生部40とを接続する。シフトクロック生成部20は、与えられる基準クロックを分周したシフトクロックを出力する。例えば、シフトクロック生成部20は、基準クロックを分周してシフトクロックを生成する分周器と、シフトクロックを遅延させる可変遅延回路とを有し、シフトクロックを精度よく遅延させて出力する。シフトクロック生成部20は、マルチストローブ生成装置30が生成するストローブの基準となるタイミングで、シフトクロックを出力する。そして、ストローブ発生部40は、当該シフトクロックのタイミングに、ストローブの発生タイミングを合わせることにより調整を行う。当該調整は、シフトクロックの立ち上がりのタイミング、又は立ち下がりのタイミングのいずれを用いて行ってもよい。
【0040】
また、シフトクロック生成部20は、基準クロックと非同期なシフトクロックを出力する。試験装置100は、可変遅延回路46−1の前段に、ストローブ信号の位相を調整するための可変遅延回路を更に備える。当該可変遅延回路は、ストローブ信号を遅延させることにより、シフトクロック生成部20が出力したシフトクロックとストローブ信号との位相を合わせる。
【0041】
そして、シフトクロック生成部20は、縦続接続された可変遅延回路46のうち、初段の可変遅延回路46−1における遅延量を設定するためのシフトクロックを出力する。つまり、可変遅延回路46−1において設定されるべき遅延量に応じたタイミングで値が変化するシフトクロックを出力する。シフトクロックは、複数の遅延素子42により、可変遅延回路46のオフセット遅延量と略同一の遅延量で遅延され、比較器44に供給される。
【0042】
それぞれの比較器44は、対応する可変遅延回路46が出力するストローブを用いてシフトクロックの値を検出し、検出した結果を調整部50に供給する。ここで、ストローブ発生部40には、シフトクロック生成部20が分周した基準クロックのそれぞれの立ち上がりエッジ又はそれぞれの立ち下がりエッジに応じて、ストローブ信号が与えられ、与えられたストローブ信号に応じてマルチストローブを生成する。例えば、シフトクロック生成部20が基準クロックを16分周してシフトクロックを生成する場合、ストローブ発生部40には、シフトクロックの1周期の間に16回ストローブ信号が与えられる。これにより、いずれかのマルチストローブによって、シフトクロックの値の変化点を検出することができる。
【0043】
調整部50は、シフトクロック生成部20が生成したシフトクロックに基づいて、ストローブ発生部40がマルチストローブのそれぞれを生成するタイミングを調整する。本例において、調整部50は、ストローブ発生部40が生成するマルチストローブのうち、シフトクロックの値の変化点を検出したマルチストローブの、それぞれのストローブにおけるシフトクロックの値に基づいて、ストローブのそれぞれのタイミングを調整する。つまり、調整するべきストローブのタイミングを、シフトクロックの値の変化点に合わせることにより、ストローブのそれぞれのタイミングを調整する。
【0044】
シフトクロック生成部20は、複数のストローブが生成されるべき複数のタイミングで順次シフトクロックを発生する。調整部50は、複数のタイミングで生成されたそれぞれのシフトクロックに基づいて、同様に全ての可変遅延回路46の遅延時間を初段側の可変遅延回路46から順次設定することにより、ストローブ発生部40が、それぞれのストローブを生成するタイミングを調整する。
【0045】
調整部50は、変化点検出器60、エンコードメモリ54、及び調整手段56を有する。変化点検出器60は、複数の比較器44の比較結果に基づいて、マルチストローブのいずれのストローブにおいて、シフトクロックの値の変化点が検出されたかを示すエンコードデータを生成する。
【0046】
エンコードメモリ54は、変化点検出器60が生成したエンコードデータを格納する。また、調整手段56は、エンコードメモリ54が格納したエンコードデータに基づいて、それぞれの可変遅延回路46の遅延時間を設定する。遅延時間の設定方法の詳細については後述する。
【0047】
図4は、変化点検出器60の構成の一例を示す。図3において説明した比較器44は、検出したシフトクロックの値がHレベルである場合1を出力し、Lレベルである場合0を出力する。変化点検出器60は、比較器44に対応して設けられた複数の排他的論理和回路62と、グリッチ検出器66と、エンコーダ64とを有する。
【0048】
複数の排他的論理和回路62は、対応する比較器44における比較結果と、対応する比較器44の前段の比較器44における比較結果とを受け取り、それらの排他的論理和を出力する。つまり、それぞれの排他的論理和回路62は、対応する比較器44における比較結果と、対応する比較器44の前段の比較器44における比較結果とが異なる場合に、対応するストローブにおいて変化点が検出されたとし、1を出力する。
【0049】
グリッチ検出器66は、複数の排他的論理和回路62の出力に基づいて、一のマルチストローブによって検出された範囲において、電子デバイス200の出力信号又はシフトクロックにグリッチが有るか否かを検出する。つまり、複数の排他的論理和回路62が1を出力した場合に、グリッチ検出器66は、電子デバイス200の出力信号又はシフトクロックにグリッチが有ると判定する。比較回路34(図1参照)は、グリッチ検出器66における検出結果に更に基づいて、電子デバイスの良否を判定してよい。
【0050】
エンコーダ64は、複数の排他的論理和回路62の出力に基づいて、マルチストローブにおいていずれのストローブがシフトクロックの値の変化点を検出したかを示すエンコードデータを生成する。つまり、エンコーダ64は、いずれの排他的論理和回路62が1を出力したかに基づいて、エンコードデータを生成する。例えば、2番目の排他的論理和回路62−2が1を出力した場合、エンコーダ64は、2を示す2進数をエンコードデータとして出力する。エンコードデータのデータ構成については後述する。
【0051】
図5は、ストローブの調整方法を説明する図である。前述したように、シフトクロック生成部20は、基準クロックを分周してシフトクロックを生成する。ストローブ発生部40は、図5に示すように、基準クロックの立ち上がりエッジのそれぞれ又は立ち下がりエッジのそれぞれに応じて、マルチストローブを生成する。
【0052】
それぞれのマルチストローブにおいて、比較器44は対応するストローブにおけるシフトクロックの値を検出する。変化点検出器60は、比較器44の比較結果に基づいて、それぞれのマルチストローブに対するエンコードデータを生成する。調整手段56は、変化点を検出したマルチストローブのエンコードデータに基づいて、可変遅延回路46の遅延量を設定する。
【0053】
図6は、ストローブの調整方法を説明する図である。調整部50は、それぞれのマルチストローブのうち、シフトクロックの値の変化点を検出したマルチストローブに基づいて、それぞれのストローブのタイミングを調整する。つまり、調整部50は、シフトクロックの値の変化点を検出したマルチストローブのエンコードデータに基づいて、遅延時間を調整するべき可変遅延回路46における遅延時間を変化させ、調整するべき可変遅延回路46が出力するストローブのタイミングと、シフトクロックのタイミングとが略一致したと比較器44が判定する遅延時間に、調整するべき可変遅延回路46の遅延時間を設定する。
【0054】
図6(a)に示すように、調整部50は、まず1番目のストローブについてタイミング調整を行い、図6(b)に示すように、以降のストローブについて順にタイミング調整を行う。
【0055】
例えば、調整部50は、調整するべき可変遅延回路46の遅延時間を順に変化させ、調整するべき可変遅延回路46が出力するストローブのタイミングと、シフトクロックのタイミングとが略一致したと比較器44が判定する遅延時間に、調整するべき可変遅延回路46の遅延時間を設定する。例えば、調整手段56が可変遅延回路46の遅延時間を順に変化させ、シフトクロック生成部20は、調整部50が可変遅延回路46の遅延時間を変化させる毎に、シフトクロックを出力する。調整部50は、これらの処理をそれぞれの可変遅延回路46に対して順に行う。
【0056】
また、シフトクロック生成部20は、調整手段56が調整するべき可変遅延回路46の遅延時間を変化させる毎に、シフトクロックを複数回出力してもよい。この場合、それぞれの可変遅延回路46には、シフトクロックに応じて複数回ストローブ信号が与えられ、複数回ストローブを出力する。また、比較器44は、それぞれのストローブにより対応するシフトクロックの値をそれぞれ検出する。変化点検出器60は、比較器44における比較結果に基づいてエンコードデータを生成し、エンコードメモリ54は、調整するべき可変遅延回路46の遅延時間に対応付けて、得られたエンコードデータを格納する。
【0057】
つまり、可変遅延回路46は、調整部50が変化させるそれぞれの遅延時間毎にストローブを複数回出力し、シフトクロック生成部20は、調整される可変遅延回路46がストローブを出力するべきタイミングにおいて値が変化するシフトクロックを複数回生成し、比較器44は、複数回出力されたストローブを用いて、シフトクロックの値を検出し、変化点検出器60は、複数回生成されたシフトクロックの値の変化点をいずれのストローブがそれぞれ検出したかを、比較器44における比較結果に基づいて判定し、変化点検出器60における判定結果に基づいて、それぞれの可変遅延回路46の遅延時間を設定する。
【0058】
図7は、シフトクロック生成部20が複数回シフトクロックを出力した場合の、ストローブの調整方法を説明する図である。まず、マルチストローブにおいて、k番目のストローブのタイミングを調整する場合について説明する。
【0059】
k番目のストローブのタイミングを調整する場合、調整部50は、比較器44−(k−1)、比較器44−k、及び比較器44−(k+1)における比較結果に基づいて、可変遅延回路44−kの遅延時間を設定する。本例において、調整部50は、変化点を検出したマルチストローブにおいて、k番目のストローブ(第2のストローブ)のタイミングを設定する場合に、k番目のストローブが変化点を検出する回数と、k+1番目のストローブ(第3のストローブ)が変化点を検出する回数とが略同一回数となるように、k番目のストローブを出力する可変遅延回路46−kの遅延時間を設定する。本例において、k番目のストローブが変化点を検出するとは、比較器44−(k−1)の比較結果と、比較器44−kの比較結果が異なることを指す。
【0060】
つまり、調整手段56は、エンコードメモリ54が可変遅延回路46の遅延時間毎に対応付けて格納した複数のエンコードデータのうち、k番目のストローブが変化点を検出したことを示すエンコードデータの数Pkと、k+1番目のストローブが変化点を検出したことを示すエンコードデータの数Pk+1とが略一致する遅延時間に、可変遅延回路46−kの遅延時間を設定する。
【0061】
また、調整部50は、変化点を検出したマルチストローブにおいて、最初のストローブを示す第1のストローブのタイミングを設定する場合に、第1のストローブの次の第2のストローブが変化点を検出する回数が、シフトクロックの発生回数の略半分の回数であって、第2のストローブの次の第3のストローブが変化点を検出する回数が零となるように、第1のストローブを出力する可変遅延回路46−1の遅延時間を設定する。
【0062】
また、調整手段56は、調整するべき可変遅延回路46における遅延時間を、例えば昇順又は降順に変化させて、それぞれの遅延時間に対応するエンコードデータに基づいて調整するべき可変遅延回路46の遅延時間を設定する。また、他の例においては、調整手段56は、調整するべき可変遅延回路46における遅延時間を、例えば二分探索法等に基づいて変化させ、最適な遅延時間を検出してもよい。
【0063】
以上説明した遅延時間の設定を、全ての可変遅延回路46に対して初段側から順に行うことにより、マルチストローブにおけるそれぞれのストローブ間隔を、所望の間隔に精度よく設定することができる。また、試験装置100は、電子デバイス200の試験を行う場合に用いる、遅延素子42、比較器44を含む出力信号伝達経路を用いて可変遅延回路46の遅延時間を調整する。このため、出力信号伝達経路の特性によって生じる、出力信号とマルチストローブとのタイミング誤差の影響をも、電子デバイス200の試験において低減することができる。例えば、比較器44における応答特性による影響を低減することができる。
【0064】
図8は、エンコードデータのデータ構成の一例を示す。図8(a)に示すように、変化点検出器60は、比較器44における比較結果に基づいてエンコードデータを生成する。図4において説明したように、複数の排他的論理和回路62は、比較器44の比較結果に基づいて、変化点を検出したストローブの位置を示す変化点検出データを生成し、エンコーダ64は、変化点検出データをエンコードし、マルチストローブにおいて変化点を検出したストローブの番号を示すストローブ番号データを、マルチストローブ毎に生成する。本例において、変化点検出器60は、図8(b)に示すエンコードデータのように、複数ビットによってストローブ番号を示すエンコードデータを生成する。
【0065】
また、エンコーダ64は、マルチストローブにおいて変化点を検出したストローブが無い場合、そのマルチストローブに対するエンコードデータとして、ストローブ番号が零を示すエンコードデータを生成する。これにより、調整手段56は、エンコードデータに対応するマルチストローブが、変化点を検出したか否か、及びいずれのストローブによって変化点を検出したかを容易に判定できる。
【0066】
また、変化点検出器60は、対応するマルチストローブが、シフトクロックのグリッチを検出したか否かを更に示すエンコードデータを、マルチストローブ毎に生成する。本例において、変化点検出器60は、グリッチの有無を示すグリッチ検出ビットを更に含むエンコードデータを生成する。
【0067】
また、変化点検出器60は、検出したシフトクロックの値の変化点が、LレベルからHレベルに変化したか、HレベルからLレベルに変化したかを示すポジネガ判定ビットを更に含むエンコードデータを生成する。本例においては、初段の比較器44−1における比較結果をポジネガ判定ビットとしたエンコードデータを生成する。
【0068】
以上説明したマルチストローブ生成装置30によれば、それぞれのストローブのタイミングを精度よく制御することができる。また、シフトクロックとストローブ信号を同期させるための回路が必要でないため、簡略にストローブのタイミングを制御することができる。
【0069】
図9は、調整部50の構成の他の例を示す。調整部50は、変化点検出器60と、第1の変化点一致比較回路70−1と、第2の変化点一致比較回路70−2と、調整手段56とを有する。図9において図3と同一の符号を付した構成要素は、図3に関連して説明した構成要素と同一又は同様の機能及び構成を有する。
【0070】
第1の変化点一致比較回路70−1は、それぞれのエンコードデータが、所定のストローブにおいて変化点を検出したことを示すか否かを判定する。また、第2の変化点一致比較回路70−2は、それぞれのエンコードデータが、当該所定のストローブの次のストローブにおいて変化点を検出したことを示すか否かを判定する。調整手段56は、第1の変化点一致比較回路70−1が、所定のストローブにおいて変化点を検出したと判定する回数と、第2の変化点一致比較回路70−2が、所定のストローブの次のストローブにおいて変化点を検出したと判定する回数とが、略同一となるように、当該所定のストローブを出力する可変遅延回路46の遅延時間を設定する。
【0071】
また、本例においても、可変遅延回路46−1の遅延時間を設定する場合は、第1の変化点一致比較回路70−1は、第2のストローブが変化点を検出したかを判定し、第2の変化点一致比較回路70−2は、第3のストローブが変化点を検出したかを判定する。調整手段56は、第1の変化点一致比較回路70−1が第2のストローブにおいて変化点を検出したと判定する回数が、シフトクロックを生成した回数の略半分であって、第2の変化点一致比較回路70−2が第3のストローブにおいて変化点を検出したと判定する回数が零となるように、可変遅延回路46−1の遅延時間を設定する。
【0072】
図10は、第1の変化点一致比較回路70−1及び第2の変化点一致比較回路70−2の構成の一例を示す。第1の変化点一致比較回路70−1は、マルチストローブのうち、タイミングを調整するべき所定のストローブの番号を示す第1の比較用データを格納する第1の比較用メモリ72−1と、エンコードデータのうち、変化点を検出したストローブの番号を示すストローブ番号データと、前記第1の比較用データとが一致するか否かを判定する第1の検出位置比較器80−1と、検出するべき変化点のポジネガ判定ビットの期待値を格納する符号比較用メモリ74−1と、第1の検出位置比較器80−1において、ストローブ番号データと、比較用データとが一致する回数を計数する第1のカウンタ78−1とを有する。
【0073】
また、第2の変化点一致比較回路70−2は、マルチストローブのうち、タイミングを調整するべきストローブの次のストローブの番号を示す第2の比較用データを格納する第2の比較用メモリ72−2と、エンコードデータのうち、変化点を検出したストローブの番号を示すストローブ番号データと、第2の比較用データとが一致するか否かを判定する第2の検出位置比較器80−2と、検出するべき変化点のポジネガ判定ビットの期待値を格納する符号比較用メモリ74−2と、第2の検出位置比較器80−2においてストローブ番号データと比較用データとが一致する回数を計数する第2のカウンタ78−2とを有する。
【0074】
第1の検出位置比較器80−1は、第1の比較用データを構成するそれぞれのビットと、対応するストローブ番号のビットとが一致する場合に、H論理を出力する複数の第1の排他的論理和回路82と、排他的論理和回路82のそれぞれの出力の論理積を出力する第1の論理積回路86とを有し、第2の検出位置比較器は80−2は、第2の比較用データのそれぞれのビットと、対応するストローブ番号データのビットとが一致する場合に、H論理を出力する複数の第2の排他的論理和回路88と、排他的論理和回路88のそれぞれの出力の論理積を出力する第2の論理積回路86−2とを有する。第1のカウンタ78−1及び第2のカウンタ78−2は、対応する論理積回路86がH論理を出力する回数を、変化点を検出した回数として計数する。ここで、排他的論理和回路とは、図10に示すように、排他的論理和の否定論理を出力する回路を含む。
【0075】
また、本例においては、第1の検出位置比較器80−1及び第2の検出位置比較器80−2は、エンコードデータのポジネガ判定ビットと、それぞれの符号比較用メモリ74が格納した期待値とを比較する排他的論理和回路84をそれぞれ更に有する。それぞれの論理積回路86は、排他的論理和回路84の出力を更に受け取り、論理積を出力する。これにより、シフトクロックの値の変化点のうち、立ち上がりエッジ又は立ち下がりエッジのいずれかを検出した回数を選択することができ、精度よく可変遅延回路46の遅延時間を設定することができる。
【0076】
調整手段56は、第1のカウンタ78−1が計数した回数と、第2のカウンタ78−2が計数した回数とが、略同一となるように調整するべき可変遅延回路46の遅延時間を設定する。本例における調整部50によれば、全てのエンコードデータをメモリに格納する必要がないため、メモリ容量を大幅に低減することができる。
【0077】
図11は、マルチストローブのそれぞれのストローブ発生タイミングの調整方法の一例を示すフローチャートである。まず、シフトクロック生成段階S300において、基準クロックを分周したシフトクロックを、タイミング調整するストローブが生成されるべきタイミングに応じたタイミングで出力する。S300は、図3に関連して説明したストローブ生成装置20を用いて行ってよい。
【0078】
次に、ストローブ発生段階S302で、基準クロックのそれぞれの立ち上がり、又はそれぞれの立ち下がりに応じて、マルチストローブを生成する。S302は、図3に関連して説明したストローブ発生部40を用いて行ってよい。
【0079】
次に、S304〜S310に示す調整段階で、シフトクロックに基づいて、ストローブ発生段階302においてストローブのそれぞれを生成するタイミングを調整する。まず、S304で、シフトクロックの値の変化点を検出したストローブ番号を算出する。S304は、図3に関連して説明した変化点検出器60を用いて行ってよい。次に、S306で、算出したストローブ番号に基づいて、ストローブを生成する可変遅延回路の遅延量を設定する。S306は、図3に関連して説明した調整手段56を用いて行ってよい。
【0080】
次に、S308で、全ての可変遅延回路の遅延量を設定したかを判定する。全ての可変遅延回路の遅延量を設定した場合、処理を終了する。全ての可変遅延回路の遅延量を設定していない場合、S310で、次に調整するべき可変遅延回路の遅延量に応じて、シフトクロックの遅延量を設定し、全ての可変遅延回路に対して遅延量を設定するまで、S300〜S310の処理を繰り返す。
【0081】
本例における調整方法によれば、マルチストローブのそれぞれのストローブの発生タイミングを精度よく調整することができる。
【0082】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【0083】
【発明の効果】
上記説明から明らかなように、本発明によれば、それぞれのストローブの発生タイミングを精度よく制御したマルチストローブを生成することができる。また、これにより、電子デバイスを精度よく試験することができる。
【図面の簡単な説明】
【図1】 本発明の実施形態に係る試験装置100の構成の一例を示す図である。
【図2】 DDR−SDRAMのセットアップ試験の一例を説明する図である。図2(a)及び図2(b)は、DQ及びDQSのタイミングチャートの一例を示し、図2(c)は、良否判定テーブルの一例を示す。
【図3】 マルチストローブ生成装置30の構成の一例を示す図である。
【図4】 変化点検出器60の構成の一例を示す図である。
【図5】 ストローブの調整方法を説明する図である。
【図6】 ストローブの調整方法を説明する図である。図6(a)は、1番目のストローブの調整を示し、図6(b)は、2番目のストローブの調整を示す。
【図7】 シフトクロック生成部20が複数回シフトクロックを出力した場合の、ストローブの調整方法を説明する図である。
【図8】 エンコードデータのデータ構成の一例を示す図である。図8(a)は、比較器44における比較結果とエンコードデータとの関係を示し、図8(b)は、エンコードデータのデータ構成を示す。
【図9】 調整部50の構成の他の例を示す図である。
【図10】 第1の変化点一致比較回路70−1及び第2の変化点一致比較回路70−2の構成の一例を示す図である。
【図11】 本発明に係るマルチストローブのそれぞれのストローブ発生タイミングの調整方法の一例を示すフローチャートである。
【符号の説明】
10・・・タイミング発生器、12・・・パターン発生器、14・・・波形整形器、16・・・判定器、20・・・シフトクロック生成部、30・・・マルチストローブ生成装置、32・・・コンパレータ、34・・・比較回路、40・・・ストローブ発生部、42・・・遅延素子、44・・・比較器、46・・・可変遅延回路、48・・・スイッチ、50・・・調整部、54・・・エンコードメモリ、56・・・調整手段、60・・・変化点検出器、62・・・排他的論理和回路、64・・・エンコーダ、66・・・グリッチ検出器、70・・・変化点一致比較回路、72・・・比較用メモリ、74・・・符号比較用メモリ、78・・・カウンタ、80・・・検出位置比較器、82・・・排他的論理和回路、84・・・排他的論理和回路、86・・・論理積回路、88・・・排他的論理和回路、100・・・試験装置、200・・・電子デバイス
Claims (18)
- 複数のストローブを有するマルチストローブを生成するマルチストローブ生成装置であって、
基準クロックを分周したシフトクロックを遅延させて、前記ストローブのそれぞれが生成されるべきタイミングに応じたタイミングで出力可能なシフトクロック生成部と、
前記基準クロックのそれぞれの立ち上がり、又はそれぞれの立ち下がりに応じて、前記マルチストローブを生成するストローブ発生部と、
前記マルチストローブの発生タイミングを調整する場合に前記シフトクロックを出力し、前記マルチストローブにより信号を検出する場合に検出すべき信号を出力するスイッチと、
前記マルチストローブの発生タイミングを調整する場合に、前記スイッチから出力される前記シフトクロックに基づいて、前記ストローブ発生部が前記ストローブのそれぞれを生成するタイミングを調整する調整部と
を備えることを特徴とするマルチストローブ生成装置。 - 前記調整部は、前記ストローブ発生部が生成する前記マルチストローブのうち、前記シフトクロックの値の変化点を検出した前記マルチストローブの、それぞれの前記ストローブにおける前記シフトクロックの値に基づいて、前記ストローブのそれぞれのタイミングを調整することを特徴とする請求項1に記載のマルチストローブ生成装置。
- 前記シフトクロック生成部は、前記複数のストローブが生成されるべき複数のタイミングに応じて順次前記シフトクロックを生成し、
前記調整部は、前記複数のタイミングに応じて生成されたそれぞれの前記シフトクロックに基づいて、前記ストローブ発生部が、対応する前記ストローブを生成するタイミングを調整することを特徴とする請求項2に記載のマルチストローブ生成装置。 - 前記ストローブ発生部は、ストローブ信号を受け取り、受け取ったストローブ信号を所定の時間遅延させ、それぞれ前記ストローブとして順次出力する、縦続接続された複数の可変遅延回路を有し、
前記調整部は、それぞれの前記シフトクロックに基づいて、対応する前記可変遅延回路における遅延時間を順次調整することを特徴とする請求項3に記載のマルチストローブ生成装置。 - それぞれが前記可変遅延回路のいずれかに対応して設けられ、対応する前記可変遅延回路が出力した前記ストローブのタイミングと、前記シフトクロックのタイミングとを比較する複数の比較器を更に備え、
前記調整部は、それぞれの前記可変遅延回路における遅延時間を、対応する前記比較器における比較結果に基づいて調整することを特徴とする請求項4に記載のマルチストローブ生成装置。 - 前記調整部は、遅延時間を調整するべき前記可変遅延回路における遅延時間を変化させ、調整するべき前記可変遅延回路が出力する前記ストローブのタイミングと、前記シフトクロックのタイミングとが略一致したと前記比較器が判定する遅延時間に、調整するべき前記可変遅延回路の遅延時間を設定することを特徴とする請求項5に記載のマルチストローブ生成装置。
- 前記可変遅延回路は、前記調整部が変化させるそれぞれの遅延時間毎に前記ストローブを複数回出力し、
前記シフトクロック生成部は、調整される前記可変遅延回路が前記ストローブを出力するべきタイミングにおいて値が変化する前記シフトクロックを複数回生成し、
前記比較器は、前記複数回出力された前記ストローブを用いて、前記シフトクロックの値を検出し、
前記調整部は、複数回生成された前記シフトクロックの値の変化点をいずれの前記ストローブがそれぞれ検出したかを、前記比較器における比較結果に基づいて判定する変化点検出器を有し、前記変化点検出器における判定結果に基づいて、それぞれの前記可変遅延回路の前記遅延時間を設定することを特徴とする請求項6に記載のマルチストローブ生成装置。 - 前記調整部は、前記変化点を検出した前記マルチストローブにおいて、最初の前記ストローブを示す第1のストローブのタイミングを設定する場合に、前記第1のストローブの次の第2のストローブが前記変化点を検出する回数が、前記シフトクロックの発生回数の略半分の回数であって、前記第2のストローブの次の第3のストローブが前記変化点を検出する回数が零となるように、前記第1のストローブを出力する前記可変遅延回路の遅延時間を設定することを特徴とする請求項7に記載のマルチストローブ生成装置。
- 前記調整部は、前記変化点を検出した前記マルチストローブにおいて、前記第2のストローブのタイミングを設定する場合に、前記第2のストローブが前記変化点を検出する回数と、前記第3のストローブが前記変化点を検出する回数とが略同一回数となるように、前記第2のストローブを出力する前記可変遅延回路の遅延時間を設定することを特徴とする請求項8に記載のマルチストローブ生成装置。
- 前記変化点検出器は、前記比較器における比較結果をエンコードし、前記マルチストローブにおける前記変化点を検出した前記ストローブの番号を示すエンコードデータを、前記マルチストローブ毎に生成することを特徴とする請求項9に記載のマルチストローブ生成装置。
- 前記変化点検出器は、対応する前記マルチストローブが、前記変化点を検出したか否か更に示す前記エンコードデータを、前記マルチストローブ毎に生成することを特徴とする請求項10に記載のマルチストローブ生成装置。
- 前記変化点検出器は、対応する前記マルチストローブが、前記シフトクロックのグリッチを検出したか否かを更に示す前記エンコードデータを、前記マルチストローブ毎に生成することを特徴とする請求項11に記載のマルチストローブ生成装置。
- 前記調整部は、前記変化点検出器が生成した前記エンコードデータを格納するエンコードメモリを更に有することを特徴とする請求項10から12のいずれかに記載のマルチストローブ生成装置。
- 前記調整部は、
それぞれの前記エンコードデータが、一の前記ストローブにおいて前記変化点を検出したことを示すか否かを判定する第1の変化点一致比較回路と、
それぞれの前記エンコードデータが、前記一のストローブの次のストローブにおいて前記変化点を検出したことを示すか否かを判定する第2の変化点一致比較回路と
を更に有し、
前記第1の変化点一致比較回路が、前記一のストローブにおいて前記変化点を検出したと判定する回数と、前記第2の変化点一致比較回路が、前記次のストローブにおいて前記変化点を検出したと判定する回数とが、略同一となるように、前記一のストローブを出力する前記可変遅延回路の遅延時間を設定することを特徴とする請求項10に記載のマルチストローブ生成装置。 - 前記第1の変化点一致比較回路は、
前記マルチストローブのうち、前記一のストローブの番号を示す第1の比較用データを格納する第1の比較用メモリと、
前記エンコードデータのうち、前記変化点を検出した前記ストローブの番号を示すストローブ番号データと、前記第1の比較用データとが一致するか否かを判定する第1の検出位置比較器と
を有し、
前記第2の変化点一致比較回路は、
前記マルチストローブのうち、前記次のストローブの番号を示す第2の比較用データを格納する第2の比較用メモリと、
前記エンコードデータのうち、前記変化点を検出した前記ストローブの番号を示すストローブ番号データと、前記第2の比較用データとが一致するか否かを判定する第2の検出位置比較器と
を有することを特徴とする請求項14に記載のマルチストローブ生成装置。 - 前記第1の検出位置比較器は、
前記第1の比較用データを構成するそれぞれのビットと、対応する前記ストローブ番号データのビットとが一致する場合に、H論理を出力する複数の第1の排他的論理和回路と、
前記排他的論理和回路のそれぞれの出力の論理積を出力する第1の論理積回路と、
前記論理積回路がH論理を出力する回数を、前記一のストローブが前記変化点を検出した回数として出力する第1のカウンタと
を有し、
前記第2の検出位置比較器は、
前記第2の比較用データのそれぞれのビットと、対応する前記ストローブ番号データのビットとが一致する場合に、H論理を出力する複数の第2の排他的論理和回路と、
前記排他的論理和回路のそれぞれの出力の論理積を出力する第2の論理積回路と、
前記論理積回路がH論理を出力する回数を、前記次のストローブが前記変化点を検出した回数として出力する第2のカウンタと
を有することを特徴とする請求項15に記載のマルチストローブ生成装置。 - 電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、
前記試験パターンを成形し、前記電子デバイスに供給する波形整形器と、
前記試験パターンに応じて、前記電子デバイスが出力する出力信号に基づいて、前記電子デバイスの良否を判定する判定器と
を備え、
前記判定器は、前記出力信号の値を検出するための複数のストローブを有するマルチストローブを生成するマルチストローブ生成装置を有し、
前記マルチストローブ生成装置は、
基準クロックを分周したシフトクロックを遅延させて、前記ストローブのそれぞれが生成されるべきタイミングに応じたタイミングで出力可能なシフトクロック生成部と、
前記基準クロックのそれぞれの立ち上がり、又はそれぞれの立ち下がりに応じて、前記マルチストローブを生成するストローブ発生部と、
前記マルチストローブの発生タイミングを調整する場合に前記シフトクロックを出力し、前記マルチストローブにより前記出力信号を検出する場合に前記電子デバイスの出力信号を出力するスイッチと、
前記マルチストローブの発生タイミングを調整する場合に、前記スイッチから出力される前記シフトクロックに基づいて、前記ストローブ発生部が前記ストローブのそれぞれを生成するタイミングを調整する調整部と
を含むことを特徴とする試験装置。 - 複数のストローブを有するマルチストローブの、それぞれのストローブを生成するタイミングを調整する調整方法であって、
基準クロックを分周したシフトクロックを遅延させて、前記ストローブのそれぞれが生成されるべきタイミングに応じたタイミングで出力可能なシフトクロック生成段階と、
前記基準クロックのそれぞれの立ち上がり、又はそれぞれの立ち下がりに応じて、前記マルチストローブを生成するストローブ発生段階と、
前記マルチストローブの発生タイミングを調整する場合に前記シフトクロックを出力し、前記マルチストローブにより前記出力信号を検出する場合に前記電子デバイスの出力信号を出力するスイッチ段階と、
前記マルチストローブの発生タイミングを調整する場合に、前記スイッチから出力される前記シフトクロックに基づいて、前記ストローブ発生段階において前記ストローブのそれぞれを生成するタイミングを調整する調整段階と
を備えることを特徴とする調整方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002292770A JP4002811B2 (ja) | 2002-10-04 | 2002-10-04 | マルチストローブ生成装置、試験装置、及び調整方法 |
US11/098,595 US7461316B2 (en) | 2002-10-04 | 2005-04-04 | Multi-strobe generation apparatus, test apparatus and adjustment method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002292770A JP4002811B2 (ja) | 2002-10-04 | 2002-10-04 | マルチストローブ生成装置、試験装置、及び調整方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004127455A JP2004127455A (ja) | 2004-04-22 |
JP4002811B2 true JP4002811B2 (ja) | 2007-11-07 |
Family
ID=32283928
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002292770A Expired - Fee Related JP4002811B2 (ja) | 2002-10-04 | 2002-10-04 | マルチストローブ生成装置、試験装置、及び調整方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7461316B2 (ja) |
JP (1) | JP4002811B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009093281A1 (ja) * | 2008-01-22 | 2009-07-30 | Advantest Corporation | メモリの試験装置および試験方法 |
JP5124023B2 (ja) * | 2008-08-01 | 2013-01-23 | 株式会社アドバンテスト | 試験装置 |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE602005002931T2 (de) * | 2005-04-22 | 2008-06-12 | Verigy (Singapore) Pte. Ltd. | Prüfung eines Testobjekts mit Abtastung vom Taktsignal und vom Datensignal |
JP2006329735A (ja) * | 2005-05-25 | 2006-12-07 | Agilent Technol Inc | 時間間隔測定方法および装置 |
JPWO2007091413A1 (ja) * | 2006-02-10 | 2009-07-02 | 株式会社アドバンテスト | 変化点検出回路、ジッタ測定装置、及び試験装置 |
EP2026081A4 (en) * | 2006-05-01 | 2010-10-06 | Advantest Corp | TEST DEVICE AND TESTING METHOD |
KR100891326B1 (ko) * | 2006-07-31 | 2009-03-31 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 클럭 신호를 데이터 스트로브신호로서 이용하는 반도체 메모리 장치의 테스트 방법 및테스트 시스템 |
US7827455B1 (en) * | 2007-05-01 | 2010-11-02 | Unisys Corporation | System and method for detecting glitches on a high-speed interface |
WO2009001451A1 (ja) * | 2007-06-27 | 2008-12-31 | Advantest Corporation | 検出装置及び試験装置 |
US7756654B2 (en) * | 2007-08-15 | 2010-07-13 | Advantest Corporation | Test apparatus |
WO2009025020A1 (ja) * | 2007-08-20 | 2009-02-26 | Advantest Corporation | 試験装置、試験方法、および、製造方法 |
JP2011169594A (ja) * | 2008-06-13 | 2011-09-01 | Advantest Corp | マルチストローブ回路およびそのキャリブレーション方法および試験装置 |
US8094766B2 (en) * | 2008-07-02 | 2012-01-10 | Teradyne, Inc. | Tracker circuit and method for automated test equipment systems |
JP5171442B2 (ja) * | 2008-07-08 | 2013-03-27 | 株式会社アドバンテスト | マルチストローブ回路および試験装置 |
JPWO2010021131A1 (ja) * | 2008-08-19 | 2012-01-26 | 株式会社アドバンテスト | 試験装置および試験方法 |
JP5232913B2 (ja) | 2009-04-30 | 2013-07-10 | 株式会社アドバンテスト | クロック生成装置、試験装置およびクロック生成方法 |
KR101227670B1 (ko) * | 2009-05-11 | 2013-01-29 | 가부시키가이샤 어드밴티스트 | 수신 장치, 시험 장치, 수신 방법 및 시험 방법 |
JP5314755B2 (ja) * | 2009-05-25 | 2013-10-16 | 株式会社アドバンテスト | 受信装置、試験装置、受信方法および試験方法 |
JP5202456B2 (ja) * | 2009-07-08 | 2013-06-05 | 株式会社アドバンテスト | 試験装置および試験方法 |
KR20110093606A (ko) | 2009-11-18 | 2011-08-18 | 가부시키가이샤 어드밴티스트 | 수신 장치, 시험 장치, 수신 방법, 및 시험 방법 |
JP2012247318A (ja) * | 2011-05-27 | 2012-12-13 | Advantest Corp | 試験装置および試験方法 |
JP6546067B2 (ja) * | 2015-11-04 | 2019-07-17 | ファナック株式会社 | メモリ素子の動作マージン確認装置及び動作マージン確認方法 |
JP6432699B2 (ja) * | 2016-01-25 | 2018-12-05 | アイシン・エィ・ダブリュ株式会社 | メモリコントローラ |
KR20220118266A (ko) * | 2021-02-18 | 2022-08-25 | 에스케이하이닉스 주식회사 | 테스트를 수행하는 메모리장치 및 메모리시스템 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6556583B1 (en) * | 1998-02-24 | 2003-04-29 | Yokogawa Electric Corporation | Communication system and communication control method |
US6182233B1 (en) * | 1998-11-20 | 2001-01-30 | International Business Machines Corporation | Interlocked pipelined CMOS |
JP4394788B2 (ja) | 1999-05-10 | 2010-01-06 | 株式会社アドバンテスト | 遅延時間判定装置 |
US6629274B1 (en) * | 1999-12-21 | 2003-09-30 | Intel Corporation | Method and apparatus to structurally detect random defects that impact AC I/O timings in an input/output buffer |
US6477674B1 (en) * | 1999-12-29 | 2002-11-05 | Intel Corporation | Method and apparatus for conducting input/output loop back tests using a local pattern generator and delay elements |
JP4394789B2 (ja) | 2000-01-18 | 2010-01-06 | 株式会社アドバンテスト | 半導体デバイス試験方法・半導体デバイス試験装置 |
JP4495308B2 (ja) | 2000-06-14 | 2010-07-07 | 株式会社アドバンテスト | 半導体デバイス試験方法・半導体デバイス試験装置 |
US6789224B2 (en) * | 2000-01-18 | 2004-09-07 | Advantest Corporation | Method and apparatus for testing semiconductor devices |
JP2002082830A (ja) * | 2000-02-14 | 2002-03-22 | Mitsubishi Electric Corp | インターフェイス回路 |
KR100425446B1 (ko) * | 2001-04-27 | 2004-03-30 | 삼성전자주식회사 | 캘리브레이션 될 소정의 클럭신호를 선택하는클럭선택회로를 구비하는 반도체 메모리 장치의 입력회로및 소정의 클럭신호를 선택하는 방법 |
JP4526211B2 (ja) | 2001-06-12 | 2010-08-18 | 株式会社アドバンテスト | 可変遅延回路の線形化方法、タイミング発生器及び半導体試験装置 |
JP4279489B2 (ja) * | 2001-11-08 | 2009-06-17 | 株式会社アドバンテスト | タイミング発生器、及び試験装置 |
JP4251800B2 (ja) | 2001-11-08 | 2009-04-08 | 株式会社アドバンテスト | 試験装置 |
JP4109951B2 (ja) | 2002-10-01 | 2008-07-02 | 株式会社アドバンテスト | マルチストローブ装置、試験装置、及び調整方法 |
-
2002
- 2002-10-04 JP JP2002292770A patent/JP4002811B2/ja not_active Expired - Fee Related
-
2005
- 2005-04-04 US US11/098,595 patent/US7461316B2/en not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009093281A1 (ja) * | 2008-01-22 | 2009-07-30 | Advantest Corporation | メモリの試験装置および試験方法 |
JP5124023B2 (ja) * | 2008-08-01 | 2013-01-23 | 株式会社アドバンテスト | 試験装置 |
US8542003B2 (en) | 2008-08-01 | 2013-09-24 | Advantest Corporation | Test apparatus to test a data signal and a clock signal output from a device under test |
Also Published As
Publication number | Publication date |
---|---|
US7461316B2 (en) | 2008-12-02 |
US20050271179A1 (en) | 2005-12-08 |
JP2004127455A (ja) | 2004-04-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4002811B2 (ja) | マルチストローブ生成装置、試験装置、及び調整方法 | |
JP4152710B2 (ja) | ジッタ測定装置、及び試験装置 | |
US7406646B2 (en) | Multi-strobe apparatus, testing apparatus, and adjusting method | |
US7512872B2 (en) | Test apparatus and test method | |
US6774687B2 (en) | Method and apparatus for characterizing a delay locked loop | |
JP4251800B2 (ja) | 試験装置 | |
US7203611B2 (en) | Timing generator, test apparatus and skew adjusting method | |
US7078889B2 (en) | Semiconductor test apparatus for testing semiconductor device that produces output data by its internal clock timing | |
JP4621050B2 (ja) | クロック乗替装置、及び試験装置 | |
US7010729B2 (en) | Timing generator and test apparatus | |
JP4109951B2 (ja) | マルチストローブ装置、試験装置、及び調整方法 | |
JP4191185B2 (ja) | 半導体集積回路 | |
JP2011017604A (ja) | 試験装置および試験方法 | |
JP4394788B2 (ja) | 遅延時間判定装置 | |
JP2004361343A (ja) | 試験装置 | |
JP2006226791A (ja) | 試験装置、タイミング発生器、及びプログラム | |
JPWO2002050557A1 (ja) | ジッタ量算出装置、及び試験装置 | |
JPH0534412A (ja) | タイミング発生装置 | |
JP4412775B2 (ja) | 遅延信号生成装置およびその遅延量を調整する方法 | |
JP4866514B2 (ja) | 遅延回路、及び試験装置 | |
JP2023167995A (ja) | 試験回路、および半導体試験装置 | |
JP2003004814A (ja) | スキュー補正方法及び半導体集積回路試験装置 | |
JP2005037269A (ja) | シフトクロック発生装置、タイミング発生器、及び試験装置 | |
JP2001215260A (ja) | 集積回路テスターおよび集積回路試験方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050706 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A132 Effective date: 20070206 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070405 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070814 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070820 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100824 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |