JP2011017604A - 試験装置および試験方法 - Google Patents

Abstract

【課題】データ信号とデータストローブ信号の位相差を評価する。
【解決手段】試験装置２は、ソースシンクロナス伝送を行うＤＵＴ１を試験する。マルチストローブ信号発生部１２は、ＤＵＴ１から出力されるデータストローブ信号ＤＱＳに対して多段遅延を与えることにより、当該データストローブ信号ＤＱＳを基準として所定の時間間隔で複数のエッジを有するマルチストローブ信号ＭＳＴＲＢを生成する。タイミング比較部１４は、マルチストローブ信号ＭＳＴＲＢの複数のエッジのタイミングごとにデータ信号ＤＱの値を判定し、その値が変化するタイミングを示すタイミングデータＴＤを生成する。論理比較部１８は、タイミングデータＴＤが所定の条件を満たすかを判定する。
【選択図】図１

Description

本発明は、試験装置に関し、特にソースシンクロナス伝送を行う被試験デバイスの試験装置に関する。

近年、差動クロック（ＣＫ、ＣＫ＃と表記する）を利用したＤＤＲ ＳＤＲＡＭが広く普及している。ＤＤＲ ＳＤＲＡＭは、２相の差動クロックＣＫ、ＣＫ＃を用い、それぞれの立ち上がりエッジ（以下、ポジティブエッジともいう）を利用してデータ転送を行う。そのため、差動クロックではなく１相クロックＣＫを利用するＳＤＲ（Single-Data-Rate） ＳＤＲＡＭに比べると、見かけ上、１相クロックＣＫの立ち上がりエッジと立ち下がりエッジ（以下、ネガティブエッジともいう）の両エッジを使用していることになり、実質的なデータ転送レートは２倍となる。

ＤＤＲ ＳＤＲＡＭは、ＳＤＲ ＳＤＲＡＭに比べて２倍の速度でデータ転送を行うため、差動クロックＣＫ、ＣＫ＃をそのまま利用する場合、それらにダイナミックなジッタが重畳されると、データの正確な転送が困難となる。そこでＤＤＲ ＳＤＲＡＭには、データ信号ＤＱの転送に際して両エッジを利用可能なデータストローブ信号ＤＱＳが追加される。

データストローブ信号ＤＱＳは、ドライバからメモリに対する書き込みサイクルでは、ちょうどデータ信号の中心点に来るようなタイミングでレベルが遷移する。反対に、ドライバに対するメモリからのデータの読み出しサイクルでは、データ信号ＤＱと同一のタイミングでレベルが遷移する。ＤＤＲ ＳＤＲＡＭは、基準クロックに替えてデータストローブ信号ＤＱＳを用いてデータ信号ＤＱを取り込むことにより、高速な動作クロックでも安定したデータ転送を可能としている。つまり、ＤＤＲ ＳＤＲＡＭでは、データストローブ信号ＤＱＳと、データ信号ＤＱのタイミングが重要となる。

たとえば特許文献１にはマルチストローブ信号を用いた試験方法が開示されている。この試験方法では、以下の処理が行われる。
１． 基準クロックを遅延させて、所定の間隔ごとにエッジを有するマルチストローブ信号を発生する。
２． マルチストローブ信号の各エッジのタイミングで、データ信号ＤＱとデータストローブ信号ＤＱＳそれぞれの値を判定し、データ信号ＤＱの変化点（エッジの位置、以下第１変化点）とデータストローブ信号ＤＱＳの変化点（以下、第２変化点）の位置を取得する。
３．第１変化点と第２変化点の位相差を算出する。位相差を算出することにより、データ信号ＤＱとデータストローブ信号ＤＱＳに対して同様に付帯しているコモンモードジッタの影響を除去する。
４．算出した位相差が、所定のスペックに含まれているかを判定する。

特開２００４−１２７４５５号公報

特許文献１に記載の技術では、マルチストローブ信号の位相カバー範囲を、被試験デバイスからの出力ジッタ量より広くとる必要がある。たとえば１ＧＨｚのＤＤＲデータ、サイクル（ユニットインターバル）５００ｐｓ幅を検出する場合を考える。データストローブ信号ＤＱＳのジッタが４００ｐｓ ｐ−ｐとすると、データストローブ信号ＤＱＳに対して、少なくとも４００ｐｓの位相範囲をカバーする必要がある。データ信号ＤＱに対しては、ユニットインターバル５００ｐｓにデータストローブ信号ＤＱＳのジッタ量４００ｐｓを加えた位相範囲をカバーする必要がある。つまり、非常に広い位相範囲をカバーするように、マルチストローブ信号を発生する必要がある。このことはマルチストローブ信号を発生するハードウェアにおいて、回路規模、消費電力の増大といった問題を引き起こす。こうした問題は、ＤＤＲ ＳＤＲＡＭに限定されず、同様の伝送方式を採用する種々のデバイスにおいても発生しうる。

本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、回路規模や消費電力の増大を抑えつつ、データ信号とデータストローブ信号の位相差を評価可能な試験装置の提供にある。

本発明のある態様は、ソースシンクロナス伝送を行う被試験デバイスを試験するための試験装置に関する。この試験装置は、前記被試験デバイスから出力されるデータストローブ信号に対して多段遅延を与えることにより、当該データストローブ信号を基準として所定の時間間隔で複数のエッジを有するマルチストローブ信号を生成するマルチストローブ信号発生部と、前記マルチストローブ信号の複数のエッジのタイミングごとにデータ信号の値を判定し、その値が変化するタイミングを示すタイミングデータを生成するタイミング比較部と、前記タイミングデータが所定の条件を満たすかを判定する論理比較部と、を備える。

この態様によれば、データストローブ信号ＤＱＳを基準としてマルチストローブ信号ＭＳＴＲＢを発生するため、データ信号ＤＱとデータストローブ信号ＤＱＳの位相差を直接測定することができる。つまり、ジッタが大きい場合であっても、回路規模、消費電力の増大を抑制できる。

被試験デバイスは、ＤＤＲ ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）であってもよい。

ある態様の試験装置は、基準となるストローブ信号を発生するストローブ信号発生部と、前記データストローブ信号および前記ストローブ信号を受け、制御信号に応じて一方を選択するセレクタと、をさらに備えてもよい。マルチストローブ信号発生部は、前記セレクタにより選択された一方を基準として、前記マルチストローブ信号を生成してもよい。
この態様では、試験装置内部で生成したストローブ信号としたマルチストローブ試験を行うモードに切りかえることができ、試験装置内の絶対的な時間軸で、データ信号ＤＳとデータストローブ信号ＤＱＳの変化タイミングを測定できる。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る試験装置によれば、ジッタが大きなデバイスを、回路規模、消費電力の増大を抑えつつ測定できる。

実施の形態に係る試験装置の構成を示すブロック図である。 図１の試験装置の第１モードにおける動作例を示すタイムチャートである。 図１の試験装置の第２モードにおける動作例を示すタイムチャートである。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図１は、実施の形態に係る試験装置２の構成を示すブロック図である。ＤＤＲ ＳＲＡＭであるＤＵＴ１は、ｍビット（ｍは自然数）のデータ信号ＤＱ_１〜ＤＱ_ｍおよびデータストローブ信号ＤＱＳを出力する。試験装置２は、データ信号ＤＱ_１〜ＤＱ_ｍおよびデータストローブ信号ＤＱＳを受け、これらのタイミングにもとづいて、セットアップタイム、ホールドタイムなどの規格を満たすかを判定し、ＤＵＴ１の良否を判定する。

図１の試験装置２は、第１モードと、第２モードがモード制御信号ＭＯＤＥに応じて切りかえ可能となっている。ここでは、ＭＯＤＥ＝１のとき第１モード、ＭＯＤＥ＝０のとき第２モードとする。

試験装置２は、それぞれがデータ信号ＤＱごとに設けられた複数の判定回路１０と、データ信号ＤＱおよびデータストローブ信号ＤＱＳに対応して設けられたレベルコンパレータ１１ａ、１１ｂと、位相調整部２０と、ストローブ信号発生部３０と、論理比較制御部４０と、を備える。ここでは図示しないが、データストローブ信号ＤＱＳに対しても、同様の判定回路１０が設けられてもよい。

ハイサイド用のレベルコンパレータ１１ａは、データ信号ＤＱを所定の上側しきい値電圧ＶＯＨと比較する。レベルコンパレータ１１ａの出力信号ＤＱ＿ＳＨは、ＤＱ＞ＶＯＨのときハイレベル（１）、ＤＱ＜ＶＯＨのときローレベル（０）となる。
同様にレベルコンパレータ１１ｂは、データストローブ信号ＤＱＳを所定の上側しきい値電圧ＶＯＨと比較する。レベルコンパレータ１１ｂの出力信号ＤＱＳ＿ＳＨは、ＤＱ＞ＶＯＨのときハイレベル（１）、ＤＱ＜ＶＯＨのときローレベル（０）となる。

また試験装置２はさらに、データ信号ＤＱおよびデータストローブ信号ＤＱＳをそれぞれ、下側しきい値電圧ＶＯＬと比較するローサイド用のレベルコンパレータ（不図示）を備える。ローサイド側において、データ信号ＤＱに対するレベルコンパレータの出力信号ＤＱ＿ＳＬは、ＤＱ＜ＶＯＬのときハイレベル（１）、ＤＱ＞ＶＯＬのときローレベル（０）である。同様にデータストローブ信号ＤＱＳに対するレベルコンパレータの出力信号
ローサイド用レベルコンパレータの出力信号（ＤＱ＿ＳＬ、ＤＱＳ＿ＳＬ）に対しても、判定回路１０（不図示）が設けられる。

位相調整部２０は、レベルコンパレータ１１の後段に設けられる。位相調整部２０は、データ信号ＤＱに応じた出力信号ＤＱ＿ＳＨとデータストローブ信号ＤＱＳに応じた出力信号ＤＱＳ＿ＳＨの少なくとも一方に遅延を与えることにより、データ信号ＤＱとデータストローブ信号ＤＱＳの相対的な位相差を調整する。位相調整部２０を設けることにより、ＤＵＴ１から試験装置２に至る経路での、データ信号ＤＱの伝搬長とデータストローブ信号ＤＱＳの伝搬長の差をキャリブレーションできる。位相調整部２０をレベルコンパレータ１１の前段に設けてもよい。

ストローブ信号発生部３０は、ストローブ信号ＳＴＲＢを発生する。このストローブ信号ＳＴＲＢは、試験装置２を基準として生成される基準パルスであり、テストレートと同期した周波数を有する。ストローブ信号発生部３０により生成されるストローブ信号ＳＴＲＢは、後述する第２モードで使用される。

判定回路１０＿１〜１０＿ｍ（以下、判定回路１０と総称する）は、同一の構成のＡＳＩＣ（Application Programmable IC）である。判定回路１０＿１〜１０＿ｍはそれぞれ、対応するデータ信号ＤＱ（ＤＱ＿ＳＨ／ＳＬ）の変化タイミングとデータストローブ信号ＤＱＳ（ＤＱＳ＿ＳＨ／ＳＬ）の変化タイミングにもとづいて、ＤＵＴ１の良否の判定、不良箇所の特定、エラーレートの測定等を行う。

以下、判定回路１０＿１を例に、その構成を説明する。判定回路１０は、マルチストローブ信号発生部１２、タイミング比較部１４、位相データ変換部１６、論理比較部１８、セレクタ３２を備える。

セレクタ３２は、第１モードと第２モードを切りかえるために設けられる。セレクタ３２の第１端子（１）には、位相調整部２０によりスキュー調整されたデータストローブ信号ＤＱＳが入力される。またセレクタ３２の第２端子（０）には、ストローブ信号発生部３０により生成されたストローブ信号ＳＴＲＢが入力される。セレクタ３２は、モード制御信号ＭＯＤＥが１のとき、第１端子（１）のデータストローブ信号ＤＱＳを選択し、０のとき第２端子（０）のストローブ信号ＳＴＲＢを選択する。
つまり第１モードではデータストローブ信号ＤＱＳ＿ＳＨが、第２モードではストローブ信号ＳＴＲＢ＿ＳＨが、マルチストローブ信号発生部１２へと供給される。

以下では、理解を容易とするために、第１モードに固定して説明をする。
マルチストローブ信号発生部１２は、セレクタ３２により選択されたデータストローブ信号ＤＱＳに対して多段遅延を与えることにより、データストローブ信号ＤＱＳ＿ＳＨを基準として所定の時間間隔ΔＴで複数（ｎ＋１個）のエッジを有するマルチストローブ信号ＭＳＴＲＢ_０〜ＭＳＴＲＢ_ｎ（必要に応じて単にＭＳＴＲＢと総称する）を生成する。

マルチストローブ信号発生部１２は、たとえばカスケード接続された複数の遅延素子Ｄ１〜Ｄｎを備える。隣接する遅延素子の間にはタップが設けられている。個々の遅延素子は、入力された信号に対して所定時間ΔＴの遅延を与える。各タップからは、異なる遅延時間が与えられたマルチストローブ信号ＭＲＳＴＲＢ［０：ｎ］が出力される。具体的には、ｉ段目の遅延素子Ｄｉの出力信号は、第ｉ相のマルチストローブ信号ＭＳＴＲＢ_ｉである。初段の遅延素子Ｄ１の入力信号は、第０相のマルチストローブ信号ＭＳＴＲＢ_０である。

タイミング比較部１４は、位相調整部２０によりスキュー調整されたデータ信号ＤＱ＿ＳＨと（ｎ＋１）相のマルチストローブ信号ＭＳＴＲＢを受ける。
タイミング比較部１４は、マルチストローブ信号ＭＳＴＲＢの複数のエッジのタイミングごとにデータ信号ＤＱ＿ＳＨの値を判定し、その値が変化するタイミングを示すタイミングデータＴＤを生成する。

たとえばタイミング比較部１４は、ｎ＋１相のマルチストローブ信号ＭＳＴＲＢそれぞれに割り当てられたｎ＋１個のラッチ（フリップフロップ）Ｌ０〜Ｌｎを備える。
第ｉ番目（０≦ｉ≦ｎ）のラッチＬｉは、第ｉ相のマルチストローブ信号ＭＳＴＲＢのエッジのタイミングで、データ信号ＤＱ＿ＳＨの値をラッチし、タイミングデータＴＤの第ｉビットＴＤ［ｉ］を出力する。

たとえば、データ信号ＤＱが０（ローレベル）から１（ハイレベル）に変化する場合を考える。この場合、タイミングデータＴＤ［０：ｎ］の第０ビット〜第Ｋビットが０、第Ｋ＋１ビット〜第ｎビットが１となった場合、タイミングデータＴＤの値が変化するビット位置（この場合、Ｋ）が、変化点を示すことになる。タイミングデータＴＤのように、あるビット位置を境界として値１、０が変化するデータは、サーモメータコードとも称される。

位相データ変換部１６は、タイミングデータＴＤを受け、これをバイナリデータをはじめとする、後段の信号処理に適したデータ形式に変換する。たとえば位相データ変換部１６は、サーモメータコードをバイナリコードに変換するプライオリティエンコーダであってもよい。位相データ変換部１６からは、バイナリ形式のタイミングデータＴＤｂが出力される。

論理比較部１８は、タイミングデータＴＤｂが所定の条件を満たすか否かを判定する。たとえば論理比較部１８には、タイミングデータＴＤｂが許容される範囲を示す条件データ（たとえば上限値と下限値）が入力される。条件データは、論理比較制御部４０によって生成される。

以上が試験装置２の構成である。続いて試験装置２の動作を説明する。

（第１モード）
図２は、図１の試験装置２の第１モードにおける動作例を示すタイムチャートである。

試験時において、ＤＵＴ１から既知のパターンのデータ信号ＤＱならびに、それと同期したデータストローブ信号ＤＱＳが出力される。ジッタが存在しない理想的な状況において、データストローブ信号ＤＱＳのエッジはデータ信号ＤＱのアイ開口のほぼセンターに位置する。しかしながら現実的には、データ信号ＤＱ、データストローブ信号ＤＱＳそれぞれに対してジッタが重畳される。このジッタの影響により、データ信号ＤＱおよびデータストローブ信号ＤＱＳの変化点のタイミングが相対的に変化し、セットアップ条件、ホールド条件が満たされない状況が生じうる。

試験装置２は、データ信号ＤＱの変化タイミングｔ１と、データストローブ信号ＤＱＳの変化タイミングｔ２の差を検出し、所定の関係を満たしているかを判定する。

マルチストローブ信号発生部１２は、データストローブ信号ＤＱＳのエッジを基準として、データ信号ＤＱの１サイクル（ユニットインターバルＵＩ）に渡って、（ｎ＋１）相のマルチストローブ信号ＭＳＴＲＢ_０〜ＭＳＴＲＢ_ｎを生成する。図２では、ｎ＝８相の場合が示される。期間Ｔにおいて、データ信号ＤＱが０から１に遷移するケースを考えると、タイミングデータＴＤ［０］〜ＴＤ［４］は０、タイミングデータＴＤ［５］〜ＴＤ［８］は１となる。

タイミングデータＴＤの値が変化するビット位置（Ｋ＝５）は、データストローブ信号ＤＱＳとデータ信号ＤＱの相対的な位相差を示す。論理比較部１８は、タイミングデータＴＤｂの値Ｋが所定の範囲に含まれているか否かを判定する。図２のタイムチャートの例では、Ｋ＝５付近のとき、データストローブ信号ＤＱＳがデータ信号ＤＱのセンターに位置することが保証される。反対に、Ｋが５から離れて小さすぎる場合、あるいは大きすぎる場合には、セットアップ条件、ホールド条件が満たされず、データ信号ＤＱの値を判定できない。論理比較制御部４０には、セットアップ条件、ホールド条件にもとづいて定められた上限値ＵＬ、下限値ＬＬが設定されており、論理比較部１８は、
ＬＬ＜Ｋ＜ＵＬ
を満たすか否かを判定する。試験装置２は論理比較部１８による判定結果にもとづいて、ＤＵＴ１を評価できる。

（第２モード）
続いて、第２モードについて説明する。第２モードは、従来の試験装置２との互換性を保つためのモードである。図３は、図１の試験装置２の第２モードにおける動作例を示すタイムチャートである。

第２モードでは、セレクタ３２がストローブ信号ＳＴＲＢを選択する。つまりマルチストローブ信号ＭＳＴＲＢは、ストローブ信号ＳＴＲＢを基準として生成される。

データ信号ＤＱに対応する判定回路１０によって、マルチストローブ信号ＭＳＴＲＢを利用してデータ信号ＤＱの変化タイミングが評価される。この変化タイミングｔ１は、先頭のストローブ信号ＳＴＲＢを基準（０）とした絶対時間であり、図３のタイムチャートでは、第８相にデータ信号ＤＱの変化点が発生していることがわかる。つまりタイミングデータＴＤｂ＝８となる。

また図示しないデータストローブ信号ＤＱＳ用の判定部によって、データストローブ信号ＤＱＳの変化タイミングｔ２が評価される。図３のタイムチャートでは、第４相にデータ信号ＤＱＳの変化点が発生していることがわかる。つまりタイミングデータＴＤｂ＝４となる。

第２モードにおいて、試験装置２は、図示しない演算回路によって、データ信号ＤＱのタイミングデータＴＤｂとデータストローブ信号ＤＱＳのタイミングデータＴＤｂの差分を演算する。この演算処理は、データストローブ信号ＤＱＳとデータ信号ＤＱに対して、同じ方向に同じ量、重畳されるコモンモードジッタの影響を除外するために行われ、第２モードでは不可避な処理となる。
試験装置２は、差分が、所定の範囲に含まれているかを判定する。

以上が第２モードの動作である。

続いて、図１の試験装置２の、特に第１モードにおける利点を説明する。第１モードの利点は、第２モードとの比較によってさらに明らかとなる。
第２モードでは、コモンモードジッタの影響を除去し、データ信号ＤＱとデータストローブ信号ＤＱＳの相対的な位相変動（ジッタ）を評価するために、減算処理が必要である。これに対して、第１モードにおいては、減算処理が不要となるため、回路の消費電力を低減できる。

また、図３のタイムチャートに示されるように、第２モードではデータ信号ＤＱおよびデータストローブ信号ＤＱＳそれぞれの１サイクル（ユニットインターバル）に渡ってマルチストローブ信号ＭＳＴＲＢを発生させる必要があるため、１．５ＵＩの範囲で、１２相のマルチストローブ信号ＭＳＴＲＢが必要となる。このことはマルチストローブ信号発生部１２の消費電力が増大することを意味する。これに対して、第１モードでは、１Ｕの範囲でマルチストローブ信号ＭＳＴＲＢを発生させれば足りるため、消費電力を低減することができる。

また、図１の試験装置２において、従来のマルチストローブ測定との互換性を必要としない場合には、第１モードのみで動作するように試験装置２を設計してもよい。この場合、マルチストローブ信号発生部１２において１ＵＩの範囲でマルチストローブ信号ＭＳＴＲＢを発生させればよいため、回路規模を削減できるというさらなる効果がある。

また第１モードのみであれば、減算処理が不要であるため、演算処理を行う回路ユニットが不要となるため、回路規模をさらに削減できる。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

ＤＱ…データ信号、ＤＱＳ…データストローブ信号、ＳＴＲＢ…ストローブ信号、ＭＳＴＲＢ…マルチストローブ信号、１…ＤＵＴ、２…試験装置、１０…判定部、１１…レベルコンパレータ、１２…マルチストローブ信号発生部、１４…タイミング比較部、１６…位相データ変換部、１８…論理比較部、２０…位相調整部、３０…ストローブ信号発生部、３２…セレクタ、４０…論理比較制御部。

Claims (6)

1. ソースシンクロナス伝送を行う被試験デバイスを試験する試験装置であって、
   前記被試験デバイスから出力されるデータストローブ信号に対して多段遅延を与えることにより、当該データストローブ信号を基準として所定の時間間隔で複数のエッジを有するマルチストローブ信号を生成するマルチストローブ信号発生部と、
   前記マルチストローブ信号の複数のエッジのタイミングごとにデータ信号の値を判定し、その値が変化するタイミングを示すタイミングデータを生成するタイミング比較部と、
   前記タイミングデータが所定の条件を満たすかを判定する論理比較部と、
   を備えることを特徴とする試験装置。
2. 基準となるストローブ信号を発生するストローブ信号発生部と、
   前記データストローブ信号および前記ストローブ信号を受け、制御信号に応じて一方を選択するセレクタと、
   をさらに備え、
   前記マルチストローブ信号発生部は、前記セレクタにより選択された一方を基準として、前記マルチストローブ信号を生成することを特徴とする請求項１に記載の試験装置。
3. 前記データ信号および前記データストローブ信号を受け、それらの相対的な位相差を調節する位相調整部をさらに備えることを特徴とする請求項１または２に記載の試験装置。
4. ソースシンクロナス伝送を行う被試験デバイスを試験する方法であって、
   前記被試験デバイスから出力されるデータストローブ信号に対して多段遅延を与えることにより、当該データストローブ信号を基準として所定の時間間隔で複数のエッジを有するマルチストローブ信号を生成するステップと、
   前記マルチストローブ信号の複数のエッジのタイミングごとにデータ信号の値を判定し、その値が変化するタイミングを示すタイミングデータを生成するステップと、
   前記タイミングデータが所定の条件を満たすかを判定するステップと、
   を備えることを特徴とする方法。
5. 基準となるストローブ信号を発生するステップと、
   前記データストローブ信号および前記ストローブ信号のうち、制御信号に応じた一方を選択するステップと、
   をさらに備え、
   選択された一方の信号を基準として前記マルチストローブ信号を生成することを特徴とする請求項４に記載の方法。
6. 前記データ信号および前記データストローブ信号の相対的な位相差を調節するステップをさらに備えることを特徴とする請求項４または５に記載の方法。

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