JP5092794B2 - フレームパルス信号ラッチ回路および位相調整方法 - Google Patents
フレームパルス信号ラッチ回路および位相調整方法 Download PDFInfo
- Publication number
- JP5092794B2 JP5092794B2 JP2008044017A JP2008044017A JP5092794B2 JP 5092794 B2 JP5092794 B2 JP 5092794B2 JP 2008044017 A JP2008044017 A JP 2008044017A JP 2008044017 A JP2008044017 A JP 2008044017A JP 5092794 B2 JP5092794 B2 JP 5092794B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse signal
- frame pulse
- phase adjustment
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
一般に、クロックを用いてデジタル信号の受け渡しを行う場合、例えば、周期的に変化するフレームパルス信号を受け渡しする場合、より周波数の高い同期用のクロックをフレームパルス信号と並行して受け渡しし、受信側でこのクロックを用いてフレームパルス信号をラッチすることにより、クロックと同期したフレームパルス信号を生成する(例えば特許文献1、特許文献2参照)。
また、本発明のフレームパルス信号ラッチ回路の1構成例において、前記制御手段は、前記最悪位相調整量から180度位相がずれた位相調整量を前記最適位相調整量とするものである。
また、本発明のフレームパルス信号ラッチ回路の1構成例において、前記パルス幅伸張手段から出力されるフレームパルス信号は、(m+1)クロックでラッチできる最小限の長さのフレームパルス信号である。
また、本発明のフレームパルス信号ラッチ回路の1構成例において、前記パルス幅伸張手段は、前記入力フレームパルス信号が入力されるバッファからなるものである。
また、本発明のフレームパルス信号ラッチ回路の1構成例において、前記パルス幅伸張手段は、前記入力フレームパルス信号を遅延させる遅延ゲートと、この遅延ゲートの出力と前記入力フレームパルス信号との論理和をとる論理和手段とからなるものである。
また、本発明のフレームパルス信号ラッチ回路の1構成例において、前記パルス幅伸張手段は、一方の入力端子に前記入力フレームパルス信号が入力され、他方の入力端子にスレッショルド電圧が入力される差動バッファからなるものである。
以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係るフレームパルス信号ラッチ回路の構成を示すブロック図である。
本実施の形態のフレームパルス信号ラッチ回路は、送信側からパルス幅がm(mは正の整数)クロック周期の入力フレームパルス信号FPを受信して、このフレームパルス信号FPのパルス幅をmクロック周期より長くしたフレームパルス信号FPINを出力するパルス幅伸張部1と、送信側からクロックを受信するバッファ2と、指示された位相調整量に基づき入力クロックCLKの位相を調整した出力クロックCLK’を生成する位相調整部3と、パルス幅伸張部1から出力されたフレームパルス信号FPINを出力クロックCLK’に同期してラッチして出力フレームパルス信号FPOUTを得るラッチ部であるフリップフロップ4と、出力フレームパルス信号FPOUTに対して、1クロックシフトした信号からmクロックシフトした信号までの各信号を生成し、出力フレームパルス信号FPOUTと1〜mクロックシフトした各信号との論理積の結果に基づいて、パルス幅伸張部1から出力されたフレームパルス信号FPINと出力クロックCLK’との位相関係に起因して出力フレームパルスFPOUTに発生するレーシング状態を検出するレーシング検出部5と、位相調整部3に対して異なる位相調整量を順次選択して指示し、レーシング検出部5でレーシング状態が検出された際の最悪位相調整量に基づいて、最適位相調整量を決定して位相調整部3へ指示する制御部6とを備える。
フレームパルス信号FPINは、パルス幅が本来のフレームパルス信号FPのパルス幅(すなわちmクロック周期)より僅かに長い信号である。mクロック周期より僅かに長いフレームパルス信号FPINとは、(m+1)クロックでラッチできる最小限の長さ程度のフレームパルス信号のことを言う。実際のフレームパルス信号FPINの長さは、(m+1)クロックでラッチできる最小限の長さに対してクロックのジッタ分やフレームパルス信号のジッタ分だけ長い程度である。なお、パルス幅伸張部1は、送信側に実装してもよい。
フリップフロップ4は、パルス幅伸張部1から出力されたフレームパルス信号FPINをクロックCLK’に同期してラッチして、フレームパルス信号FPOUTを出力する(ステップS3)。
次に、本発明の第2の実施の形態について説明する。図3は本発明の第2の実施の形態に係るフレームパルス信号ラッチ回路の構成を示すブロック図である。本実施の形態は、第1の実施の形態をより具体的に説明するものである。本実施の形態は、フレームパルス信号FPのパルス幅が1クロック周期である場合を示している。
このレーシング状態が発生する期間は、図17(B)に示したようにクロックの立ち上がりタイミングの前後に位置する期間で発生する可能性が高く、その期間幅は100〜200psecと非常に狭い。この期間をレーシング発生範囲といい、レーシング発生範囲以外の区間が、入力フレームパルス信号FPを安定してラッチできるラッチ有効期間となる。
フレームパルス信号FPINは、パルス幅が本来のフレームパルス信号FPのパルス幅(すなわち1クロック周期)より僅かに長い信号である。フレームパルス信号FPINのパルス幅を1クロック周期より僅かに長くする方法については後述する。
フリップフロップ13は、バッファ10から出力されたフレームパルス信号FPINをクロックCLK’に同期してラッチして、フレームパルス信号FPOUTを出力する(ステップS12)。
AND回路15は、フリップフロップ13の出力FPOUTとフリップフロップ14の出力FOUTとの論理積をとる(ステップS14)。
本実施の形態では、単純なデバイス特性を利用する方法を用いる。つまり、バッファ10として出力信号の立ち上がり、立ち下がりに時間差のあるデバイスを使用すれば、図7に示すように、バッファ10から出力されるフレームパルス信号FPINのパルス幅を1クロック周期より僅かに長くすることができる。図7の例では、バッファの立ち上がり時間Tpd_riseに対して立ち下がり時間Tpd_fallが長くなっている。なお、このようなフレームパルス信号のパルス幅伸張機能は、送信側に実装してもよい。
次に、本発明の第3の実施の形態について説明する。図8は本発明の第3の実施の形態に係るフレームパルス信号ラッチ回路の構成を示すブロック図であり、図3と同様の構成には同一の符号を付してある。本実施の形態は、フレームパルス信号FPのパルス幅が2クロック周期である場合を示している。
フリップフロップ13は、バッファ10から出力されたフレームパルス信号FPINをクロックCLK’に同期してラッチして、フレームパルス信号FPOUTを出力する(ステップS22)。
フリップフロップ17は、フリップフロップ14の出力FOUT1をクロックCLK’に同期してラッチする。フリップフロップ17の出力FOUT2は、フレームパルス信号FPOUTに対して2クロックシフトした信号となる(ステップS24)。
制御回路16は、AND回路15aの出力AOUTに「H」レベルの検出信号が出力されているかどうかを判定する(ステップS26)。制御回路16は、「H」レベルの検出信号が出力されていない場合、PLL回路12の位相調整量を所定の単位量だけ変更し(ステップS27)、ステップS22へ戻る。こうして、検出信号が出力されるまで、ステップS22〜S27の処理が繰り返される。
以上のように、本実施の形態では、フレームパルス信号のパルス幅が2クロック周期である場合であっても、第2の実施の形態と同様の効果を得ることができる。
次に、本発明の第4の実施の形態について説明する。第1〜第3の実施の形態では、異なるプリント配線基板や装置との間でフレームパルス信号の受け渡しを行う場合を例として説明したが、複数本のデータ信号を受け渡すことも可能である。図11は本発明の第4の実施の形態に係るフレームパルス信号ラッチ回路の構成を示すブロック図であり、図3と同様の構成には同一の符号を付してある。
次に、本発明の第5の実施の形態について説明する。図12は本発明の第5の実施の形態に係るパルス幅伸張部の構成を示すブロック図である。
第2の実施の形態では、パルス幅伸張部としてバッファ10を用いたが、本実施の形態は、バッファ伸張部を、入力フレームパルス信号FPを遅延させる遅延ゲート50と、遅延ゲート50の出力GOUTと入力フレームパルス信号FPとの論理和の結果をフレームパルス信号FPINとして出力するOR回路51とから構成したものである。
次に、本発明の第6の実施の形態について説明する。図14は本発明の第6の実施の形態に係るパルス幅伸張部の構成を示すブロック図である。
本実施の形態は、バッファ伸張部として差動バッファ60を用いたものである。図15に示すように、差動バッファ60のスレッショルド電圧Vtを調整することにより、フレームパルス信号FPINのパルス幅を変えることができる。
Claims (11)
- パルス幅がm(mは正の整数)クロック周期の入力フレームパルス信号のパルス幅をmクロック周期より長くしたフレームパルス信号を出力するパルス幅伸張手段と、
指示された位相調整量に基づき入力クロックの位相を調整した出力クロックを生成する位相調整手段と、
前記パルス幅伸張手段から出力されたフレームパルス信号を前記出力クロックに同期してラッチして出力フレームパルス信号を得る第1のラッチ手段と、
前記出力フレームパルス信号に対して、1クロックシフトした信号からmクロックシフトした信号までの各信号を生成し、前記出力フレームパルス信号と1〜mクロックシフトした各信号との論理積の結果に基づいて、前記パルス幅伸張手段から出力されたフレームパルス信号と前記出力クロックとの位相関係に起因して前記出力フレームパルスに発生するレーシング状態を検出するレーシング検出手段と、
前記位相調整手段に対して異なる位相調整量を順次選択して指示し、前記レーシング検出手段でレーシング状態が検出された際の最悪位相調整量に基づいて、最適位相調整量を決定して前記位相調整手段へ指示する制御手段とを備えることを特徴とするフレームパルス信号ラッチ回路。 - 請求項1記載のフレームパルス信号ラッチ回路において、
前記レーシング検出手段は、
前記第1のラッチ手段の出力フレームパルス信号に対して、1クロックシフトした信号からmクロックシフトした信号までの各信号を生成するm個の第2のラッチ手段と、
前記出力フレームパルス信号と1〜mクロックシフトした各信号との論理積をとる論理積手段とからなることを特徴とするフレームパルス信号ラッチ回路。 - 請求項1または2記載のフレームパルス信号ラッチ回路において、
前記制御手段は、前記最悪位相調整量から180度位相がずれた位相調整量を前記最適位相調整量とすることを特徴とするフレームパルス信号ラッチ回路。 - 請求項1乃至3のいずれか1項に記載のフレームパルス信号ラッチ回路において、
前記パルス幅伸張手段から出力されるフレームパルス信号は、(m+1)クロックでラッチできる最小限の長さのフレームパルス信号であることを特徴とするフレームパルス信号ラッチ回路。 - 請求項4記載のフレームパルス信号ラッチ回路において、
前記パルス幅伸張手段は、前記入力フレームパルス信号が入力されるバッファからなることを特徴とするフレームパルス信号ラッチ回路。 - 請求項4記載のフレームパルス信号ラッチ回路において、
前記パルス幅伸張手段は、
前記入力フレームパルス信号を遅延させる遅延ゲートと、
この遅延ゲートの出力と前記入力フレームパルス信号との論理和をとる論理和手段とからなることを特徴とするフレームパルス信号ラッチ回路。 - 請求項4記載のフレームパルス信号ラッチ回路において、
前記パルス幅伸張手段は、
一方の入力端子に前記入力フレームパルス信号が入力され、他方の入力端子にスレッショルド電圧が入力される差動バッファからなることを特徴とするフレームパルス信号ラッチ回路。 - パルス幅がm(mは正の整数)クロック周期の入力フレームパルス信号のパルス幅をmクロック周期より長くしたフレームパルス信号を出力するパルス幅伸張手順と、
位相調整手段が、指示された位相調整量に基づき入力クロックの位相を調整した出力クロックを生成する位相調整手順と、
前記パルス幅伸張手順で出力されたフレームパルス信号を前記出力クロックに同期してラッチして出力フレームパルス信号を得る第1のラッチ手順と、
前記出力フレームパルス信号に対して、1クロックシフトした信号からmクロックシフトした信号までの各信号を生成し、前記出力フレームパルス信号と1〜mクロックシフトした各信号との論理積の結果に基づいて、前記パルス幅伸張手順で出力されたフレームパルス信号と前記出力クロックとの位相関係に起因して前記出力フレームパルスに発生するレーシング状態を検出するレーシング検出手順と、
前記位相調整手段に対して異なる位相調整量を順次選択して指示し、前記レーシング検出手順でレーシング状態が検出された際の最悪位相調整量に基づいて、最適位相調整量を決定して前記位相調整手段へ指示する制御手順とを備えることを特徴とするフレームパルス信号ラッチ回路の位相調整方法。 - 請求項8記載のフレームパルス信号ラッチ回路の位相調整方法において、
前記レーシング検出手順は、
前記第1のラッチ手順の出力フレームパルス信号に対して、1クロックシフトした信号からmクロックシフトした信号までの各信号を生成するm個の第2のラッチ手順と、
前記出力フレームパルス信号と1〜mクロックシフトした各信号との論理積をとる論理積手順とからなることを特徴とするフレームパルス信号ラッチ回路の位相調整方法。 - 請求項8または9記載のフレームパルス信号ラッチ回路の位相調整方法において、
前記制御手順は、前記最悪位相調整量から180度位相がずれた位相調整量を前記最適位相調整量とすることを特徴とするフレームパルス信号ラッチ回路の位相調整方法。 - 請求項8乃至10のいずれか1項に記載のフレームパルス信号ラッチ回路の位相調整方法において、
前記パルス幅伸張手順で出力されるフレームパルス信号は、(m+1)クロックでラッチできる最小限の長さのフレームパルス信号であることを特徴とするフレームパルス信号ラッチ回路の位相調整方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008044017A JP5092794B2 (ja) | 2008-02-26 | 2008-02-26 | フレームパルス信号ラッチ回路および位相調整方法 |
US12/391,449 US7795941B2 (en) | 2008-02-26 | 2009-02-24 | Frame pulse signal latch circuit and phase adjustment method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008044017A JP5092794B2 (ja) | 2008-02-26 | 2008-02-26 | フレームパルス信号ラッチ回路および位相調整方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009206557A JP2009206557A (ja) | 2009-09-10 |
JP5092794B2 true JP5092794B2 (ja) | 2012-12-05 |
Family
ID=40997687
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008044017A Expired - Fee Related JP5092794B2 (ja) | 2008-02-26 | 2008-02-26 | フレームパルス信号ラッチ回路および位相調整方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7795941B2 (ja) |
JP (1) | JP5092794B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101866486B1 (ko) * | 2011-01-25 | 2018-06-12 | 에스케이하이닉스 주식회사 | 온도 감지 회로 |
US9378786B2 (en) | 2011-04-18 | 2016-06-28 | Rambus Inc. | Memory controller with phase adjusted clock for performing memory operations |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05292343A (ja) | 1992-04-08 | 1993-11-05 | Toshiba Corp | フレームパルス検出装置 |
JP2524467B2 (ja) * | 1993-04-09 | 1996-08-14 | 日本電気株式会社 | 自動位相制御回路 |
JPH098796A (ja) * | 1995-06-16 | 1997-01-10 | Hitachi Ltd | データ転送装置 |
JP3922765B2 (ja) * | 1997-07-22 | 2007-05-30 | 富士通株式会社 | 半導体装置システム及び半導体装置 |
JPH11163845A (ja) * | 1997-12-01 | 1999-06-18 | Fujitsu Ltd | バースト同期回路 |
JP2000165905A (ja) * | 1998-11-27 | 2000-06-16 | Mitsubishi Electric Corp | クロック発生回路 |
JP2001101867A (ja) * | 1999-10-04 | 2001-04-13 | Kawasaki Steel Corp | アドレス遷移検出回路 |
JP3408486B2 (ja) * | 2000-02-28 | 2003-05-19 | エヌイーシーコンピュータテクノ株式会社 | 装置間の同期回路 |
JP4480855B2 (ja) * | 2000-06-08 | 2010-06-16 | 富士通マイクロエレクトロニクス株式会社 | 半導体デバイスを含むモジュール、及びモジュールを含むシステム |
JP4071604B2 (ja) * | 2002-11-18 | 2008-04-02 | 株式会社ルネサステクノロジ | クロック生成回路を備えた情報処理装置およびクロック遅延回路を備えた情報処理装置 |
JP4798999B2 (ja) * | 2005-01-21 | 2011-10-19 | パナソニック株式会社 | 半導体集積回路 |
-
2008
- 2008-02-26 JP JP2008044017A patent/JP5092794B2/ja not_active Expired - Fee Related
-
2009
- 2009-02-24 US US12/391,449 patent/US7795941B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009206557A (ja) | 2009-09-10 |
US7795941B2 (en) | 2010-09-14 |
US20090212836A1 (en) | 2009-08-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8072253B2 (en) | Clock adjusting circuit and semiconductor integrated circuit device | |
KR100696957B1 (ko) | 클럭 듀티 조정 회로, 이를 이용한 지연 고정 루프 회로 및그 방법 | |
JP4339317B2 (ja) | クロック乗換装置、及び試験装置 | |
JP5047739B2 (ja) | デューティサイクル補正機能を有する遅延ロックループ回路およびその制御方法 | |
US7821317B2 (en) | Clock generating apparatus | |
KR100743493B1 (ko) | 적응식 지연 고정 루프 | |
KR20110014230A (ko) | 다중 위상 클록 발생 장치 및 방법 | |
US8674736B2 (en) | Clock synchronization circuit | |
KR20160074969A (ko) | 지연 고정 루프 회로 | |
KR20080020346A (ko) | 반도체 메모리 장치 | |
US7949080B2 (en) | Phase adjusting function evaluating method, transmission margin measuring method, information processing apparatus and computer readable information recording medium | |
KR100408727B1 (ko) | 클럭 동기 장치 | |
US20020196889A1 (en) | Timing signal generating system and receiving circuit for transmitting signals at high speed with less circuitry | |
JP2011061350A (ja) | 受信装置及びその受信方法 | |
JP5202456B2 (ja) | 試験装置および試験方法 | |
JP5092794B2 (ja) | フレームパルス信号ラッチ回路および位相調整方法 | |
KR100782481B1 (ko) | 클럭 신호 드라이버 및 이를 구비하는 클럭 신호 제공 회로 | |
US20070230646A1 (en) | Phase recovery from forward clock | |
JP2010273132A (ja) | タイミング調整回路、タイミング調整方法及び補正値算出方法 | |
JP2016063430A (ja) | 送受信回路、集積回路及び試験方法 | |
US7750711B2 (en) | Phase select circuit with reduced hysteresis effect | |
JP2009194741A (ja) | パルス位相調整方法および装置 | |
KR20120027850A (ko) | 듀티 검출기를 포함하는 듀티 보정 회로, 이를 포함하는 지연동기루프 회로 및 듀티 보정 방법 | |
KR20130002671A (ko) | 반도체 장치 | |
KR100885053B1 (ko) | 반도체 테스트 장치의 데이터 캡쳐 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110111 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120803 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120821 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120903 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150928 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |