JPH11163845A

JPH11163845A - バースト同期回路

Info

Publication number: JPH11163845A
Application number: JP9330237A
Authority: JP
Inventors: Masaki Hirota; 正樹廣田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-12-01
Filing date: 1997-12-01
Publication date: 1999-06-18

Abstract

(57)【要約】【課題】バースト同期回路に関し、バースト信号の受
信状態に忠実な最適のバースト同期を得ることを課題と
する。【解決手段】バースト入力のデータ信号ＲＤと該デー
タ信号を取り込むためのクロック信号ＤＣＫとの位相を
合わせるバースト同期回路において、データ信号ＲＤを
その１ビット周期よりも短い時間間隔で順次遅延させ、
これらをクロック信号ＤＣＫによりサンプリングするデ
ータサンプリング部２１と、複数のサンプリングデータ
信号ＳＤにつき隣同士で論理レベルの異なるエッジＥＤ
を検出するエッジ検出部２２と、データ信号の複数ビッ
ト区間につき検出された各エッジデータのエッジ分布Ｅ
Ｐを検出するエッジ分布検出部２５と、エッジ分布ＥＰ
に基づき最適位相のデータ信号等を選択するための選択
信号ＳＬを生成する選択信号生成部２５とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はバースト同期回路に
関し、更に詳しくはバースト入力のデータ信号と該デー
タ信号を取り込むためのクロック信号との位相を合わせ
るバースト同期回路に関する。

【０００２】

【従来の技術】図１４〜図１８は従来技術を説明する図
（１）〜（５）である。図１４（Ａ）はデータのバース
ト伝送が行われる一例の光加入者システムを示してい
る。図において、主局１０と複数の従局（光加入者）＃
１〜＃ｎとの間は本線（光ファイバ）１と、光カプラ２
と、各支線（光ファイバ）３₁〜３_nとで相互に接続さ
れている。主局１０は各従局＃１〜＃ｎ宛の下りデータ
を連続的に送信し、各従局＃１〜＃ｎは他局との間でデ
ータの衝突が発生しない様なタイミングに夫々自局のデ
ータをバースト的に送信する。

【０００３】この場合に、各従局＃１〜＃ｎでは、下り
データが連続のため、そのリタイミング動作をＰＬＬ回
路等を用いて光モジュール内部で行える。一方、主局１
０では、上りデータが不連続な上、各従局＃１〜＃ｎか
らの距離が一定ではないために、主局１０に到達する各
バースト信号のビット位相及び光信号レベルは従局毎に
異なる。このため主局１０では短時間にそのバースト信
号を適正に打ち抜く最適位相を検出しなければならず、
このリタイミング動作を光モジュール後段のバースト同
期回路により行うものが主流となっている。

【０００４】図１４（Ｂ）は本件出願人等による従来の
バースト同期回路の構成を示している（特開平９−８３
５００）。図において、光ファイバ１からの光データは
光モジュール１１で電気信号のデータ信号ＲＤに変換さ
れ、バースト同期回路１２に入力される。バースト同期
回路１２において、サンプリング手段１３は入力のデー
タ信号ＲＤをその１ビット周期よりも短い時間間隔で順
次遅延させ、遅延データ信号ＤＬ０〜ＤＬ８（但し、一
般的にはＤＬ０〜ＤＬｎ）を生成すると共に、これらを
データクロックＤＣＫでサンプリングして複数のサンプ
リングデータ信号ＳＤ０〜ＳＤ８を生成する。エッジ検
出手段１４は各サンプリングデータ信号ＳＤ０〜ＳＤ８
につき隣同士で論理レベルの異なるエッジ（データ信号
の変化点に相当）を検出する。位相選択手段１５は該エ
ッジの検出位相に基づき最適位相となるようなサンプリ
ングデータ信号の選択信号ＳＬを生成し、データ選択手
段１６は選択信号ＳＬに対応するサンプリングデータ信
号ＳＤｉを選択する。以下、動作を具体的に説明する。

【０００５】図１５〜図１７は従来のバース同期回路１
２の動作を説明するタイミングチャートである。図１５
は入力のデータ信号ＲＤがデューティ１００％で、かつ
ジッタ無しの場合を示している。サンプリング手段１３
の入力部では、図示の如く、各遅延データ信号ＤＬ０〜
ＤＬ８が生成される。ここで、遅延データ信号ＤＬ０は
遅延無しを意味し、入力のデータ信号ＲＤと等しい。サ
ンプリング手段１３はデータクロックＤＣＫの立上がり
で遅延データ信号ＤＬ０〜ＤＬ８をサンプリングし、サ
ンプリングデータ信号ＳＤ０〜ＳＤ８を生成する。エッ
ジ検出手段１４は各サンプリングデータ信号ＳＤ０〜Ｓ
Ｄ８につき隣同士で論理レベルの異なるエッジを検出
し、これを保持する。

【０００６】例えばｔ₁のタイミングではパルスＰ₁の
立上がりエッジとその直前のパルスＰ₀の立下がりエ
ッジとを検出し、保持する。又は次のｔ₂のタイミン
グではパルスＰ₁の立下がりエッジとその直前の該パ
ルスＰ₁の立上がりエッジとを検出し、保持する。位
相選択手段１５は上記エッジの検出位相に基づきデータ
クロックＤＣＫで打ち抜くのに最適位相となるような遅
延データ（実際は最適位相で打ち抜かれたサンプリング
データ信号）の選択信号ＳＬを生成する。

【０００７】最適位相の選択方法については幾つか提案
されている。その一つは、例えばパルスＰ₁の立上がり
エッジが遅延データ信号ＤＬ１，ＤＬ２の間で検出さ
れたことにより、これより所定位相だけ離れた遅延デー
タ信号ＤＬ５（実際はサンプリングデータ信号ＳＤ５で
あり、以下同様とする）を選択するものである。図示の
如く、遅延データ信号ＤＬ５はその立上がりエッジから
時間φ₁だけ遅れた略中央のタイミングにデータクロッ
クＤＣＫにより打ち抜かれる関係にあり、これは最適位
相である。又はパルスＰ₁の立下がりエッジが遅延デ
ータ信号ＤＬ１，ＤＬ２の間で検出されたことにより、
これより所定位相だけ離れた遅延データ信号ＤＬ５を選
択するものである。図示の如く、遅延データ信号ＤＬ５
はその立下がりエッジから時間φ₁だけ進んだ略中央の
タイミングにデータクロックＤＣＫにより打ち抜かれる
関係にあり、これも最適位相である。この様にパルス信
号の立上がりエッジ又は立下がりエッジに基づき最適位
相を選択する方法を以後片側エッジ検出法と呼ぶ。

【０００８】これに対して、他の一つは両側エッジ検出
法と呼ばれ、例えばｔ₁のタイミングではパルスＰ₁の
立上がりエッジとその直前のパルスＰ₀の立下がりエ
ッジとを検出したことにより、これらの中間位相にあ
る遅延データ信号ＤＬ５を選択する。この場合のデータ
クロックＤＣＫは遅延データ信号ＤＬ５におけるパルス
Ｐ₀とＰ₁との間（論理０レベル）の略中心を打ち抜く
ことになる。又は例えばｔ₂のタイミングではパルスＰ
₁の立下がりエッジとその直前の該パルスＰ ₁の立上
がりエッジとを検出したことにより、これらの中間位
相にある遅延データ信号ＤＬ５を選択する。この場合の
データクロックＤＣＫは遅延データ信号ＤＬ５における
パルスＰ₁（論理１レベル）の略中心を打ち抜くことに
なる。なお、この例では上記入力のデータ信号ＲＤがデ
ューティ１００％で、かつジッタ無しの場合を仮定して
いるので、上記いずれのエッジ検出方法を採用しても最
適位相の選択が行える。

【０００９】図１６は入力のデータ信号ＲＤのジッタは
無いが、デューティが変化する場合を示している。ここ
では、パルスＰ₁，Ｐ₂の各パルス幅（論理１レベル）
が広がり、これらのパルス間隔（論理０レベル）が狭ま
る場合を示している。係る場合には、上記片側エッジ検
出法では旨く対処出来ない。その理由は、もしパルスＰ
₁の立上がりエッジに基づき遅延データ信号ＤＬ６を
選択したとすると、パルスＰ₁，Ｐ₂（論理１レベル）
の識別タイミングは良いが、パルスＰ₁，Ｐ₂の間（論
理０レベル）における識別タイミングは厳しくなる。又
は、もしパルスＰ₁の立下がりエッジに基づき遅延デ
ータ信号ＤＬ３を選択したとすると、パルスＰ₁，Ｐ₂
の識別タイミングは良いが、パルスＰ₁，Ｐ₂の間にお
ける識別タイミングは厳しくなる。

【００１０】しかし、係る場合でも上記両側エッジ検出
法を採用すると、検出エッジ，からはこれらの中間
の遅延データ信号ＤＬ４（又はＤＬ５）が選択され、又
は検出エッジ，からもこれらの中間の遅延データ信
号ＤＬ４（又はＤＬ５）が選択される。この遅延データ
信号ＤＬ４（又はＤＬ５）はこの場合における最適位相
を満たしている。

【００１１】図１７は入力のデータ信号ＲＤにジッタ
（位相シフト）が存在し、かつデューティも変化する様
な、より一般的な場合を示している。図において、パル
スＰ₁のパルス幅は規定値であるが、そのパルス位置は
右側にシフトしている。またパルスＰ₂のパルス幅も規
定値であるが、そのパルス位置は左側にシフトしてい
る。その結果、パルスデューティも変化している。係る
場合には、上記片側エッジ検出法では旨く対処出来な
い。その理由は、仮に検出エッジに基づき遅延データ
信号ＤＬ４を選択した場合は良いが、もし検出エッジ
に基づき遅延データ信号ＤＬ３を選択してしまうと、パ
ルスＰ₁，Ｐ₂の間における識別が厳しくなる。又は検
出エッジに基づき遅延データ信号ＤＬ５を選択した場
合は良いが、もし検出エッジに基づき遅延データ信号
ＤＬ６を選択してしまうと、パルスＰ₁，Ｐ₂の間にお
ける識別が厳しくなる。即ち、片側エッジ検出法ではど
の時点の検出エッジに基づき最適位相を決めて良いのか
確定しない問題がある。一方、両側エッジ検出法を使用
した場合の得失は次図で説明すると分かり易い。

【００１２】図１８は両側エッジ検出法の得失を説明す
る図である。一般に、光モジュール１１の出力データＲ
Ｄには、送信側の駆動特性や伝送路長の相違等による影
響が反映されており、パルス幅変動やパルス位置変動が
含まれる。その結果、図示のようなエッジ不確定領域を
有する。具体的に言うと、例えば光ファイバ１の光入力
レベルが小さい場合は、光モジュール１１の内部におけ
る信号対雑音比（ＳＮ比）が悪化し、信号に対して相対
的にノイズが増加するため、受信データＲＤのパルス幅
や位置はランダムに変動する｛図（ｄ），（ｅ）｝。こ
れに対して光入力レベルが適正な場合はＳＮ比が良く、
モジュール内部のノイズは無視できる｛図（ａ）｝。し
かし、一般にモジュール内部のアンプは、ある程度の光
レベル差を吸収するために十分な利得（非線形増幅特
性）を有しており、線形領域を越えるような光入力レベ
ルがあると、図（ｂ）に示す如くパルス幅が広がり、そ
の代わりに図（ｃ）に示す如くパルス間の間隔（図は正
で示している）が狭くなる。

【００１３】両側エッジ検出方式は、データの両側エッ
ジの中点を選択するため、パルス幅変動が最適識別時点
に対して対称｛図（ａ）〜（ｃ）｝の場合は、常に最適
識別時点付近に選択位相をとることができる。しかし、
パルス幅や位置の変動がランダムの場合は、２つのエッ
ジが同方向に動く｛図（ｄ），（ｅ）の｝場合があり、
選択位相は最適識別点から離れてエッジ不確定領域に近
づいてしまう。

【００１４】そこで、上記従来のバースト同期回路で
は、更にデータ信号の複数ビットにつき多点エッジを検
出すると共に、前記多点検出エッジに基づき平均位相を
求める方法、又は最も発生頻度の高かった検出エッジに
基づき最適位相を求める方法等が提案されている。

【００１５】

【発明が解決しようとする課題】しかし、バースト同期
回路の目的は受信バーストの全データを正しく取り込む
ことであるから、上記多点検出エッジに基づき単に平均
位相を求めても、エッジの分散程度（ランダム性）が大
きいような場合には、最適位相とは限らない。また上記
最も発生頻度の高かった検出エッジに基づき最適位相を
求めても、エッジの分散程度（ランダム性）が大きいよ
うな場合には最適位相が決まらないばかりか、仮に決ま
っても最適位相とは限らない。

【００１６】本発明は上記従来技術を改良すべく成され
たもので、その目的とする所は、バースト信号の受信状
態に忠実な最適のバースト同期が得られるバースト同期
回路を提供することにある。

【００１７】

【課題を解決するための手段】上記の課題は例えば図１
の構成により解決される。即ち、本発明（１）のバース
ト同期回路は、バースト入力のデータ信号と該データ信
号を取り込むためのクロック信号との位相を合わせるバ
ースト同期回路において、前記データ信号をその１ビッ
ト周期よりも短い時間間隔で順次遅延させ、これらを前
記クロック信号によりサンプリングするデータサンプリ
ング部２１と、前記サンプリングされた複数のサンプリ
ングデータ信号につき隣同士で論理レベルの異なるエッ
ジを検出するエッジ検出部２２と、前記データ信号の複
数ビット区間につき前記検出された各エッジデータのエ
ッジ分布を検出するエッジ分布検出部２４と、前記検出
されたエッジ分布に基づき最適位相のデータ信号又はク
ロック信号を選択するための選択信号を生成する選択信
号生成部２５とを備えるものである。

【００１８】本発明（１）によれば、データ信号の複数
ビット区間につき検出された各エッジデータのエッジ分
布に基づき最適位相のデータ信号又はクロック信号を選
択する構成により、バースト信号の受信状態に忠実な最
適のバースト同期が得られる。例えば、光モジュールに
おける光入力レベルが大の場合は、そのパルス幅変動は
図１（Ｂ）に示す如くほぼ対称で分散の少ないパルス幅
変動であり、このことを反映した両側エッジ分布（例え
ばエッジパターン）に基づきバースト受信状態に忠実な
最適位相の選択が行える。また光入力レベルが小の場合
は、そのパルス幅や位置の変動は図４に示す如くランダ
ムであるが、このことを反映した両側エッジ分布（例え
ばエッジパターン）に基づきバースト受信状態に忠実な
最適位相の選択が行える。

【００１９】なお、受信部のクロック位相が固定のシス
テムでは、入力のデータ信号を複数段に遅延させてこれ
らの内の最適位相のデータ信号を選択する様に構成すれ
ば良いし、また受信データ信号に自局のクロック位相を
合わせるシステムでは、受信部のクロック信号を複数段
に遅延させてこれらの内の最適位相のクロック信号を選
択する様に構成すれば良い。

【００２０】また本発明（２）においては、上記本発明
（１）において、データサンプリング部はクロック信号
をデータ信号の１ビット周期よりも短い時間間隔に逓倍
し又は順次遅延させた各クロック信号によりデータ信号
を順次サンプリングするものである。上記本発明（１）
の如くデータ信号をその１ビット周期よりも短い時間間
隔で順次遅延させ、これらをクロック信号によりサンプ
リングしても、又は本発明（２）の如くクロック信号を
データ信号の１ビット周期よりも短い時間間隔に逓倍し
又は順次遅延させた各クロック信号によりデータ信号を
順次サンプリングしても、エッジ検出に有用なサンプリ
ングデータを提供できる。

【００２１】また本発明（３）においては、上記本発明
（１）又は（２）において、エッジ検出部は複数のサン
プリングデータ信号につき隣同士で論理レベルの異なる
立上がりエッジ及び又は立下がりエッジを検出する。本
発明（３）においては、例えば図５，図６に示す如く、
データ信号の立上がりエッジと立下がりエッジとを区別
して検出すると、バースト受信状態の特徴を別の角度か
ら評価可能となり、最適位相の他の面からの判定が可能
となる。

【００２２】また本発明（４）においては、上記本発明
（１）又は（２）において、エッジ分布検出部はデータ
信号の複数ビット区間につき検出された各エッジデータ
の論理和出力に基づきエッジ分布を検出する。本発明
（４）によれば、各エッジデータの論理和出力は簡単な
構成により高速に得られると共に、得られたエッジパタ
ーンはこの種のバースト同期を得る上で重要なエッジの
分散範囲を忠実に表している。

【００２３】また本発明（５）においては、上記本発明
（１）又は（２）において、エッジ分布検出部はデータ
信号の複数ビット区間につき検出された各エッジデータ
の発生頻度数に基づきエッジ分布を検出する。本発明
（５）により、各エッジの発生頻度数に基づけば、エッ
ジの分散範囲のみならず、どのエッジの検出位相に重き
を置くべきかの判断も容易に行える。

【００２４】また本発明（６）においては、上記本発明
（１）において、選択信号生成部は予め複数のエッジ分
布情報と複数の選択信号との対応関係を記憶している１
又は２以上のメモリを備える。本発明（６）により、メ
モリを使用すれば、膨大な情報変換を容易に行える。ま
た本発明（７）においては、上記本発明（１）におい
て、選択信号生成部は複数のエッジ分布情報と複数の選
択信号との対応関係を規定した複数の論理回路部を備え
る。本発明（７）により、情報変換を論理回路（デコー
ダ回路）で行えば、必要なだけの情報変換部を無駄無く
構成できる。

【００２５】また本発明（８）においては、上記本発明
（６）において、データ伝送路の受信信号レベルを検出
するレベル検出部を外部に備え、選択信号生成部は前記
レベル検出部のレベル検出信号に従って複数のメモリ又
は１のメモリの参照範囲を切り替える。一般に、光通信
システムでは、上記した如く、光入力レベルの大小に応
じてエッジ分布に比較的顕著な相違が認められる。従っ
て、本発明（８）により、レベル検出部のレベル検出信
号に従って複数のメモリ又は１のメモリの参照範囲を切
り替える様に構成すれば、メモリより効率的な使用が可
能となる。更にはレベル検出部のレベル検出信号をエッ
ジ分布の判定に加味することで、より適正な判定が行え
る。

【００２６】また本発明（９）においては、上記本発明
（７）において、データ伝送路の受信信号レベルを検出
するレベル検出部を外部に備え、選択信号生成部は前記
レベル検出部のレベル検出信号に従って論理回路部の選
択を切り替える。本発明（９）によれば、レベル検出部
のレベル検出信号をエッジ分布の判定に加味することに
より、論理回路部の構成を一層簡単化できる。

【００２７】また本発明（１０）においては、上記本発
明（１）又は（２）において、エッジ分布検出部は受信
バースト信号のプリアンブル信号区間につき検出された
各エッジデータのエッジ分布を検出する。プリアンブル
信号はビット１／０の交番パターンとなる場合が多く、
エッジ分布を測定するに好適である。またプリアンブル
はバーストデータの先頭にあるため、プリアンブル判定
で得た位相を続くバースト本体の受信に適用できる。

【００２８】また本発明（１１）においては、上記本発
明（１）又は（２）において、エッジ分布検出部は特定
の受信バースト信号の所定ビット区間につき検出された
各エッジデータのエッジ分布を検出する。例えば光加入
者システムでは、遅延測定セル（バースト）に所定のデ
ータを搭載することにより、エッジ分布の測定に利用で
きる。

【００２９】

【発明の実施の形態】以下、添付図面に従って本発明に
好適なる複数の実施の形態を詳細に説明する。なお、全
図を通して同一符号は同一又は相当部分を示すものとす
る。図２は第１の実施の形態によるバースト同期回路の
ブロック図で、選択信号生成部にＲＯＭを使用した場合
を示している。図において、２１は入力のデータ信号Ｒ
Ｄに基づき複数のサンプリングデータ信号ＳＤ０〜ＳＤ
ｎを生成するデータサンプリング部、２２はサンプリン
グデータ信号ＳＤ０〜ＳＤｎにつき隣合う論理レベルの
変化点（エッジ）を検出するエッジ検出部、２３はエッ
ジ検出部２２と後述のエッジパターン検出部２４と間の
配線を行う配線部、２４は複数ビット分のデータ信号Ｒ
Ｄにつき検出した各エッジデータのエッジ分布を求める
エッジ分布検出部、２５はエッジ分布の情報を最適位相
のサンプリングデータ信号を選択するための選択信号Ｓ
Ｌｉに変換する選択信号生成部、２６は選択信号ＳＬｉ
により対応するサンプリングデータ信号ＳＤｉを選択す
るデータセレクタ（ＳＥＬ）である。

【００３０】データサンプリング部２１において、入力
のデータ信号ＲＤをカスコード接続された複数の遅延素
子Ｄで順次遅延することにより遅延データＤＬ０〜ＤＬ
ｎを生成し、かつこれらの各出力をデータクロックＤＣ
Ｋの立上がりでＤタイプのフリップフロップＦＦ０〜Ｆ
Ｆｎにセットし、サンプリングデータ信号ＳＤ０〜ＳＤ
ｎを生成する。

【００３１】エッジ検出部２２において、ＥＤＵ０〜Ｅ
ＤＵｍはサンプリングデータ信号ＳＤ０〜ＳＤｎにつき
各隣合う論理レベルの変化点（エッジ）を検出するため
のエッジ検出ユニットである。ＥＤＵ０において、ＥＸ
−ＯＲ回路ＥＯはサンプリングデータ信号ＳＤ０とＳＤ
１との排他的論理和をとっており、両者が同符号の時は
エッジ検出信号Ｅ０１＝０（エッジ無し）を出力し、両
者が異符号の時はエッジ検出信号Ｅ０１＝１（エッジ有
り）を出力する。ＡＮＤゲート回路Ａ１はサンプリング
データ信号ＳＤ０とエッジ検出信号Ｅ０１とのＡＮＤを
とっており、ＡＮＤ条件を満たすと立上がりエッジ検出
信号Ｅ０１Ｕ＝１（立上がりエッジ有り）を出力する。
またＡＮＤゲート回路Ａ２はサンプリングデータ信号Ｓ
Ｄ１とエッジ検出信号Ｅ０１とのＡＮＤをとっており、
ＡＮＤ条件を満たすと立下がりエッジ検出信号Ｅ０１Ｄ
＝１（立下がりエッジ有り）を出力する。他のＥＤＵ２
〜ＥＤＵｍについても同様である。

【００３２】エッジ分布検出部２４はエッジ検出部２２
のエッジ検出信号Ｅ０１〜Ｅｍｎ等に基づき入力のデー
タ信号ＲＤの複数ビットについてのエッジ分布を求め
る。どの種類のエッジ検出信号を利用するかについては
色々と考えられるが、ここでは単なるエッジ検出信号Ｅ
０１〜Ｅｍｎを利用する場合を説明する。エッジ分布検
出部２４において、エッジ検出信号Ｅ０１〜Ｅｍｎは夫
々２入力のＯＲゲート回路Ｏ０〜Ｏｍの一方に入力し、
またレジスタＲＥＧはＯＲゲート回路Ｏ０〜Ｏｍの各出
力をデータクロックＤＣＫの立下がりでセットすると共
に、その出力Ｑ０〜ＱｍをＯＲゲート回路Ｏ０〜Ｏｍの
各他方の入力にフィードバックしている。

【００３３】エッジ分布検出区間の開始時にはリセット
パルスＲＰが発生し、レジスタＲＥＧの内容はリセット
される。その後に第１のデータクロックＤＣＫが発生す
ると、レジスタＲＥＧにはその時点のエッジ検出信号Ｅ
０１〜Ｅｍｎがセットされる。次に第２のデータクロッ
クＤＣＫが発生すると、レジスタＲＥＧには前回と今回
のエッジ検出信号Ｅ０１〜Ｅｍｎの各ＯＲ出力がセット
される。以下同様にして進み、こうしてエッジ分布検出
区間の終了時にはレジスタＲＥＧに所定回数分エッジデ
ータのＯＲ出力（エッジパターン）が保持される。

【００３４】選択信号生成部１５において、アドレスレ
ジスタＡＤＲはエッジ分布検出区間の終了時に発生する
ラッチパルスＬＰによりレジスタＲＥＧの出力（エッジ
パターンＱ０〜Ｑｍ）を保持する。ＲＯＭはそのアドレ
ス入力のエッジパターンＱ０〜Ｑｍに従い最適位相のサ
ンプリングデータ信号を選択するための選択データＳＬ
ｉを読み出す。そして、データセレクタ２６は選択デー
タＳＬｉに対応するサンプリングデータ信号ＳＤｉを選
択する。

【００３５】図３，図４は第１の実施の形態におけるエ
ッジ分布検出動作を説明する図（１），（２）であり、
立上がりエッジと立下がりエッジとを区別せずに単なる
エッジ分布を検出する場合を示している。図３は、光モ
ジュール１１における光入力レベルが相対的に高いた
め、パルス信号幅（論理１レベル）が広がり、かつパル
ス信号の間隔（論理０レベル）が狭なった場合を示して
いる。上記の如く光入力レベルが高いと、ノイズによる
影響は少なく、よってパルス信号の幅及び位置は比較的
安定である。

【００３６】図において、データ信号ＲＤの公称１ビッ
ト区間を１タイムスロットとすると、１タイムスロット
毎にデータクロックＤＣＫが発生する。一方、入力のデ
ータ信号ＲＤを遅延する各遅延素子Ｄは１タイムスロッ
トを１６等分するような遅延時間を有しており、これに
より入力のデータ信号ＲＤは順次遅延される。ところで
入力のデータ信号ＲＤを順次遅延させることと、入力の
データ信号ＲＤを順次遅延したタイミングで見ることと
は等価である。図は入力のデータ信号ＲＤを固定し、こ
れを順次遅延したタイミングで見た様に表している。但
し、１タイムスロットの内側が実際にデータ信号ＲＤの
存在する区間であり、１タイムスロットの外側は単に入
力信号波形の前後関係を分かり易くするために描かれて
いる。

【００３７】図の縦軸にｔ₁〜ｔ₈の各サンプルタイミ
ングを取り、入力のデータ信号８ビット分のエッジ分布
を検出する。具体的に説明すると、最初のパルスＰ
₁は、パルス幅が広がっており、ｔ₁のタイミングでは
エッジが検出されない。次のｔ₂のタイミングでは遅れ
て発生するパルスＰ₁の立下がりエッジと早めに発生す
るパルスＰ₂の立上がりエッジとが夫々単なるエッジ検
出信号Ｅ２−３，Ｅ１２−１３として検出される。以下
同様にしてｔ₈のタイミングまで進む。

【００３８】図の下欄にエッジのヒストグラム（発生頻
度数）を示す。エッジＥ２−３，Ｅ３−４は夫々２回、
エッジＥ１２−１３は３回、エッジＥ１３−１４は１回
発生している。上記入力のデータ信号ＲＤの性質からし
てこの様な検出結果が得られることは容易に理解でき
る。エッジ分布検出部２４は毎回のエッジ検出データの
論理ＯＲをとり、最終的にエッジパターン「００１１０
０００００００１１００」を生成する。従って、光入力
レベルが高いと、各エッジの発生が比較的狭い範囲の２
か所に集中していることが分かる。

【００３９】図４は、光モジュール１１における光入力
レベルが相対的に低いため、ノイズの影響を受けてパル
ス信号幅及びパルス信号位置が不規則に変化した場合を
示している。図において、ｔ₁のタイミングでは遅れて
発生するパルスＰ₁の立上がりエッジと早めに発生する
パルスＰ₁の立下がりエッジとが夫々エッジ検出信号Ｅ
０−１，Ｅ１４−１５として検出される。次のｔ₂のタ
イミングではエッジが検出されない。次のｔ₃のタイミ
ングでは遅れて発生するパルスＰ₂の立上がりエッジの
みがエッジ検出信号Ｅ３−４として検出される。以下同
様にしてｔ₈のタイミングまで進む。

【００４０】この場合のエッジヒストグラムは、エッジ
Ｅ０−１，Ｅ１−２，Ｅ２−３，Ｅ３−４が夫々１回、
かつエッジＥ１２−１３，Ｅ１３−１４，Ｅ１４−１
５，Ｅ１５−０も夫々１回となっている。上記入力のデ
ータ信号ＲＤの性質からしてこの様な結果が得られるこ
とは容易に理解できる。エッジ分布検出部２４は毎回の
エッジ検出データの論理ＯＲをとり、最終的にエッジパ
ターン「１１１１００００００００１１１１」を生成す
る。従って、光入力レベルが低いと、各エッジの発生が
比較的広い範囲に分散していることが分かる。

【００４１】光加入者システムでは、上記図３の状況は
比較的近距離の従局からの受信バーストで発生し、また
上記図４の状況は比較的遠距離の従局からの受信バース
トで発生し、また図示しないが、これらの中間の従局か
らは図３と図４の中間の性格のバースト信号が受信され
る。そして、上記いずれにしても、本第１の実施の形態
における上記エッジ分布検出方法によれば、検出したエ
ッジパターンに応じて逆に入力のバースト信号の特性を
推測できる。更には、検出したエッジパターンに従って
入力の全バーストデータを確実に打ち抜ける様な最適の
サンプリング位相を正確に決定できる。

【００４２】図５，図６は第１の実施の形態における他
のエッジ分布検出動作を説明する図（１），（２）であ
り、立上がりエッジと立下がりエッジとを区別してこれ
らのエッジ分布を検出する場合を示している。なお、図
２において、立上がりエッジと立下がりエッジとを区別
して検出する場合は、立上がりエッジ検出信号Ｅ０１Ｕ
〜ＥｍｎＵ及び立下がりエッジ検出信号Ｅ０１Ｄ〜Ｅｍ
ｎＤを夫々エッジ分布検出部２４に入力すれば良い。

【００４３】図５は上記図３と同様に光モジュール１１
における光入力レベルが相対的に高い場合を示してい
る。従って、エッジの発生位置及び発生頻度数は図３の
ものと同様である。但し、ここでは立上がりエッジと立
下がりエッジとを分けて検出した結果、最終的に立上が
りエッジパターン「００００００００００００１１０
０」と、立下がりエッジパターン「００１１０００００
０００００００」とが得られる。これらのエッジパター
ンを見ると、立上がりエッジの発生は比較的狭い範囲の
１か所に集中し、かつ立下がりエッジの発生は上記立上
がりエッジと対称位置の比較的狭い範囲の１か所に集中
していることが分かる。別の見方をすれば、立上がりエ
ッジと立下がりエッジとは互いに離れて発生しているこ
とが分かる。

【００４４】図６は上記図４と同様に光モジュール１１
における光入力レベルが相対的に低い場合を示してい
る。従って、エッジの発生位置及び発生頻度数は図４の
ものと同様である。但し、ここでも立上がりエッジと立
下がりエッジとを分けて検出した結果、最終的に立上が
りエッジパターン「１００１０００００００００１０
１」と、立下がりエッジパターン「００１１０００００
０００１０１０」とが得られる。これらのエッジパター
ンを見ると、立上がりエッジ及び立上がりエッジの発生
が互いに共通の比較的広い範囲に分散していることが分
かる。別の見方をすれば、立上がりエッジと立下がりエ
ッジとは互いに近接して発生していることが分かる。

【００４５】従って、本第１の実施の形態における上記
他のエッジ分布検出方法によれば、検出した立上がり及
び立下がりの各エッジパターンに応じて逆に入力のバー
スト信号の特性（受信状況）を的確に推測できる。更に
は、検出した立上がり及び立下がりの各エッジパターン
に従って入力の全バーストデータを確実に打ち抜ける様
な最適のサンプリング位相を正確に選択できる。

【００４６】なお、以下は、特にことわらない限り、立
上がりエッジと立下がりエッジとを区別しない場合のエ
ッジパターンを使用する場合について説明を続ける。図
７は第１の実施の形態における選択信号生成部を説明す
る図で、該図はＲＯＭのアドレス入力（エッジパタ−ン
ＥＰ）とＲＯＭの読出データ（選択データＳＬ）との関
係を示している。

【００４７】図７（Ａ）は上記図３で得られたエッジパ
タ−ンに対応するＲＯＭテーブル（１）の記憶内容を示
している。図３を見ると、図３に示す様な位相で入力す
るデータ信号ＲＤに対しては最終的にエッジパターン
「００１１００００００００１１００」が得られた。こ
の様な位相で入力する全バーストデータＲＤをデータク
ロックＤＣＫにより最適位相（各データビットの略中心
付近）で打ち抜くためには、入力のデータ信号ＲＤを８
単位遅延時間分遅らせた遅延データ信号ＤＬ０８（実際
は遅延データ信号ＤＬ０８をデータクロックＤＣＫでサ
ンプリングしたサンプリングデータ信号ＳＤ０８）を選
択するのが良いことは図から容易に理解できる。図７
（Ａ）に戻り、ＲＯＭテーブル（１）はこの関係を予め
記憶しており、ＲＯＭアドレス「００１１００００００
００１１００」の欄にはサンプリングデータ信号ＳＤ０
８を選択するためのＲＯＭデータ「ＳＬ０８」が記憶さ
れている。

【００４８】ところで、上記図３では入力のデータ信号
ＲＤとデータクロックＤＣＫとがたまたま図示の様な位
相関係にあったが、実際上は主局１０と各従局＃１〜＃
ｎとの間にクロックの同期関係は無いから、入力のデー
タ信号ＲＤとデータクロックＤＣＫとの位相関係は様々
なものと成り得る。但し、この例では遅延データ信号の
分解能が１６であることから、入力のデータ信号ＲＤと
データクロックＤＣＫとの間の位相関係も１６通り規定
しておけば良い。この場合に、図３において、入力のデ
ータ信号ＲＤが該図よりも１単位遅延時間分遅れて入力
したと仮定すると、そのエッジパタ−ンは「０００１１
００００００００１１０」となり、この場合の最適位相
のサンプリングデータ信号はＳＤ０９となる。図７
（Ａ）に戻り、ＲＯＭテーブル（１）には、更にこの関
係が記憶されており、ＲＯＭアドレス「０００１１００
００００００１１０」の欄にはサンプリングデータ信号
ＳＤ０９を選択するためのＲＯＭデータ「ＳＬ０９」が
記憶されている。以下、同様にして進み、ＲＯＭテーブ
ル（１）には全体で１６通りの位相関係が記憶されてい
る。

【００４９】図７（Ｂ）は上記図４で得られたエッジパ
タ−ンに対応するＲＯＭテーブル（２）の記憶内容を示
している。ＲＯＭテーブル（２）の上記図４で得られた
エッジパタ−ン（ＲＯＭアドレス）「１１１１００００
００００１１１１」の欄には最適位相のサンプリングデ
ータ信号ＳＤ０８を選択するためのＲＯＭデータ「ＳＬ
０８」が記憶されている。更にこれを基準として１６通
りの位相関係が記憶されている。

【００５０】なお、図示しないが、他にも上記両エッジ
パターンに類似又はこれらの中間にあるような様々なエ
ッジパターン「０００１００００００００１１００」，
「００１１００００００００１０００」，「０１１１０
０００００００１１００」，「０１１１０００００００
０１１１０」等が発生し得る。これらについても夫々に
１６通りの位相関係が記憶される。この場合に、どの形
のエッジパターン及びどの位相のエッジパターンであっ
ても１６ビットのＲＯＭアドレス空間においては夫々に
ユニークなアドレスを指すので、全位相関係を１つのＲ
ＯＭに収容できる。

【００５１】図８は第２の実施の形態によるバースト同
期回路のブロック図で、選択信号生成部を論理回路で構
成した場合を示している。図において、２７は選択信号
生成部、２８は集積回路等で構成したエッジパターンデ
コーダ部（ＥＰＤＥＣ）、２９はデータマルチプレクサ
（ＭＵＸ）である。なお、図２のセレクタ２６に代えて
データマルチプレクサ２９を設けた理由は、図２ではＲ
ＯＭの読出データＤ０〜Ｄ４がＳＥＬ２６内でデコード
され、対応するサンプリングデータＳＤ０〜ＳＤｎの内
の何れか一つを選択するのに対して、図８ではエッジパ
ターンデコーダ部２８の各デコード出力ＳＬ０〜ＳＬｎ
がサンプリングデータＳＤ０〜ＳＤｎの内の何れか一つ
を選択するためである。他の構成は図２と同様で良い。

【００５２】図９は第２の実施の形態における選択信号
生成部を説明する図で、図において、２８はエッジパタ
ーンデコーダ部（ＥＰＤＥＣ）、２８ａ〜２８ｃは夫々
に所定のエッジパターンのデコードを担当するデコーダ
ユニット（ＤＵａ〜ＤＵｃ）、２９はデータマルチプレ
クサ（ＭＵＸ）である。デコーダユニット２８ａにおい
て、ＡＮＤゲート回路Ａ００ａは、上記図７（Ａ）に示
すＲＯＭテーンブル（１）の第１１行目のエッジパター
ン「００００１１００００１１００００」が入力した時
にのみ最適位相のサンプリングデータ信号ＳＤ００を選
択するための選択信号ＥＮ００＝１を出力する。以下同
様にして進み、ＡＮＤゲート回路Ａ１５ａはＲＯＭテー
ンブル（１）の第１０行目のエッジパターン「０００１
１００００１１０００００」が入力した時にのみ最適位
相のサンプリングデータ信号ＳＤ１５を選択するための
選択信号ＥＮ１５＝１を出力する。

【００５３】デコーダユニット２８ｃにおいて、ＡＮＤ
ゲート回路Ａ００ｃは、上記図７（Ｂ）に示すＲＯＭテ
ーンブル（２）の第９行目のエッジパターン「００００
１１１１１１１１００００」が入力した時にのみ最適位
相のサンプリングデータ信号ＳＤ００を選択するための
選択信号ＥＮ００＝１を出力する。以下同様にして進
み、ＡＮＤゲート回路Ａ１５ｃはＲＯＭテーンブル
（２）の第８行目のエッジパターン「０００１１１１１
１１１０００００」が入力した時にのみ最適位相のサン
プリングデータ信号ＳＤ１５を選択するための選択信号
ＥＮ１５＝１を出力する。

【００５４】デコーダユニット２８ｂについても同様で
あり、但し、デコーダユニット２８ｂは残りの各種のエ
ッジパターンのデコードを担当するものとする。デコー
ダユニット２８ａ〜２８ｃの各出力信号ＥＮ００〜ＥＮ
１５は夫々にワイヤードＯＲされ、選択信号ＳＬ００〜
ＳＬ１５としてデータマルチプレクサ２９の各入力端子
に入力する。そして、ＡＮＤゲート回路Ａ００〜Ａ１５
の何れか一つが選択されると、対応するサンプリングデ
ータ信号ＳＤｉが出力される。

【００５５】なお、例えば上記デコーダユニット２８ａ
において、立上がりエッジと立下がりエッジとからなる
各エッジパタ−ン「０００００００００１１００００
０」，「０００１１０００００００００００」をデコー
ドする場合は、これらは対（対称的）で現れるので、立
上がりエッジパタ−ン「０００００００００１１０００
００」のみ、又は立下がりエッジパタ−ン「０００１１
０００００００００００」のみ、をデコードしても良
い。因みに、これを図２のＲＯＭ等から成る選択信号生
成部２５に適用する場合は、エッジパタ−ンの情報量
（ビット１の数）が半減することから、ＲＯＭの小容量
化につながる。

【００５６】又は図９に示す如く、ＡＮＤゲート回路Ａ
００ａの一方の側の入力端子に立上がりエッジエッジパ
ターン信号ＥＰ１２−１３Ｕ，ＥＰ１３−１４Ｕを接続
し、かつ他方の側の入力端子に立下がりエッジエッジパ
ターン信号ＥＰ２−３Ｄ，ＥＰ３−４Ｄを接続しても良
い。因みに、この接続は正のパルス幅が広い場合の受信
バーストに対応している。一方、負のパルス幅が広い場
合の受信バーストに対しては、図示しないが、立上がり
及び立下がりの各エッジエッジパターン信号の接続を上
記とは逆にした、例えばＡＮＤゲート回路Ａ００ａ´を
更に設けることが可能である。この場合のＡＮＤゲート
回路Ａ００ａ´の出力については、正のパルス幅が広い
場合と負のパルス幅が広い場合とで受信バーストの性質
が同一なら選択信号ＥＮ００に接続する。また正のパル
ス幅が広い場合と負のパルス幅が広い場合とで受信バー
ストの性質が微妙に異なる場合はＡＮＤゲート回路Ａ０
０ａ´の出力を選択信号ＥＮ０１又はＥＮ１５に接続す
ることも可能である。以上のことは、他のＡＮＤゲート
回路Ａ０１ａ〜Ａ１５ａ、及び他のデコーダユニット２
８ｂ，２８ｃについても同様に考えられる。従って、立
上がり及び立下がりエッジを区別して検出する方法によ
れば、受信バーストの性質に応じたきめ細かい位相制御
が可能となる。

【００５７】また、図示しないが、例えば図８における
エッジ分布検出部２４のＯＲゲート回路Ｏ０〜Ｏｍとレ
ジスタＲＥＧとから成る回路構成に代えて、各検出エッ
ジ信号に対応する１６個分のカウンタ回路（数ビットカ
ウンタ）を設けることが可能である。こうすれば、所定
ビット区間に渡る各検出エッジのヒストグラム（発生頻
度数）を検出できる。ヒストグラムを使用すれば、エッ
ジの分布範囲（エッジパターン）のみならず、その中の
どの位置にエッジが集中しているかの情報も同時に分か
るため、その分布状態を考慮した一層高度な位相制御を
行える。因みに、この場合の次段の選択信号生成部２７
は、全カウンタの出力をアドレス入力とする様なメモリ
（ＲＯＭ等）で構成しても良いし、又はスピードが許さ
れるならＣＰＵやＤＳＰ等のプログラム制御により最適
位相の検出機能を実現できる。

【００５８】図１０は第３の実施の形態によるバースト
同期回路のブロック図で、光モジュール１１における光
信号レベルの検出信号ＲＬをエッジパターンの判定に利
用する場合を示している。図において、１１は光モジュ
ール、１８は光／電変換部（Ｏ／Ｅ）、２７は第３の実
施の形態における選択信号生成部、３１は集積回路等で
構成されたエッジパターンデコーダ部（ＥＰＤＥＣ）で
ある。その他の構成は図８と同様で良い。光／電変換部
１８は入力の光データの光強度を検出して所定閾値以上
の場合は光検出レベル信号ＲＬ＝１、それ以外の場合は
光検出レベル信号ＲＬ＝０を出力する。

【００５９】図１１は第３の実施の形態における選択信
号生成部を説明する図で、図において、３１はエッジパ
ターンデコーダ部（ＥＰＤＥＣ）、３１ａ，３１ｃは夫
々に所定のエッジパターンのデコードを担当するデコー
ダユニット（ＤＵａ，ＤＵｃ）、２９はデータマルチプ
レクサ（ＭＵＸ）である。デコーダユニット３１ａにお
いて、ＡＮＤゲート回路Ａ００ａは、基本的には上記図
７（Ａ）に示すＲＯＭテーンブル（１）の第１１行目の
エッジパターン「００００１１００００１１００００」
が入力した時に最適位相のサンプリングデータ信号ＳＤ
００を選択するための選択信号ＥＮ００＝１を出力する
ように構成されている。但し、このＡＮＤゲート回路Ａ
００ａにはエッジパターンのビット「１」が入力する端
子の前後（前又は後でも良い）の端子にＨＩＧＨレベル
が入力されており、これらのエッジパターンビットの論
理１／０には感知しないようになっている。即ち、この
ＡＮＤゲート回路Ａ００ａはエッジパターンデータが
「００００１１００００１１００００」以外の、例えば
「００００１１１００１１１００００」等であっても選
択信号ＥＮ００＝１を出力する。ＡＮＤゲート回路Ａ０
１ａ〜Ａ１５ａについても同様である。またデコーダユ
ニット３１ｃに付いても同様に考えられる。そして、外
部からの光検出レベル信号ＲＬ＝１（光受信レベルが高
い）の場合はデコーダユニット３１ａの側が付勢され、
また光検出レベル信号ＲＬ＝０（光受信レベルが低い）
の場合はデコーダユニット３１ｃの側が付勢され、こう
して光受信レベルによりデコーダユニット３１ａ／３１
ｃが使い分けられる。因みに、この例ではデコーダユニ
ット３１ａ，３１ｃの検出範囲が広がった結果、これら
の中間のエッジパターンの処理をするためのデコーダユ
ニット３１ｂが省略されている。この場合に、デコーダ
ユニット３１ａ，３１ｃの各検出範囲を広げると、入力
のバースト信号の性質によってはデコーダユニット３１
ａ，３１ｃの各出力が同時に満足される状況も有り得る
が、バースト信号の性質を反映した光検出レベル信号Ｒ
Ｌ＝１／０によって切り分けられるため、適正な位相制
御を行える。

【００６０】なお、上記はデコーダユニット３１ａ，３
１ｃを簡単化した場合の一例を示すものに過ぎない。よ
り正確な位相制御を行う場合にはデコーダユニット３１
ａ，３１ｃの内部に夫々異なるエッジパターンに対応で
きるＡＮＤゲート回路を設け、これらをデコーダグルー
プユニット３１ａ，３１ｃとする。例えばエッジパター
ン「００００１１００００１１００００」を検出するＡ
ＮＤゲート回路Ａ００ａとエッジパターン「００００１
１１００１１１００００」を検出するＡＮＤゲート回路
Ａ００ａ´とを個別に設け、その出力をＥＮ００に接続
する。更には、これより少し進み位相のエッジパターン
「０００１１１００００１１００００」を検出するＡＮ
Ｄゲート回路Ａ００ａ´又はＡ１５ａ´を設け、その出
力をＥＮ００又はＥＮ１５に接続する。以下同様であ
る。そして、この場合も外部からの光検出レベル信号Ｒ
Ｌ＝１／０に従ってデコーダグループユニット３１ａ，
３１ｃを使い分ける。特に光通信システムにおいては、
光検出レベルと発生するエッジパターンとの間に上記図
３，図４で述べた様な関係が認められるため、この構成
は有効である。

【００６１】なお、上記本第３の実施の形態における考
えは、図２のＲＯＭを使用した選択信号生成部２５にも
適用できる。即ち、光検出レベル信号ＲＬに従ってＲＯ
Ｍの参照範囲を変え、又は複数で構成したＲＯＭの選択
を切り替えられる。勿論、上記光検出レベル信号ＲＬは
１／０の２値に限らず、光検出レベルをより細かく段階
分けした３値以上であっても良い。

【００６２】図１２は第４の実施の形態によるバースト
同期回路のブロック図で、データサンプリング部の他の
構成を示している。図において、２１´はデータサンプ
リング部である。データサンプリング部２１´では、図
２のデータサンプリング部２１とは逆に、入力のデータ
信号ＲＤは遅延されず、代わりにデータクロックＤＣＫ
が各遅延素子Ｄにより順次遅延されている。従って、こ
の場合の各サンプリングデータ信号ＳＤ０〜ＳＤｎは入
力のデータ信号ＲＤをその頭から尾まで遅延データクロ
ックＤＫ０〜ＤＫｎによりスキャンサンプルしたものと
なる。そして、ほぼ１タイムスロットを経過した時点で
は現タイムスロットのエッジデータが出揃う。エッジ分
布検出部２４において、レジスタＲＥＧは遅延データク
ロックＤＫｎから少し遅延したクロックＤＫｎｄにより
ＯＲゲート回路Ｏ０〜Ｏｍの出力を取り込む。こうし
て、レジスタＲＥＧは入力のデータ信号ＲＤの複数ビッ
ト分の検出エッジのＯＲ出力を取り込める。

【００６３】更に、この第４の実施の形態では、ＭＵＸ
２９は、上記サンプリングデータ信号ＳＤ０〜ＳＤｎの
内の何れか一つを選択する代わりに、遅延データクロッ
クＤＫ０〜ＤＫｎの内の何れか一つを選択する様に構成
されている。この場合の入力のデータ信号ＲＤは、その
ままのものが使用される。自局のデータクロック位相を
受信バースト信号ＲＤの位相に合わせるようなシステム
では、この構成を採用できる。

【００６４】図１３は実施の形態によるエッジ分布の測
定範囲を説明する図である。図は光加入者システムにお
ける上り回線の通信方式の一例を示している。各従局＃
１〜＃ｎは、自局の送信セル（運用セル）が有る場合
は、運用セルのフレームタイミングの他局の運用セルと
衝突しないタイミングに自局の運用セルを送信する。１
セルには、先頭よりプリアンブルＰＲ（ビット１０の交
番パターン）、セル同期用信号ＤＬ、データ信号等の各
エリアが設けられている。一方、新たに従局＃５を接続
する様な場合には、１フレーム内に遅延測定用ウィンド
なるものが設けられており、主局１０は従局＃５の出力
する遅延測定セル＃５を用いて主局１０から従局＃５ま
での距離を測定し、従局＃５が運用セルを送出するタイ
ミングを制御するための遅延測定を行う。

【００６５】係る通信方式の下でエッジ分布の測定範囲
としては次の３つの方法が考えられる。第１の方法は、
遅延測定セルや運用セルにかかわらず、各セル（バース
ト信号）のヘッダにあるプリアンブルＰＲの区間にのみ
エッジ分布の測定を行う。この場合の判定結果の位相は
当該セルに適用できる。第２の方法は、夫々の従局の接
続時に、伝送距離測定用の遅延測定セルの全ビットに対
してエッジ分布測定を行い、好ましくは同時に光信号レ
ベルの大小を判定し、その判定結果の位相を接続後の各
運用セルに適用する。なお、遅延測定セルのデータエリ
ア等には実際上のエッジパターンを推測するに好適なる
様々なテスト用データパターンを搭載できる。第３の方
法は、従局毎に、各運用セルの全ビットに対してエッジ
分布測定を行う。その判定結果はそのセル自身ではな
く、同じ従局からの次のセルに対して適用される。

【００６６】なお、上記各実施の形態では光通信システ
ムの高速性（１５０Ｍｂｐｓ等）を考慮してハードウエ
ア構成によるバースト同期回路の例を示したが、高速性
を要求されない様な場合には、エッジ検出部２２、エッ
ジ分布検出部２４、選択信号生成部２５／２７等の各機
能をＣＰＵやＤＳＰのプログラム制御により実現しても
良い。

【００６７】また、上記各実施の形態では光加入者シス
テムへの適用例を述べたが、本発明によるバースト同期
回路は他のメタリック伝送路や無線回線を利用した各種
通信システム（通常の端局間１対１通信システム，移動
通信システム等）のバースト同期回路にも適用できる。
また、上記本発明に好適なる複数の実施の形態を述べた
が、本発明思想を逸脱しない範囲内で各部の特徴的構
成、制御、及びこれらの組合せの様々な変更が行えるこ
とは言うまでも無い。

【００６８】

【発明の効果】以上述べた如く本発明によれば、バース
トデータ信号の複数ビット区間につき検出された各エッ
ジデータのエッジ分布に基づき最適位相を判定する構成
により、バースト信号の受信状態に忠実な最適のバース
ト同期が得られる。

【図面の簡単な説明】

【図１】本発明の原理を説明する図である。

【図２】第１の実施の形態によるバースト同期回路のブ
ロック図である。

【図３】第１の実施の形態におけるエッジ分布検出動作
を説明する図（１）である。

【図４】第１の実施の形態におけるエッジ分布検出動作
を説明する図（２）である。

【図５】第１の実施の形態における他のエッジ分布検出
動作を説明する図（１）である。

【図６】第１の実施の形態における他のエッジ分布検出
動作を説明する図（２）である。

【図７】第１の実施の形態における選択信号生成部を説
明する図である。

【図８】第２の実施の形態によるバースト同期回路のブ
ロック図である。

【図９】第２の実施の形態における選択信号生成部を説
明する図である。

【図１０】第３の実施の形態によるバースト同期回路の
ブロック図である。

【図１１】第３の実施の形態における選択信号生成部を
説明する図である。

【図１２】第４の実施の形態によるバースト同期回路の
ブロック図である。

【図１３】実施の形態によるエッジ分布の測定範囲を説
明する図である。

【図１４】従来技術を説明する図（１）である。

【図１５】従来技術を説明する図（２）である。

【図１６】従来技術を説明する図（３）である。

【図１７】従来技術を説明する図（４）である。

【図１８】従来技術を説明する図（５）である。

【符号の説明】

１本線（光ファイバ）２光カプラ３支線（光ファイバ）１０主局１１光モジュール１８光／電変換部（Ｏ／Ｅ）２１データサンプリング部２２エッジ検出部２３配線部２４エッジ分布検出部２５，２７選択信号生成部２６データセレクタ（ＳＥＬ）２８，３１エッジパターンデコーダ部（ＥＰＤＥＣ）２８ａ〜２８ｃデコーダユニット（ＤＵａ〜ＤＵｃ）２９データマルチプレクサ（ＭＵＸ）

Claims

【特許請求の範囲】

【請求項１】バースト入力のデータ信号と該データ信
号を取り込むためのクロック信号との位相を合わせるバ
ースト同期回路において、前記データ信号をその１ビット周期よりも短い時間間隔
で順次遅延させ、これらを前記クロック信号によりサン
プリングするデータサンプリング部と、前記サンプリングされた複数のサンプリングデータ信号
につき隣同士で論理レベルの異なるエッジを検出するエ
ッジ検出部と、前記データ信号の複数ビット区間につき前記検出された
各エッジデータのエッジ分布を検出するエッジ分布検出
部と、前記検出されたエッジ分布に基づき最適位相のデータ信
号又はクロック信号を選択するための選択信号を生成す
る選択信号生成部とを備えることを特徴とするバースト
同期回路。
【請求項２】データサンプリング部はクロック信号を
データ信号の１ビット周期よりも短い時間間隔に逓倍し
又は順次遅延させた各クロック信号によりデータ信号を
順次サンプリングすることを特徴とする請求項１に記載
のバースト同期回路。
【請求項３】エッジ検出部は複数のサンプリングデー
タ信号につき隣同士で論理レベルの異なる立上がりエッ
ジ及び又は立下がりエッジを検出することを特徴とする
請求項１又は２に記載のバースト同期回路。
【請求項４】エッジ分布検出部はデータ信号の複数ビ
ット区間につき検出された各エッジデータの論理和出力
に基づきエッジ分布を検出することを特徴とする請求項
１又は２に記載のバースト同期回路。
【請求項５】エッジ分布検出部はデータ信号の複数ビ
ット区間につき検出された各エッジデータの発生頻度数
に基づきエッジ分布を検出することを特徴とする請求項
１又は２に記載のバースト同期回路。
【請求項６】選択信号生成部は予め複数のエッジ分布
情報と複数の選択信号との対応関係を記憶している１又
は２以上のメモリを備えることを特徴とする請求項１に
記載のバースト同期回路。
【請求項７】選択信号生成部は複数のエッジ分布情報
と複数の選択信号との対応関係を規定した複数の論理回
路部を備えることを特徴とする請求項１に記載のバース
ト同期回路。
【請求項８】データ伝送路の受信信号レベルを検出す
るレベル検出部を外部に備え、選択信号生成部は前記レ
ベル検出部のレベル検出信号に従って複数のメモリ又は
１のメモリの参照範囲を切り替えることを特徴とする請
求項６に記載のバースト同期回路。
【請求項９】データ伝送路の受信信号レベルを検出す
るレベル検出部を外部に備え、選択信号生成部は前記レ
ベル検出部のレベル検出信号に従って論理回路部の選択
を切り替えることを特徴とする請求項７に記載のバース
ト同期回路。
【請求項１０】エッジ分布検出部は受信バースト信号
のプリアンブル信号区間につき検出された各エッジデー
タのエッジ分布を検出することを特徴とする請求項１又
は２に記載のバースト同期回路。
【請求項１１】エッジ分布検出部は特定の受信バース
ト信号の所定ビット区間につき検出された各エッジデー
タのエッジ分布を検出することを特徴とする請求項１又
は２に記載のバースト同期回路。