JPH05110550A - スキユーキヤンセル方式 - Google Patents
スキユーキヤンセル方式Info
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- JPH05110550A JPH05110550A JP3267784A JP26778491A JPH05110550A JP H05110550 A JPH05110550 A JP H05110550A JP 3267784 A JP3267784 A JP 3267784A JP 26778491 A JP26778491 A JP 26778491A JP H05110550 A JPH05110550 A JP H05110550A
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- JP
- Japan
- Prior art keywords
- unit
- skew
- delayed
- clock signal
- data
- Prior art date
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Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 本発明はスキューキャンセル方式に関し、並
列データの伝送路長を長くできると共に並列データの高
速転送が行えるスキューキャンセル方式の提供を目的と
する。 【構成】 送信部１と受信部２間の並列伝送路で発生す
るデータ信号のスキューをキャンセルするスキューキャ
ンセル方式において、受信部２は、受信データ信号Ｄａ
を順次遅延させて１又は２以上の遅延データ信号Ｄｂ，
Ｄｃを形成すると共に、受信及び遅延データ信号Ｄａ〜
Ｄｃと基準のクロック信号Ｃａ間、又は受信データ信号
Ｄａと基準のクロック信号Ｃａ及びこれを順次遅延させ
て形成した１又は２以上の遅延クロック信号Ｃｂ，Ｃｃ
間での位相を比較することにより、基準のクロック信号
Ｃａに位相の近い受信又は遅延データ信号Ｄａ〜Ｄｃを
選択するスキューキャンセル部３0 〜３n を備え、送信
部１からテスト用データを送信して各スキューキャンセ
ル部３0 〜３nにおける選択をロックする。
列データの伝送路長を長くできると共に並列データの高
速転送が行えるスキューキャンセル方式の提供を目的と
する。 【構成】 送信部１と受信部２間の並列伝送路で発生す
るデータ信号のスキューをキャンセルするスキューキャ
ンセル方式において、受信部２は、受信データ信号Ｄａ
を順次遅延させて１又は２以上の遅延データ信号Ｄｂ，
Ｄｃを形成すると共に、受信及び遅延データ信号Ｄａ〜
Ｄｃと基準のクロック信号Ｃａ間、又は受信データ信号
Ｄａと基準のクロック信号Ｃａ及びこれを順次遅延させ
て形成した１又は２以上の遅延クロック信号Ｃｂ，Ｃｃ
間での位相を比較することにより、基準のクロック信号
Ｃａに位相の近い受信又は遅延データ信号Ｄａ〜Ｄｃを
選択するスキューキャンセル部３0 〜３n を備え、送信
部１からテスト用データを送信して各スキューキャンセ
ル部３0 〜３nにおける選択をロックする。
Description
【０００１】
【産業上の利用分野】本発明はスキューキャンセル方式
に関し、更に詳しくは送信部と受信部間の並列伝送路で
発生するデータ信号のスキューをキャンセルするスキュ
ーキャンセル方式に関する。コンピュータシステムやデ
ータ通信システムにおいては、架間のような比較的長い
距離で並列データを同期転送する必要があり、今日、シ
ステム規模の拡大に伴って架間の距離も長くなり、送信
部と受信部間の並列伝送路で発生するデータ信号のスキ
ューが無視できなくなっている。
に関し、更に詳しくは送信部と受信部間の並列伝送路で
発生するデータ信号のスキューをキャンセルするスキュ
ーキャンセル方式に関する。コンピュータシステムやデ
ータ通信システムにおいては、架間のような比較的長い
距離で並列データを同期転送する必要があり、今日、シ
ステム規模の拡大に伴って架間の距離も長くなり、送信
部と受信部間の並列伝送路で発生するデータ信号のスキ
ューが無視できなくなっている。
【０００２】
【従来の技術】図１１は並列伝送路におけるデータ信号
のスキューを説明する図である。一般に伝送路における
信号の伝搬特性は伝送路の損失、材質、伝送路長等に依
存し、特にディジタル伝送路ではクロック信号とデータ
信号との同期が問題になる。しかるに、通常の並列伝送
路においては伝搬特性に僅かながらバラツキがあり、伝
送路長が長くなると特性相違による影響が顕著になる。
即ち、図示の如く、受信部におけるクロック信号の立ち
上がりを受信データの識別点とすると、チャネル０のデ
ータ信号Ｄ0 は適当な位相で入力しているが、チャネル
１のデータ信号Ｄ 1 は伝送路による遅れが小さいために
かなりの進み位相で入力しており、またチャネル２のデ
ータ信号Ｄ2 は逆に伝送路による遅れが大きいためにか
なりの遅れ位相で入力している。従って、並列伝送路長
をあまり長くすると受信データを正しくサンプリングで
きない。
のスキューを説明する図である。一般に伝送路における
信号の伝搬特性は伝送路の損失、材質、伝送路長等に依
存し、特にディジタル伝送路ではクロック信号とデータ
信号との同期が問題になる。しかるに、通常の並列伝送
路においては伝搬特性に僅かながらバラツキがあり、伝
送路長が長くなると特性相違による影響が顕著になる。
即ち、図示の如く、受信部におけるクロック信号の立ち
上がりを受信データの識別点とすると、チャネル０のデ
ータ信号Ｄ0 は適当な位相で入力しているが、チャネル
１のデータ信号Ｄ 1 は伝送路による遅れが小さいために
かなりの進み位相で入力しており、またチャネル２のデ
ータ信号Ｄ2 は逆に伝送路による遅れが大きいためにか
なりの遅れ位相で入力している。従って、並列伝送路長
をあまり長くすると受信データを正しくサンプリングで
きない。
【０００３】従来は、伝送路長をあまり長くしないよう
に抑えていた。しかし、今後はコンピュータシステムや
データ通信システムの規模の拡大に伴い並列データの伝
送路長を長くせざるを得ない。また従来は、伝送路長を
長くした場合はデータの転送周期（タイムスロット幅）
ＴD を長くしていた。しかし、タイムスロット幅ＴD を
長くすると並列データの高速転送が行えない。
に抑えていた。しかし、今後はコンピュータシステムや
データ通信システムの規模の拡大に伴い並列データの伝
送路長を長くせざるを得ない。また従来は、伝送路長を
長くした場合はデータの転送周期（タイムスロット幅）
ＴD を長くしていた。しかし、タイムスロット幅ＴD を
長くすると並列データの高速転送が行えない。
【０００４】
【発明が解決しようとする課題】上記のように従来のス
キューキャンセル方式では、伝送路長を短く抑えたり、
または伝送路長を長くした場合はデータ転送周期を長く
していたので、システム規模の拡大が困難であったり、
または並列データの高速転送が行えなかった。本発明の
目的は、並列データの伝送路長を長くできると共に並列
データの高速転送が行えるスキューキャンセル方式を提
供することにある。
キューキャンセル方式では、伝送路長を短く抑えたり、
または伝送路長を長くした場合はデータ転送周期を長く
していたので、システム規模の拡大が困難であったり、
または並列データの高速転送が行えなかった。本発明の
目的は、並列データの伝送路長を長くできると共に並列
データの高速転送が行えるスキューキャンセル方式を提
供することにある。
【０００５】
【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明のスキューキャンセル
方式は、送信部１と受信部２間の並列伝送路で発生する
データ信号のスキューをキャンセルするスキューキャン
セル方式において、受信部２は、受信データ信号Ｄａを
順次遅延させて１又は２以上の遅延データ信号Ｄｂ，Ｄ
ｃを形成すると共に、受信及び遅延データ信号Ｄａ〜Ｄ
ｃと基準のクロック信号Ｃａ間、又は受信データ信号Ｄ
ａと基準のクロック信号Ｃａ及びこれを順次遅延させて
形成した１又は２以上の遅延クロック信号Ｃｂ，Ｃｃ間
での位相を比較することにより、基準のクロック信号Ｃ
ａに位相の近い受信又は遅延データ信号Ｄａ〜Ｄｃを選
択するスキューキャンセル部３0 〜３n を備え、送信部
１からテスト用データを送信して各スキューキャンセル
部３0 〜３n における選択をロックするものである。
により解決される。即ち、本発明のスキューキャンセル
方式は、送信部１と受信部２間の並列伝送路で発生する
データ信号のスキューをキャンセルするスキューキャン
セル方式において、受信部２は、受信データ信号Ｄａを
順次遅延させて１又は２以上の遅延データ信号Ｄｂ，Ｄ
ｃを形成すると共に、受信及び遅延データ信号Ｄａ〜Ｄ
ｃと基準のクロック信号Ｃａ間、又は受信データ信号Ｄ
ａと基準のクロック信号Ｃａ及びこれを順次遅延させて
形成した１又は２以上の遅延クロック信号Ｃｂ，Ｃｃ間
での位相を比較することにより、基準のクロック信号Ｃ
ａに位相の近い受信又は遅延データ信号Ｄａ〜Ｄｃを選
択するスキューキャンセル部３0 〜３n を備え、送信部
１からテスト用データを送信して各スキューキャンセル
部３0 〜３n における選択をロックするものである。
【０００６】
【作用】送信部１より全データチャネルＣＨ0 〜ＣＨn
に対し、例えば前後の数タイムスロットが「０」でかつ
中間の１タイムスロットのみ「１」のテスト用データを
一斉送信すると、各スキューキャンセル部３0〜３n で
はデータ信号遅延部が受信データ信号Ｄａを受信すると
共にこれを順次遅延させて１又は２以上の遅延データ信
号Ｄｂ，Ｄｃを形成する。この状態で、比較部は、例え
ば受信及び遅延データ信号Ｄａ〜Ｄｃを基準のクロック
信号Ｃａで並列にサンプリングすることにより、受信及
び遅延データ信号Ｄａ〜Ｄｃと基準のクロック信号Ｃａ
間での位相を比較する。又は受信データ信号Ｄａを基準
のクロック信号Ｃａ及びこれを順次遅延させて形成した
１又は２以上の遅延クロック信号Ｃｂ，Ｃｃで順次にサ
ンプリングすることにより、受信データ信号Ｄａと基準
及び遅延クロック信号Ｃａ〜Ｃｃ間での位相を比較す
る。そして、選択部は、比較部で得られたサンプリング
パターンに従って基準のクロック信号Ｃａに位相の近い
受信又は遅延データ信号Ｄａ〜Ｄｃを選択する。
に対し、例えば前後の数タイムスロットが「０」でかつ
中間の１タイムスロットのみ「１」のテスト用データを
一斉送信すると、各スキューキャンセル部３0〜３n で
はデータ信号遅延部が受信データ信号Ｄａを受信すると
共にこれを順次遅延させて１又は２以上の遅延データ信
号Ｄｂ，Ｄｃを形成する。この状態で、比較部は、例え
ば受信及び遅延データ信号Ｄａ〜Ｄｃを基準のクロック
信号Ｃａで並列にサンプリングすることにより、受信及
び遅延データ信号Ｄａ〜Ｄｃと基準のクロック信号Ｃａ
間での位相を比較する。又は受信データ信号Ｄａを基準
のクロック信号Ｃａ及びこれを順次遅延させて形成した
１又は２以上の遅延クロック信号Ｃｂ，Ｃｃで順次にサ
ンプリングすることにより、受信データ信号Ｄａと基準
及び遅延クロック信号Ｃａ〜Ｃｃ間での位相を比較す
る。そして、選択部は、比較部で得られたサンプリング
パターンに従って基準のクロック信号Ｃａに位相の近い
受信又は遅延データ信号Ｄａ〜Ｄｃを選択する。
【０００７】こうして、全スキューキャンセル部３0 〜
３n において上記動作が一斉に行われ、各スキューキャ
ンセル部３0 〜３n では共通の基準のクロック信号Ｃａ
に位相同期した最適の受信又は遅延データ信号Ｄａ〜Ｄ
ｃが選択される。
３n において上記動作が一斉に行われ、各スキューキャ
ンセル部３0 〜３n では共通の基準のクロック信号Ｃａ
に位相同期した最適の受信又は遅延データ信号Ｄａ〜Ｄ
ｃが選択される。
【０００８】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。図２は実施例のスキューキャンセル
方式の構成を示す図で、図において１は送信部、２は受
信部、３0 〜３n はスキューキャンセル部、４はテスト
データ発生部、Ｔはトランスミッタ回路、Ｒはレシーバ
回路である。
を詳細に説明する。図２は実施例のスキューキャンセル
方式の構成を示す図で、図において１は送信部、２は受
信部、３0 〜３n はスキューキャンセル部、４はテスト
データ発生部、Ｔはトランスミッタ回路、Ｒはレシーバ
回路である。
【０００９】受信部２に電源投入するとパワーオンリセ
ット信号ＰＯＲが発生して送信部１に送られる。これを
受けた送信部１のテストデータ発生部４は受信部２に対
して連続したクロック信号Ｃ及び該連続したクロック信
号Ｃのうちテスト用データを「１」とした時点（識別
点）のクロック信号Ｃを選択するための同期用信号Ｓ及
び全データチャネルについて「０１０」のテスト用デー
タを送信する。
ット信号ＰＯＲが発生して送信部１に送られる。これを
受けた送信部１のテストデータ発生部４は受信部２に対
して連続したクロック信号Ｃ及び該連続したクロック信
号Ｃのうちテスト用データを「１」とした時点（識別
点）のクロック信号Ｃを選択するための同期用信号Ｓ及
び全データチャネルについて「０１０」のテスト用デー
タを送信する。
【００１０】受信部２においては、各スキューキャンセ
ル部３0 〜３n が受信データ信号Ｄａを順次遅延させて
１又は２以上の遅延データ信号Ｄｂ，Ｄｃを形成すると
共に、受信及び遅延データ信号Ｄａ〜Ｄｃと基準のクロ
ック信号Ｃａ間、又は受信データ信号Ｄａと基準のクロ
ック信号Ｃａ及びこれを順次遅延させて形成した１又は
２以上の遅延クロック信号Ｃｂ，Ｃｃ間での位相を比較
することにより、基準のクロック信号Ｃａに位相の近い
受信又は遅延データ信号Ｄａ〜Ｄｃを選択する。
ル部３0 〜３n が受信データ信号Ｄａを順次遅延させて
１又は２以上の遅延データ信号Ｄｂ，Ｄｃを形成すると
共に、受信及び遅延データ信号Ｄａ〜Ｄｃと基準のクロ
ック信号Ｃａ間、又は受信データ信号Ｄａと基準のクロ
ック信号Ｃａ及びこれを順次遅延させて形成した１又は
２以上の遅延クロック信号Ｃｂ，Ｃｃ間での位相を比較
することにより、基準のクロック信号Ｃａに位相の近い
受信又は遅延データ信号Ｄａ〜Ｄｃを選択する。
【００１１】このようなスキューキャンセル部３として
は様々な構成が考えられるが、以下に具体例を詳細に説
明する。図３は第１実施例のスキューキャンセル部のブ
ロック図で、図において３１は受信データ信号Ｄａを順
次遅延させて１又は２以上の遅延データ信号Ｄｂ，Ｄｃ
を形成するデータ信号遅延部、３２は受信及び遅延デー
タ信号Ｄａ〜Ｄｃを基準のクロック信号Ｃａで並列にサ
ンプリングするラッチ回路（サンプリング部）、３３は
サンプリング部３２の出力が真である受信及び遅延デー
タ信号Ｄａ〜Ｄｃのうち基準のクロック信号Ｃａに位相
の近いものを選択する選択部、Ｄは遅延ゲート回路、Ａ
はＡＮＤゲート回路、ＯはＯＲゲート回路、Ｉはインバ
ータ回路、ＥはＥＯＲゲート回路である。
は様々な構成が考えられるが、以下に具体例を詳細に説
明する。図３は第１実施例のスキューキャンセル部のブ
ロック図で、図において３１は受信データ信号Ｄａを順
次遅延させて１又は２以上の遅延データ信号Ｄｂ，Ｄｃ
を形成するデータ信号遅延部、３２は受信及び遅延デー
タ信号Ｄａ〜Ｄｃを基準のクロック信号Ｃａで並列にサ
ンプリングするラッチ回路（サンプリング部）、３３は
サンプリング部３２の出力が真である受信及び遅延デー
タ信号Ｄａ〜Ｄｃのうち基準のクロック信号Ｃａに位相
の近いものを選択する選択部、Ｄは遅延ゲート回路、Ａ
はＡＮＤゲート回路、ＯはＯＲゲート回路、Ｉはインバ
ータ回路、ＥはＥＯＲゲート回路である。
【００１２】図４は第１実施例のスキューキャンセル部
の動作を説明する図で、図４の（Ａ）は動作タイミング
チャート、図４の（Ｂ）は選択部３３における選択論理
を示す真理値表である。図４の（Ａ）において、データ
信号遅延部３１は受信データ信号Ｄａに基づいてこれよ
りΔｔ遅れた遅延データ信号Ｄｂと、さらにΔｔ遅れた
遅延データ信号Ｄｃとを形成している。この状態で、ラ
ッチ回路３２は受信及び遅延データ信号Ｄａ〜Ｄｃを基
準のクロック信号Ｃａで並列にサンプリングするが、そ
のラッチ出力パターンＬａ〜Ｌｃは受信データ信号Ｄａ
と基準のクロック信号Ｃａとの位相関係に応じて異な
る。
の動作を説明する図で、図４の（Ａ）は動作タイミング
チャート、図４の（Ｂ）は選択部３３における選択論理
を示す真理値表である。図４の（Ａ）において、データ
信号遅延部３１は受信データ信号Ｄａに基づいてこれよ
りΔｔ遅れた遅延データ信号Ｄｂと、さらにΔｔ遅れた
遅延データ信号Ｄｃとを形成している。この状態で、ラ
ッチ回路３２は受信及び遅延データ信号Ｄａ〜Ｄｃを基
準のクロック信号Ｃａで並列にサンプリングするが、そ
のラッチ出力パターンＬａ〜Ｌｃは受信データ信号Ｄａ
と基準のクロック信号Ｃａとの位相関係に応じて異な
る。
【００１３】即ち、受信データ信号Ｄａが大きく遅延す
る伝送路では基準のクロック信号Ｃａの立ち上がり（識
別点）が受信データ信号Ｄａの先頭部に近づいて、例え
ば図のｔ0 の位置にあると考えられる。この場合のラッ
チ出力パターンＬａ〜Ｌｃは「１００」であり、受信デ
ータ信号Ｄａをそのまま利用（選択）するのが良い。ま
た、受信データ信号Ｄａの遅延が幾分少ない伝送路では
識別点はｔ1 に移動し、この場合のラッチ出力パターン
Ｌａ〜Ｌｃは「１１０」になる。この場合も受信データ
信号Ｄａをそのまま利用するのが良い。さらに受信デー
タ信号Ｄａの遅延が少なくなると識別点はｔ2 又はｔ3
に移動し、この場合のラッチ出力パターンＬａ〜Ｌｃは
「１１１」になる。この場合は識別点が受信データ信号
Ｄｂの略中心にあるので受信データ信号Ｄｂを利用する
のが良い。なお、受信データ信号Ｄａが大きく鈍ってし
まうような伝送路ではｔ2 又はｔ3 の識別点にラッチ出
力パターンＬａ〜Ｌｃが「０１０」となることが考えら
れる。この場合も受信データ信号Ｄｂを利用するのが良
い。さらに受信データ信号Ｄａの遅延が少なくなった場
合について上記と同様に考えられる。
る伝送路では基準のクロック信号Ｃａの立ち上がり（識
別点）が受信データ信号Ｄａの先頭部に近づいて、例え
ば図のｔ0 の位置にあると考えられる。この場合のラッ
チ出力パターンＬａ〜Ｌｃは「１００」であり、受信デ
ータ信号Ｄａをそのまま利用（選択）するのが良い。ま
た、受信データ信号Ｄａの遅延が幾分少ない伝送路では
識別点はｔ1 に移動し、この場合のラッチ出力パターン
Ｌａ〜Ｌｃは「１１０」になる。この場合も受信データ
信号Ｄａをそのまま利用するのが良い。さらに受信デー
タ信号Ｄａの遅延が少なくなると識別点はｔ2 又はｔ3
に移動し、この場合のラッチ出力パターンＬａ〜Ｌｃは
「１１１」になる。この場合は識別点が受信データ信号
Ｄｂの略中心にあるので受信データ信号Ｄｂを利用する
のが良い。なお、受信データ信号Ｄａが大きく鈍ってし
まうような伝送路ではｔ2 又はｔ3 の識別点にラッチ出
力パターンＬａ〜Ｌｃが「０１０」となることが考えら
れる。この場合も受信データ信号Ｄｂを利用するのが良
い。さらに受信データ信号Ｄａの遅延が少なくなった場
合について上記と同様に考えられる。
【００１４】上記のようなラッチ出力パターンＬａ〜Ｌ
ｃと選択部３３における選択の関係を表にしたのが図４
の（Ｂ）であり、図３の選択部３３は図４の（Ｂ）の表
を満足するように構成されている。こうして、第１実施
例の構成では送信部１がテスト用データを一回送信する
だけで、各スキューキャンセル部３0〜３n では夫々独
自のスキューが補償され、その状態で保持（ロック）さ
れる。
ｃと選択部３３における選択の関係を表にしたのが図４
の（Ｂ）であり、図３の選択部３３は図４の（Ｂ）の表
を満足するように構成されている。こうして、第１実施
例の構成では送信部１がテスト用データを一回送信する
だけで、各スキューキャンセル部３0〜３n では夫々独
自のスキューが補償され、その状態で保持（ロック）さ
れる。
【００１５】図５は第２実施例のスキューキャンセル部
のブロック図で、図において３１はデータ信号遅延部、
３４はテスト用データの入力毎に受信及び遅延データ信
号Ｄａ〜Ｄｅのうち隣位相の信号の組を順次選択して出
力する選択部、３４１，３４２はセレクタ、３４３はカ
ウンタ、３５は選択部３４の出力を基準のクロック信号
Ｃａで並列にサンプリングするラッチ回路（サンプリン
グ部）、３６はサンプリング部３５の出力が全て真の時
に選択部３４の選択をロックするロック部、５は同期用
信号Ｓの後端を遅延させる遅延ユニット（ＤＵ）、ＮＡ
はＮＡＮＤゲート回路である。
のブロック図で、図において３１はデータ信号遅延部、
３４はテスト用データの入力毎に受信及び遅延データ信
号Ｄａ〜Ｄｅのうち隣位相の信号の組を順次選択して出
力する選択部、３４１，３４２はセレクタ、３４３はカ
ウンタ、３５は選択部３４の出力を基準のクロック信号
Ｃａで並列にサンプリングするラッチ回路（サンプリン
グ部）、３６はサンプリング部３５の出力が全て真の時
に選択部３４の選択をロックするロック部、５は同期用
信号Ｓの後端を遅延させる遅延ユニット（ＤＵ）、ＮＡ
はＮＡＮＤゲート回路である。
【００１６】図６は第２実施例のスキューキャンセル部
の動作タイミングチャートである。最初にテスト用デー
タが送られるタイミングではカウンタ３４３のカウン
ト出力ＱＣは「０」であり、セレクタ３４２は受信デー
タ信号Ｄａを、セレクタ３４１は遅延データ信号Ｄｂを
夫々選択している。この状態で、ラッチ回路３５はセレ
クタ３４２，３４１の各出力ＤA （＝Ｄａ），ＤB（＝
Ｄｂ）を基準のクロック信号Ｃａで並列にサンプリング
するが、いずれのデータ信号ＤA ，ＤB も識別点から外
れているので、そのラッチ出力パターンＬA ，ＬB は
「００」である。このために、カウンタ３４３は信号Ｓ
´立ち下がりで＋１される。
の動作タイミングチャートである。最初にテスト用デー
タが送られるタイミングではカウンタ３４３のカウン
ト出力ＱＣは「０」であり、セレクタ３４２は受信デー
タ信号Ｄａを、セレクタ３４１は遅延データ信号Ｄｂを
夫々選択している。この状態で、ラッチ回路３５はセレ
クタ３４２，３４１の各出力ＤA （＝Ｄａ），ＤB（＝
Ｄｂ）を基準のクロック信号Ｃａで並列にサンプリング
するが、いずれのデータ信号ＤA ，ＤB も識別点から外
れているので、そのラッチ出力パターンＬA ，ＬB は
「００」である。このために、カウンタ３４３は信号Ｓ
´立ち下がりで＋１される。
【００１７】次にテスト用データが送られるタイミング
ではカウンタ３４３のカウント出力ＱＣは「１」であ
り、セレクタ３４２は遅延データ信号Ｄｂを、セレクタ
３４１は遅延データ信号Ｄｃを夫々選択している。これ
により、ラッチ出力パターンＬA ，ＬB は「０１」とな
るが、識別点との同期は十分でないので、この場合も信
号Ｓ´立ち下がりでカウンタ３４３が＋１される。
ではカウンタ３４３のカウント出力ＱＣは「１」であ
り、セレクタ３４２は遅延データ信号Ｄｂを、セレクタ
３４１は遅延データ信号Ｄｃを夫々選択している。これ
により、ラッチ出力パターンＬA ，ＬB は「０１」とな
るが、識別点との同期は十分でないので、この場合も信
号Ｓ´立ち下がりでカウンタ３４３が＋１される。
【００１８】更に次にテスト用データが送られるタイミ
ングではカウンタ３４３のカウント出力ＱＣは「２」
であり、セレクタ３４２は遅延データ信号Ｄｃを、セレ
クタ３４１は遅延データ信号Ｄｄを夫々選択している。
これにより、ラッチ出力パターンＬA ，ＬB は「１１」
となり、この状態で、遅延データ信号Ｄｃの後端から見
た余裕αとしては０〜Δｔが、また遅延データ信号Ｄｄ
の後端から見た余裕βとしてはΔｔ〜２Δｔが確保され
る。そこで、選択部３４は遅延データ信号Ｄｄを利用
（選択）することにして、ロック部３６はラッチ出力パ
ターンＬA ，ＬB が「１１」であることにより、その後
のラッチ回路３５によるサンプリング及びカウンタ３４
３のカウントを消勢する。
ングではカウンタ３４３のカウント出力ＱＣは「２」
であり、セレクタ３４２は遅延データ信号Ｄｃを、セレ
クタ３４１は遅延データ信号Ｄｄを夫々選択している。
これにより、ラッチ出力パターンＬA ，ＬB は「１１」
となり、この状態で、遅延データ信号Ｄｃの後端から見
た余裕αとしては０〜Δｔが、また遅延データ信号Ｄｄ
の後端から見た余裕βとしてはΔｔ〜２Δｔが確保され
る。そこで、選択部３４は遅延データ信号Ｄｄを利用
（選択）することにして、ロック部３６はラッチ出力パ
ターンＬA ，ＬB が「１１」であることにより、その後
のラッチ回路３５によるサンプリング及びカウンタ３４
３のカウントを消勢する。
【００１９】こうして、送信部１が規定回数のテスト用
データを送る間に受信部２の各スキューキャンセル部３
0 〜３n では夫々独自のタイミングにスキューを補償し
てその状態をロックし、送信部１からの一連のテスト用
データの送信が終了した時点では受信部２におけるスキ
ューがキャンセルされている。この第２実施例によれ
ば、遅延データ信号の種類（分解能）を増してもラッチ
回路３５のサイズを増さないで済む利点がある。しか
も、第１実施例の選択部３３にあるような複雑なデコー
ダ回路を必要としないので、全体の回路も大きくならな
いで済む。
データを送る間に受信部２の各スキューキャンセル部３
0 〜３n では夫々独自のタイミングにスキューを補償し
てその状態をロックし、送信部１からの一連のテスト用
データの送信が終了した時点では受信部２におけるスキ
ューがキャンセルされている。この第２実施例によれ
ば、遅延データ信号の種類（分解能）を増してもラッチ
回路３５のサイズを増さないで済む利点がある。しか
も、第１実施例の選択部３３にあるような複雑なデコー
ダ回路を必要としないので、全体の回路も大きくならな
いで済む。
【００２０】図７は第３実施例のスキューキャンセル部
のブロック図で、図において３１はデータ信号遅延部、
３７は基準のクロック信号Ｃａを順次遅延させて遅延ク
ロック信号Ｃｂ〜Ｃｅを形成するクロック信号遅延部、
３８は受信データ信号Ｄａを基準及び遅延クロック信号
Ｃａ〜Ｃｅで順次サンプリングするサンプリング部、３
９はサンプリング部３８の出力の真の数が所定数となる
ような受信又は遅延データ信号Ｄａ〜Ｄｅを選択する選
択部、３９１はセレクタ、３９２はＲＯＭ、ＦＦはフリ
ップフロップ回路である。
のブロック図で、図において３１はデータ信号遅延部、
３７は基準のクロック信号Ｃａを順次遅延させて遅延ク
ロック信号Ｃｂ〜Ｃｅを形成するクロック信号遅延部、
３８は受信データ信号Ｄａを基準及び遅延クロック信号
Ｃａ〜Ｃｅで順次サンプリングするサンプリング部、３
９はサンプリング部３８の出力の真の数が所定数となる
ような受信又は遅延データ信号Ｄａ〜Ｄｅを選択する選
択部、３９１はセレクタ、３９２はＲＯＭ、ＦＦはフリ
ップフロップ回路である。
【００２１】図８は第３実施例のスキューキャンセル部
の動作タイミングチャートで、クロック信号遅延部３７
は基準のクロック信号Ｃａを順次遅延させて遅延クロッ
ク信号Ｃｂ〜Ｃｅを形成している。この状態で、サンプ
リング部３８は受信データ信号Ｄａを基準及び遅延クロ
ック信号Ｃａ〜Ｃｅで順次サンプリングするが、各サン
プリングの出力が真「１」となるか偽「０」となるかは
基準のクロック信号Ｃａに対する受信データ信号Ｄａの
位相ｔi に依存する。
の動作タイミングチャートで、クロック信号遅延部３７
は基準のクロック信号Ｃａを順次遅延させて遅延クロッ
ク信号Ｃｂ〜Ｃｅを形成している。この状態で、サンプ
リング部３８は受信データ信号Ｄａを基準及び遅延クロ
ック信号Ｃａ〜Ｃｅで順次サンプリングするが、各サン
プリングの出力が真「１」となるか偽「０」となるかは
基準のクロック信号Ｃａに対する受信データ信号Ｄａの
位相ｔi に依存する。
【００２２】即ち、受信データ信号Ｄａが位相ｔ0 で到
着する場合はサンプリング部３８のサンプリング出力パ
ターンは「１１１１１」となり、この場合は識別点が受
信データ信号Ｄａの中心にあるので選択部３９は受信デ
ータ信号Ｄａをそのまま利用（選択）できる。次に、受
信データ信号Ｄａが位相ｔ1 で到着する場合はそのサン
プリング出力パターンは「１１１１０」となり、この場
合も受信データ信号Ｄａを利用できる。しかし、受信デ
ータ信号Ｄａが位相ｔ2 で到着する場合はそのサンプリ
ング出力パターンは「１１１００」となり、この場合は
識別点が受信データ信号Ｄａの後端側に幾分ずれるの
で、この分を補償するために遅延データ信号Ｄｂを利用
するのが良い。さらに、受信データ信号Ｄａが位相ｔ3
で到着する場合はそのサンプリング出力パターンは「１
１０００」となりこの場合は遅延データ信号Ｄｃを利用
するのが良い。以下、同様である。
着する場合はサンプリング部３８のサンプリング出力パ
ターンは「１１１１１」となり、この場合は識別点が受
信データ信号Ｄａの中心にあるので選択部３９は受信デ
ータ信号Ｄａをそのまま利用（選択）できる。次に、受
信データ信号Ｄａが位相ｔ1 で到着する場合はそのサン
プリング出力パターンは「１１１１０」となり、この場
合も受信データ信号Ｄａを利用できる。しかし、受信デ
ータ信号Ｄａが位相ｔ2 で到着する場合はそのサンプリ
ング出力パターンは「１１１００」となり、この場合は
識別点が受信データ信号Ｄａの後端側に幾分ずれるの
で、この分を補償するために遅延データ信号Ｄｂを利用
するのが良い。さらに、受信データ信号Ｄａが位相ｔ3
で到着する場合はそのサンプリング出力パターンは「１
１０００」となりこの場合は遅延データ信号Ｄｃを利用
するのが良い。以下、同様である。
【００２３】ＲＯＭ３９２はサンプリング出力パターン
をアドレス入力として上記のような受信又は遅延データ
信号Ｄａ〜Ｄｅを選択するためのデータを出力するもの
であり、これにより、各スキューキャンセル部３0 〜３
nでは高い精度でスキューをキャンセルできる。図９は
他の実施例のスキューキャンセル方式の構成を示す図
で、図において３ 0 〜３n は第１実施例のスキューキャ
ンセル部、３７はクロック信号遅延部、４０はいずれか
のスキューキャンセル部３0 〜３n におけるラッチ回路
（サンプリング部）３２の全出力が偽の状態であること
を検出する検出部、４１は検出部４０の偽の状態の検出
により基準のクロック信号Ｃａに代えて遅延クロック信
号Ｃｂ〜Ｃｅを順次基準のクロック信号Ｃａとして出力
するクロック選択部、４１１はセレクタ、４１２はカウ
ンタ、ＮＯはＮＯＲゲート回路である。
をアドレス入力として上記のような受信又は遅延データ
信号Ｄａ〜Ｄｅを選択するためのデータを出力するもの
であり、これにより、各スキューキャンセル部３0 〜３
nでは高い精度でスキューをキャンセルできる。図９は
他の実施例のスキューキャンセル方式の構成を示す図
で、図において３ 0 〜３n は第１実施例のスキューキャ
ンセル部、３７はクロック信号遅延部、４０はいずれか
のスキューキャンセル部３0 〜３n におけるラッチ回路
（サンプリング部）３２の全出力が偽の状態であること
を検出する検出部、４１は検出部４０の偽の状態の検出
により基準のクロック信号Ｃａに代えて遅延クロック信
号Ｃｂ〜Ｃｅを順次基準のクロック信号Ｃａとして出力
するクロック選択部、４１１はセレクタ、４１２はカウ
ンタ、ＮＯはＮＯＲゲート回路である。
【００２４】図１０は他の実施例のスキューキャンセル
方式の動作タイミングチャートである。図において、最
初にテスト用データが送られるタイミングではカウン
タ４１２のカウント出力ＱＣは「０」であり、セレクタ
４１１は基準のクロック信号Ｃａを選択して全スキュー
キャンセル部３0 〜３n に供給している。これにより、
各スキューキャンセル部３0 〜３n のラッチ回路３２は
受信及び遅延データ信号Ｄａ〜Ｄｃを基準のクロック信
号Ｃａで並列にサンプリングするが、この場合に、もし
全スキューキャンセル部３0 〜３n のラッチ回路３２に
おいてラッチ出力パターンの少なくとも１つが真になっ
ていれば夫々において位相補償が適正に行われたことに
なる。しかし、図示の如くいずれかのラッチ回路３２に
おいて受信及び遅延データ信号Ｄａ〜Ｄｃのいずれもラ
ッチできないチャネルが存在すると、もはや基準のクロ
ック信号Ｃａでは補償しきれないデータ信号のキューが
存在することになる。この場合は検出部４０の出力はＨ
ＩＧＨレベルであり、カウンタ４１２は信号Ｓ´立ち下
がりで＋１される。
方式の動作タイミングチャートである。図において、最
初にテスト用データが送られるタイミングではカウン
タ４１２のカウント出力ＱＣは「０」であり、セレクタ
４１１は基準のクロック信号Ｃａを選択して全スキュー
キャンセル部３0 〜３n に供給している。これにより、
各スキューキャンセル部３0 〜３n のラッチ回路３２は
受信及び遅延データ信号Ｄａ〜Ｄｃを基準のクロック信
号Ｃａで並列にサンプリングするが、この場合に、もし
全スキューキャンセル部３0 〜３n のラッチ回路３２に
おいてラッチ出力パターンの少なくとも１つが真になっ
ていれば夫々において位相補償が適正に行われたことに
なる。しかし、図示の如くいずれかのラッチ回路３２に
おいて受信及び遅延データ信号Ｄａ〜Ｄｃのいずれもラ
ッチできないチャネルが存在すると、もはや基準のクロ
ック信号Ｃａでは補償しきれないデータ信号のキューが
存在することになる。この場合は検出部４０の出力はＨ
ＩＧＨレベルであり、カウンタ４１２は信号Ｓ´立ち下
がりで＋１される。
【００２５】そして、次にテスト用データが送られるタ
イミングではカウンタ４１２のカウント出力ＱＣは
「１」であり、セレクタ４１１は基準のクロック信号Ｃ
ａに代えて遅延クロック信号Ｃｂを選択しており、これ
により、各スキューキャンセル部３0 〜３n のラッチ回
路３２は受信及び遅延データ信号Ｄａ〜Ｄｃを遅延クロ
ック信号Ｃｂで並列にサンプリングすることになる。こ
うして、全スキューキャンセル部３0 〜３n のラッチ回
路３２においてラッチ出力パターンの少なくとも１つが
真になっていれば全チャネルにおいて位相補償が適正に
行われたことになる。これにより、検出部４０の出力は
ＬＯＷレベルになり、カウンタ４１２のカウントイネー
ブル端子Ｅが消勢されて、さらにこの状態がトランスミ
ッタ回路Ｔを介して送信部１のテストデータ発生部４に
知らされる。これによりテストデータ発生部４はそれ以
上のテストデータの発生を停止し、こうして全スキュー
キャンセル部３0 〜３n の選択がロックされる。
イミングではカウンタ４１２のカウント出力ＱＣは
「１」であり、セレクタ４１１は基準のクロック信号Ｃ
ａに代えて遅延クロック信号Ｃｂを選択しており、これ
により、各スキューキャンセル部３0 〜３n のラッチ回
路３２は受信及び遅延データ信号Ｄａ〜Ｄｃを遅延クロ
ック信号Ｃｂで並列にサンプリングすることになる。こ
うして、全スキューキャンセル部３0 〜３n のラッチ回
路３２においてラッチ出力パターンの少なくとも１つが
真になっていれば全チャネルにおいて位相補償が適正に
行われたことになる。これにより、検出部４０の出力は
ＬＯＷレベルになり、カウンタ４１２のカウントイネー
ブル端子Ｅが消勢されて、さらにこの状態がトランスミ
ッタ回路Ｔを介して送信部１のテストデータ発生部４に
知らされる。これによりテストデータ発生部４はそれ以
上のテストデータの発生を停止し、こうして全スキュー
キャンセル部３0 〜３n の選択がロックされる。
【００２６】この実施例によれば、クロック信号に対し
てデータ信号の位相を進めることができるのでスキュー
をキャンセルできる範囲が拡大する効果がある。なお、
上記実施例は電気信号の並列伝送路について述べたが、
光の並列伝送路にも適用できる。また、上記実施例では
全データチャネルにスキューキャンセル部３0 〜３n を
設けたが、システムの布線の状況、材質等により予め位
相補償が必要と思われるデータチャネルにのみに設ける
ようにしてもよい。
てデータ信号の位相を進めることができるのでスキュー
をキャンセルできる範囲が拡大する効果がある。なお、
上記実施例は電気信号の並列伝送路について述べたが、
光の並列伝送路にも適用できる。また、上記実施例では
全データチャネルにスキューキャンセル部３0 〜３n を
設けたが、システムの布線の状況、材質等により予め位
相補償が必要と思われるデータチャネルにのみに設ける
ようにしてもよい。
【００２７】
【発明の効果】以上述べた如く本発明によれば、スキュ
ーキャンセル部３0〜３n は受信データ信号Ｄａを順次
遅延させて１又は２以上の遅延データ信号Ｄｂ，Ｄｃを
形成すると共に、受信及び遅延データ信号Ｄａ〜Ｄｃと
基準のクロック信号Ｃａ間、又は受信データ信号Ｄａと
基準のクロック信号Ｃａ及びこれを順次遅延させて形成
した１又は２以上の遅延クロック信号Ｃｂ，Ｃｃ間での
位相を比較することにより、基準のクロック信号Ｃａに
位相の近い受信又は遅延データ信号Ｄａ〜Ｄｃを選択す
るので、並列伝送路におけるスキューを効果的にキャン
セルでき、従って、並列データの伝送路長を長くできる
と共に並列データの高速転送が行える。
ーキャンセル部３0〜３n は受信データ信号Ｄａを順次
遅延させて１又は２以上の遅延データ信号Ｄｂ，Ｄｃを
形成すると共に、受信及び遅延データ信号Ｄａ〜Ｄｃと
基準のクロック信号Ｃａ間、又は受信データ信号Ｄａと
基準のクロック信号Ｃａ及びこれを順次遅延させて形成
した１又は２以上の遅延クロック信号Ｃｂ，Ｃｃ間での
位相を比較することにより、基準のクロック信号Ｃａに
位相の近い受信又は遅延データ信号Ｄａ〜Ｄｃを選択す
るので、並列伝送路におけるスキューを効果的にキャン
セルでき、従って、並列データの伝送路長を長くできる
と共に並列データの高速転送が行える。
【図１】図１は本発明の原理的構成図である。
【図２】図２は実施例のスキューキャンセル方式の構成
を示す図である。
を示す図である。
【図３】図３は第１実施例のスキューキャンセル部のブ
ロック図である。
ロック図である。
【図４】図４は第１実施例のスキューキャンセル部の動
作を説明する図である。
作を説明する図である。
【図５】図５は第２実施例のスキューキャンセル部のブ
ロック図である。
ロック図である。
【図６】図６は第２実施例のスキューキャンセル部の動
作タイミングチャートである。
作タイミングチャートである。
【図７】図７は第３実施例のスキューキャンセル部のブ
ロック図である。
ロック図である。
【図８】図８は第３実施例のスキューキャンセル部の動
作タイミングチャートである。
作タイミングチャートである。
【図９】図９は他の実施例のスキューキャンセル方式の
構成を示す図である。
構成を示す図である。
【図１０】図１０は他の実施例のスキューキャンセル方
式の動作タイミングチャートである。
式の動作タイミングチャートである。
【図１１】図１１は並列伝送路におけるデータ信号のス
キューを説明する図である。
キューを説明する図である。
１ 送信部 ２ 受信部 ３0 〜３n スキューキャンセル部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 滝澤 雄二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 池田 聡美 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (5)
- 【請求項１】 送信部（１）と受信部（２）間の並列伝
送路で発生するデータ信号のスキューをキャンセルする
スキューキャンセル方式において、 受信部（２）は、 受信データ信号（Ｄａ）を順次遅延させて１又は２以上
の遅延データ信号（Ｄｂ，Ｄｃ）を形成すると共に、受
信及び遅延データ信号（Ｄａ〜Ｄｃ）と基準のクロック
信号（Ｃａ）間、又は受信データ信号（Ｄａ）と基準の
クロック信号（Ｃａ）及びこれを順次遅延させて形成し
た１又は２以上の遅延クロック信号（Ｃｂ，Ｃｃ）間で
の位相を比較することにより、基準のクロック信号（Ｃ
ａ）に位相の近い受信又は遅延データ信号（Ｄａ〜Ｄ
ｃ）を選択するスキューキャンセル部（３0 〜３n ）を
備え、 送信部（１）からテスト用データを送信して各スキュー
キャンセル部（３0〜３n ）における選択をロックする
ことを特徴とするスキューキャンセル方式。 - 【請求項２】 各スキューキャンセル部（３0 〜３n ）
は、 受信データ信号（Ｄａ）を順次遅延させて１又は２以上
の遅延データ信号（Ｄｂ，Ｄｃ）を形成するデータ信号
遅延部（３１）と、 受信及び遅延データ信号（Ｄａ〜Ｄｃ）を基準のクロッ
ク信号（Ｃａ）で並列にサンプリングするサンプリング
部（３２）と、 サンプリング部（３２）の出力が真である受信及び遅延
データ信号（Ｄａ〜Ｄｃ）のうち基準のクロック信号
（Ｃａ）に位相の近いものを選択する選択部（３３）と
を備えることを特徴とする請求項１のスキューキャンセ
ル方式。 - 【請求項３】 受信部（２）は、 基準のクロック信号（Ｃａ）を順次遅延させて１又は２
以上の遅延クロック信号（Ｃｂ〜Ｃｅ）を形成するクロ
ック信号遅延部（３７）と、 いずれかのスキューキャンセル部（３0 〜３n ）におけ
るサンプリング部（３２）の全出力が偽の状態であるこ
とを検出する検出部（４０）と、 検出部（４０）の偽の状態の検出により基準のクロック
信号（Ｃａ）に代えて遅延クロック信号（Ｃｂ〜Ｃｅ）
を順次基準のクロック信号（Ｃａ）として出力するクロ
ック選択部（４１）とを備えることを特徴とする請求項
２のスキューキャンセル方式。 - 【請求項４】 各スキューキャンセル部（３0 〜３n ）
は、 受信データ信号（Ｄａ）を順次遅延させて１又は２以上
の遅延データ信号（Ｄｂ〜Ｄｅ）を形成するデータ信号
遅延部（３１）と、 テスト用データの入力毎に、受信及び遅延データ信号
（Ｄａ〜Ｄｅ）のうち隣位相の信号の組を順次選択して
出力する選択部（３４）と、 選択部（３４）の出力を基準のクロック信号（Ｃａ）で
並列にサンプリングするサンプリング部（３５）と、 サンプリング部（３５）の出力が全て真の時に選択部
（３４）の選択をロックするロック部（３６）とを備え
ることを特徴とする請求項１のスキューキャンセル方
式。 - 【請求項５】 各スキューキャンセル部（３0 〜３n ）
は、 受信データ信号（Ｄａ）を順次遅延させて１又は２以上
の遅延データ信号（Ｄｂ〜Ｄｅ）を形成するデータ信号
遅延部（３１）と、 基準のクロック信号（Ｃａ）を順次遅延させて１又は２
以上の遅延クロック信号（Ｃｂ〜Ｃｅ）を形成するクロ
ック信号遅延部（３７）と、 受信データ信号（Ｄａ）を基準及び遅延クロック信号
（Ｃａ〜Ｃｅ）で順次サンプリングするサンプリング部
（３８）と、 サンプリング部（３８）の出力の真の数が所定数となる
ような受信又は遅延データ信号（Ｄａ〜Ｄｅ）を選択す
る選択部（３９）とを備えることを特徴とする請求項１
のスキューキャンセル方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3267784A JPH05110550A (ja) | 1991-10-16 | 1991-10-16 | スキユーキヤンセル方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3267784A JPH05110550A (ja) | 1991-10-16 | 1991-10-16 | スキユーキヤンセル方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110550A true JPH05110550A (ja) | 1993-04-30 |
Family
ID=17449542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3267784A Withdrawn JPH05110550A (ja) | 1991-10-16 | 1991-10-16 | スキユーキヤンセル方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110550A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738590A (ja) * | 1993-06-01 | 1995-02-07 | Internatl Business Mach Corp <Ibm> | 並列／直列バスにおけるエラー検出および回復システム |
| US5621774A (en) * | 1993-11-30 | 1997-04-15 | Hitachi, Ltd. | Method and apparatus for synchronizing parallel data transfer |
| US6370200B1 (en) | 1997-08-04 | 2002-04-09 | Matsushita Electric Industrial Co., Ltd. | Delay adjusting device and method for plural transmission lines |
| KR100459709B1 (ko) * | 2002-04-03 | 2004-12-04 | 삼성전자주식회사 | 여유 있는 셋업 앤드 홀드 타임 마진을 가지는 병렬-직렬송신 회로 |
| US6829316B1 (en) | 1998-04-28 | 2004-12-07 | Matsushita Electric Industrial Co., Ltd. | Input circuit and output circuit |
| WO2005050904A1 (ja) * | 2003-11-20 | 2005-06-02 | Advantest Corporation | クロックリカバリ回路及び通信デバイス |
| JP2007293911A (ja) * | 1996-09-17 | 2007-11-08 | Fujitsu Ltd | 半導体装置 |
| US7496781B2 (en) | 1997-06-12 | 2009-02-24 | Fujitsu, Ltd. | Timing signal generating circuit with a master circuit and slave circuits |
| US7522684B2 (en) | 2002-09-17 | 2009-04-21 | Fuji Xerox Co., Ltd. | Signal transmission system |
| JP2009206696A (ja) * | 2008-02-27 | 2009-09-10 | Mitsubishi Electric Corp | 伝送システム |
| WO2010007790A1 (ja) * | 2008-07-18 | 2010-01-21 | 株式会社ニコン | データ転送装置および電子カメラ |
| JP4634605B2 (ja) * | 1998-03-12 | 2011-02-16 | エルピーダメモリ株式会社 | データ伝送システム |
| WO2012147258A1 (ja) * | 2011-04-25 | 2012-11-01 | パナソニック株式会社 | チャネル間スキュー調整回路 |
| US8744030B2 (en) | 2010-06-25 | 2014-06-03 | Fujitsu Limited | Data transmission system, data transmission method, and transmission device |
| US8824614B2 (en) | 2012-02-23 | 2014-09-02 | Fuji Xerox Co., Ltd. | Image processing apparatus, signal transfer circuit, and semiconductor integrated circuit |
| US9025701B2 (en) | 2013-02-28 | 2015-05-05 | Renesas Sp Drivers Inc. | Receiver and transmission and reception system |
-
1991
- 1991-10-16 JP JP3267784A patent/JPH05110550A/ja not_active Withdrawn
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738590A (ja) * | 1993-06-01 | 1995-02-07 | Internatl Business Mach Corp <Ibm> | 並列／直列バスにおけるエラー検出および回復システム |
| US5621774A (en) * | 1993-11-30 | 1997-04-15 | Hitachi, Ltd. | Method and apparatus for synchronizing parallel data transfer |
| JP2007293911A (ja) * | 1996-09-17 | 2007-11-08 | Fujitsu Ltd | 半導体装置 |
| US8065553B2 (en) | 1997-06-12 | 2011-11-22 | Fujitsu Limited | Phase interpolator for a timing signal generating circuit |
| US7496781B2 (en) | 1997-06-12 | 2009-02-24 | Fujitsu, Ltd. | Timing signal generating circuit with a master circuit and slave circuits |
| KR100546924B1 (ko) * | 1997-08-04 | 2006-03-23 | 마츠시타 덴끼 산교 가부시키가이샤 | 복수전송선로간의지연시간조정장치및조정방법 |
| US6370200B1 (en) | 1997-08-04 | 2002-04-09 | Matsushita Electric Industrial Co., Ltd. | Delay adjusting device and method for plural transmission lines |
| JP4634605B2 (ja) * | 1998-03-12 | 2011-02-16 | エルピーダメモリ株式会社 | データ伝送システム |
| US7149267B2 (en) | 1998-04-28 | 2006-12-12 | Matsushita Electric Industrial Co., Ltd. | Input circuit and output circuit |
| US6829316B1 (en) | 1998-04-28 | 2004-12-07 | Matsushita Electric Industrial Co., Ltd. | Input circuit and output circuit |
| KR100459709B1 (ko) * | 2002-04-03 | 2004-12-04 | 삼성전자주식회사 | 여유 있는 셋업 앤드 홀드 타임 마진을 가지는 병렬-직렬송신 회로 |
| US7522684B2 (en) | 2002-09-17 | 2009-04-21 | Fuji Xerox Co., Ltd. | Signal transmission system |
| WO2005050904A1 (ja) * | 2003-11-20 | 2005-06-02 | Advantest Corporation | クロックリカバリ回路及び通信デバイス |
| US6987410B2 (en) | 2003-11-20 | 2006-01-17 | Advantest Corporation | Clock recovery circuit and communication device |
| JP2009206696A (ja) * | 2008-02-27 | 2009-09-10 | Mitsubishi Electric Corp | 伝送システム |
| WO2010007790A1 (ja) * | 2008-07-18 | 2010-01-21 | 株式会社ニコン | データ転送装置および電子カメラ |
| US8744030B2 (en) | 2010-06-25 | 2014-06-03 | Fujitsu Limited | Data transmission system, data transmission method, and transmission device |
| JP5573950B2 (ja) * | 2010-06-25 | 2014-08-20 | 富士通株式会社 | データ伝送システム、データ伝送方法および送信装置 |
| WO2012147258A1 (ja) * | 2011-04-25 | 2012-11-01 | パナソニック株式会社 | チャネル間スキュー調整回路 |
| US9356589B2 (en) | 2011-04-25 | 2016-05-31 | Panasonic Intellectual Property Management Co., Ltd. | Interchannel skew adjustment circuit |
| US8824614B2 (en) | 2012-02-23 | 2014-09-02 | Fuji Xerox Co., Ltd. | Image processing apparatus, signal transfer circuit, and semiconductor integrated circuit |
| US9025701B2 (en) | 2013-02-28 | 2015-05-05 | Renesas Sp Drivers Inc. | Receiver and transmission and reception system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |