WO2012147258A1 - チャネル間スキュー調整回路 - Google Patents

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WO2012147258A1
WO2012147258A1 PCT/JP2012/001461 JP2012001461W WO2012147258A1 WO 2012147258 A1 WO2012147258 A1 WO 2012147258A1 JP 2012001461 W JP2012001461 W JP 2012001461W WO 2012147258 A1 WO2012147258 A1 WO 2012147258A1
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channel
adjustment circuit
signal
circuit
inter
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PCT/JP2012/001461
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剛志 江渕
岩田　徹
義英 小松
祐嗣 山田
慎也 宮嵜
剛 平木
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パナソニック株式会社
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    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to a circuit for adjusting signal skew between channels, and more particularly, to an interchannel skew adjustment circuit suitable for a parallel transmission interface such as LVDS.
  • LVDS Low Voltage Differential Signaling
  • 3D compatibility 4K2K
  • LVDS is an interface that transmits a clock signal (for example, 135 MHz ⁇ 1) and a plurality of data signals (for example, 945 Mbps ⁇ 20) simultaneously, and belongs to a clock forward type (source synchronous) parallel transmission interface.
  • This type of interface is configured to latch multiple data signals with the transmitted clock signal and can be configured with a very simple circuit, but the clock-to-data and data-to-data channel skew is the bottleneck. It is generally said that it is not suitable for high speed.
  • the result of receiving and latching the signal of each channel transmitted from the transmission circuit by the reception circuit is Some devices perform feedback adjustment to each signal on the transmission side so that each signal can be correctly latched on the reception side by feeding back to the transmission circuit (see, for example, Patent Document 1).
  • the skew between channels is adjusted by controlling the delay amount in the data delay circuit based on the frame signal included in the signal of each channel before delay adjustment (see, for example, Patent Document 2).
  • the following requirements are required for the inter-channel skew adjustment circuit used in the source synchronous parallel transmission interface represented by LVDS. (1) Since the signal transmission direction is only one direction from the transmission side to the reception side and there is no feedback signal from the reception side to the transmission side, it is necessary to satisfy the specifications of the inter-channel skew at the transmission end or the reception end. Therefore, there is a need for a mechanism that can automatically adjust the skew only on the transmission side or the reception side. (2) Since the number of channels is large, it is necessary to adjust the skew to a low area and low power. Therefore, it is desirable to perform skew adjustment using a digital circuit instead of an analog delay line.
  • the skew adjustment circuit disclosed in Patent Document 1 requires a feedback signal from the reception side and cannot perform skew adjustment only on the transmission side.
  • the skew adjustment circuit disclosed in Non-Patent Document 1 performs skew adjustment only on the reception side, it uses an analog delay line, so there is a concern about the circuit area and power consumption.
  • the skew adjustment circuit disclosed in Patent Document 2 feeds forward a frame signal to control the delay amount of each channel. Therefore, when there is a characteristic variation in the data delay circuit, each delay adjustment circuit There is a possibility that the output timing of the signal of the channel is shifted.
  • PVT variation in the delay circuit it becomes difficult to generate a constant delay, and the accuracy of skew adjustment deteriorates.
  • An inter-channel skew adjustment circuit is an inter-channel skew adjustment circuit that adjusts a signal skew between a first channel and a second channel, and the input signal of the first channel
  • a phase adjustment circuit that delays and outputs the signal with a variable delay amount, and a channel coupling that receives the output signal of the phase adjustment circuit and the signal of the second channel and detects the phase difference between the two signals.
  • a circuit and a control unit that controls a delay amount in the phase adjustment circuit based on a detection result of the channel coupling circuit.
  • the phase adjustment circuit can be realized by a digital circuit, and the circuit area and power consumption of the inter-channel skew adjustment circuit as a whole can be reduced. it can. Further, since the delay amount in the phase adjustment circuit is controlled based on the phase difference between the delayed first channel signal and the second channel signal, the feedback signals of the first and second channel signals Can be controlled, and the delay amount can be controlled in consideration of the characteristic variation of the phase adjustment circuit.
  • the inter-channel skew adjustment circuit detects a PVT variation of the phase adjustment circuit, and outputs a PVT information indicating the PVT variation, and the delay from the control unit based on the PVT information.
  • a PVT variation correction circuit that corrects a control value output to the adjustment circuit and controls a delay amount in the phase adjustment circuit may be provided.
  • the phase adjustment circuit can generate a constant delay regardless of the PVT variation.
  • the present invention it is possible to realize a channel-to-channel skew adjustment circuit with a low circuit area and low power consumption that can adjust signal skew between channels only on the transmission side or the reception side. Furthermore, the accuracy of skew adjustment can be improved by making it less susceptible to variations in PVT. As a result, the parallel transmission interface such as LVDS can be further increased in speed.
  • FIG. 1 is a configuration diagram of a transmission apparatus equipped with an inter-channel skew adjustment circuit according to an embodiment of the present invention.
  • FIG. 2 is a configuration diagram of a phase adjustment circuit according to an example.
  • FIG. 3 is a configuration diagram of a phase adjustment circuit according to another example.
  • FIG. 4 is a diagram showing a variation of the channel coupling circuit.
  • FIG. 5 is a diagram showing variations of the PVT variation detection circuit.
  • FIG. 6 is a diagram for explaining the principle of PVT information search.
  • FIG. 7 is a timing chart of various signals in the normal operation mode.
  • FIG. 8 is a timing chart of various signals in the calibration mode.
  • FIG. 9 is an operation flowchart in the calibration mode.
  • FIG. 1 is a configuration diagram of a transmission apparatus equipped with an inter-channel skew adjustment circuit according to an embodiment of the present invention.
  • FIG. 2 is a configuration diagram of a phase adjustment circuit according to an example.
  • FIG. 3 is a configuration diagram of
  • FIG. 10 is a schematic diagram illustrating a state in which an optimum control value is searched by sweeping an edge of a signal of a certain channel.
  • FIG. 11 is a diagram illustrating calculation of an optimal control value in consideration of jitter.
  • FIG. 12 is a configuration diagram of a receiving device equipped with an inter-channel skew adjustment circuit according to an embodiment of the present invention.
  • FIG. 13 is an overview of a television device according to an application example.
  • FIG. 1 shows an example in which an inter-channel skew adjustment circuit according to an embodiment of the present invention is mounted on a transmission apparatus.
  • the inter-channel skew adjustment circuit includes phase adjustment circuits 1 and 2, a channel coupling circuit 3, a multiphase clock generation circuit 4, a PVT variation detection circuit 5, a PVT variation correction circuit 6, and a control unit 7.
  • the transmission device includes a data transmission unit 100 (first channel) that converts the input parallel data signal into a serial data signal and transmits an LVDS data signal including the signal TD and its inverted signal NTD.
  • a clock transmitter 200 (second channel) for generating a clock signal and transmitting a differential clock signal composed of the signal TCK and its inverted signal NTCK.
  • the data transmission unit 100 performs 7: 1 parallel-serial conversion and transmits a 945 Mbps LVDS data signal, and the clock transmission unit 200 transmits a 135 MHz differential clock signal.
  • the multiphase clock generation circuit 4 receives the reference clock signal REFCK and outputs a multiphase clock signal. Specifically, the multiphase clock generation circuit 4 generates clock signals PH1 to PH14 obtained by dividing one cycle of a 135 MHz clock signal into 14 phases.
  • the multiphase clock generation circuit 4 includes a phase comparator, a charge pump circuit, a loop filter circuit, a PLL (Phase Locked Loop) circuit including a multiphase VCO (Voltage Controlled Oscillator) circuit, or a DLL (Delay Locked Loop). It can be realized with a circuit. Note that the multiphase clock signal may be received from the outside without providing the multiphase clock generation circuit 4.
  • the data transmission unit 100 includes a parallel / serial conversion circuit 102 and a driver circuit 104.
  • the parallel / serial conversion circuit 102 performs parallel / serial conversion on the input parallel data signal PDATA using PH2, PH4, PH6, PH8, PH10, PH12, and PH14 output from the multiphase clock generation circuit 4.
  • the driver circuit 104 is a current mode driver that receives the SDATA delayed by the phase adjustment circuit 1 and outputs an LVDS data signal.
  • a termination resistor (not shown) is inserted between TD / NTD, and an amplitude is generated by supplying a current from the driver circuit 104.
  • the resistance value of the termination resistor is 100 ⁇
  • the current supplied by the driver circuit 104 is 3.5 mA
  • an amplitude of 350 mV is generated.
  • the clock transmission unit 200 includes a clock generation circuit 202 and a driver circuit 204.
  • the clock generation circuit 202 uses the PH2 and PH10 output from the multiphase clock generation circuit 4 to generate a clock signal CK having a frequency 1/7 of the data rate.
  • the driver circuit 204 is a current mode driver that receives the CK delayed by the phase adjustment circuit 2 and outputs a differential clock signal.
  • the configuration of the driver circuit 204 is the same as the configuration of the driver circuit 104.
  • the phase adjustment circuits 1 and 2 delay the input signals with a delay amount corresponding to the given control value.
  • the phase adjustment circuits 1 and 2 are configured such that the delay amount is discretely switched according to the control value, and the phase of the output signal can be shifted slightly (for example, in increments of 10 ps).
  • FIG. 2 shows a configuration example of the phase adjustment circuit 1.
  • the phase adjustment circuit 1 according to this example includes a coarse adjustment unit 12 whose delay amount is variable in a large step, and a fine adjustment unit 14 whose delay amount is variable in a small step.
  • the delay amount is controlled by a control signal SEL [n: 0]. Can be switched discretely.
  • the coarse adjustment unit 12 includes a plurality of delay circuits 120. Each delay circuit 120 is inserted between an inverter circuit 122 having an input terminal IN1 and an output terminal OUT1, an inverter circuit 124 having an input terminal IN2 and an output terminal OUT2, and between the output terminal OUT1 and the input terminal IN2. A switch 126 that performs a switching operation in accordance with a control signal is provided. In two delay circuits 120 adjacent to each other, one output terminal OUT1 and the other input terminal IN1 are connected, and one input terminal IN2 and the other output terminal OUT2 are connected.
  • Each bit of SEL [n: 8] is given as a control signal to each delay circuit 120, SEL [n] is given to the first delay circuit 120, and SEL [8] is given to the last delay circuit 120. It is done. Accordingly, the delay amount in the coarse adjustment unit 12 becomes the minimum delay amount corresponding to the delay amount of one delay circuit 120 when SEL [n] is set to the logic level at which the switch 126 is closed, and SEL [8] is set to the logic level. When the level is set, the maximum delay amount (in this example, n-7 delay amounts of the delay circuit 120) is obtained. Note that the delay amount for one delay circuit 120 corresponds to the total value of the delay amount in the inverter circuit 122 and the delay amount in the inverter circuit 124.
  • the fine adjustment unit 14 includes a plurality of delay circuits 140 and further delays the output signal of the coarse adjustment unit 12.
  • Each delay circuit 140 includes an inverter circuit 142 having an input terminal IN and an output terminal OUT, and an inverter circuit 144 connected in parallel thereto.
  • the inverter circuit 144 is switched between active and inactive according to a given control signal. When the inverter circuit 144 is in the active state, the driving capability of the delay circuit 140 increases and the delay amount decreases. On the other hand, when the inverter circuit 144 is in an inactive state, the driving capability of the delay circuit 140 decreases and the delay amount increases.
  • Each delay circuit 140 is provided with each bit of SEL [7: 0] as a control signal, SEL [7] is provided to the first delay circuit 140, and SEL [0] is provided to the final delay circuit 140. It is done. For example, the delay amount in the fine adjustment unit 14 becomes the minimum delay amount when all the bits of SEL [7: 0] are set to the logic level that activates the inverter circuit 144, and is set to the logic level that deactivates the inverter circuit 144. Then, the maximum delay amount is reached.
  • FIG. 3 shows another configuration example of the phase adjustment circuit 1.
  • the phase adjustment circuit 1 according to this example also includes a coarse adjustment unit 12 whose delay amount is variable in a large step and a fine adjustment unit 14 whose delay amount is variable in a small step, and is delayed by a control signal SEL [n: 0].
  • the quantity can be switched discretely.
  • the coarse adjustment unit 12 includes a plurality of delay circuits 120 and a selector 121.
  • the configuration of each delay circuit 120 is as described above. However, the same control signal is given to the two delay circuits 120 adjacent to each other, and these two delay circuits 120 are used as a pair circuit.
  • Each bit of SEL [n: m] is given as a control signal to each pair circuit, SEL [n] is given to the first pair circuit, and SEL [m] is given to the last pair circuit.
  • the selector 121 receives each pair signal composed of a signal input to the input terminal IN1 and a signal output from the output terminal OUT2 of each pair circuit, and any one pair according to given SEL [n: m]. Output a signal.
  • the delay amount in the coarse adjustment unit 12 is the minimum delay amount for one delay circuit 120 when SEL [n] is set to the logic level at which the switch 126 is closed, and is the maximum when SEL [m] is set to the logic level. This is a delay amount (in this example, the delay amount of (n ⁇ m + 1) delay circuits 120).
  • the fine adjustment unit 14 includes a phase interpolator circuit 141.
  • the pair signal output from the selector 121 is input to the input terminals IN1 and IN2 of the phase interpolator circuit 141, respectively.
  • the phase interpolator circuit 141 interpolates the phase difference to generate a finer phase difference. For example, when the phase interpolator circuit 141 is controlled by SEL [m ⁇ 1: 0], the phase difference of the pair signal output from the coarse adjustment unit 12 is divided into 2 m gradations and any one of them is divided. A signal having a phase difference can be output from the output terminal OUT.
  • the phase interpolator circuit 141 is used, the number of signal passing stages can be reduced as compared with the fine adjustment unit 14 having the inverter chain configuration as shown in FIG. 2, and a finer delay can be generated.
  • the coarse adjustment unit 12 and the fine adjustment unit 14 are configured so that the maximum delay amount in the fine adjustment unit 14 corresponds to the delay amount of one delay circuit 120, respectively. Good.
  • the delay amount can be finely adjusted with the delay amount for one delay circuit 140 as a minimum change step while ensuring a wide dynamic range of the delay amount as a whole of the phase adjustment circuit 1.
  • the configuration of the phase adjustment circuit 2 is the same as that of the phase adjustment circuit 1.
  • the channel coupling circuit 3 receives the output signal of the phase adjustment circuit 1 and the output signal of the phase adjustment circuit 2, detects the phase difference between these two signals, and outputs the signal OUT_FF. That is, the channel coupling circuit 3 detects the phase relationship between SDATA and CK after phase adjustment.
  • the channel coupling circuit 3 can be reset by a calibration start signal CALIB_EN output from the control unit 7.
  • FIG. 4 shows a variation of the channel coupling circuit 3.
  • the channel coupling circuit 3 can be configured with one flip-flop 32.
  • the flip-flop 32 receives SDATA as a data signal and CK as a clock signal, and outputs OUT_FF.
  • the flip-flop 32 is supplied with CALIB_EN as a reset signal.
  • an inverted signal of SDATA is used as a data signal and CK is a clock signal as shown in FIG.
  • a flip-flop 34 to which CALIB_EN is input as a reset signal may be added.
  • signals output from the flip-flops 32 and 34 constitute OUT_FF. According to this configuration, the phase difference between the falling edge of SDATA and the rising edge of CK can also be detected.
  • a crossbar switch 36 may be added to the configuration of FIG. 4A so that the data input and clock input of the flip-flop 32 can be interchanged.
  • a crossbar switch 36 is added to the configuration of FIG. 4B so that the data inputs and clock inputs of the flip-flops 32 and 34 can be interchanged with each other. Good.
  • the PVT variation detection circuit 5 detects the PVT variation in the phase adjustment circuits 1 and 2 and outputs PVT information indicating the PVT variation.
  • the PVT information can be expressed as a digital code PVT_code having an arbitrary bit width.
  • FIG. 5 shows a variation of the PVT variation detection circuit 5.
  • the PVT variation detection circuit 5 can be configured with a delay circuit 51, a flip-flop 52, and a determination unit 53.
  • the delay circuit 51 delays PH1 output from the multiphase clock generation circuit 4 by a delay amount corresponding to PVT_code, and outputs a delay signal PH1_BD.
  • the delay circuit 51 can be configured by a plurality of cascaded delay elements and a decoder that controls each delay element by decoding PVT_code.
  • the flip-flop 52 receives PH1_BD as a data signal and PH2 output from the multiphase clock generation circuit 4 as a clock signal.
  • the determination unit 53 changes the PVT_code from the initial value to sweep the edge of PH1, and holds the PVT_code when the edge reaches the edge of PH2. Specifically, the determination unit 53 changes the PVT_code from the initial value, searches for the PVT_code when the output of the flip-flop 52 changes, and holds the found PVT_code.
  • the value represented by the PVT_code held in this way is small when the process is SS (Nch: slow, Pch: slow) and large when the process is FF (Nch: fast, Pch: fast). That is, PVT_code reflects process information.
  • a delay circuit 54 that delays PH1_BD and outputs a delay signal PH1_AD, and a flip-flop 55 that receives PH1_AD as a data signal and PH2 as a clock signal are added. May be.
  • the delay circuit 54 for example, it is appropriate to use the delay circuit 120 constituting the coarse adjustment unit 12 of the phase adjustment circuits 1 and 2.
  • the determination unit 53 changes the PVT_code from the initial value, searches for the PVT_code when the outputs of the flip-flops 52 and 55 become inconsistent, and holds the found PVT_code.
  • a clock signal with a phase later than this may be used instead of PH2, a clock signal with a phase later than this.
  • a selector 56 for selecting any one of PH2, PH3, PH4, and PH5 output from the multiphase clock generation circuit 4 is further added.
  • 56 outputs may be input as clock signals of the flip-flops 52 and 55.
  • a dummy selector 57 having the same internal delay amount as that of the selector 56 is provided in the preceding stage of the delay circuit 51, and PH1 is delayed by the same amount as the signal passing through the selector 56. desirable.
  • a dummy selector 57 may be provided after the delay circuit 51 to delay PH1_BD.
  • the sweep range of the edge of PH1 is the minimum phase difference of the multiphase clock generated by the multiphase clock generation circuit 4 (when using PH1 and PH2) or Since it is only a few times (when PH1 and PH5 are used), the maximum sweep time can be made relatively short. Thereby, the number of delay elements constituting the delay circuit 51 and the bit width of the PVT_code can be reduced, and PVT variation detection can be realized with a small circuit area.
  • control unit 7 outputs control values CONT_D and CONT_CK representing the delay amounts to be realized to the phase adjustment circuits 1 and 2, respectively.
  • the delay amount in the phase adjustment circuits 1 and 2 is determined by an integral multiple of a unit change step (for example, 10 ps), and CONT_D and CONT_CK are, for example, integer values representing multipliers and take values from 0 to 63. obtain.
  • the PVT variation correction circuit 6 corrects CONT_D and CONT_CK based on the PVT_code output from the PVT variation detection circuit 5, and controls the delay amounts in the phase adjustment circuits 1 and 2, respectively.
  • the PVT variation correction circuit 6 controls the phase adjustment circuits 1 and 2 with control values obtained by multiplying CONT_D and CONT_CK by PVT_code, respectively.
  • the control value when the process is SS (Nch: slow, Pch: slow) is small, and the control value when the process is FF (Nch: fast, Pch: fast) is growing. That is, the control value corrected by the PVT variation correcting circuit 6 reflects the process information.
  • FIG. 7 is a timing chart of various signals in the normal operation mode.
  • PDATA [6: 0] is a parallel data signal, and random data of 135 Mbps is input to the parallel / serial conversion circuit 102.
  • PH1 to PH14 are 14-phase clock signals generated by the multiphase clock generation circuit 4. The frequency of each clock signal is 135 MHz, and the interval between the rising edges is shifted by 1/14 of one cycle, that is, by 525 ps.
  • each bit signal of PDATA [6: 0] is latched and converted to SDATA by PH2, PH4, PH6, PH8, PH10, PH12, and PH14.
  • the number in the signal waveform indicating SDATA represents the corresponding bit position in PDATA.
  • the edge intervals of these seven clock signals are 1.05 ns, which corresponds to the minimum time width (UI: Unit Interval) of 945 Mbps serial data.
  • the SDATA data is converted into differential output data TD / NTD and output to an external cable or board wiring.
  • the clock generation circuit 202 generates a clock signal CK that rises at the rising edge of PH2 and falls at the rising edge of PH10. In the normal operation mode, since the channel coupling circuit 3 is controlled to be stopped, OUT_FF is always at the L level.
  • FIG. 8 is a timing chart of various signals in the calibration mode.
  • FIG. 9 shows an operation flow in the calibration mode. After the power supply of the transmission device is turned on and the multi-phase clock generation circuit 4 is locked, the calibration mode is started. First, by making CALIB_EN active, the reset of the channel coupling circuit 3 is released, and input of test data is started. In the calibration mode, a fixed signal is input as test data of PDATA [6: 0]. For ease of testing, a fixed signal that generates a data signal having the same frequency and pattern as CK is input. In addition, PVT information is acquired by the PVT variation detection circuit 5 at the start of the calibration mode.
  • CONT_CK is fixed to 31 which is the median value. This is because the SDATA phase difference with respect to CK is swept from ⁇ 320 ps to +320 ps to search for an optimal control value that optimizes the delay amount in the phase adjustment circuit 1.
  • FIG. 10 schematically shows how the optimum control value is searched by sweeping the edges of SDATA.
  • CONT_D when OUT_FF changes from 1 to 0 is the optimum control value.
  • the average value is the optimal control value.
  • the crossbar switch 36 is straight connected and OUT_FF changes from 1 to 0, and the crossbar switch 36 is cross-connected and OUT_FF is 1
  • the average value of CONT_D when changed to 0 is the optimum control value.
  • the average value is the optimal control value.
  • jitter is included in CK and SDATA
  • the maximum value of CONT_D when the rising edge of SDATA overlaps the rising edge of CK is set to Max_code.
  • the minimum value is Min_code
  • the optimum control value Optimum_code is given as an average value of the maximum value and the minimum value.
  • the falling edge of SDATA overlaps the rising edge of CK.
  • the optimum control value Optimum_code is given as an average value of the maximum value and the minimum value, with the maximum value of CONT_D being Max_code and the minimum value being Min_code.
  • Optimum_code calculated in this way is set in the control unit 7 as a control value CONT_D that optimizes the delay amount in the phase adjustment circuit 1. Thereafter, the input of the test data is terminated, and the calibration mode is terminated by resetting the channel coupling circuit 3 by inactivating CALIB_EN.
  • the calibration can be performed not only once at the time of power-on of the transmitting apparatus but continuously after the power-on. For example, in a television apparatus or the like, if calibration is performed during the blanking period, continuous calibration is possible without disturbing normal image output.
  • the inter-channel skew adjustment circuit according to this embodiment can be modified as follows. Instead of SDATA and CK, TD / NTD and TCK / NTCK may be input to the channel coupling circuit 3. Since only the phase adjustment circuit 1 can adjust the phase difference of SDATA with respect to CK, the phase adjustment circuit 2 can be omitted. If the PVT variation in the phase adjustment circuits 1 and 2 is not particularly problematic, the PVT variation detection unit 5 and the PVT variation correction unit 6 may be omitted.
  • the number of skew adjustment target channels may be three or more.
  • a combination of 1 channel of clock transmission unit and 5 channels of data transmission unit (1 port) may be used in units of 4 (4 ports).
  • a channel coupling circuit may be provided between the clock transmission unit and each data transmission unit to adjust the skew between the signal of the clock transmission unit and the signal of each data transmission unit.
  • skew adjustment may be performed between data transmission units or between clock transmission units.
  • the inter-channel skew adjustment circuit according to the present embodiment can be mounted on the receiving apparatus.
  • the receiving apparatus receives the LVDS data signal composed of the inter-channel skew adjustment circuit according to the present embodiment, the signal RD and its inverted signal NRD, and generates the parallel data signal PDATA (first data receiving unit 300)
  • a clock receiver 400 (second channel) that receives the differential clock signal composed of the signal RCK and its inverted signal NRCK and generates the clock signal CKOUT.
  • the clock receiving unit 400 includes a differential amplifier 402 that generates a clock signal CK from a differential clock signal, and a PLL circuit 404 that generates a multiphase clock and CKOUT from CK delayed by the phase adjustment circuit 2.
  • the data receiving unit 300 converts the SDATA delayed by the differential amplifier 302 that generates the serial data signal SDATA from the LVDS data signal and the phase adjustment circuit 1 into PDATA using the multiphase clock output from the PLL circuit 404.
  • the serial-parallel conversion circuit 304 is provided.
  • FIG. 13 shows an overview of a television apparatus according to an application example.
  • the television apparatus includes interfaces 502 and 504 for transmitting and receiving various signals, and these interfaces are connected to each other by an LVDS cable 506.
  • One of the interfaces 502 and 504 is a transmission side, and the other is a reception side.
  • the interface 502 includes the inter-channel skew adjustment circuit 10 according to the above embodiment.
  • the inter-channel skew adjustment circuit according to the above embodiment is suitable for a transmission / reception interface in a television apparatus.
  • the inter-channel skew adjustment circuit according to the above embodiment is also suitable for in-vehicle applications.
  • the inter-channel skew adjustment circuit according to the above embodiment can be applied to adjust the skew between two or more clock signals. it can.
  • the inter-channel skew adjustment circuit according to the present invention is suitable for a parallel transmission interface such as LVDS because the signal skew between channels can be adjusted only on the transmission side or the reception side with a small circuit area and low power consumption. is there.

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Abstract

　第１のチャネル（１００）と第２のチャネル（２００）との間の信号スキューを調整するチャネル間スキュー調整回路は、入力された第１のチャネルの信号を、離散的に可変の遅延量で遅延出力する位相調整回路（１）と、位相調整回路（１）の出力信号と第２のチャネル（２００）の信号とが入力され、これら二つの信号の位相差を検出するチャネル結合回路（３）と、チャネル結合回路（３）の検出結果に基づいて位相調整回路（１）における遅延量を制御する制御部（７）とを備えている。当該チャネル間スキュー調整回路は、送信側あるいは受信側のみでチャネル間の信号スキューを調整可能であり、低回路面積および低消費電力を達成する。

Description

チャネル間スキュー調整回路
　本発明は、チャネル間の信号スキューを調整する回路に関し、特に、ＬＶＤＳのようなパラレル伝送インターフェースに好適なチャネル間スキュー調整回路に関する。
　デジタルテレビ内部の各画像処理ＬＳＩの間や、画像処理ＬＳＩとディスプレイドライバとの間のデータ伝送を行うためのインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）が広く用いられている。近年、デジタルテレビは３Ｄ対応化や４Ｋ２Ｋ、８Ｋ４Ｋ対応化により情報伝送量が増大しており、ＬＶＤＳも更なる高速化、広帯域化が求められている。
　ＬＶＤＳはクロック信号（例えば、１３５ＭＨｚ×１本）と複数本のデータ信号（例えば、９４５Ｍｂｐｓ×２０本）を同時に伝送するインターフェースであり、クロックフォワードタイプ（ソースシンクロナス）のパラレル伝送インターフェースに属する。この種のインターフェースは、送信したクロック信号で複数本のデータ信号をラッチする構成であり、非常にシンプルな回路で構成できるが、クロック－データ間およびデータ－データ間のチャネル間スキューがボトルネックになり高速化には向かないと一般的に言われている。
　このチャネル間スキューの課題を解決するための１つの策として、データ信号のみを送信しクロック信号を送らないクロックエンベディッドタイプのインターフェースが存在する。この種のインターフェースは、各チャネル毎にデータ信号からクロック信号を抽出するので、チャネル間スキューの課題からは解放されるが、クロックリカバリ回路を受信側の各チャネルに搭載する必要があり、受信側の回路が非常に複雑で大面積、高コスト、大電力になってしまう。特にディスプレイドライバ等の受信チップはパネル側に配置されるため高耐圧の必要があるため通常微細プロセスは使えず面積が増大してしまう。
　そこで、クロックエンベデッドタイプではなくソースシンクロナス方式のインターフェースを用いて、なおかつチャネル間スキューの課題を解決する策として、送信回路から送信された各チャネルの信号を受信回路で受信してラッチした結果を送信回路にフィードバックし、受信側で各信号を正しくラッチできるように送信側の各信号の遅延調整を行っているものがある（例えば、特許文献１参照）。また、遅延調整前の各チャネルの信号に含まれるフレーム信号に基づいてデータ遅延回路における遅延量を制御することでチャネル間のスキューを調整しているものがある（例えば、特許文献２参照）。また、受信回路のチャネル間にアナログ回路構成の位相検知回路を設けて、チャネル間の位相差がなくなるようにアナログ遅延線の遅延量を調整しているものがある（例えば、非特許文献１参照）。
特開２００２－１８９６９８号公報 特開平１１－３４１１０２号公報
Yuxiang Zheng, et al., "A 5Gb/s Automatic Sub-Bit Between-Pair Skew Compensator for Parallel Data Communications in 0.13um CMOS", Digest of Symposium on VLSI Circuits, pp71-72, June, 2010
　ＬＶＤＳに代表されるソースシンクロナス方式のパラレル伝送インターフェースに用いられるチャネル間スキュー調整回路には次のような要件が求められる。
（１）信号伝送方向が送信側から受信側への一方向のみであり、受信側から送信側へのフィードバック信号がないため、送信端あるいは受信端でチャネル間スキューのスペックを満たす必要がある。したがって、送信側あるいは受信側のみで自動的にスキュー調整できる仕組みが必要である。
（２）チャネル数が多いため、低面積、低電力にスキュー調整する必要がある。したがって、アナログ遅延線ではなくデジタル回路を用いてスキュー調整を行うことが望ましい。
（３）テレビジョン装置などのセットを組み上げる担当者が送受信を含めた最適設定をするために、チャネル毎にスキューが微調整できる必要がある。そのためには、プロセス、電圧、温度のＰＶＴばらつきを受けにくくして一定遅延を生成する機構が必要である。
　特許文献１に開示されたスキュー調整回路は、受信側からのフィードバック信号を必要とし、送信側のみでスキュー調整を行うことができない。一方、非特許文献１に開示されたスキュー調整回路は、受信側のみでスキュー調整を行っているものの、アナログ遅延線を用いているため、回路面積、消費電力の大きさが懸念される。また、特許文献２に開示されたスキュー調整回路は、フレーム信号をフィードフォワードして各チャネルの遅延量を制御しているため、データ遅延回路に特性ばらつきなどがある場合に、遅延調整後の各チャネルの信号の出力タイミングがずれてしまうおそれがある。さらに、上記のいずれの従来技術においても、遅延回路にＰＶＴばらつきがあると一定遅延を生成することが困難となり、スキュー調整の精度が劣化する。
　上記問題に鑑み、本発明は、送信側あるいは受信側のみでチャネル間の信号スキューを調整可能な低回路面積および低消費電力のチャネル間スキュー調整回路を提供することを主たる課題とする。さらに、ＰＶＴばらつきの影響を受けにくい高精度のチャネル間スキュー調整回路を提供することを従たる課題とする。
　本発明の一局面に従うチャネル間スキュー調整回路は、第１のチャネルと第２のチャネルとの間の信号スキューを調整するチャネル間スキュー調整回路であって、入力された前記第１のチャネルの信号を、離散的に可変の遅延量で遅延出力する位相調整回路と、前記位相調整回路の出力信号と前記第２のチャネルの信号とが入力され、これら二つの信号の位相差を検出するチャネル結合回路と、前記チャネル結合回路の検出結果に基づいて前記位相調整回路における遅延量を制御する制御部とを備えている。
　これによると、位相調整回路における遅延量が離散的に可変であるため、位相調整回路はデジタル回路で実現することができ、チャネル間スキュー調整回路全体としての回路面積および消費電力を小さくすることができる。また、遅延出力された第１のチャネルの信号と第２のチャネルの信号との位相差に基づいて位相調整回路における遅延量が制御されるため、第１および第２のチャネルの信号のフィードバック信号が不要であるとともに、位相調整回路の特性ばらつきを考慮した遅延量の制御を行うことができる。
　さらに、上記チャネル間スキュー調整回路は、前記位相調整回路のＰＶＴばらつきを検出し、当該ＰＶＴばらつきを示すＰＶＴ情報を出力するＰＶＴばらつき検出回路と、前記ＰＶＴ情報に基づいて、前記制御部から前記遅延調整回路に出力される制御値を補正して前記位相調整回路における遅延量を制御するＰＶＴばらつき補正回路とを備えていてもよい。
　これによると、位相調整回路におけるＰＶＴばらつきが補正されるため、位相調整回路はＰＶＴばらつきに依らずに一定遅延を生成することができる。
　本発明によると、送信側あるいは受信側のみでチャネル間の信号スキューの調整が可能な低回路面積かつ低消費電力のチャネル間スキュー調整回路を実現することができる。さらに、ＰＶＴばらつきの影響を受けにくくしてスキュー調整の精度を向上することができる。これにより、ＬＶＤＳのようなパラレル伝送インターフェースの更なる高速化が可能となる。
図１は、本発明の一実施形態に係るチャネル間スキュー調整回路を搭載した送信装置の構成図である。 図２は、一例に係る位相調整回路の構成図である。 図３は、別例に係る位相調整回路の構成図である。 図４は、チャネル結合回路のバリエーションを示す図である。 図５は、ＰＶＴばらつき検出回路のバリエーションを示す図である。 図６は、ＰＶＴ情報探索の原理を説明する図である。 図７は、通常動作モードにおける各種信号のタイミングチャートである。 図８は、キャリブレーションモードにおける各種信号のタイミングチャートである。 図９は、キャリブレーションモードにおける動作フローチャートである。 図１０は、あるチャネルの信号のエッジをスイープして最適制御値を探索する様子を示す模式図である。 図１１は、ジッタを考慮した最適制御値の算出を説明する図である。 図１２は、本発明の一実施形態に係るチャネル間スキュー調整回路を搭載した受信装置の構成図である。 図１３は、一応用例に係るテレビジョン装置の概観図である。
　以下、本発明を実施するための形態について図面を参照して詳しく説明する。
　図１は、本発明の一実施形態に係るチャネル間スキュー調整回路を送信装置に搭載した例を示す。当該チャネル間スキュー調整回路は、位相調整回路１，２、チャネル結合回路３、多相クロック生成回路４、ＰＶＴばらつき検出回路５、ＰＶＴばらつき補正回路６、および制御部７を備えている。送信装置は、当該チャネル間スキュー調整回路、入力されたパラレルデータ信号をシリアルデータ信号に変換して信号ＴＤおよびその反転信号ＮＴＤからなるＬＶＤＳデータ信号を送信するデータ送信部１００（第１のチャネル）、およびクロック信号を生成して信号ＴＣＫおよびその反転信号ＮＴＣＫからなる差動クロック信号を送信するクロック送信部２００（第２のチャネル）を備えている。なお、便宜上、データ送信部１００は７：１のパラレル・シリアル変換を行って９４５ＭｂｐｓのＬＶＤＳデータ信号を送信し、クロック送信部２００は１３５ＭＨｚの差動クロック信号を送信するものとして説明する。
　多相クロック生成回路４は、基準クロック信号ＲＥＦＣＫを受け、多相のクロック信号を出力する。具体的には、多相クロック生成回路４は、１３５ＭＨｚのクロック信号の１周期を１４相に分割したクロック信号ＰＨ１～ＰＨ１４を生成する。特に図示しないが、多相クロック生成回路４は、位相比較器、チャージポンプ回路、ループフィルタ回路、多相ＶＣＯ（Voltage Controlled Oscillator）回路を備えたＰＬＬ（Phase Locked Loop）回路あるいはＤＬＬ（Delay Locked Loop）回路で実現可能である。なお、多相クロック生成回路４を設けずに、外部から多相クロック信号を受けるようにしてもよい。
　データ送信部１００は、パラレル・シリアル変換回路１０２およびドライバ回路１０４を備えている。パラレル・シリアル変換回路１０２は、入力されたパラレルデータ信号ＰＤＡＴＡに対して、多相クロック生成回路４から出力されるＰＨ２，ＰＨ４，ＰＨ６，ＰＨ８，ＰＨ１０，ＰＨ１２，およびＰＨ１４を用いてパラレル・シリアル変換を行ってシリアルデータ信号ＳＤＡＴＡを出力する。ドライバ回路１０４は、位相調整回路１で遅延されたＳＤＡＴＡを受け、ＬＶＤＳデータ信号を出力する電流モードドライバである。ＴＤ／ＮＴＤ間には図示しない終端抵抗が挿入されており、ドライバ回路１０４から電流が供給されることで振幅が生成される。例えば、終端抵抗の抵抗値は１００Ωであり、ドライバ回路１０４が供給する電流は３．５ｍＡであり、３５０ｍＶの振幅が生成される。
　クロック送信部２００は、クロック生成回路２０２およびドライバ回路２０４を備えている。クロック生成回路２０２は、多相クロック生成回路４から出力されるＰＨ２およびＰＨ１０を用いてデータレートの１／７の周波数を有するクロック信号ＣＫを生成する。ドライバ回路２０４は、位相調整回路２で遅延されたＣＫを受け、差動クロック信号を出力する電流モードドライバである。ドライバ回路２０４の構成は、ドライバ回路１０４の構成と同等である。
　位相調整回路１，２は、入力された信号を、与えられた制御値に応じた遅延量で遅延出力する。位相調整回路１，２は、制御値に応じて遅延量が離散的に切り替わるように構成されており、出力信号の位相を微少に（例えば、１０ｐｓ刻み）にずらしていくことができる。
　図２は、位相調整回路１の一構成例を示す。本例に係る位相調整回路１は、大きなステップで遅延量が可変の粗調整部１２、および小さなステップで遅延量が可変の微調整部１４を備え、制御信号ＳＥＬ［ｎ：０］によって遅延量を離散的に切り替えることができる。
　粗調整部１２は、複数の遅延回路１２０を備えている。各遅延回路１２０は、入力端子ＩＮ１および出力端子ＯＵＴ１を有するインバータ回路１２２、入力端子ＩＮ２および出力端子ＯＵＴ２を有するインバータ回路１２４、および出力端子ＯＵＴ１と入力端子ＩＮ２との間に挿入され、与えられた制御信号に従ってスイッチング動作するスイッチ１２６を備えている。互いに隣接する二つの遅延回路１２０において、一方の出力端子ＯＵＴ１と他方の入力端子ＩＮ１とが接続されるとともに、一方の入力端子ＩＮ２と他方の出力端子ＯＵＴ２とが接続されている。
　各遅延回路１２０にはＳＥＬ［ｎ：８］の各ビットが制御信号として与えられ、初段の遅延回路１２０にはＳＥＬ［ｎ］が、最終段の遅延回路１２０にはＳＥＬ［８］がそれぞれ与えられる。したがって、粗調整部１２における遅延量は、ＳＥＬ［ｎ］をスイッチ１２６が閉じる論理レベルに設定すると遅延回路１２０の１個分の遅延量に相当する最小遅延量となり、ＳＥＬ［８］を当該論理レベルに設定すると最大遅延量（本例の場合、遅延回路１２０のｎ－７個分の遅延量）となる。なお、遅延回路１２０の１個分の遅延量は、インバータ回路１２２における遅延量とインバータ回路１２４における遅延量との合計値に相当する。
　微調整部１４は、複数の遅延回路１４０を備えており、粗調整部１２の出力信号をさらに遅延させる。各遅延回路１４０は、入力端子ＩＮおよび出力端子ＯＵＴを有するインバータ回路１４２、およびそれに並列接続されたインバータ回路１４４を備えている。インバータ回路１４４は、与えられた制御信号に応じて活性および不活性が切り替えられるようになっている。インバータ回路１４４が活性状態にあるとき、遅延回路１４０の駆動能力が増し、遅延量が小さくなる。一方、インバータ回路１４４が非活性状態にあるとき、遅延回路１４０の駆動能力が減り、遅延量が大きくなる。
　各遅延回路１４０にはＳＥＬ［７：０］の各ビットが制御信号として与えられ、初段の遅延回路１４０にはＳＥＬ［７］が、最終段の遅延回路１４０にはＳＥＬ［０］がそれぞれ与えられる。例えば、微調整部１４における遅延量は、ＳＥＬ［７：０］の全ビットをインバータ回路１４４が活性化する論理レベルに設定すると最小遅延量となり、インバータ回路１４４が不活性化する論理レベルに設定すると最大遅延量となる。
　図３は、位相調整回路１の別構成例を示す。本例に係る位相調整回路１もまた、大きなステップで遅延量が可変の粗調整部１２、および小さなステップで遅延量が可変の微調整部１４を備え、制御信号ＳＥＬ［ｎ：０］によって遅延量を離散的に切り替えることができる。
　粗調整部１２は、複数の遅延回路１２０およびセレクタ１２１を備えている。各遅延回路１２０の構成は上述した通りである。ただし、互いに隣接する２個の遅延回路１２０には同じ制御信号が与えられ、これら２個の遅延回路１２０をペア回路として使用する。
　各ペア回路にはＳＥＬ［ｎ：ｍ］の各ビットが制御信号として与えられ、初段のペア回路にはＳＥＬ［ｎ］が、最終段のペア回路にはＳＥＬ［ｍ］がそれぞれ与えられる。セレクタ１２１は、各ペア回路の入力端子ＩＮ１に入力される信号および出力端子ＯＵＴ２から出力される信号からなる各ペア信号を受け、与えられたＳＥＬ［ｎ：ｍ］に応じていずれか一つのペア信号を出力する。例えば、粗調整部１２における遅延量は、ＳＥＬ［ｎ］をスイッチ１２６が閉じる論理レベルに設定すると遅延回路１２０の１個分の最小遅延量となり、ＳＥＬ［ｍ］を当該論理レベルに設定すると最大遅延量（本例の場合、遅延回路１２０のｎ－ｍ＋１個分の遅延量）となる。
　微調整部１４は、フェーズインターポレータ回路１４１を備えている。セレクタ１２１から出力されたペア信号はフェーズインターポレータ回路１４１の入力端子ＩＮ１，ＩＮ２にそれぞれ入力される。入力端子ＩＮ１に入力される信号と入力端子ＩＮ２に入力される信号との間には、常に遅延回路１２０の１個分の遅延量に相当する位相差がある。フェーズインターポレータ回路１４１は当該位相差を補間してさらに微細な位相差を生成する。例えば、フェーズインターポレータ回路１４１をＳＥＬ［ｍ－１：０］によって制御する場合、粗調整部１２から出力されたペア信号の位相差を２ｍ階調に分割してそのうちのいずれかの位相差を有する信号を出力端子ＯＵＴから出力することができる。フェーズインターポレータ回路１４１を用いると、図２に示したようなインバータチェーン構成の微調整部１４よりも信号通過段数を少なくすることができ、また、より細かな遅延を生成することができる。
　なお、図２および図３のいずれの構成においても、微調整部１４における最大遅延量が遅延回路１２０の１個分の遅延量に相当するように粗調整部１２および微調整部１４をそれぞれ構成するとよい。これにより、位相調整回路１の全体として、遅延量のダイナミックレンジを広く確保しつつ、遅延回路１４０の１個分の遅延量を最小変化ステップとして遅延量を細かく調整することができる。位相調整回路２の構成は位相調整回路１と同等である。
　図１に戻り、チャネル結合回路３は、位相調整回路１の出力信号および位相調整回路２の出力信号を受け、これら二つの信号の位相差を検出して信号ＯＵＴ＿ＦＦを出力する。すなわち、チャネル結合回路３は、位相調整後のＳＤＡＴＡ，ＣＫの位相関係を検出する。なお、チャネル結合回路３は、制御部７から出力されるキャリブレーションスタート信号ＣＡＬＩＢ＿ＥＮによってリセットがかけられるようになっている。
　図４は、チャネル結合回路３のバリエーションを示す。例えば、図４（ａ）に示したように、チャネル結合回路３は、１個のフリップフロップ３２で構成することができる。フリップフロップ３２は、データ信号としてＳＤＡＴＡを、クロック信号としてＣＫを、それぞれ受け、ＯＵＴ＿ＦＦを出力する。また、フリップフロップ３２にはリセット信号としてＣＡＬＩＢ＿ＥＮが与えられる。
　図４（ａ）の構成ではＳＤＡＴＡの立ち上がりエッジとＣＫの立ち上がりエッジとの位相差しか検出できないため、図４（ｂ）に示したように、ＳＤＡＴＡの反転信号がデータ信号として、ＣＫがクロック信号として、ＣＡＬＩＢ＿ＥＮがリセット信号として、それぞれ入力されるフリップフロップ３４を追加してもよい。図４（ｂ）の構成では、フリップフロップ３２，３４から出力される信号がＯＵＴ＿ＦＦを構成する。当該構成によると、ＳＤＡＴＡの立ち下がりエッジとＣＫの立ち上がりエッジとの位相差も検出することができる。
　また、フリップフロップ３２，３４において、セットアップ時間とホールド時間とに差があることを考慮すると、データ入力とクロック入力とを互いに入れ替える必要がある。そこで、図４（ｃ）に示したように、図４（ａ）の構成にクロスバスイッチ３６を追加して、フリップフロップ３２のデータ入力とクロック入力とを互いに入れ替え可能にしてもよい。あるいは、図４（ｄ）に示したように、図４（ｂ）の構成にクロスバスイッチ３６を追加して、フリップフロップ３２，３４のそれぞれのデータ入力とクロック入力とを互いに入れ替え可能にしてもよい。
　図１に戻り、ＰＶＴばらつき検出回路５は、位相調整回路１，２におけるＰＶＴばらつきを検出し、当該ＰＶＴばらつきを示すＰＶＴ情報を出力する。ＰＶＴ情報は、任意のビット幅のデジタルコードＰＶＴ＿ｃｏｄｅとして表すことができる。
　図５は、ＰＶＴばらつき検出回路５のバリエーションを示す。例えば、図５（ａ）に示したように、ＰＶＴばらつき検出回路５は、遅延回路５１、フリップフロップ５２、および決定部５３で構成することができる。遅延回路５１は、多相クロック生成回路４から出力されるＰＨ１をＰＶＴ＿ｃｏｄｅに応じた遅延量で遅延させて遅延信号ＰＨ１＿ＢＤを出力する。特に図示しないが、遅延回路５１は、縦続接続された複数の遅延素子、およびＰＶＴ＿ｃｏｄｅをデコードして各遅延素子を制御するデコーダで構成することができる。フリップフロップ５２は、データ信号としてＰＨ１＿ＢＤを、クロック信号として多相クロック生成回路４から出力されるＰＨ２を、それぞれ受ける。決定部５３は、ＰＶＴ＿ｃｏｄｅを初期値から変化させてＰＨ１のエッジをスイープし、当該エッジがＰＨ２のエッジに達したときのＰＶＴ＿ｃｏｄｅを保持する。具体的には、決定部５３は、ＰＶＴ＿ｃｏｄｅを初期値から変化させてフリップフロップ５２の出力が変化するときのＰＶＴ＿ｃｏｄｅを探索し、見つけたＰＶＴ＿ｃｏｄｅを保持する。こうして保持されたＰＶＴ＿ｃｏｄｅが表す値は、プロセスがＳＳ（Ｎｃｈ：ｓｌｏｗ，Ｐｃｈ：ｓｌｏｗ）のときは小さくなり、プロセスがＦＦ（Ｎｃｈ：ｆａｓｔ，Ｐｃｈ：ｆａｓｔ）のときは大きくなる。すなわち、ＰＶＴ＿ｃｏｄｅは、プロセス情報を反映したものとなっている。
　図５（ａ）の構成ではＰＨ１＿ＢＤなどにノイズが重畳された場合にフリップフロップ５２の出力の変化点を誤検出するおそれがある。そこで、図５（ｂ）に示したように、ＰＨ１＿ＢＤを遅延させて遅延信号ＰＨ１＿ＡＤを出力する遅延回路５４、およびデータ信号としてＰＨ１＿ＡＤが、クロック信号としてＰＨ２が、それぞれ入力されるフリップフロップ５５を追加してもよい。遅延回路５４として、例えば、位相調整回路１，２の粗調整部１２を構成する遅延回路１２０を用いるのが適当である。そして、図６に示したように、決定部５３は、ＰＶＴ＿ｃｏｄｅを初期値から変化させてフリップフロップ５２，５５の出力が不一致になるときのＰＶＴ＿ｃｏｄｅを探索し、見つけたＰＶＴ＿ｃｏｄｅを保持する。
　ＰＨ１とＰＨ２との位相差が小さすぎるとＰＶＴ＿ｃｏｄｅの探索が困難となるため、ＰＨ２に代えてこれよりも位相が遅れたクロック信号を用いてもよい。例えば、図５（ｃ）に示したように、多相クロック生成回路４から出力されるＰＨ２，ＰＨ３，ＰＨ４，およびＰＨ５の中からいずれか一つを選択するセレクタ５６をさらに追加して、セレクタ５６の出力をフリップフロップ５２，５５のクロック信号として入力するようにしてもよい。ただし、セレクタ５６による信号遅延が生じるため、遅延回路５１の前段に、セレクタ５６と同じ内部遅延量を有するダミーセレクタ５７を設けて、セレクタ５６を通過する信号と同じ量だけＰＨ１を遅延させることが望ましい。ダミーセレクタ５７を遅延回路５１の後段に設けて、ＰＨ１＿ＢＤを遅延させるようにしてもよい。
　図５の各構成に係るＰＶＴばらつき検出回路５によると、ＰＨ１のエッジのスイープ範囲が、多相クロック生成回路４が生成する多相クロックの最小位相差（ＰＨ１とＰＨ２とを用いる場合）あるいはその数倍程度（ＰＨ１とＰＨ５とを用いる場合）で済むため、最大スイープ時間を比較的短くすることができる。これにより、遅延回路５１を構成する遅延素子の個数やＰＶＴ＿ｃｏｄｅのビット幅を少なくすることができ、低回路面積でＰＶＴばらつき検知を実現することができる。
　図１に戻り、制御部７は、位相調整回路１，２に対して、実現すべき遅延量を表した制御値ＣＯＮＴ＿Ｄ，ＣＯＮＴ＿ＣＫをそれぞれ出力する。位相調整回路１，２における遅延量は、単位変化ステップ（例えば、１０ｐｓ）の整数倍で決定され、ＣＯＮＴ＿Ｄ，ＣＯＮＴ＿ＣＫは、例えば、その乗数を表す整数値であり、０から６３までの値を取り得る。
　ＰＶＴばらつきにより単位変化ステップの絶対量がばらつく。そこで、ＰＶＴばらつき補正回路６は、ＰＶＴばらつき検出回路５から出力されるＰＶＴ＿ｃｏｄｅに基づいて、ＣＯＮＴ＿Ｄ，ＣＯＮＴ＿ＣＫを補正して位相調整回路１，２における遅延量をそれぞれ制御する。
　具体的には、ＰＶＴばらつき補正回路６は、ＣＯＮＴ＿Ｄ，ＣＯＮＴ＿ＣＫにＰＶＴ＿ｃｏｄｅを乗算して得られた制御値で位相調整回路１，２をそれぞれ制御する。ある絶対的な遅延量を実現する場合、プロセスがＳＳ（Ｎｃｈ：ｓｌｏｗ，Ｐｃｈ：ｓｌｏｗ）のときの制御値は小さくなり、プロセスがＦＦ（Ｎｃｈ：ｆａｓｔ，Ｐｃｈ：ｆａｓｔ）のときの制御値は大きくなる。すなわち、ＰＶＴばらつき補正回路６によって補正された制御値は、プロセス情報を反映したものとなっている。
　次に、本実施形態に係るチャネル間スキュー調整回路の動作について説明する。図７は、通常動作モードにおける各種信号のタイミングチャートである。ＰＤＡＴＡ［６：０］はパラレルデータ信号であり、各ビット１３５Ｍｂｐｓのランダムデータがパラレル・シリアル変換回路１０２へ入力される。ＰＨ１～ＰＨ１４は、多相クロック生成回路４が生成する１４相のクロック信号である。各クロック信号の周波数は１３５ＭＨｚであり、それぞれの立ち上がりエッジの間隔は１周期の１／１４、すなわち、５２５ｐｓずつずれている。このうち、ＰＨ２，ＰＨ４，ＰＨ６，ＰＨ８，ＰＨ１０，ＰＨ１２，およびＰＨ１４でＰＤＡＴＡ［６：０］の各ビット信号がラッチされてＳＤＡＴＡに変換される。ＳＤＡＴＡを示す信号波形中の数字はＰＤＡＴＡにおける対応ビット位置を表す。これら７つのクロック信号のエッジ間隔は１．０５ｎｓであり、９４５Ｍｂｐｓシリアルデータの最小時間幅（UI:Unit Interval）に相当する。ＳＤＡＴＡデータは差動出力データＴＤ／ＮＴＤに変換されて外部のケーブルやボード配線へと出力される。
　クロック生成回路２０２は、ＰＨ２の立ち上がりエッジで立ち上がり、ＰＨ１０の立ち上がりエッジで立ち下がるクロック信号ＣＫを生成する。通常動作モードでは、チャネル結合回路３は停止制御されるため、ＯＵＴ＿ＦＦは常にＬレベルである。
　一方、図８は、キャリブレーションモードにおける各種信号のタイミングチャートである。また、図９は、キャリブレーションモードにおける動作フローを示す。送信装置の電源が立ち上がって多相クロック生成回路４のロックが完了した後、キャリブレーションモードが開始される。まず、ＣＡＬＩＢ＿ＥＮをアクティブにすることでチャネル結合回路３のリセットを解除し、テストデータの入力を開始する。キャリブレーションモードでは、ＰＤＡＴＡ［６：０］のテストデータとして固定信号が入力される。なお、テスト容易化のために、ＣＫと周波数およびパターンが同じのデータ信号が生成されるような固定信号を入力する。また、キャリブレーションモードの開始にあたってＰＶＴばらつき検出回路５によりＰＶＴ情報を取得しておく。
　次に、ＣＯＮＴ＿Ｄを０から６３までカウントアップして位相調整回路１における遅延量を１０ｐｓずつ増加させたときのＯＵＴ＿ＦＦの変化を記録する。このとき、ＣＯＮＴ＿ＣＫは中央値である３１に固定しておく。これは、ＣＫに対するＳＤＡＴＡの位相差を－３２０ｐｓから＋３２０ｐｓまでスイープさせて、位相調整回路１における遅延量を最適化する最適制御値を探索するためである。
　図１０は、ＳＤＡＴＡのエッジをスイープして最適制御値を探索する様子を模式的に示す。チャネル結合回路３が図２（ａ）に示した構成の場合、ＯＵＴ＿ＦＦが１から０に変化したときのＣＯＮＴ＿Ｄが最適制御値である。チャネル結合回路３が図２（ｂ）に示した構成の場合、フリップフロップ３２の出力が１から０に変化したときのＣＯＮＴ＿Ｄ、およびフリップフロップ３４の出力が１から０に変化したときのＣＯＮＴ＿Ｄの平均値が最適制御値である。チャネル結合回路３が図２（ｃ）に示した構成の場合、クロスバスイッチ３６をストレート接続してＯＵＴ＿ＦＦが１から０に変化したときのＣＯＮＴ＿Ｄ、およびクロスバスイッチ３６をクロス接続してＯＵＴ＿ＦＦが１から０に変化したときのＣＯＮＴ＿Ｄの平均値が最適制御値である。チャネル結合回路３が図２（ｄ）に示した構成の場合、クロスバスイッチ３６をストレート接続してフリップフロップ３２の出力が１から０に変化したときのＣＯＮＴ＿Ｄ、およびフリップフロップ３４の出力が１から０に変化したときのＣＯＮＴ＿Ｄ、ならびにクロスバスイッチ３６をクロス接続してフリップフロップ３２の出力が１から０に変化したときのＣＯＮＴ＿Ｄ、およびフリップフロップ３４の出力が１から０に変化したときのＣＯＮＴ＿Ｄの平均値が最適制御値である。
　ＣＫおよびＳＤＡＴＡにジッタが含まれることを考慮すると、上記探索を複数回実施することが望ましい。例えば、ＣＫの立ち上がりエッジとＳＤＡＴＡの立ち上がりエッジとのスキューを調整する場合、図１１（ａ）に示したように、ＳＤＡＴＡの立ち上がりエッジがＣＫの立ち上がりエッジとが重なるときのＣＯＮＴ＿Ｄの最大値をＭａｘ＿ｃｏｄｅ、最小値をＭｉｎ＿ｃｏｄｅとして、最適制御値Ｏｐｔｉｍｕｍ＿ｃｏｄｅは最大値と最小値の平均値として与えられる。また、例えば、ＣＫの立ち上がりエッジとＳＤＡＴＡの立ち下がりエッジとのスキューを調整する場合も同様に、図１１（ｂ）に示したように、ＳＤＡＴＡの立ち下がりエッジがＣＫの立ち上がりエッジとが重なるときのＣＯＮＴ＿Ｄの最大値をＭａｘ＿ｃｏｄｅ、最小値をＭｉｎ＿ｃｏｄｅとして、最適制御値Ｏｐｔｉｍｕｍ＿ｃｏｄｅは最大値と最小値の平均値として与えられる。
　こうして算出されたＯｐｔｉｍｕｍ＿ｃｏｄｅは位相調整回路１における遅延量を最適化する制御値ＣＯＮＴ＿Ｄとして制御部７に設定される。その後、テストデータの入力を終了し、ＣＡＬＩＢ＿ＥＮをインアクティブにすることでチャネル結合回路３をリセットして、キャリブレーションモードは終了する。
　なお、キャリブレーションは、送信装置の電源立ち上げ時の１回のみの実施ではなく、電源立ち上げ後に連続的に行うことも可能である。例えば、テレビジョン装置などでは、ブランキング期間においてキャリブレーションを行うようにすれば、通常の画像出力を乱すことなく連続的なキャリブレーションが可能である。
　本実施形態に係るチャネル間スキュー調整回路は以下のように変形可能である。チャネル結合回路３に、ＳＤＡＴＡ，ＣＫに代えてＴＤ／ＮＴＤ，ＴＣＫ／ＮＴＣＫを入力するようにしてもよい。位相調整回路１のみでＣＫに対するＳＤＡＴＡの位相差を調整することができるため、位相調整回路２は省略可能である。位相調整回路１，２におけるＰＶＴばらつきが特に問題ないようであれば、ＰＶＴばらつき検出部５およびＰＶＴばらつき補正部６を省略してもよい。
　また、スキュー調整対象のチャネル数は３以上であってもよい。例えば、ＬＶＤＳでは、クロック伝送部１チャネルとデータ伝送部５チャネルの組み合わせ（１ポート）が４個単位（４ポート）で使用されることがある。このような場合には、クロック伝送部と各データ伝送部との間にチャネル結合回路をそれぞれ設けて、クロック伝送部の信号と各データ伝送部の信号とのスキュー調整を行うようにすればよい。また、データ送信部どうし、あるいはクロック送信部どうしでスキュー調整を行ってもよい。
　また、図１２に示したように、本実施形態に係るチャネル間スキュー調整回路は受信装置に搭載することもできる。具体的には、受信装置は、本実施形態に係るチャネル間スキュー調整回路、信号ＲＤおよびその反転信号ＮＲＤからなるＬＶＤＳデータ信号を受信してパラレルデータ信号ＰＤＡＴＡを生成するデータ受信部３００（第１のチャネル）、および信号ＲＣＫおよびその反転信号ＮＲＣＫからなる差動クロック信号を受信してクロック信号ＣＫＯＵＴを生成するクロック受信部４００（第２のチャネル）を備えている。クロック受信部４００は、差動クロック信号からクロック信号ＣＫを生成する差動アンプ４０２、および位相調整回路２で遅延されたＣＫから多相クロックおよびＣＫＯＵＴを生成するＰＬＬ回路４０４を備えている。データ受信部３００は、ＬＶＤＳデータ信号からシリアルデータ信号ＳＤＡＴＡを生成する差動アンプ３０２、および位相調整回路１で遅延されたＳＤＡＴＡを、ＰＬＬ回路４０４から出力される多相クロックを用いてＰＤＡＴＡに変換するシリアル・パラレル変換回路３０４を備えている。
　＜応用例＞
　図１３は、一応用例に係るテレビジョン装置の概観を示す。当該テレビジョン装置は、各種信号を送受信するためのインターフェース５０２，５０４を備えており、これらインターフェースどうしがＬＶＤＳケーブル５０６で接続されている。インターフェース５０２，５０４のいずれか一方が送信側、他方が受信側である。インターフェース５０２は上記実施形態に係るチャネル間スキュー調整回路１０を備えている。このように、上記実施形態に係るチャネル間スキュー調整回路は、テレビジョン装置における送受信インターフェースに好適である。
　また、上記実施形態に係るチャネル間スキュー調整回路は、車載アプリケーションなどにも好適である。それ以外にも、半導体チップ内部の信号伝送（例えば、クロック伝送）において、２つ以上のクロック信号間のスキューを調整したい場合にも、上記実施形態に係るチャネル間スキュー調整回路を応用することができる。
　本発明に係るチャネル間スキュー調整回路は、低回路面積かつ低消費電力で、送信側あるいは受信側のみでチャネル間の信号スキューの調整が可能であるため、ＬＶＤＳのようなパラレル伝送インターフェースに好適である。
　１０　　チャネル間スキュー調整回路
　１　　　位相調整回路
　１２　　粗調整部
　１２２　インバータ回路
　１２４　インバータ回路
　１４　　微調整部
　１４０　遅延回路
　１４１　フェーズインターポレータ回路
　１４２　インバータ回路
　１４４　インバータ回路
　２　　　位相調整回路（もう一つの位相調整回路）
　３　　　チャネル結合回路
　３２　　フリップフロップ
　３４　　フリップフロップ
　３６　　クロスバスイッチ
　５　　　ＰＶＴばらつき検出回路
　５１　　遅延回路
　５２　　フリップフロップ
　５３　　決定部
　５４　　遅延回路
　５５　　フリップフロップ
　５６　　セレクタ
　５７　　ダミーセレクタ
　６　　　ＰＶＴばらつき補正回路
　７　　　制御部
　１００　データ送信部（第１のチャネル）
　２００　クロック送信部（第２のチャネル）
　３００　データ受信部（第１のチャネル）
　４００　クロック受信部（第２のチャネル）
　５００　デジタルテレビジョン装置（電子機器）

Claims (14)

  1. 第１のチャネルと第２のチャネルとの間の信号スキューを調整するチャネル間スキュー調整回路であって、
    　入力された前記第１のチャネルの信号を、離散的に可変の遅延量で遅延出力する位相調整回路と、
    　前記位相調整回路の出力信号と前記第２のチャネルの信号とが入力され、これら二つの信号の位相差を検出するチャネル結合回路と、
    　前記チャネル結合回路の検出結果に基づいて前記位相調整回路における遅延量を制御する制御部とを備えている
    ことを特徴とするチャネル間スキュー調整回路。
  2. 請求項１に記載のチャネル間スキュー調整回路において、
    　前記位相調整回路のＰＶＴばらつきを検出し、当該ＰＶＴばらつきを示すＰＶＴ情報を出力するＰＶＴばらつき検出回路と、
    　前記ＰＶＴ情報に基づいて、前記制御部から前記遅延調整回路に出力される制御値を補正して前記位相調整回路における遅延量を制御するＰＶＴばらつき補正回路とを備えている
    ことを特徴とするチャネル間スキュー調整回路。
  3. 請求項２に記載のチャネル間スキュー調整回路において、
    　入力された前記第２のチャネルの信号を、離散的に可変の遅延量で遅延出力するもう一つの位相調整回路を備え、
    　前記チャネル結合回路には、前記第２のチャネルの信号として前記もう一つの位相調整回路の出力信号が入力され、
    　前記ＰＶＴばらつき補正回路は、前記ＰＶＴ情報に基づいて、前記制御部から前記もう一つの遅延調整回路に出力される制御値を補正して前記もう一つの位相調整回路における遅延量を制御する
    ことを特徴とするチャネル間スキュー調整回路。
  4. 請求項２および３のいずれか一つに記載のチャネル間スキュー調整回路において、
    　前記ＰＶＴばらつき検出回路は、
    　　入力された第１の信号を可変の遅延量で遅延させて第１の遅延信号を出力する遅延回路と、
    　　前記第１の遅延信号がデータ信号として、前記第１の信号から所定量だけ位相がずれた第２の信号がクロック信号として、それぞれ入力されるフリップフロップと、
    　　前記フリップフロップの出力に基づいて前記ＰＶＴ情報を決定する決定部とを有し、
    　前記遅延回路における遅延量が、前記決定部が決定したＰＶＴ情報によって制御される
    ことを特徴とするチャネル間スキュー調整回路。
  5. 請求項４に記載のチャネル間スキュー調整回路において、
    　前記ＰＶＴばらつき検出回路は、
    　　前記第１の遅延信号を遅延させて第２の遅延信号を出力する遅延回路と、
    　　前記第２の遅延信号がデータ信号として、前記第２の信号がクロック信号として、それぞれ入力されるフリップフロップとを有するものであり、
    　前記決定部は、前記二つのフリップフロップの出力に基づいて前記ＰＶＴ情報を決定する
    ことを特徴とするチャネル間スキュー調整回路。
  6. 請求項４および５のいずれか一つに記載のチャネル間スキュー調整回路において、
    　前記ＰＶＴばらつき検出回路は、
    　　前記第２の信号として、入力された複数の信号の中からいずれか一つを選択するセレクタと、
    　　前記セレクタと同じ内部遅延量を有し、入力された前記第１の信号を遅延出力するダミーセレクタとを有する
    ことを特徴とするチャネル間スキュー調整回路。
  7. 請求項１に記載のチャネル間スキュー調整回路において、
    　前記チャネル結合回路は、前記二つの信号のいずれか一方がデータ信号として、他方がクロック信号として、それぞれ入力されるフリップフロップを有する
    ことを特徴とするチャネル間スキュー調整回路。
  8. 請求項７に記載のチャネル間スキュー調整回路において、
    　前記チャネル結合回路は、前記データ信号の反転信号および前記クロック信号が、データ信号およびクロック信号としてそれぞれ入力されるフリップフロップを有する
    ことを特徴とするチャネル間スキュー調整回路。
  9. 請求項７に記載のチャネル間スキュー調整回路において、
    　前記チャネル結合回路は、前記データ信号と前記クロック信号とを互いに入れ替えて前記フリップフロップに入力するクロスバスイッチを有する
    ことを特徴とするチャネル間スキュー調整回路。
  10. 請求項１に記載のチャネル間スキュー調整回路において、
    　前記位相調整回路は、複数のインバータ回路が縦続接続されたインバータチェーンを有する
    ことを特徴とするチャネル間スキュー調整回路。
  11. 請求項１に記載のチャネル間スキュー調整回路において、
    　前記位相調整回路は、大きなステップで遅延量が可変の粗調整部と、小さなステップで遅延量が可変であり、前記粗調整部の出力信号を遅延させる微調整部とを有する
    ことを特徴とするチャネル間スキュー調整回路。
  12. 請求項１１に記載のチャネル間スキュー調整回路において、
    　前記微調整部は、並列接続された複数のインバータ回路のいずれかの活性および不活性が切り替え可能に構成された遅延回路を有する
    ことを特徴とするチャネル間スキュー調整回路。
  13. 請求項１１に記載のチャネル間スキュー調整回路において、
    　前記微調整部は、フェーズインターポレータ回路を有する
    ことを特徴とするチャネル間スキュー調整回路。
  14. 　請求項１から１３のいずれか一つに記載のチャネル間スキュー調整回路を備えている
    ことを特徴とする電子機器。
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