TWI578708B - 內插器系統和方法 - Google Patents

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TWI578708B
TWI578708B TW104134548A TW104134548A TWI578708B TW I578708 B TWI578708 B TW I578708B TW 104134548 A TW104134548 A TW 104134548A TW 104134548 A TW104134548 A TW 104134548A TW I578708 B TWI578708 B TW I578708B
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湯瑪斯 梅爾
彼德 普雷利
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英特爾股份有限公司
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Description

內插器系統和方法
本案關係於內插器系統和方法。
數位至時間轉換器(DTC)典型係用於射頻(RF)收發器與類似系統中。DTC係用以檢測並識別在兩信號間之時間差。DTC係用以產生調變與解調本地振盪(LO)信號，其中輸入信號與一參考時鐘作比較。
DTC有三個重要特徵：量化解析度、頻率範圍及功率消耗。量化解析度決定DTC可以檢測的時間差或變動有多小。頻率範圍為DTC可以量測的輸入信號的頻率。功率消耗為DTC在操作時所消耗的功率量。
這些特徵傾向於彼此衝突。例如，取得較高量化解析度典型減少該DTC的頻率範圍並增加功率消耗。
因此，有需要一種技術，來對於適當頻率範圍與功率消耗，取得相對高的量化解析度。
100‧‧‧系統
102‧‧‧碼邏輯
104‧‧‧相位檢測器
108‧‧‧內插器
110‧‧‧控制單元
112‧‧‧內插器輸出反相器
114‧‧‧第一相位信號
116‧‧‧第二相位信號
118‧‧‧內插器輸入信號
120‧‧‧控制信號
122‧‧‧碼信號
124‧‧‧內插器信號
126‧‧‧轉換器輸出信號
128‧‧‧編碼器
130‧‧‧碼信號
132‧‧‧選擇信號
200‧‧‧相位檢測器
202‧‧‧互斥或邏輯
204‧‧‧互斥或輸出信號
206‧‧‧D正反器
300‧‧‧內插器單元
306‧‧‧或邏輯
310‧‧‧反相器
312‧‧‧串電晶體
700‧‧‧發射器
702‧‧‧數位信號處理元件
704‧‧‧相位元件
706‧‧‧單排DTC
708‧‧‧RF數位至類比轉換器
710‧‧‧功率放大器
712‧‧‧相鎖迴路
800‧‧‧行動通訊裝置
802‧‧‧處理器
803‧‧‧記憶體
804‧‧‧前端
8061-806k‧‧‧天線
807‧‧‧天線埠
808‧‧‧發射器
810‧‧‧PA系統
812‧‧‧多工/解多工元件
814‧‧‧調變/解調元件
圖1為例示使用具有單一排反相器的內插器的數位至時間轉換器的圖。
圖2為例示相位檢測器的圖。
圖3為例示具有單一內插反相器的內插器單元的圖。
圖4為用於DTC系統的例示時序圖。
圖5為描繪在四個不同期間的內插器輸出信號的另一時序圖。
圖6為描繪內插器的一排反相器的操作圖。
圖7為使用具有單一排N個反相器的DTC的發射器圖。
圖8為例示使用者設備或行動通訊裝置的示意圖。
圖9為使用單一排反相器以操作數位至時間轉換器(DTC)的方法之流程圖。
【發明內容及實施方式】
本案的系統與方法係參考附圖加以描述，其中相同元件符號表示所有圖中之相同元件，其中所示結構與裝置並不必然依比例描繪。
圖1為顯示使用具有單排反相器的內插器的數位至時間轉換器系統100的圖。系統100選擇地使用該排的反相器，以減緩競爭問題與功率消耗。
系統100被以略微簡化方式提供，以容易了解。可以了解到，適當變化也是可以想到的。
數位至時間轉換器(DTC)的其他方案需要使用具有兩排的N個反相器之內插器。每一排被連接至一相位信號。反相器的數量係被選擇以用於內插並被指定為n。然後，為了內插，第一排使用n個反相器及第二排使用N-n個反相器。因此，每一排典型具有不同數量的作動反相器，這造成競爭及/或其他問題，而劣化了該DTC的操作與降低量化解析度。競爭問題也造成非線性與其他問題。
系統100包含相位檢測器104、內插器108、控制單元110、碼邏輯102、內插器輸出反相器112及編碼器128。
相位檢測器104接收第一相位信號114與第二相位信號116並根據信號114與116產生內插器輸入信號(IN)118。典型地，內插器輸入信號118依據哪個比較早而包含相位信號114與116中之一個。在一例子中，相位檢測器104產生內插器輸入信號118，以第一相位信號114與第二相位信號116的互斥或(XOR)結果，然後，輸入至D正反器，其產生內插器輸入信號118。可以了解的是，其他用以產生內插器輸入信號118的適當技術也可以使用。
相位信號114與116為具有不同邊緣時序及/或頻率的信號。它們可以被產生為通訊系統或其他系統的 一部份，該系統中使用了在多重信號間的內插或時間轉換。在一例子中，第一相位信號114係被由相鎖迴路(PLL)提供，而第二相位信號116則由收發器/發射器電路的相位處理電路提供。
內插器108接收內插器輸入信號118、選擇信號132及碼信號130並被組態以產生內插器信號(INT)124。如上所述，內插器輸入信號118係根據該第一相位信號114與第二相位信號116。選擇信號132表示要致能的反相器數量，典型表示為“n”或“N”。碼信號130決定或選擇於相位信號114與116間的內插。內插器信號124藉由產生內插邊緣而內插於第一與第二相位信號114與116的邊緣之間。應注意，內插邊緣係典型延遲離開第一與第二相位信號114與116的邊緣一時間常數tabs。
內插邊緣的斜率係根據當第一與第二相位信號114與116不同或不相等時的致能反相器的數量n以及當第一與第二相位信號114與116相等時被致能的反相器的表示為N的總數。n個反相器也稱為不同的內插反相器及n係小於或等於N。
內插器108包含成為一排反相器中的N個反相器。出現在該排中的反相器的數量N可以根據實施方式而有所不同。在一例子中，在該排的反相器中有1024個反相器。如上所述，碼信號130選擇或指定該排的反相器數量n使用作為該不同的內插反相器。選擇信號132在其中該等相位信號相等的第一狀態中，選擇/致能在該排中 的所有N個反相器，並在其中相位信號並不相等之第二狀態中選擇/致能n個反相器。第二狀態也被稱為不同的內插狀態，因為該等相位信號在此狀態中並不相等或不同。
內插器輸出反相器112係被耦接至內插器108。反相器112係被組態以反相該內插器輸出信號124，以產生轉換器輸出信號126。
碼邏輯102係被耦接至內插器108。碼邏輯102被組態以產生碼信號122與選擇信號132。碼邏輯102包含電路，其比較該第一相位信號114與該第二相位信號116。如果相位信號114與116不同，則系統100被認為是在不同的內插狀態中及選擇信號132係被產生為致能。如果相位信號114與116為相等，則選擇信號132係被產生為去能。
碼邏輯102也產生碼信號122，其典型為數位碼字元。碼信號122具有例如1至4的若干位元，其係被編碼以選擇不同的內插反相器的數量，以及，因此選擇該不同的內插斜率。
控制單元110被耦接至至少該碼邏輯102並控制該碼邏輯102的操作。控制單元110產生控制信號120，其係被用以調整或設定該碼信號122的碼字元。
編碼器128為動態元件匹配(DEM)編碼器並被組態以降低隨機失配的影響。編碼器128被顯示於系統100中，然而，可以了解的，編碼器128可以由系統100省略並且碼信號122被簡單地供應為碼信號130。
碼邏輯102指明當相位信號不同時，n個反相器被致能作內插，同時，碼信號130(無DEM編碼器128)準確指明哪些反相器被致能：對於固定n，永遠是相同n個反相器被致能。
相反地，對於碼邏輯102所指明的固定n，則DEM編碼器128可以(例如取決於分開的控制信號)改變哪些反相器被致能，只要n個被致能。給定一排N個反相器，致能n個反相器的路徑數量(不管順序)係為二項式係數“N選擇n”所給定。
系統100的一般操作係如下。如果第一相位信號114較早，則第一相位信號114係基本上被使用為內插器輸入信號118。如果第二相位信號116較早，則第二相位信號116基本上被使用為內插器輸入信號118。當第一相位信號114的邊緣超前第二相位信號116的邊緣時，第一相位信號114被視為早。於第二相位信號116的邊緣超前第一相位信號114的邊緣時，第二相位信號116被視為早。
當第一相位信號114不等於第二相位信號116時，系統100係於不同的內插狀態。結果，碼邏輯致能選擇信號132並供給選擇n個反相器作為不同的內插反相器的碼信號122。編碼器128可以指明致能哪些反相器。
內插器108使用該排反相器或反相器單元，以由內插器輸入信號118產生內插器輸出信號124，其中內插器輸出信號124包含根據相位信號114與116的邊緣 的內插邊緣。然後，如上所述，反相器112反相該內插器輸出信號124，以產生轉換器輸出信號126。另外，反相器112使在該轉換器輸出信號126中的內插邊緣的斜率變尖。
如上所示，內插器108使用單一排的N個反相器執行內插。如上所述，其他方式需要使用具有兩排的N個反相器的內插器。再者，將單一排用於內插器108減緩非線性與其他問題的發生。因此，相較於其他方式，改良了量化解析度、頻率範圍、及功率消耗。
圖2為相位檢測器200的圖。相位檢測器200可以使用作為在系統100內的相位檢測器104。相位檢測器200被提供作為一例子並可以了解到也可以想出其他適當變化。
相位檢測器200包含互斥或(XOR)邏輯202與D正反器206。相位檢測器200接收第一相位信號114與第二相位信號116並根據相位信號114與116產生內插器輸出信號118。
XOR邏輯202接收第一相位信號114與第二相位信號116並產生XOR輸出信號204。XOR邏輯202使用互斥或邏輯，即XOR，以產生輸出信號204。因此，在一例子中，當相位信號114與116不同時，輸出信號204被主張為高。否則，則輸出信號204被主張為低。
D正反器206具有時鐘輸入、D輸入、輸出Q及互補輸出。時鐘輸入接收XOR輸出信號204。互補輸 出產生內插器輸入信號118。另外，互補輸出也連接至其D輸入。因此，內插器輸入信號118被使用作為D正反器206的回授。
因此，D正反器206與XOR邏輯202操作為簡單多工器。然而，可以了解到，也可以想出使用類似及/或不同的元件的其他適當相位檢測器。
圖3為具有單一內插反相器的內插器單元300的圖。作為例子之內插器單元300可以如上所述被使用於系統100的內插器108中。單元300可以提供為適當實施方式的例子，然而，可以了解的是也可以想出其他實施方式。
內插器單元300包含或閘(OR)邏輯306、反相器310、及一串電晶體312。在系統100中的內插器108內，有總數N個的內插器單元；然而，為了例示目的，只有內插器單元300被顯示出來。應了解的是，N個內插器單元係被並聯連接。
OR邏輯306接收選擇信號132與碼信號122。碼信號122表示是否該單元300要被致能用於不同的內插狀態，其中該等相位輸入信號為不同。碼信號122係特定於單元300並為碼邏輯所產生的碼字元的單一位元。選擇信號132也為單一位元並表示該等相位信號為不同或相等。OR邏輯306被組態以在其輸出產生信號122與132的OR結果，其係被提供給反相器310。反相器310將OR邏輯306的輸出反相並將之供給至該等電晶體 312。
該串電晶體312被組態以由內插器輸入信號118產生內插器單元輸出。該串312包含第一PMOS電晶體P1、第二PMOS電晶體P2、第一NMOS電晶體N1、及第二NMOS電晶體N2。該串電晶體312驅動或內插該內插器輸出向供應電壓或接地電壓。內插器單元輸出與其他內插器單元組合，以提供內插器輸出124。
例如，如果單元選擇信號132為去主張或設定為低，則電晶體P2及N1為關斷及單元/反相器被去能。電晶體P2與N1被組態以致能或去能該單元並被稱為致能電晶體。否則，如果內插器輸入信號118為低，則內插器輸出信號124被電晶體P1與P2所驅動向供應電壓。如果內插器輸入信號118為高，則內插器輸出信號124為電晶體N1及N2所驅動為低。
圖4為用於DTC系統100的例示時序圖400。系統100可以使用包含內插器單元300與相位檢測器200的單元加以實施。圖400係被配合圖1至圖3與其上的說明加以描述。可以了解的是，圖400提供只作例示目的，也可以想出其他時序與變化。
時序圖400描繪沿著x軸的時間與沿著y軸的電壓。在時序圖400中，第一相位信號被指定為Φ1及第二相位信號被指定為Φ2。時序圖400例示第一部份，其中第一相位信號為早及第二部份，其中第二相位信號為早。
內插器輸入信號係被指定為IN並在第一部份期間跟隨第一相位信號。同樣地，內插器輸入信號在第二部份跟隨第二相位信號。因此，第一或早相位信號傳遞透過內插器輸入信號。
選擇信號的補數，例如被顯示為並顯示於圖400中。補數信號在相位信號的第一緣上係被設定為低，及在相位信號的第二緣上係被設定為高。第一緣對應於第一相位信號的第一緣及第二緣係對應於該第二相位信號的第一緣。
選擇信號的補數係被顯示為重疊n或N，其指定在該部份期間的致能反相器的數量。因此，當第一相位信號等於該第二相位信號時，選擇信號的補數為高及被致能的內插器的數量為N。當第一相位信號與第二相位信號不相等或不同時，選擇信號的補數為低及被致能的內插器數量為n。
被指定為INT的內插器輸出信號內插於該等相位信號之邊緣間。為例示目的，內插器輸出信號係被顯示，沒有上述為tabs的絕對時間延遲。
當該等相位信號為不同與當它們為相等時，內插輸出信號被顯示具有不同斜率。在401，上升內插邊緣係被顯示具有一斜率。在401，該等相位輸入信號不同並且n<N反相器係被致能。在402，內插邊緣被顯示具有第二更陡的斜率。此第二更陡斜率係由於N個反相器被致能及該內插器輸出信號係被看出更快上升，直到達到上限 為止。因此，當致能反相器的數量為n時，顯示逐漸增加之斜率，及當致能反相器的數量為N時，顯示快速降低的斜率。
圖5為描繪在四個不同週期的內插器輸出信號的另一時序圖500。時序圖500被提供為一例子，其用以例示數位至時間轉換器的操作的例子，例如包含以上所述之系統與元件。另外，時序圖500係被配合圖6加以描述。
時序圖500描繪沿著x軸的時間及沿著y軸的電壓。在時序圖500中，第一相位信號被指定為Φ1及第二相位信號被指定為Φ2。也顯示被指定為INT的內插輸出信號。
圖6描繪內插器的一排反相器的操作的圖。該排反相器包含N個總數反相器/單元，及具有n個反相器，其被致能用於內插，在內插時，(N-n)個被去能。在四個週期時間，反相器排係被結合圖5加以描述。在此例子中，在該排中有N=4總數反相器及n=1的不同內插反相器。
在時間的第一週期(1)中，第一相位信號領先第二相位信號。另外，第一與第二相位信號為不同，因此，該內插器係在不同的內插狀態以及n=1反相器被致能，係如圖6所示。第一相位信號為低(0)，因此，顯示於(1)中的致能反相器驅動內插器輸出至1。其他(N-n)個反相器被去能並未對內插器輸出信號INT作出貢獻。因 此，只有一反相器被致能，及如圖5所示，內插器輸出信號被以小斜率驅動至1。
在時間的第二週期(2)中，第二相位信號具有高至低轉移，因此，兩信號係相等或為低。所有N=4反相器被致能及第一相位信號(低(0))係被應用至N個反相器。因此當所有N個反相器被致能時，內插器輸出信號係以陡斜率被驅動至1，直到其到達其最終值為止，其係為高(1)。
在時間的第三週期(3)中，第一相位信號已經由低轉移至高。因此，該內插器係於不同內插狀態及只有n個反相器被致能。第一相位信號仍超前，使得其值被應用至該致能n個反相器，如於圖6所示。反相器的輸出被驅動至低(0)。
在時間的第四週期(4)中，第二相位信號也已經由低轉移至高。因此，第一與第二相位信號為高(1)狀態。N個反相器被致能，以及第一相位信號被施加至其輸入。反相器的輸出，及內插器輸出信號係被驅動為低(0)。
圖5與圖6係以第一相位信號為早，並因此被施加至反相器的輸入加以描述。如果第二相位信號為早，則除了第二相位信號被施加至反相器外，該操作也是類似。
圖7為使用具有單一排N個反相器的DTC的發射器700的圖。發射器700係被提供作例示目的，並可 以了解的到各種變化係被允許的。
發射器700包含數位信號處理(DSP)元件702、相位元件704、單一排DTC706、相鎖迴路(PLL)712、及RF數位至類比轉換器(DAC)708與功率放大器710。
DSP702將資料或信號轉換為相位信號與振幅信號。相位元件704將相位信號轉移並提供相位信號給單一排DTC706
DTC706在其輸入之一接收PLL信號及在另一個輸入接收相位信號(碼字元)。DTC706在DTC706的粗部份產生兩邊緣。粗部份典型包含除法器及/或多工器。來自粗部份的兩邊緣被傳送至內插器或細DTC，例如，上述的DTC100，其產生轉換器輸出，其具有細量化解析度用於DTC706。
RFDAC使用轉換器輸出信號，將該振幅信號轉換為RF信號。RF信號因此包含振幅調變資訊與相位調變資訊。RF信號係為功率放大器710所放大並可以例如藉由天線提供傳輸。
DTC706提供轉換器輸出具有較其他類型的DTC的有加強的線性、較高量化解析度及較低功率消耗。結果，RF信號係被產生有增強的線性與解析度。
圖8為例示使用者設備或行動通訊裝置800的圖，其可以被與一或更多態樣的數位至時間轉換器、發射器及/或其變化如上述地一起利用。
例如，行動通訊裝置800包含數位基頻處理器802，其可以被耦接至資料儲存器或記憶體803、前端804(例如，RF前端、聲音前端、或其他類似前端)與多數天線埠807，用以連接至多數天線8061至806k(k為正整數)。天線8061至806k可以接收與發射信號進出一或更多無線裝置，例如接取點、接取終端、無線埠、路由器等等，其可以經由網路裝置操作於所產生的無線電接取網路或其他通訊網路內。使用者設備800可以為射頻(RF)裝置，用以傳遞RF信號、用於傳遞聲音信號的聲音裝置、或任何其他信號通訊裝置，例如電腦、個人數位助理、行動電話或智慧手機、平板PC、數據機、筆記型電腦、路由器、開關、中繼器、PC、網路裝置、基地台或類似裝置，其可以操作以與網路或其他裝置依據一或更多不同通訊協定或標準加以通訊。
前端804可以包含通訊平台，其包含電子元件及相關電路，其提供用以處理、操縱或整形所經由一或更多接收器或發射器808、多工/解多工元件812、及調變/解調元件814所接收或發射的信號。一或更多發射器808被組態以使用具有單一排的N個反相器的DTC，例如上述的轉換器200，其促成發射信號的產生。
例如，前端804被耦接至數位基頻處理器802與該組天線埠807，其中該組天線8061至806k可以為前端的一部份。
使用者設備裝置800也可以包含處理器802 或控制器，其可以操作以提供或控制行動裝置800的一或更多元件。例如，處理器802可以依據本案的態樣，至少部份對行動通訊裝置800內的任一電子元件給出功能。
處理器802可以操作以使得行動通訊裝置800處理資料(例如，符號、位元或晶片)，用以以多工/解多工元件812來多工/解多工，或經由調變/解調元件814來調變/解調，例如，實施直接或逆快速傅氏轉換、調變率的選擇、資料封包格式的選擇、封包間的時間等等。記憶體803可以儲存資料結構(例如，元資料)、碼結構(例如，模組、物件、等級、程序等等)或指令、網路或裝置資訊，例如，策略與規格書、附接協定、用於擾頻、展頻與導頻(例如，參考信號)傳輸的碼順序、頻率偏移、單元ID、及其他用以檢測與識別各種有關於RF輸入信號的各種特徵、在電力產生時的功率輸出或其他信號元件的其他資料。
處理器802被功能及/或通訊地耦接(例如，透過記憶體匯流排)至記憶體803，以儲存或取回操作與給予功能所需的資訊，至少部份至通訊平台或前端804、PA系統810與該PA系統810的實質任何其他操作態樣。
圖9為一流程圖，其例示使用單一排反相器以操作數位至時間轉換器(DTC)的方法900。方法900使用相位檢測器與碼邏輯，以根據該等輸入相位信號的邊緣，產生具有內插邊緣的轉換器輸出。方法900可以用於收發器內，用於傳輸目的及/或其他應用。
上述轉換器與系統可以被與方法900一起或結合方法900被參考與使用。
相位檢測器在方塊902接收第一相位信號與第二相位信號，並提供第一相位信號與第二相位信號的較早者作為內插器輸入信號。在一例子中，如上所示，內插器輸入信號被取得，以第一與第二相位信號的互斥或(XOR)結果，其隨後有在XOR的輸出上的D正反器運算。在另一例子中，內插器輸入信號為相位信號中的較早者。較早信號被決定為具有首先發生上升或下降邊緣的邊緣的信號。
碼邏輯在方塊904依據第一相位信號與第二相位信號，選擇一排反相器的內插反相器。碼邏輯產生一碼信號，其選擇反相器排的一或更多反相器作為不同的內插反相器。通常，當第一與第二相位信號不同時，例如，一為低而另一為高，則不同的內插反相器被選擇或致能。如上所述，該排的剩餘反相器被去選擇或去能。所使用的不同內插反相器的數量決定用於內插邊緣的斜率。上述為“n”的不同的內插反相器的數量係典型被以一數位字元加以指明並通常為低於該排中的反相器的總數“N”。
碼邏輯可以具有預定數量的反相器組，用於內插。或者，該數量可以在操作時加以決定或修改。另外，該數量n也可以為控制單元或其他元件所提供。
碼邏輯也可以被組態以使用動態元件匹配，以選擇在該排中的哪些反相器被使用作為不同的內插反相 器。
碼邏輯也被組態以產生選擇信號，以致能內插。選擇信號決定n或N個反相器被使用於內插。
在方塊906，內插器使用該排的內插器與不同的內插反相器，以內插該內插器輸入信號，以產生內插器輸出信號。內插器包含該排反相器及使用該等反相器以執行內插。內插器自相位檢測器接收內插器輸入信號，並如來自碼邏輯的碼字元或信號所指示地使用N或n個反相器，以執行內插。另外，內插器依據該選擇信號，以決定使用n或N個反相器以執行內插。
內插器根據第一與第二相位信號的邊緣，產生具有內插邊緣的內插器輸出信號。內插邊緣典型被延遲絕對延遲量。此延遲係為信號所行經的路徑所引入。
在方塊908，輸出反相器將內插器輸出信號反相，以產生轉換器輸出信號。此信號被反相，以在追蹤在適當位準的第一與第二相位信號。輸出反相器可以對該等信號引入延遲。因此，轉換器輸出信號被產生並可以使用於一或更多適當應用中。
可以了解的是，方法900可以被以規則或不規則的時間間隔加以重覆。
雖然於此所提供的方法係以一連串的動作或事件加以例示或描述，但本案並不被所例示的此等動件或事件的順序所限定。例如，一些動作可以與所例示及/或所述者不同，而與其他動作或事件以不同順序及/或同時 發生。另外，並不是需要所有所例示的動作，及波形只是例示性，其他波形也可以與所例示者有顯著不同。再者，於此所繪之一或更多動作可以在一或更多分開動作或階段中被執行。
應注意的是，所主張的標的可以使用標準程式規劃及/或工程技術被實施為方法、設備或製造物品，以產生軟體、韌體、硬體或其組合，以控制電腦來實現所主張的標的(例如，以上所示之系統係為電路的非限定例子，其可以被用以實施所揭露的方法及/或其變化)。於此所用的用語“製造物品”係想要包含一電腦程式，其可以由任何電腦可讀取裝置、載具或媒體所讀取。熟習於本技藝者將了解到可以對此架構進行很多修改，而不會偏移本案揭露的範圍與精神。
例子可以包含例如方法、執行方法的動作或方塊的手段、包含指令的至少一機器可讀取媒體，當指令為機器所執行時，使得該機器執行方法、設備或系統的動作，以依據於此所述之實施例與例子，使用多個通訊技術作同時通訊。
例子1為數位至時間轉換器，其包含碼邏輯及內插器。碼邏輯係被組態以接收第一相位信號與第二相位信號，以及，依據該第一相位信號與第二相位信號，產生選擇信號。內插器具有一排反相器。內插器被組態以根據選擇信號與輸入信號，產生內插器信號。
例子2包含請求項1的標的，其中該轉換器 更包含相位檢測器。該相位檢測器被組態以根據第一相位信號與第二相位信號，產生輸入信號。
例子3包含例子1至2的任一之標的，包含或省略選用元件，其中相位檢測器被組態以產生輸入信號，以該第一信號與第二信號的互斥或結果，一起使用D正反器，以在其輸出產生該輸入信號。
例子4包含例子1至3的任一的標的，包含或省略選用元件，其中相位檢測器被組態以產生第一相位信號與第二相位信號的較早信號作為輸入信號。
例子5包含例子1至4的任一的標的，包含或省略選用元件，其中碼邏輯被組態以產生碼信號，用以選擇該排反相器的一或更多不同的內插反相器。
例子6包含例子1至5之任一的標的，包含或省略選用元件，其中該碼邏輯被組態以選擇該排反相器中的哪些被使用作為使用動態元件匹配的一或更多不同的內插反相器。
例子7包含例子1至6之任一的標的，包含或省略選用元件，其中該排反相器包含多數反相器單元。
例子8包含例子1至7之任一的標的，包含或省略選用元件，其中多數反相器單元，各個包含致能邏輯與一串電晶體，其中該致能邏輯被組態以致能該串電晶體及該串電晶體被組態以依據輸入信號驅動單元輸出。
例子9包含例子1至8之任一的標的，包含或省略選用元件，其中該致能邏輯包含或閘。
例子10包含例子1至9之任一的標的，包含或省略選用元件，更包含輸出反相器，組態以反相該反相器信號成為反相器輸出信號。
例子11包含例子1至10的任一的標的，包含或省略選用元件，更包含控制單元，耦接至該碼邏輯，其中該控制單元指明被使用於內插的反相器的數量n。
例子12包含用於數位至時間轉換器的內插器單元。該內插器單元包含邏輯與一串電晶體。該邏輯被組態以接收碼信號與選擇信號，並於碼信號或選擇信號被致能時，產生致能信號。該串電晶體被組態以於該致能信號被產生時，依據輸入信號來驅動一單元輸出。
例子13包含例子12的標的，包含或省略選用單元，其中該串電晶體包含一或更多致能電晶體，被組態以當該致能信號未被主張時，去能該單元輸出。
例子14包含例子12至13的任一的標的，包含或省略選用元件，其中該串電晶體包含p-型電晶體，被組態以當該輸入信號為低時，驅動該單元輸出至供應電壓。
例子15包含例子12至14的任一之標的，包含或省略選用元件，其中該串電晶體包含n-型電晶體，被組態以當輸入信號為高時，驅動該單元輸出至接地。
例子15包含例子12至14的任一之標的，包含或省略選用元件，其中該串電晶體包含n-型電晶體，被組態以當該輸入信號為高時，驅動該單元輸出至接地。
例子16包含例子12至15的任一之標的，包含或省略選用元件，其中該輸入信號為D正反器的輸出，該D正反器接收第一相位信號與第二相位信號的互斥或運算。
例子17包含例子12至16之任一的標的，包含或省略選用元件，更包含多數內插器單元，耦接至該單元輸出。
例子18包含例子12至17之任一的標的，包含或省略選用元件，更包含反相器，耦接至該多數內插器單元並被組態以產生內插器輸出信號。
例子19為一種操作數位至時間轉換器的方法。第一相位信號與第二相位信號的較早者被提供作為內插器輸入信號。一排反相器的不同的內插反相器係依據第一相位信號與第二相位信號加以選擇。內插器輸入信號使用該排反相器與該不同的內插反相器來內插，以根據該內插器輸入信號，產生內插器輸出信號。內插器輸出信號被轉換為轉換器輸出信號。
例子20包含例子19的標的，包含或省略選用元件，更包含在相位檢測器接收第一相位信號與第二相位信號。
例子21包含例子19至20的任一的標的，更包含當該第一相位信號與該第二相位信號相等時，使用該排反相器的所有反相器，來內插該內插器輸出信號；及/或於該第一相位信號與該第二相位信號為不同時，只使用該 不同的內插反相器內插該輸出信號。
例子22為一種系統，具有提供手段，用以提供內插器輸入信號作為第一相位信號與第二相位信號的較早信號。該系統也包含選擇用段，用以依據該第一相位信號與該第二相位信號，選擇一排反相器的不同的內插反相器。該系統更包含內插手段，用以使用該排反相器與該不同內插反相器，來內插該內插器輸入信號，以產生內插器輸出信號。該系統也包含轉換手段，用以將該內插器輸出信號轉換為轉換器輸出信號。
例子22包含例子22的標的，包含或省略選用元件，其中該系統更包含內插手段，用以當該第一相位信號與該第二相位信號相等時，使用該排反相器的所有反相器，內插該內插器輸出信號，或者，當該第一相位信號與該第二相位信號不同時，只使用該不同的內插反相器內插該輸出信號。
雖然本發明已經參考一或更多實施方式加以例示與描述，但可以對所例示例子作出替換及/或變化，而不脫離隨附申請專利範圍的精神與範圍。例如，雖然於此所描述一傳輸電路/系統已經被例示出為發射器電路，但熟習於本技藝者可以了解於此提供的發明也可以應用至收發器電路。
再者，特別是有關於上述元件或結構(組件、裝置、電路、系統等等)所執行的各種功能，除了特別指出者之外，用以描述此等元件的用語(包含有關“手段”)係 想要對應於任何執行所述元件的指定功能(例如，功能上相等)的元件或結構，甚至執行於此所例示之本發明例示實施方式所執行的功能，但結構上並不等效於所述結構者。該元件或結構包含執行指令的處理器，以用以執行各種功能的至少一部份。另外，雖然本發明的特定特性可能已經以幾實施方式之一個方式加以揭露，但此特性可以如想要並有利於任何給定或特定應用而組合其他實施方式的一或更多特性。
再者，有關於在發明說明及申請專利範圍中所用之用語“包含”、“包括”、“具有”或其變化，此等用語係想要包含類似於用語“包含”的方式。
100‧‧‧系統
102‧‧‧碼邏輯
104‧‧‧相位檢測器
108‧‧‧內插器
110‧‧‧控制單元
112‧‧‧內插器輸出反相器
114‧‧‧第一相位信號
116‧‧‧第二相位信號
118‧‧‧內插器輸入信號
120‧‧‧控制信號
122‧‧‧碼信號
124‧‧‧內插器信號
126‧‧‧轉換器輸出信號
128‧‧‧編碼器
130‧‧‧碼信號
132‧‧‧選擇信號

Claims (18)

  1. 一種數位至時間轉換器，包含：碼邏輯，被組態以接收第一相位信號與第二相位信號，並根據該第一相位信號與該第二相位信號，產生選擇信號；及內插器，包含一排反相器並組態以根據該選擇信號與輸入信號，產生內插器信號；相位檢測器，被組態以根據該第一相位信號與該第二相位信號，產生該輸入信號；其中該相位檢測器被組態以產生該輸入信號，以該第一相位信號與該第二相位信號的互斥或運算結果與D正反器一起使用，以在其輸出產生該輸入信號。
  2. 如申請專利範圍第1項之轉換器，其中該相位檢測器被組態以產生該第一相位信號與該第二相位信號中的較早信號作為該輸入信號。
  3. 如申請專利範圍第1項之轉換器，其中該碼邏輯被組態以產生碼信號，以選擇該排反相器的一或更多不同內插反相器。
  4. 如申請專利範圍第1項之轉換器，其中該碼邏輯被組態以選擇該排反相器中的哪些反相器被使用作為使用動態元件匹配的一或更多不同內插反相器。
  5. 如申請專利範圍第1項之轉換器，其中該排反相器包含多數反相器單元。
  6. 如申請專利範圍第5項之轉換器，其中該多數反 相器單元各個包含致能邏輯與一串電晶體，其中該致能邏輯被組態以致能該串電晶體，以及，該串電晶體被組態以依據該輸入信號來驅動一單元輸出。
  7. 如申請專利範圍第6項之轉換器，其中該致能邏輯包含或閘。
  8. 如申請專利範圍第1項之轉換器，更包含輸出反相器，被組態以將該內插器信號反相為轉換器輸出信號。
  9. 如申請專利範圍第1項之轉換器，更包含耦接至該碼邏輯的控制單元，其中該控制單元指明一數量n的反相器，用以使用於內插。
  10. 一種用於數位至時間轉換器的內插器單元，該內插器單元包含：或閘邏輯，被組態以接收碼信號與選擇信號並用以於該碼信號或該選擇信號被致能時，產生致能信號；及一串電晶體，被組態以於該致能信號被產生時，依據一輸入信號，驅動單元輸出。
  11. 如申請專利範圍第10項之內插器單元，其中該串電晶體包含一或更多致能電晶體，被組態以在該致能信號未被主張時，去能該單元輸出。
  12. 如申請專利範圍第10項之內插器單元，其中該串電晶體包含p-型電晶體，被組態以在該輸入信號為低時，將該單元輸出驅動至供應電壓。
  13. 如申請專利範圍第10項之內插器單元，其中該串電晶體包含n-型電晶體，被組態以在該輸入信號為高 時，將該單元輸出驅動至接地。
  14. 如申請專利範圍第10項之內插器單元，其中該輸入信號為D正反器的輸出，該D正反器接收第一相位信號與第二相位信號的互斥或結果。
  15. 如申請專利範圍第10項之內插器單元，更包含耦接至該單元輸出的多數內插器單元。
  16. 一種操作數位至時間轉換器的方法，該方法包含：提供第一相位信號與第二相位信號的較早者作為內插器輸入信號；依據該第一相位信號與該第二相位信號，選擇一排反相器中的不同內插反相器；使用該排反相器與該不同內插反相器，內插該內插器輸入信號，以根據該內插器輸入信號，產生內插器輸出信號；及將該內插器輸出信號轉換為轉換器輸出信號。
  17. 如申請專利範圍第16項之方法，更包含：在相位檢測器，接收第一相位信號與第二相位信號。
  18. 如申請專利範圍第16項之方法，更包含：於該第一相位信號與該第二相位信號相等時，使用該排反相器的所有反相器內插該內插器輸出信號；以及，當該第一相位信號與該第二相位信號不同時，只使用該不同內插反相器，內插該輸出信號。
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