TWI741027B - 半導體裝置 - Google Patents

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Abstract

本發明旨在提供一種即使串列資料的傳送率改變，也可適當地進行等化的半導體裝置。 本發明之半導體裝置，具備：加法電路，其將輸入資料及反饋資料相加，然後輸出加總資料；第1取樣電路，其對來自加法電路的加總資料進行取樣，然後輸出取樣資料；乘法電路，其將來自第1取樣電路的取樣資料乘以抽頭係數，而形成反饋資料；抽頭係數決定電路，其基於來自第1取樣電路的取樣資料，而決定抽頭係數；及校準電路，其調整從第1取樣電路輸出取樣資料之後一直到對應已輸出的取樣資料之加總資料被供給到第1取樣電路為止的延遲時間。

Description

半導體裝置
本發明係關於半導體裝置，特別是關於具備反饋型等化器的半導體裝置。
已知使用在時間上為之前（過去）的資料，而進行波形的等化之反饋型等化器。作為反饋型等化器，例如有判定反饋型等化器（Decision Feedback Equalizer，以下也稱為DFE）等各種構成的等化器。
DFE被設置在例如進行串列資料及平行資料之相互變換的SerDes（SERializer/DESerializer）電路，並且用於將串列資料的波形等化。
SerDes電路內建於半導體裝置，例如載置於PCI Express的介面卡。PCI Express依照規格而有傳送率相異的複數種規格。在規格PCI Express1.1（以下稱為規格Gen1），傳送率為2.5Gbps，在規格PCI Express2.0（以下稱為規格Gen2），傳送率為5Gbps。又，在規格PCI Express3.0（以下稱為規格Gen3），傳送率為8Gbps，在規格PCI Express4.0（以下稱為規格Gen4），傳送率為16Gbps。PCI Express介面卡所載置的SerDes電路之DFE必須依照符合介面卡所採用的規格之傳送率來運作。
DEF例如專利文獻1所記載。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2011-151765號公報
[發明所欲解決的課題] DFE例如由類比電路及數位電路所構成。在專利文獻1的圖1，DFE（80）由類比電路所構成，抽頭係數決定電路（90）及資料濾波器電路（10）由數位電路所構成。將此種構成的DFE符合各自的規格Gen1～Gen4而設計或/及製造複數種類的話，設計所需要的時間會增加，製造費用也難以降低。尚且，上述的（）內之符號表是專利文獻1的圖1所用的符號。
於是，本發明者準備符合傳送率為最高的規格Gen4之DFE，考慮到即使在傳送率為低的規格Gen1～Gen3，藉由使用已準備的DFE，仍可降低設計所需要的時間及製造費用。然而，如此一來會有以下課題產生：例如由於構成DFE的類比電路所要求的延遲時間會因傳送率而不同，故難以進行適當的等化。
雖然在專利文獻1中記載DFE的構成，但並未認知到以不同的傳送率使用時，難以進行適當的等化之課題，遑論記載。
其他的課題及新穎的特徵通過本說明書的記述及附加圖示予以闡明。 [用於解決課題的手段]
依照一實施形態的半導體裝置具備反饋型等化器。反饋型等化器具備：加法電路，將輸入資料及反饋資料相加，然後輸出加總資料；第1取樣電路，其對來自加法電路的加總資料進行取樣，然後輸出取樣資料；乘法電路，其將來自第1取樣電路的取樣資料乘以抽頭係數，而形成反饋資料；抽頭係數決定電路，其基於來自第1取樣電路的取樣資料，而決定抽頭係數；及校準電路。校準電路調整從第1取樣電路輸出取樣資料之後一直到對應該取樣資料之加總資料被供給到第1取樣電路為止的延遲時間、或調整第1取樣電路之取樣的時序。 [發明效果]
若依照一實施形態，則即使串列資料的傳送率（傳送速度）改變，也可提供可適當進行等化的半導體裝置。
以下，基於圖示詳細說明本發明的實施形態。尚且，在用於說明實施形態的全圖中，原則上對同一部分附加同一符號，該等重複的説明原則上省略。
（實施形態1） 為了易於理解實施形態，首先說明DFE的基本運作及串列資料的傳送率改變時的課題。
＜DFE的基本運作＞ 圖11為表示DFE的基本運作之説明圖。圖11（A）為示意表示DFE的波形之等化的説明圖。圖11（B）為表示在具有矩形狀的波形之輸入資料被供給到訊號配線的輸入端子時，從訊號配線的輸出端子輸出的輸出資料之波形的波形圖。圖11（C）為表示藉由利用DFE將訊號配線的傳達特性進行等化而被整形的輸出資料之波形的波形圖。為了易於説明，以下說明矩形狀的波形被供給到訊號配線的輸入端子，而將脈衝響應的波形進行等化的情況。
在圖11（A），W（0）表示現在的輸入資料之波形，W（－1）表示在時間上比現在更之前（過去）的輸入資料之波形。又，W（＋1）表示在時間上比現在更之後（未來）的輸入資料之波形。在DFE，對於現在的輸入資料，加上（減去）將過去的輸入資料乘以抽頭係數而得到的反饋資料，藉此，將對應於現在的輸入資料之輸出資料的波形進行整形。如此一來，訊號配線所具有的傳達特性會被等化。在以下的説明，雖然針對加上反饋資料而説明，但藉由將反饋資料反轉而相加，加法實際上意謂著減法。尚且，在圖11（A），輸入資料的波形W（－1）、W（0）及W（＋1）以眼圖來描述。
對於訊號配線的輸入端子，供給圖11（B）所示的矩形狀之輸入資料的波形W（0）時，依照訊號配線具有的傳達特性，從訊號配線的輸出端子輸出的輸出資料之波形會衰退，使得形狀會與輸入資料的波形W（0）相異，例如成為圖11（B）中WV所示的波形。在DFE，於圖11（A）中，將過去的輸入資料之波形W（－1）在既定的時序ts進行取樣。藉由在該取樣所得到的取樣資料及抽頭係數TP（1）之間，利用乘法電路15（1）予以相乘，而形成反饋資料，再於既定的時序tb（－1），加上現在的波形W（0）或從中減去。若訊號配線的傳達特性在時間上為一定，則藉由將取樣資料乘以適當的抽頭係數TP（1）而得到的反饋資料會表示既定的時序tb（－1）時的波形WV之値W（－1）ts。因此，藉由將該反饋資料所顯示的値W（－1）ts反轉而加到波形WV，如圖11（C）所示，在既定的時序tb（－1），波形的形變會被整形。
同様地，雖然未圖示，但針對更過去的輸入資料之波形W（－2）、W（－3），亦在該等波形被供給時，預先取樣，乘以適當的抽頭係數，而形成表示既定的時序tb（－2）、tb（－3）時之波形WV的値W（－2）ts、W（－3）ts之反饋資料。藉由將該等反饋資料在時序tb（－2）、tb（－3）加到波形WV，而在時序tb（－2）、tb（－3），如圖11（C）所示，波形會被整形。結果，訊號配線的傳達特性會被等化，如圖11（C）所示，而得到經整形的波形WVE之輸出資料。
尚且，在圖11（A）～（C），横軸表示時間，縱軸表示電壓。
＜傳送率改變時的課題＞ 接著，說明傳送率改變的情況，也就是說明將傳送率相異的串列資料進行等化的情況之課題。作為將傳送率相異的串列資料進行等化的情況之例，舉出準備符合傳送率最高的規格Gen4之DFE作為所謂微電路，並且也流用為其他規格Gen1～規格Gen3之DFE的情況。
圖12為說明該課題的説明圖。圖12（A）～圖12（C）類似圖11（A）～圖11（C），在相同的部分，附加相同的符號。在圖12（A），乘法電路15（1）由類比電路所構成。該乘法電路15（1）的延遲時間係如下設定：將過去的輸入資料之波形W（－1）在既定的時序ts進行取樣，然後在既定的時序tb（－1）將現在的輸入資料及反饋資料相加。針對對應未圖示之過去的輸入資料之波形W（－2）、W（－3）的乘法電路，各個延遲時間亦如下設定：將各個波形在既定的時序ts進行取樣，然後在既定的時序tb（－2）、tb（－3）將現在的輸入資料及反饋資料相加。
由於乘法電路15（1）由類比電路所構成，因此即使串列資料的傳送率發生變化，延遲時間仍然會大致維持一定。也就是說，作為串列資料而供給的輸入訊號之波形的周期遇到傳送率改變的話即會改變，但乘法電路15（1）的延遲時間仍然會大致維持一定。
在規格Gen4用的DFE，以可將規格Gen4的傳送率之串列資料進行等化的方式，在時序ts進行取樣，然後在時序tb（－1）將反饋資料加到輸入資料，藉此，設定乘法電路15（1）的延遲時間。將該規格Gen4用的DFE流用於規格Gen1～Gen3用的話，將反饋資料加到輸入資料的時序會提早。在圖12（A），相加的時序提早時間DL分量，而變成時序tb（－1）R。
為了使相加的時序提早，在規格Gen4於時序tb（－1）相加的反饋資料之値W（－1）ts會如圖12（B）所示，在時序tb（－1）R，被加到（×印）波形WV。為了使反饋資料反轉再相加，經等化的波形WVE會如圖12（C）所示，在時序tb（－1），波形WVE具有値ER（－1），而未被充分整形。
以上雖然針對乘法電路15（1）説明，但針對過去的輸入資料W（－2）、W（－3）亦相同，反饋資料並非在時序tb（－2）、tb（－3）被加到波形WV，而是在時序tb（－2）R、tb（－3）R被加到波形WV，而如圖12（C）所示，輸出未經充分等化的波形WVE。
特別是，針對乘法電路15（1），由於將在現在的輸入資料之1個前所輸入的資料W（－1）作為反饋資料，再於現在被加到輸入資料W（0），因而乘法電路15（1）所容許的時間會比對應其他輸入資料W（－2）、W（－3）的乘法電路所容許的時間還短。因此，特別是乘法電路15（1）由可使延遲時間縮短的類比電路所構成。又，如同從圖11（B）及圖12（B）亦可理解，由乘法電路15（1）所形成，並且被加到波形WV的値W（－1）ts較大。因此，加上由乘法電路15（1）所形成的反饋資料之時序從既定的時序改變的話，則已等化的波形之形變相較於加上其他反饋資料的時序改變的情況會較大。因此，特別是加上由乘法電路15（1）所形成的反饋資料之時序，相較於其他反饋資料，設成既定的時序tb（－1）為關鍵。
在此，已敘述將符合規格Gen4的DFE作為微電路，並且流用於其他規格用的DFE之例，但例如在準備符合規格Gen1的DFE作為微電路，然後流用於其他規格用的DFE之情況，未充分等化的波形WVE也會被輸出。
進而，執行加法的時序之變化程度達到在圖12（A）以斜線所示的區域EQ1、EQ2的話，可能會導致錯誤的等化進行。
也就是說，串列資料的傳送率（傳送速度）改變的話，等化會變得難以進行，導致未被充分整形的波形或錯誤的波形被輸出的課題會產生。
＜電子裝置＞ 接著，說明實施形態1的具有DFE之電子裝置的一例。圖10為表示實施形態1的電子裝置EPP之構成的示意剖面圖。電子裝置EPP具備在印刷基板BPS所載置的複數個半導體裝置及電子零件。又，在印刷基板BPS，並未特別受到限制，可載置複數個基座。在圖10，僅描繪在印刷基板BPS所載置的1個半導體裝置LS－CP及2個基座SL0、SL1。又，在圖10，BPB表示在印刷基板BPS所形成的訊號配線。
在印刷基板BPS所載置的半導體裝置LS－CP為例如中央處理裝置，並且被連接到訊號配線BPB。又，基座SL0、SL1也被連接到訊號配線BPB。經由該訊號配線BPB，在半導體裝置LS－CP及基座SL0、SL1之間進行資料的傳送接收。在基座SL0、SL1，插入依照PCI Express規格的介面卡CRD0、CRD1。在介面卡CRD0、CRD1，也載置複數個半導體裝置及電子零件，但在圖10例示在介面卡CRD0（CRD1）所載置的2個半導體裝置LS－DFE、LS－0（LS－DFE、LS－1）。在圖10，在介面卡CRD0、CRD1所載置的半導體裝置LS－DFE為內建DFE的半導體裝置，LS－0、LS－1為與半導體裝置LS－DFE之間進行資料的傳送接收，並且進行所欲的處理之半導體裝置。
在介面卡CRD0、CRD1所載置的半導體裝置LS－DFE及半導體裝置LS－CP之間經由訊號配線BPB而傳送接收串列資料。因此，對於在半導體裝置LS－DFE所載置的DFE，供給依照訊號配線BPB的傳達特性而形變的波形之資料作為輸入資料。在半導體裝置LS－DFE，進行訊號配線BPB的等化，經整形的波形之輸出資料被供給到半導體裝置LS－0、LS－1，在半導體裝置LS－0、LS－1進行所欲的處理。
被插入到插孔SL0、SL1的介面卡CRD0、CRD1可為兩者皆依照相同規格Gen4的介面卡，也可為依照彼此相異的規格、例如Gen4及Gen1的介面卡。
＜半導體裝置LS-DFE的構成＞　　 圖9為表示實施形態1的半導體裝置LS－DFE之構成的方塊圖。由2點鏈線包圍的半導體裝置LS－DFE未特別受到限制，可具備1個半導體基板、及在該半導體基板所形成的複數個電路區塊。在圖9，僅表示複數個電路區塊之中用於説明的電路區塊。在圖9，半導體裝置LS－DFE具備SerDes電路SEDC、中央處理裝置CPC、包含揮發性記憶體及不揮發性記憶體的記憶體MEM及邏輯電路LOG，該等電路區塊經由匯流排BUS相互連接，並且在相互之間進行資料、控制訊號等的傳送接收。
SerDes電路SEDC具備物理層PHY、連接層LINK及介面PIPE。連接層LINK被連接到匯流排BUS，在SerDes電路SEDC及匯流排BUS之間，進行資料、控制訊號的傳送接收。又，介面PIPE作為具有PCS（Physical Coding Sublayer）的功能之物理層PHY及連接層LINK之間的介面。物理層PHY具有傳送單元TXU及接收單元RXU，並且進行平行資料及串列資料的變換。
串列資料例如傳達圖10所示的印刷基板BPS之訊號配線BPB，由接收單元RXU所接收，在物理層PHY變換成平行資料，經由介面PIPE及連接層LINK被供給到匯流排BUS。中央處理裝置CPC依照被儲存在記憶體MEM的程式，處理被供給到匯流排BUS的平行資料，再被供給到邏輯電路LOG等。相反地，從邏輯電路LOG等朝向匯流排BUS供給的平行資料經由連接層LINK及介面PIPE被供給到物理層PHY。被供給到物理層PHY的平行資料變換成串列資料，藉由傳送單元TXU而朝向訊號配線BPB傳送。
如此一來，在圖10所示的電子裝置EPP，於半導體裝置LS－CP及半導體裝置LS－DFE之間，串列資料經由訊號配線BPB被傳送接收。又，在介面卡CRD0（CRD1）所載置的半導體裝置LS－0（LS－1）例如經由半導體裝置LS－DFE內的邏輯LOG而被連接，半導體裝置LS－0（LS－1）及半導體裝置LS－DFE之間的資料、控制訊號的傳送接收經由邏輯LOG而進行。
在此，以圖10所示的電子裝置EPP為例進行説明，但並未限定在此所述。例如，可將圖9所示的半導體裝置LS－DFE載置於連接器被載置的印刷基板，再經由連接到連接器的纜線而連接到對應的電子裝置或半導體裝置。此時，連接到連接器的纜線作為傳達資料的訊號配線而發揮功能。又，在圖10，說明實現所欲功能的半導體裝置使用與LS－DFE相異的半導體裝置LS－0（LS－1）之例，但也可在半導體裝置LS－DFE達成所欲的功能。
＜接收單元的構成＞ 接著，說明實施形態1的接收單元RXU之構成。接收單元RXU具備將訊號配線BPB（圖9及圖10）的傳達特性進行等化的DFE。圖8為表示實施形態1的接收單元RXU之構成的示意方塊圖。接收單元RXU具備主要由類比電路所構成的電路區塊ANGC、及主要由數位電路所構成的電路區塊DIGC。在該實施形態1，並未特別限制，作為輸入資料的串列資料以差動訊號被供給。在圖8，該差動訊號以符號RXINN及符號RXINP所表示。也就是說，彼此互補地變化的差動訊號RXINN、RXINP經由訊號配線BPB傳達，然後被供給到接收單元RXU。
電路區塊ANGC具備：輸入輸出電路IOU、線形放大電路VGA、選擇器SEL、DFE1、取樣電路SMP、解多工器DMUL、CDR電路CDRC及相位內插電路PHI。
輸入輸出電路IOU並未特別受到限制，具備差動放大電路DAP及檢測電路DETC。對於差動放大電路DAP及檢測電路DETC，供給差動訊號RXINN、RXINP。差動放大電路DAP將差動訊號RXINN、RXINP放大再輸出。又，檢測電路DETC藉由差動訊號RXINN、RXINP檢測串列資料是否已被供給。藉此，在輸入輸出電路IOU檢測到串列資料的供給時，藉由差動放大電路DAP而被放大的差動訊號被供給到線形放大電路VGA。
藉由線形放大電路VGA而以線形放大的輸入資料並未特別受到限制，在該實施形態1，被供給到選擇器SEL。藉由選擇器SEL選擇由線形放大電路VGA放大的輸入資料的話，輸入資料會被供給到DFE1。DFE1將傳達串列資料的訊號配線（例如，圖9及圖10所示的訊號配線BPB）之傳達特性進行等化，再將已供給的輸入資料之波形進行整形。針對該DFE1，將於以下詳細説明，故在此省略進一步的説明。
波形經整形之從DFE1輸出的輸出資料被供給到取樣電路SMP。該取樣電路SMP同步於被供給到時脈輸入端子ck的時脈訊號，並且對來自DFE1的輸出資料進行取樣，再將藉由取樣所得的2値之取樣資料朝向CDR電路CDRC供給，同時朝向解多工器DMUL供給。
CDR電路CDRC為時脈資料回復電路，從由取樣電路SMP輸出的2値之取樣資料擷取適當的時脈訊號之相位相關的相位資訊。由CDR電路CDRC擷取的相位資訊被供給到相位內插電路PHI。相位內插電路PHI接收由時脈發生電路CGC所形成的時脈訊號CCK，再將被供給的時脈訊號CCK之相位基於來自CDR電路CDRC的相位資訊而調整，然後將藉由調整所得的時脈訊號SCCK朝向上述的取樣電路SMP之時脈輸入端子ck及上述的DFE1供給。藉此，取樣電路SMP可基於相位被適當調整的時脈訊號SCCK，而對來自DFE1的輸出資料進行取樣。又，對DFE1也供給適當的相位之時脈訊號SCCK。在以調整相位的觀點來看時，可將相位內插電路視為相位調整電路。
從取樣電路SMP輸出之2値的取樣資料被朝向解多工器DMUL供給，然後在該解多工器DMUL變換成平行資料。
來自解多工器DMUL的平行資料被供給到電路區塊DIGC。該電路區塊DIGC具備控制電路CNTL。並未特別受到限制，對該控制電路CNTL供給來自解多工器DMUL的平行資料，經由控制電路CNTL，對應於被供給到接收單元RXU的串列資料之平行資料作為輸出資料RxDT被輸出。又，控制電路CNTL控制DFE1。該控制在圖8以控制訊號cntr示意描繪。以下將詳細説明，該實施形態1的DFE1具有2種類的模式，藉由控制電路CNTL的控制而從2種類的模式之中選擇任一模式而運作。
在該實施形態1，並未特別受到限制，對選擇器SEL也供給從上述的傳送單元TXU應傳送的傳送串列資料。藉由選擇器SEL而選擇傳送串列資料，藉此將傳送串列資料傳送，並且也傳送到DFE1。誠然，電路區塊ANGC也可不具有選擇器SEL，而是將從線形放大電路VGA輸出的資料作為輸入資料供給到DFE1。
＜DFE的構成＞ 圖1為表示實施形態1的DFE之構成的方塊圖。在圖1，1表示判定反饋型等化器（DFE），2表示控制DFE1的控制單元。該控制單元2由數位電路所構成。因此，參考上述的圖8的話，控制單元2被設置在電路區塊DIGC。誠然，控制單元2也可如同圖8所示的DFE1被設置在電路區塊ANGC。
DFE1具備：可使運作停止的緩衝電路（以下也稱為可停止緩衝電路）10、加法電路11、第1取樣電路12、第2取樣電路13、延遲電路14（1）～14（n＋1）、乘法電路15（1）～15（n）及可變延遲電路16（1）～16（n）。
實施形態1的DFE1具備2個運作模式。也就是說，具備：等化模式，其將輸入資料D0進行等化，然後輸出已整形的輸出資料OD；及校準模式，其配合傳送率而調整延遲時間。
輸入資料D0經由可停止緩衝電路10被供給到加法電路11。加法電路11將來自可停止緩衝電路10的輸入資料D0、與之後會説明的反饋資料相加，然後予以輸出。由加法電路11所求得的加總資料被供給到第1取樣電路12及第2取樣電路13。
第1取樣電路12具備：輸入端子DI、輸出端子Q及時脈輸入端子ck。經由相位內插電路PHI使相位被調整的周期性時脈訊號SCCK被供給到第1取樣電路12的時脈輸入端子ck，來自加法電路11的加總資料被供給到輸入端子DI。第1取樣電路12同步於被供給到時脈輸入端子ck的時脈訊號SCCK，並且接收被供給到輸入端子DI的加總資料，予以2値化，再從輸出端子Q輸出。也就是說，第1取樣電路12同步於時脈訊號SCCK而對加總資料進行取樣。
又，第2取樣電路13具備：輸入端子DI1、DI2、輸出端子Q及時脈輸入端子ck。對於輸入端子DI2，供給偏移OFS，對於輸入端子DI1，供給來自加法電路11的加總資料。第2取樣電路13同步於被供給到時脈輸入端子ck的時脈訊號SCCK，而接收加總資料。此時，以被供給到第2輸入端子DI2的偏移OFS為基準，將被供給到第1輸入端子DI1的加總資料進行2値化。也就是說，加總資料藉由判定比偏移OFS高或低而2値化，並且同步於時脈訊號SCCK而被接收。換言之，以偏移OFS為基準，第2取樣電路13對加總資料進行取樣。
該第1取樣電路12及第2取樣電路13例如同步於時脈訊號SCCK的上升，而接收以加總資料及偏移OFS為基準的加總資料。也就是說，同步於時脈訊號SCCK的上升，第1取樣電路12及第2取樣電路13的各者對加總資料進行取樣。從第1取樣電路12的輸出端子Q，對應於被接收的加總資料之2値的資料作為取樣資料D1及輸出資料OD被輸出。
時脈訊號SCCK如圖8所述，基於由CDR電路CDRC所求得的相位資訊，藉由相位內插電路PHI調整時脈訊號CCK的相位而形成。
延遲電路14（1）～14（n＋1）的各者具備：時脈輸入端子ck、輸入端子DI及輸出端子Q。延遲電路14（1）～14（n＋1）的各者也與第1取樣電路12相同，同步於時脈訊號SCCK（例如同步於上升），而接收被供給到輸入端子DI的資料，再從輸出端子Q輸出。延遲電路14（1）的輸入端子DI被連接到第1取樣電路12的輸出端子Q，延遲電路14（1）的輸出端子Q被連接到未圖示的延遲電路14（2）之輸入端子DI。之後，同樣地，延遲電路的輸出端子被連接到下一段的延遲電路之輸入端子，並且延遲電路14（n）的輸出端子Q被連接到延遲電路14（n＋1）的輸入端子DI。也就是說，延遲電路14（1）～14（n＋1）被串聯連接，對延遲電路14（1）～14（n＋1）的各者之時脈輸入端子ck，供給時脈訊號SCCK。如此一來，延遲電路14（1）～14（n＋1）構成為同期於時脈訊號SCCK而運作的移位暫存器。
對成為該移位暫存器的初段之延遲電路14（1）的輸入端子DI，從第1取樣電路12的輸出端子Q供給取樣資料D1。每當時脈訊號SCCK變化，來自第1取樣電路12的取樣資料D1即會移動構成移位暫存器的區段（延遲電路14（1）～14（n＋1）），然後從各個區段（延遲電路14（1）～14（n＋1））的輸出端子Q輸出作為取樣資料D2～Dn＋1。
將被供給到可停止輸入緩衝電路10的輸入資料D0作為現時點的資料時，從第1取樣電路12及第2取樣電路13的輸出端子Q，在現時點之前（過去）的輸入資料所致的取樣資料D1及錯誤訊號E1會被輸出。也就是說，在現時點之前，於時脈訊號SCCK變化1次時，對應於由第1取樣電路12及第2取樣電路13接收的加總資料之取樣的資料會從輸出端子Q被輸出作為取樣資料D1及錯誤訊號E1。
每當時脈訊號SCCK變化時，從第1取樣電路12的輸出端子Q輸出的取樣資料會經由順次延遲電路14（1）～14（n＋1）傳達，而被儲存在各個延遲電路，再被輸出。也就是說，從第1取樣電路12朝向延遲電路14（n＋1），相較於在時間上接近現時點的輸入資料之輸入資料所致的取樣資料D1，在時間上更之前（過去）的輸入資料所致的取樣資料Dn＋1會從輸出端子Q被輸出。尚且，在圖1，延遲電路14（1）～14（n＋1）所示的符號Z-1 在Z變換顯示中表示延遲電路。
在該實施形態1，第1取樣電路12的輸出端子Q經由可變延遲電路16（1）而連接到乘法電路15（1）。可變延遲電路16（1）的延遲時間係由延遲時間資訊SD（1）所決定。如此一來，從第1取樣電路12的輸出端子Q輸出的取樣資料D1會延遲由延遲時間資訊SD（1）所決定的時間，然後被供給到乘法電路15（1）。乘法電路15（1）在被供給的取樣資料D1及抽頭係數TP（1）之間進行乘法，然後輸出反饋資料。在該實施形態1，乘法電路15（1）會將乘法結果反轉，再將經由反轉所得到的乘法結果輸出作為反饋資料。
又，延遲電路14（1）的輸出端子Q也可經由藉由延遲時間資訊SD（2）來決定延遲時間的可變延遲電路16（2）而被連接到乘法電路15（2）。如此一來，從延遲電路14（1）的輸出端子Q輸出的取樣資料D2會延遲藉由延遲時間資訊SD（2）來決定的時間，然後被供給到乘法電路15（2）。乘法電路15（2）在抽頭係數TP（2）及被供給的取樣資料D2之間進行乘法，然後將演算結果反轉，再輸出作為反饋資料。剩下的複數個延遲電路（在圖1中例如為14（n））也相同，從延遲電路（14（n））輸出的取樣資料（Dn）會被延遲藉由延遲時間資訊（SD（n））來決定的時間，然後被供給到對應的乘法電路（15（n）），在對應的乘法電路（15（n））中，與抽頭係數（TP（n））相乘，再經過反轉，最後輸出作為反饋資料。
從乘法電路15（1）～15（n）的各者輸出的反饋資料被供給到加法電路11。加法電路11在該等反饋資料及從可停止緩衝電路10供給的輸入資料D0之間進行加法的演算。乘法電路15（1）～15（n）的各者為了輸出經反轉的反饋資料，加法電路11實質上作為減法電路而發揮功能，並且以從輸入資料D0扣除反饋資料的方式發揮功能。
控制單元2具備：資料錯誤率判定電路3、延遲（Delay）決定電路4、抽頭（Tap）係數決定電路5、控制電路6、抽頭（Tap）係數暫存器7及延遲（Delay）暫存器8。資料錯誤率判定電路3、延遲決定電路4及抽頭係數決定電路5由控制電路6所控制。控制電路6會依照DFE1以等化模式運作或者以校準模式運作，而決定資料錯誤率判定電路3、延遲決定電路4及抽頭係數決定電路5的各者之運作。等化模式及校準模式將於以下詳細説明，在該實施形態1，於校準模式，進行延遲時間的調整，於等化模式，使用經調整的延遲時間而進行輸入資料的等化。
控制電路6例如檢測出半導體裝置LS－DFE的電源開啟的話，即會以DFE1在校準模式運作的方式，使資料錯誤率判定電路3、延遲決定電路4及抽頭係數決定電路5運作。以校準模式完成延遲時間的調整的話，以DFE1在等化模式運作的方式，控制電路6使資料錯誤率判定電路3、延遲決定電路4及抽頭係數決定電路5運作。藉由該控制電路6進行的資料錯誤率判定電路3、延遲決定電路4及抽頭係數決定電路5之控制相當於圖8示意表示的控制訊號cntr。
對於資料錯誤率判定電路3，供給來自第1取樣電路12及延遲電路14（1）～14（n＋1）的取樣資料D1～Dn＋1。又，對於資料錯誤率判定電路3，供給從第2取樣電路13的輸出端子Q輸出之取樣資料作為錯誤訊號E1。延遲決定電路4在校準模式時基於來自資料錯誤率判定電路3的資訊，而形成延遲時間資訊SD（1）～SD（n），然後朝向延遲暫存器8及可變延遲電路16（1）～16（n）供給。延遲暫存器8具有對應到可變延遲電路16（1）～16（n）的各者之複數個位元。在圖1，延遲暫存器8所具有的複數個位元之中，僅顯示對應於可變延遲電路16（1）、16（2）及16（n）的位元DD1、DD2及DDn。尚且，各個位元DD1、DD2及DDn由複數個位元所構成，延遲時間的變更範圍變寬廣。
如以下説明，在校準模式時，以可變延遲電路16（1）～16（n）的各者之延遲時間成為適當的延遲時間之方式，使延遲決定電路4變更延遲時間資訊SD（1）～SD（n）的値。並未特別受到限制，當可變延遲電路16（1）～16（n）的各者之延遲時間成為適當的値時，對應於各者的延遲時間之延遲資訊SD（1）～SD（n）會被儲存於延遲暫存器8的對應之位元DD1～DDn。在該實施形態1，被儲存在延遲暫存器8的位元DD1～DDn之延遲時間資訊SD（1）～SD（n）位在等化模式的期間會被持續保持在延遲暫存器。
抽頭係數決定電路5形成被供給到乘法電路15（1）～15（n）的抽頭係數TP（1）～TP（n）。又，抽頭係數決定電路5形成控制可停止緩衝電路10的緩衝控制訊號BCT。已形成的抽頭係數TP（1）～TP（n）及緩衝控制訊號BCT被儲存在抽頭係數暫存器7。抽頭係數暫存器7具備：可停止緩衝電路10、對應於乘法電路15（1）～15（n）的各者之複數個位元，由抽頭係數決定電路5所形成的緩衝控制訊號BCT及抽頭係數TP（1）～TP（n）被儲存在對應的位元，並且被供給到可停止緩衝電路10及乘法電路15（1）～15（n）。在圖1，例示對應於可停止緩衝電路10的位元W0z、對應於乘法電路15（1）、15（2）及15（n）的位元W1、W2及Wn。
抽頭係數決定電路5在校準模式時會將抽頭係數TP（1）～TP（n）設定成既定的値，同時藉由控制可停止緩衝電路10的緩衝控制訊號BCT，將可停止緩衝電路10設定成停止狀態。又，在等化模式時，基於來自資料錯誤率判定電路3的資訊，而決定抽頭係數TP（1）～TP（n），同時形成可停止緩衝電路10運作般的緩衝控制訊號BCT。
接著，說明在校準模式及等化模式時的運作。
＜校準模式＞ 圖2為表示實施形態1的校準模式之運作的流程圖。參考圖1及圖2，說明在校準模式時的DFE1之運作。
圖1所示的控制電路6檢測出半導體裝置LS－DFE的電源開啟的話，即執行校準模式。如圖2所述，DFE1開始調整延遲量（Delay量）的校準（步驟S10）。接著，DFE1執行步驟S11。在步驟S11，控制電路6會對於抽頭係數決定電路5指示形成可使可停止緩衝電路10停止般的緩衝控制訊號BCT，同時指示形成具有既定的値之抽頭係數TP（1）～TP（n）。作為此處的抽頭係數TP（1）～TP（n）之既定的値，例如最大的値（第1値）。
響應上述的指示，抽頭係數決定電路5在步驟S11會形成使可停止緩衝電路10停止般的緩衝控制訊號BCT，同時形成具有最大値的抽頭係數TP（1）～TP（n）。已形成的緩衝控制訊號BCT及抽頭係數TP（1）～TP（n）被儲存在抽頭係數暫存器7中分別對應的位元W0z、W1～Wn。藉此，在步驟S11，可停止緩衝電路10會成為停止狀態，並且對於乘法電路15（1）～15（n）的各者，供給最大値的抽頭係數TP（1）～TP（n）。藉由可停止緩衝電路10停止，對於加法電路11，來自可停止緩衝電路10的輸入資料D0會不被供給，而僅來自乘法電路15（1）～15（n）的反饋資料被供給。
又，在步驟S11，控制電路6使資料錯誤率判定電路3及延遲決定電路4。此時，控制電路6會指示延遲決定電路4形成表示既定的延遲時間之延遲時間資訊SD（1）～SD（n）。延遲決定電路4會響應該指示而形成表示各個既定的延遲時間之延遲時間資訊SD（1）～SD（n）。在此之既定的延遲時間為例如在可變延遲電路16（1）～16（n）的各者中可設定的最短延遲時間。已形成的延遲時間資訊SD（1）～SD（n）被供給到對應的可變延遲電路16（1）～16（n）。此時，已形成的延遲時間資訊SD（1）～SD（n）可被儲存在延遲暫存器8之對應的位元DD1～DDn，也可不被儲存在此處。
在步驟S11，藉由時脈訊號SCCK變化，第1取樣電路12及第2取樣電路13會將來自加法電路11的加總資料之波形進行取樣。此時，由於可停止緩衝電路10處在停止狀態，故對於加法電路11，輸入資料D0的波形不被供給，而僅來自乘法電路15（1）～15（n）的各者之反饋資料的波形被供給。結果，加法電路11將來自乘法電路15（1）～15（n）的反饋資料相加，而形成加總資料。因此，在校準模式，僅將來自乘法電路15（1）～15（n）的反饋資料相加而得到的加總資料之波形藉由第1取樣電路12及第2取樣電路13而被取樣。
由第1取樣電路12進行取樣而得到的取樣資料D1經由可變延遲電路16（1）而被延遲由延遲時間資訊SD（1）所指定的延遲時間，再被供給到乘法電路15（1）。在乘法電路15（1），將具有最大値的抽頭係數TP（1）及來自可變延遲電路16（1）的已延遲之取樣資料進行演算並且予以反轉，再作為反饋資料被供給到加法電路11。同様地，從延遲電路14（1）～14（n）的各者輸出之取樣資料D2～Dn經由可變延遲電路16（2）～16（n）而被延遲由延遲時間資訊SD（2）～SD（n）指定的延遲時間，然後在乘法電路15（2）～15（n），與最大的抽頭係數TP（2）～TP（n）相乘。相乘的結果經過反轉而作為反饋資料被供給到加法電路11。
每當時脈訊號SCCK變化，乘法電路15（1）～15（n）即會輸出經反轉的反饋資料。因此，若可變延遲電路16（1）～16（n）的延遲時間被設定成適當的値，則從加法電路11輸出的加總資料會同步於時脈訊號SCCK的變化而成為上下變化的波形，將該加總資料以2値察看時，該加總資料會同步於時脈訊號SCCK的變化，而成為在邏輯値「1」與邏輯値「0」之間交互切換的資料。尚且，藉由將抽頭係數TP（1）～TP（n）的各者設成最大的値，而可使從加法電路11輸出的加總資料之波形的變化變大。
接著，在步驟S12，控制電路6會指示資料錯誤率判定電路3判定資料錯誤率。資料錯誤率判定電路3會響應該指示而基於從第1取樣電路12及延遲電路14（1）～14（n＋1）的各者輸出的取樣資料D1～Dn＋1或/及從第2取樣電路13輸出的錯誤訊號E1，而判定錯誤率。若可變延遲電路16（1）～16（n）的延遲時間被適當設定，並且反饋資料的加法之時序被適當設定，則加總資料會同步於時脈訊號SCCK，而成為在邏輯値「1」與邏輯値「0」之間交互變化（切換）的資料。將邏輯値如此交互變化的加總資料同步於時脈訊號SCCK，並且在第1取樣電路12取樣的話，取樣資料D1也會成為邏輯値「1」與邏輯値「0」交互產生的資料。
由延遲電路14（1）～14（n＋1）所構成的移位暫存器會將取樣資料D1位移而形成取樣資料D2～Dn＋1。因此，該等取樣資料D2～Dn＋1的各者係若可變延遲電路16（1）～16（n）的延遲時間被適當設定，則也會成為邏輯値「1」與邏輯値「0」交互產生的資料。
資料錯誤率判定電路3會掌握例如取樣資料D1～Dn＋1的各者之値未交互成為邏輯値「1」與邏輯値「0」之間切換的比例作為錯誤率。也就是說，未交互成為邏輯値「1」與邏輯値「0」的比例（錯誤率）愈高，則在可變延遲電路16（1）～16（n）設定的延遲時間愈不適當，也就是相加的時序愈不適當。在此，將取樣資料D1～Dn＋1作為例而說明如何掌握錯誤率，但例如也可掌握錯誤訊號E1的邏輯値未交互變化的比率作為錯誤率，也可藉由取樣資料D1～Dn＋1與錯誤訊號E1這兩者來掌握錯誤率。
在該實施形態1，對於錯誤率設定既定的閾値。資料錯誤率判定電路3在步驟S12藉由比較既定的閾値與已掌握的錯誤率，而判定錯誤率。錯誤率比既定的閾値還大時，資料錯誤率判定電路3指示延遲決定電路4調整延遲量（步驟S13）。
延遲決定電路4在接受指示後會變更延遲時間資訊SD（1）～SD（n）。藉由變更延遲時間資訊SD（1）～SD（n），可變延遲電路16（1）～16（n）的延遲時間會被變更。例如，從在可變延遲電路16（1）～16（n）中可設定的最短延遲時間，藉由變更延遲時間資訊SD（1）～SD（n），而使延遲時間變長。此時，可變更延遲時間資訊SD（1）～SD（n）的全部，也可僅變更一部分的延遲時間資訊。變更延遲時間資訊SD（1）～SD（n）之後，再次藉由時脈訊號SCCK變化，將符合已變更的延遲時間資訊SD（1）～SD（n）之新的取樣資料D1～Dn＋1與新的錯誤訊號E1供給到資料錯誤率判定電路3。尚且，可停止緩衝電路10會維持在停止狀態。
基於新的取樣資料D1～Dn＋1與新的錯誤訊號E1，資料錯誤率判定電路3在步驟S12再次掌握錯誤率，然後將該錯誤率與既定的閾値比較。重複步驟S12與步驟S13直到錯誤率小於閾値為止。
錯誤率變得小於既定之閾値的話，資料錯誤率判定電路3在步驟S14會指示延遲決定電路4將此時延遲決定電路4所形成的延遲時間資訊SD（1）～SD（n）儲存在延遲暫存器8之對應的位元DD1～DDn。延遲決定電路4會響應該指示而在錯誤率變成比閾値還小的時後，將已形成的時間資訊SD（1）～SD（n）儲存在延遲暫存器8之對應的位元DD1～DDn。
接著，在步驟S15，資料錯誤率判定電路3會指示抽頭係數決定電路5來形成使可停止緩衝電路10運作般的緩衝控制訊號BCT。如此一來，抽頭係數決定電路5會形成使可停止緩衝電路10運作般的緩衝控制訊號BCT，並予以儲存在抽頭係數暫存器7的位元W0z。藉由被儲存在位元W0z的緩衝控制訊號BCT，可使停止緩衝電路10開始運作，並且將輸入資料D0供給到加法電路11。
在步驟S15之後，執行步驟S16。將延遲時間調整的校準操作在步驟S15結束，接著，DFE1會往等化模式移動。往等化模式移動時，被儲存在延遲暫存器8的延遲時間資訊SD（1）～SD（n）會被維持，而被儲存在抽頭係數暫存器7的位元W0z之緩衝控制訊號BCT也會被維持。
＜等化模式＞ 等化模式在DFE1中會將訊號配線BPB（圖9）的傳達特性等化，並且將輸入資料D0的波形整形，使對應於被供給到DFE1的輸入資料D0（在圖8，從線形放大電路VGA供給的輸入資料）之輸出資料OD被輸出。
在等化模式，控制電路6會使資料錯誤率判定電路3及抽頭係數決定電路5運作。不特別限定於在此所述，在該實施形態1，進行等化模式時，延遲決定電路4會成為非運作的狀態。延遲決定電路4被設定成非運作的狀態，但被儲存在延遲暫存器8的延遲時間資訊SD（1）～SD（n）仍會在等化模式中繼續輸出。同様地，被儲存在抽頭係數暫存器7的位元W0z之緩衝控制訊號BCT仍會繼續輸出。
在等化模式，輸入資料D0經由被設為運作狀態的可停止緩衝電路10，而被供給到加法電路11。又，對於加法電路11，從乘法電路15（1）～15（n）的各者供給反饋資料。來自可停止緩衝電路10的輸入資料D0、及來自乘法電路15（1）～15（n）的各者之反饋資料藉由加法電路11相加，經由加法所得的加總資料藉由第1取樣電路12及第2取樣電路13而同步於時脈訊號SCCK被取樣。
從第1取樣電路12的輸出端子Q所輸出的取樣資料D1及從延遲電路14（1）～14（n）的各者之輸出端子Q所輸出的取樣資料D2～Dn，經由可變延遲電路16（1）～16（n）而延遲藉由從延遲暫存器8之對應的位元DD1～DDn所輸出的延遲時間資訊SD（1）～SD（n）來表示的延遲時間，然後被供給到乘法電路15（1）～15（n）。在乘法電路15（1）～15（n）的各者，延遲由延遲時間資訊SD（1）～SD（n）來表示的延遲時間之取樣資料D1～Dn會與對應的抽頭係數TP（1）～TP（n）相乘，然後作為反饋資料被供給到加法電路11。
在該實施形態1，可將從第1取樣電路12的輸出端子Q輸出取樣資料D1之後，一直到對應於該取樣資料D1的反饋資料被供給到加法電路11或第1取樣電路12的輸入端子DI為止的延遲時間，藉由被供給到可變延遲電路16（1）的延遲時間資訊SD（1）予以改變。同様地，也可將從延遲電路14（1）～14（n）的各者之輸出端子Q輸出取樣資料D2～Dn之後，一直到對應於取樣資料D2～Dn的反饋資料被供給到加法電路11或第1取樣電路12的輸入端子DI為止的延遲時間，藉由被供給到可變延遲電路16（2）～16（n）的延遲時間資訊SD（2）～SD（n）予以改變。
藉由先前所述的校準模式中之調整，以錯誤率降低的方式，而設定延遲時間資訊SD（1）～SD（n）的値。也就是說，在該實施形態1，以在錯誤率降低的時序，對於加法電路11供給對應於取樣資料D1～Dn的各者之反饋資料的方式，而藉由延遲時間資訊SD（1）～SD（n）決定可變延遲電路16（1）～16（n）的延遲時間。如此一來，即使傳送率不同，藉由針對個別傳送率執行先前説明的校準模式，也可在適合傳送率的時序，將反饋資料供給到加法電路11，而可進行適當的等化。結果，DFE1可藉由輸入資料的波形而形成具有經整合的波形之輸出資料。
尚且，在等化模式，從資料錯誤率判定電路3，取樣資料D1～Dn＋1或/及錯誤訊號E1被供給到抽頭係數決定電路5。該抽頭係數決定電路5基於被供給的取樣資料D1～Dn＋1或/及錯誤訊號E1，而形成適合用於進行等化的抽頭係數TP（1）～TP（n），再予以供給到對應的乘法電路15（1）～15（n）。
圖3為示意表示實施形態1的DFE之運作的説明圖。圖3類似圖12（A）。使用圖3，說明與圖12（A）的情況之差異。在圖1，從可變延遲電路將取樣資料供給到乘法電路，而在圖3，為了與圖12（A）整合，在乘法電路15（1）將抽頭係數TP（1）相乘之後，將結果供給到可變延遲電路16（1），而與輸入資料的波形W（0）相加。藉由乘法電路15（1）將輸入資料的波形W（－1）與抽頭係數TP（1）相乘，乘法結果（反饋資料）藉由可變延遲電路16（1）而被延遲由延遲時間資訊SD（1）所表示的延遲時間，再與輸入資料的波形W（0）相加。如圖12所説明，對應的傳送率改變時，乘法電路15（1）的乘法結果被相加的時序成為tb（－1）R。
對此，在實施形態1，在經變更的傳送率，執行校準模式，藉此求得適合該傳送率的延遲時間資訊SD（1）。在等化模式，以該經求得的延遲時間資訊SD（1）所表示的延遲時間DL，而變更欲加上乘法結果的時序，使欲相加的時序成為適當的時序tb（－1）。藉此，可進行適當的等化。又，可防止欲相加的時序變化至由圖3的斜線所示的區域EQ1、EQ2，也可防止進行錯誤的等化。在此，以可變延遲電路16（1）及延遲時間資訊SD（1）為例進行説明，但其他的可變延遲電路16（2）～16（n）及延遲時間資訊SD（2）～SD（n）亦適用上述說明。
如圖1所示，第1取樣電路12、第2取樣電路13及延遲電路14（1）～14（n＋1）同步於時脈訊號SCCK而運作。該時脈訊號SCCK將傳送率變更的話，頻率也會隨之變更。因此，取樣資料D1～Dn＋1及錯誤訊號E1的周期也會配合傳送率的變更而改變。然而，要求高速的訊號處理之乘法電路15（1）～15（n）由類比電路所構成。特別是，在生成對應於第1取樣電路12所輸出的取樣資料D1之反饋資料的乘法電路15（1），也要求最高速的訊號處理。藉由將乘法電路15（1）～15（n）以類比電路構成，可使在乘法電路15（1）～15（n）的延遲時間縮短，但即使傳送率改變，延遲時間也大致固定，因此有欲相加的時序在適當的時序消失之虞。對此，在實施形態1，在由以校準模式所求得的延遲時間資訊所表示的延遲時間，進行欲相加的時序之變更。
在圖1，說明以在可變延遲電路16（1）～16（n）的後段設置乘法電路15（1）～15（n）之例，如圖3所示，可在乘法電路的後段設置可變延遲電路。
（實施型態2） 圖4為表示實施形態2的DFE之構成的方塊圖。由於圖4類似圖1，故在此主要說明相異點。DFE1在圖1具備可變延遲電路16（1）～16（n），但在實施形態2的DFE1，未設置可變延遲電路16（1）～16（n）。從第1取樣電路12的輸出端子Q及延遲電路14（1）～14（n）之輸出端子Q所輸出的取樣資料D1～Dn被供給到對應的乘法電路15（1）～15（n）。在各者的乘法電路15（1）～15（n），將對應的抽頭係數TP（1）～TP（n）與取樣資料D1～Dn相乘，相乘的結果作為反饋資料被供給到加法電路11。
又，控制單元2在圖1具備延遲決定電路4及延遲暫存器8，但在實施形態2不具備延遲決定電路4及延遲暫存器8。雖然在實施形態2也具備資料錯誤率判定電路23，但與圖1所示的資料錯誤率判定電路3相異，基於取樣資料D1～Dn或/及錯誤訊號E1而形成相位調整訊號PHC。
又，在實施形態2，與圖1比較的話，相位內插電路的構成不同。圖4所示的相位內插電路PHI1具備：2個調整暫存器20及21、及加法電路22。在調整暫存器20，儲存來自CDR電路（時脈資料回復電路）CDRC的相位資訊。又，在調整暫存器21，儲存基於來自資料錯誤率判定電路23的相位控制訊號PHC之相位資訊。儲存在調整暫存器20的相位資訊及儲存在調整暫存器21的相位資訊之和藉由加法電路22而求得。對於相位內插電路PHI1，從時脈發生電路CGC供給時脈訊號CCK。該時脈訊號CCK之相位依照藉由加法電路22所求得的相位資訊之和的値而變更，使時脈訊號CCK的相位被調整。在圖4，SCCK1表示具有經調整的相位之時脈訊號。
從CDR電路CDRC供給到調整暫存器20的相位資訊為例如變更時脈訊號CCK的相位之變更量，被儲存在調整暫存器21的相位資訊也為變更時脈訊號CCK的相位之變更量。藉由加法電路22，而求得該等變更量之和。時脈訊號CCK的相位變更程度為由2個變更量之和所表示的量，並且作為時脈訊號SCCK1而由相位內插電路PHI1輸出。
在該實施形態2，被儲存在調整暫存器21的變更量基於由資料錯誤率判定電路23輸出的相位調整訊號PHC而變化或維持。例如，相位調整訊號PHC表示第1狀態的話，被儲存在調整暫存器21的變更量會減少或増加，已減少或已増加的變更量被儲存在調整暫存器21。另外，相位調整訊號PHC表示第2狀態的話，被儲存在調整暫存器21的變更量不會變化而維持原樣。也就是說，在相位調整訊號PHC表示第1狀態的情況下，時脈訊號SCCK1的相位會提前（或延遲），提前的相位之量（或延遲的相位之量）會由被儲存在調整暫存器21的變更量而決定。對此，在相位調整訊號PHC表示第2狀態的情況下，時脈訊號SCCK1的相位未變化。作為藉由相位調整訊號PHC的狀態，而變更被儲存在調整暫存器21的變更量之構成，例如可將調整暫存器21連接相位調整訊號PHC在第1狀態的時候下降或上升的計時器而達成。誠然，並不限定於該構成。
由相位內插電路PHI1形成的時脈訊號SCCK1被供給到第1取樣電路12及第2取樣電路13的各者之時脈輸入端子ck。又，在該實施形態2，時脈訊號SCCK1也被供給到延遲電路14（1）～14（n＋1）的時脈輸入端子ck。
接著，說明由實施形態2實施的校準模式。
＜校正模式＞ 圖5為表示實施形態2的校準模式之運作的流程圖。在圖5，步驟S20係與圖2所説明的步驟S10相同，故省略説明。又，步驟S21類似步驟S11。也就是說，除了步驟S11所説明的延遲決定電路4、延遲暫存器8及可變延遲電路16（1）～16（n）之運作，步驟S21的運作係與步驟S11相同。因此，在此省略步驟S21的詳細説明，在該步驟S21，可停止緩衝電路10會被設為停止狀態。又，形成既定的値之抽頭係數TP（1）～TP（n），再予以供給到乘法電路15（1）～15（n）。又，時脈訊號SCCK1會周期性變化。同步於時脈訊號SCCK1的變化，被供給到第1取樣電路12的輸入端子DI之加總資料理想上會成為邏輯値「1」與邏輯値「0」交互產生的資料。
由於步驟S22類似圖2所説明的步驟S12，故主要說明相異點。資料錯誤率判定電路23係與資料錯誤率判定電路3同様，基於取樣資料D1～Dn＋1或/及錯誤訊號E1，而掌握錯誤率。已掌握的錯誤率比既定的閾値還大時，資料錯誤率判定電路23形成第1狀態的相位調整訊號PHC，已掌握的錯誤率比既定的閾値還小時，形成第2狀態的相位調整訊號PHC。相位調整訊號PHC為第1狀態時，在步驟S22之後執行步驟S23，相位調整訊號PHC為第2狀態時，接下來執行步驟S24。
在步驟S23，進行相位內插電路PHI1內的相位量之調整。藉此，被供給到第1取樣電路12、第2取樣電路13及延遲電路14（1）～14（n＋1）的時脈輸入端子ck之時脈訊號SCCK1的相位會被調整。例如，藉由相位調整訊號PHC成為第1狀態，被儲存在調整暫存器21的變更量會減少。藉此，由加法電路22求得的變更量會減少。藉由變更量減少，使時脈訊號SCCK1的相位提前。
時脈訊號SCCK1的相位提前的話，時脈訊號SCCK1提升到高位準的時間點會提早。結果，第1取樣電路12將來自被供給到該輸入端子DI的加法電路11之加總資料的波形進行取樣的時序（取樣的時序）會提早。相反地，使被儲存在調整暫存器21的變更量増加時，由於時脈訊號SCCK1的相位延遲，故第1取樣電路12將來自被供給到該輸入端子DI的加法電路11之加總資料的波形進行取樣的時序會延遲。也就是說，藉由來自資料錯誤率判定電路23的相位調整訊號PHC，第1取樣電路12將來自被供給到該輸入端子DI的加法電路11之加總資料進行取樣的時序會被調整。
《加總資料的眼圖》 如實施形態1所述，在校準模式，可停止緩衝電路10被設為停止狀態。又，乘法電路15（1）～15（n）的各者將已反轉的乘法結果形成為反饋資料。因此，從加法電路11輸出的加總資料之波形理想上會成為邏輯値「1」與邏輯値「0」交互產生（切換）資料的波形。
圖6為表示實施形態2的DFE1之運作的波形圖。在圖6，横軸表示時間，縱軸表示電壓。圖6（A）以眼圖示意表示第1取樣電路12的輸入端子DI之電壓的變化。又，圖6（B）表示從相位內插電路PHI1輸出的時脈訊號SCCK1之波形。圖6表示將符合較快的傳送率（例如，規格Gen4）之DFE1流用作為較慢的傳送率（例如，規格Gen1）之DFE1的情況。此時，符合規格Gen4而設定乘法電路15（1）的延遲時間，第1取樣電路12將被供給到該輸入端子DI的加總資料之波形進行取樣的時序被設定為時刻tf。
乘法電路15（1）由類比電路所構成，故即使傳送率較慢，延遲時間也為大致一定。因此，由乘法電路15（1）所形成的反饋資料在較早的時序被供給到加法電路11，然後被供給到第1取樣電路12的輸入端子DI。依照圖6（A）説明的話，乘法電路15（1）將時間上為之前的輸入資料之波形W（－1）乘以抽頭係數TP（1）而形成的反饋資料在時刻te的時序供給到加法電路11。藉此，第1取樣電路12的輸入端子DI之現在的輸入資料之波形W（0）的電壓會成為在較早的時序變化，然後降低的歪曲形狀（圖6（A））。
在較快的傳送率（規格Gen4），於圖6（B），即使在時刻tf將時脈訊號SCCK1提升到高位準，第1取樣電路12在輸入端子DI的眼圖為大幅展開時也可進行取樣。然而，傳送率較慢的話，如圖6（A）所示，輸入資料的波形W（0）會歪曲，在時刻tf的時序，眼圖開始變狹窄。因此，在時刻tf的時序，對於輸入資料的波形W（0）進行取樣的話，會有等化不充分或錯誤的等化被進行的可能性。
在該實施形態2，於步驟S22，判定錯誤率比閾値還大時，相位內插電路PHI1內的相位量之調整在步驟S23被執行。也就是說，相位調整訊號PHC成為第1狀態，被儲存在調整暫存器21的變更量減少。藉此，被供給到時脈輸入端子ck的時脈訊號SCCK1之相位會提前。也就是說，如圖6（B）所示，時脈訊號SCCK1並非如單點鏈線所示在時刻tf上升，而是如實線所示在時刻te上升。在此例中，相位會提前以PHD所示的量。該相位量PHD相當於在調整暫存器21中相位調整訊號PHC成為第1狀態之前後的變更量之差分。藉此，在眼圖展開的狀態，第1取樣電路12可進行取樣。
步驟S23之後，再次執行步驟S22。在步驟S22，再次判定錯誤率比閾値還大時，由於相位調整訊號PHC表示第1狀態，故調整暫存器21的變更量會減少，時脈訊號SCCK1的相位會進一步提前。也就是說，第1取樣電路12的取樣之時序會提早。重複執行步驟S22與S23，一直到錯誤率變得比閾値還小為止。在步驟S22，判定錯誤率比閾値還小的話，資料錯誤率判定電路23會將相位調整訊號PHC設成第2狀態。藉此，調整暫存器21會儲存判定錯誤率比閾値還小時的變更量（延遲量）並且予以保持（步驟S24）。
步驟S25及S26係與圖2的步驟S15及S16相同，故省略説明。又，在實施形態2的DFE1所執行的等化模式之運作除了沒有由可變延遲電路16（1）～16（n）所導致的延遲，其餘與實施形態1所説明的等化模式之運作相同，故省略説明。
在實施形態1，對應於取樣資料的反饋資料到達第1取樣電路12的輸入端子DI為止的延遲時間，在校準模式中，配合傳送率而被調整，被調整的延遲時間被用於等化模式的波形之等化。也就是說，將對應於取樣資料的反饋資料之延遲時間予以調整。對此，在該實施形態2，並非調整對應於取樣資料的反饋資料之延遲時間，而是在第1取樣電路12中欲取樣的時序在校準模式中配合傳送率而被調整，已調整的取樣之時序被用於等化模式的波形之等化。也就是說，在校準模式，以從第1取樣電路12及延遲電路14（1）～14（n）輸出的取樣資料，對應於理想上交互表示邏輯値「1」與邏輯値「0」的加總資料之方式，而調整第1取樣電路12的取樣之時序，在等化模式，使用該經調整的取樣之時序而進行等化。
又，在該實施形態2，由於可配合傳送率在眼圖大幅展開的時序進行取樣，故即使傳送率不同，也可防止錯誤的等化被進行，同時可在波形等化的效果較大的時序進行取樣。
進而，若依照該實施形態2，則在將從第1取樣電路12輸出的取樣資料經由加法電路11反饋到第1取樣電路12的反饋之迴圈中，可不必設置可變延遲電路。以符合傳送率最高的規格Gen4的方式而設計DFE1時，該反饋的迴圈（特別是包含乘法電路15（1）的反饋之迴圈）之延遲時間被要求縮短以便在最高的傳送率也可進行等化。若依照實施形態2，則由於並不要求在反饋的迴圈設置可變延遲電路，故可抑制成本上升。又，反饋的迴圈所包含的乘法電路之設計也會比較容易。
在該實施形態2，可視為調整暫存器21與加法電路22構成使取樣用的時脈訊號之相位產生偏移的偏移電路。此時，由於偏移電路可由數位電路所構成，故可小型化，也可抑制成本上升。
（實施型態3） 圖7為表示實施形態3的DFE之構成的方塊圖。由於圖7類似圖4，故主要說明相異點。在圖7，由於DFE1及控制單元2係與圖4所示的DFE1及控制單元2相同，故省略説明。
在圖7，PHI2表示相位內插電路。該相位內插電路PHI2係與圖4所示的相位內插電路PHI1同様，具備：調整暫存器20，其儲存來自CDR電路CRDC的相位資訊；及調整暫存器21，其儲存基於相位調整訊號PHC的相位資訊。進而，在該實施形態3，相位內插電路PHI2具備儲存相位資訊的調整暫存器32及加法電路33。被儲存在調整暫存器20、21及32的各者之相位資訊係與實施形態2同様為相位的變更量。
加法電路33算出被儲存在調整暫存器20、21及32的各者之相位的變更量之和。基於已算出的相位量之和，相位內插電路PHI2會變更所供給的時脈訊號CCK之相位，再將經變更的時脈訊號作為時脈訊號SCCK1輸出。
在圖7，30表示溫度感測器，31表示溫度延遲調整電路。溫度感測器例如形成在圖9所示的半導體裝置LS－DFE之半導體基板。誠然，不特別限定於在此所述，溫度感測器30可被設置在半導體裝置LS－DFE的外部。溫度感測器30形成依照周圍的溫度而變化的溫度資料，再供給到溫度延遲調整電路31。溫度延遲調整電路31輸出對應於溫度資料的相位之變更量。從該溫度延遲調整電路31輸出的相位之變更量被儲存在調整暫存器32。
溫度延遲調整電路31並未特別受到限制而可具備工作台。在該工作台，將複數個溫度資料、及對應於各個溫度資料的變更量配對登錄。溫度延遲調整電路31係在從溫度感測器30供給溫度資料時，從工作台求得與已供給的溫度資料配對的變更量，再將已求得的變更量作為相位的變更量，而予以儲存在調整暫存器32。
在上述的工作台，例如在將半導體裝置LS－DFE出貨之前的測試階段，測定溫度資料及此時的相位之變更量，然後登錄溫度資料及與其配對的變更量。例如，將配合規格Gen4而設計的DFE作為規格Gen1的DFE而使用時，使其以實施形態2所説明的校準模式運作。藉此，在調整暫存器21，適合規格Gen1的變更量會被收納。接著，使半導體裝置LS－DFE的周圍溫度變化，然後在此時測定從溫度感測器30輸出的溫度資料。又，在該周圍溫度時，一邊使被儲存在調整暫存器32的變更量變化，一邊測定從資料錯誤率判定電路23輸出的相位調整訊號PHC從第1狀態變化成第2狀態時的調整暫存器32之變更量。將該經測定的溫度資料與調整暫存器32的變更量在上述的工作台配對登錄。一邊改變周圍溫度，一邊藉由重複上述的測定與登錄，而在工作台登錄複數個溫度資料與變更量。
測定溫度資料與變更量然後予以登錄到工作台的方法並不限於上述的方法。例如，可不使用資料錯誤率判定電路23，而在既定的周圍溫度時測定DFE1的等化效率變好的變更量，再予以登錄到工作台。
依照半導體裝置LS－DFE的周圍溫度之溫度資料從溫度感測器30被輸出，對應於此時的周圍溫度之變更量從溫度延遲調整電路31被儲存在調整暫存器32。藉此，即使周圍溫度變化，也可在等化效率較好的時序進行取樣。進而，由於取樣的時序也基於在校準模式被儲存在調整暫存器21的變更量，因此即使傳送率不同，也如實施形態2所説明般，可在等化效率較好的時序進行取樣。
上述的校準模式之運作被要求必須在進行串列資料的接收之前實施。因此，針對製造半導體裝置LS－DFE時的製造程序之品質參差不齊而產生的乘法電路15（1）～15（n）等之延遲時間的變化或/及此時的周圍溫度之延遲時間，可求得適當的取樣之時序並且予以調整。若依照該實施形態3，則即使在進行串列資料的接收時，周圍溫度產生變化並且延遲時間產生變化的情況，也可將取樣的時序隨之微調整。也就是說，接收串列資料的等化模式也可將DFE1保持在等化效率良好的狀態。
圖7表示將取樣的時序配合周圍溫度的變化進行微調整之例，但也可將實施形態1所述的可變延遲電路16（1）～16（n）之延遲時間藉由來自溫度感測器的溫度資料進行微調整。又，也可作為調整暫存器32而設置複數個調整暫存器，並且在各者的調整暫存器儲存彼此相異的變更量，然後基於來自溫度感測器30的溫度資料，藉由溫度延遲調整電路31從複數個調整暫存器選擇對應於溫度資料的調整暫存器。此時，被儲存在所選擇的調整暫存器之變更量被供給到加法電路33予以相加。
進而，可在調整暫存器21，將半導體裝置LS－DFE出貨之前，儲存對應於傳送率之適當的變更値。此時，可不要求執行校準模式，而配合周圍溫度的變化，將取樣的時序進行微調整。因此，在接收串列資料之等化模式的時候，即使周圍溫度變化，也可將DFE1保持在等化效率良好的狀態。
可視為在實施形態1～3所述的校準模式由校準電路所執行。此時，實施形態1的校準電路係將第1取樣電路12從輸出端子Q輸出取樣資料之後，一直到對應於已輸出的取樣資料之反饋資料（或者由複數個反饋資料的加法所求得的加總資料）被供給到第1取樣電路12的輸入端子DI為止的延遲時間進行調整。又，實施形態2及3的校準電路會將第1取樣電路12進行取樣的時序（取樣的時序）進行調整。
又，視為校準模式由校準電路執行時，藉由校準電路，可停止緩衝電路（緩衝電路）10會被停止。藉此，由於輸入資料不會被供給到加法電路11，故可視為加法電路11將反饋資料作為校準用的加總資料予以輸出。
可視為實施形態1的校準電路具備：可變延遲電路16（1）～16（n）；及判定電路，其改變該可變延遲電路的延遲。參考圖1敘述的話，判定電路具備資料錯誤率判定電路3及延遲決定電路4。該判定電路以來自第1取樣電路12的取樣資料成為對應於校準的加總資料之取樣資料的方式，而變更可變延遲電路的延遲。
在實施形態1～3，可視為相位內插電路PHI、PHI1及PHI2為形成被供給到第1取樣電路12、第2取樣電路13及延遲電路14（1）～14（n＋1）之時脈訊號SCCK、SCCK1的時脈訊號形成電路。
在實施形態2及3，在校準模式的時候，可視為從加法電路11輸出的加總資料為調整第1取樣電路12的取樣之時序的資料（基準資料）。在如此考慮的情況，以從第1取樣電路12輸出的取樣資料對應於調整取樣的時序（延遲時間）之資料（基準資料）的方式，被供給到第1取樣電路的取樣用之第1時脈訊號SCCK1的相位由相位內插電路PHI1、PHI2所調整。
在實施形態1～3，表示將DFE1由類比電路構成，並且將控制單元2由數位電路構成之例，但不限定在此所述。例如，可將DFE1及控制單元2的兩方由類比電路構成，也可將兩方由數位電路構成。
以上，基於實施形態具體說明由本發明者所完成的發明，但誠然本發明不限定於前述實施形態，只要在不脫離該要旨的範圍即可進行各種變更。
1‧‧‧DFE2‧‧‧控制單元3‧‧‧資料錯誤率判定電路4‧‧‧延遲決定電路5‧‧‧抽頭係數決定電路6‧‧‧控制電路7‧‧‧抽頭係數電阻8‧‧‧延遲暫存器10‧‧‧可停止緩衝器電路11‧‧‧加法電路12‧‧‧第1取樣電路13‧‧‧第2取樣電路14（1）～14（n＋1）‧‧‧延遲電路15（1）～15（n）‧‧‧乘法電路16（1）～16（n）‧‧‧可變延遲電路23‧‧‧資料錯誤率判定電路30‧‧‧溫度感測器31‧‧‧溫度延遲調整電路32‧‧‧調整暫存器33‧‧‧加法電路ANGC‧‧‧電路區塊BCT‧‧‧緩衝控制訊號BPB‧‧‧訊號配線BPS‧‧‧印刷基板BUS‧‧‧匯流排CCK‧‧‧時脈訊號CDRC‧‧‧時脈資料回復電路CGC‧‧‧時脈發生電路CNTL‧‧‧控制電路cntr‧‧‧控制訊號ck‧‧‧時脈輸入端子CPC‧‧‧中央處理裝置CRD0、CRD1‧‧‧介面卡DAP‧‧‧差動放大電路D1～Dn＋1‧‧‧取樣資料DD1～DDn‧‧‧位元DETC‧‧‧檢測電路DIGC‧‧‧電路區塊DL‧‧‧延遲時間DMUL‧‧‧解多工器E1‧‧‧錯誤訊號EQ1、EQ2‧‧‧區域EPP‧‧‧電子裝置　IOU‧‧‧輸入輸出電路LINK‧‧‧連接層LOG‧‧‧邏輯電路LS－CP、LS－DFE、LS－0、LS－1‧‧‧半導體裝置OD‧‧‧輸出資料OFS‧‧‧供給偏移MEM‧‧‧記憶體PHC‧‧‧相位調整訊號PHI、PHI1、PHI2‧‧‧相位內插電路PHY‧‧‧物理層PIPE‧‧‧介面Q‧‧‧輸出端子RxDT‧‧‧輸出資料RXINN、RXINP‧‧‧差動訊號RXU‧‧‧接收單元SCCK、SCCK1‧‧‧時脈訊號SD（1）～SD（n）‧‧‧延遲時間資訊SEL‧‧‧選擇器SEDC‧‧‧SerDes電路SL0、SL1‧‧‧基座SMP‧‧‧取樣電路tb‧‧‧時序te、tf‧‧‧時刻TP（1）～TP（n）‧‧‧抽頭係數TXU‧‧‧傳送單元VGA‧‧‧線形放大電路WVE‧‧‧波形W0z～Wn‧‧‧位元Z-1‧‧‧ 延遲電路
【圖1】圖1為表示實施形態1的DFE之構成的方塊圖。 【圖2】圖2為表示實施形態1的校準模式之運作的流程圖。 【圖3】圖3為示意表示實施形態1的DFE之運作的説明圖。 【圖4】圖4為表示實施形態2的DFE之構成的方塊圖。 【圖5】圖5為表示實施形態2的校準模式之運作的流程圖。 【圖6】圖6（A）到（B）為表示實施形態2的DFE之運作的波形圖。 【圖7】圖7為表示實施形態3的DFE之構成的方塊圖。 【圖8】圖8為表示實施形態1的接收單元之構成的示意方塊圖。 【圖9】圖9為表示實施形態1的半導體裝置之構成的方塊圖。 【圖10】圖10為表示實施形態1的電子裝置之構成的示意剖面圖。 【圖11】圖11的（A）到（C）為表示DFE的基本運作之説明圖。 【圖12】圖12（A）到（C）為說明DFE的課題之説明圖。
1‧‧‧DFE
2‧‧‧控制單元
3‧‧‧資料錯誤率判定電路
4‧‧‧延遲決定電路
5‧‧‧抽頭係數決定電路
6‧‧‧控制電路
7‧‧‧抽頭係數電阻
8‧‧‧延遲暫存器
10‧‧‧可停止緩衝器電路
11‧‧‧加法電路
12‧‧‧第1取樣電路
13‧‧‧第2取樣電路
14(1)~~14(n+1)‧‧‧延遲電路
15(1)~15(n)‧‧‧乘法電路
16(1)~16(n)‧‧‧可變延遲電路
BCT‧‧‧緩衝控制訊號
CCK‧‧‧時脈訊號
CDRC‧‧‧時脈資料回復電路
ck‧‧‧時脈輸入端子
D1~Dn+1‧‧‧取樣資料
DD1~DDn‧‧‧位元
E1‧‧‧錯誤訊號
OD‧‧‧輸出資料
OFS‧‧‧供給偏移
PHI‧‧‧相位內插電路
Q‧‧‧輸出端子
SCCK‧‧‧時脈訊號
SD(1)~SD(n)‧‧‧延遲時間資訊
TP(1)~TP(n)‧‧‧抽頭係數
W0z~Wn‧‧‧位元
Z-1‧‧‧延遲電路

Claims (9)

  1. 一種半導體裝置，包含：加法電路，將輸入資料及反饋資料相加，然後輸出加總資料；第1取樣電路，對來自該加法電路的加總資料進行取樣，然後輸出取樣資料；乘法電路，將來自該第1取樣電路的取樣資料乘以抽頭係數，而形成該反饋資料；抽頭係數決定電路，基於來自該第1取樣電路的取樣資料，而決定該抽頭係數；校準電路，調整「從該第1取樣電路輸出取樣資料之後一直到對應於所輸出的取樣資料之加總資料被供給到該第1取樣電路為止的延遲時間」、或調整該第1取樣電路對加總資料進行取樣的時序；及緩衝電路，將該輸入資料供給到該加法電路，該校準電路在調整該延遲時間或欲取樣的時序時，使從該緩衝電路供給該輸入資料到該加法電路的作業停止，並且將該反饋資料作為該加總資料。
  2. 如申請專利範圍第1項之半導體裝置，其中該校準電路包含：可變延遲電路，被耦合到該乘法電路；及判定電路，其基於來自該第1取樣電路的取樣資料，而改變該可變延遲電路的延遲；該校準電路將該加總資料供給到該第1取樣電路；該判定電路改變該可變延遲電路的延遲，俾使得來自該第1取樣電路的取樣資料成為「與被供給到該第1取樣電路的該加總資料相對應之取樣資料」。
  3. 如申請專利範圍第2項之半導體裝置，其中該半導體裝置更包含：串聯連接之複數個延遲電路，其被供給以來自該第1取樣電路的取樣資料； 該判定電路基於來自該第1取樣電路的取樣資料及來自該複數個延遲電路的輸出，而改變該可變延遲電路的延遲。
  4. 如申請專利範圍第3項之半導體裝置，其中該半導體裝置更包含形成時脈訊號的時脈訊號形成電路，該複數個延遲電路中的各延遲電路同步於由該時脈訊號形成電路所形成的時脈訊號而運作，該第1取樣電路同步於由該時脈訊號形成電路所形成的時脈訊號而進行取樣。
  5. 如申請專利範圍第1項之半導體裝置，其中調整該延遲時間時，係將該抽頭係數定為既定的值。
  6. 一種半導體裝置，包含：加法電路，其將輸入資料及反饋資料相加，然後輸出加總資料；第1取樣電路，其對來自該加法電路的加總資料以同步於第1時脈訊號的方式進行取樣，然後輸出取樣資料；乘法電路，其將來自該第1取樣電路的取樣資料乘以抽頭係數，而形成該反饋資料；抽頭係數決定電路，其基於來自該第1取樣電路的取樣資料，而決定該抽頭係數；相位調整電路，其在從該加法電路將調整該第1取樣電路的取樣之時序的基準資料予以輸出作為該加總資料時，調整該第1時脈訊號的相位，俾令從該第1取樣電路輸出的取樣資料對應於該基準資料；及緩衝電路，其被供給以輸入資料，然後將被供給的輸入資料供給至該加法電路， 調整延遲時間時，使從該緩衝電路往該加法電路之輸入資料的供給作業停止，並以該反饋資料作為調整該取樣的時序之該基準資料。
  7. 如申請專利範圍第6項之半導體裝置，其中該半導體裝置更包含：複數個延遲電路，其以串聯方式連接，並各自同步於該第1時脈訊號而運作，該第1取樣電路的輸出，被供給到以串聯方式連接的該複數個延遲電路之初段的延遲電路，該相位調整電路基於該第1取樣電路的輸出及該複數個延遲電路的輸出，而調整該第1時脈訊號的相位。
  8. 如申請專利範圍第6項之半導體裝置，其中該半導體裝置更包含：用來檢測溫度的溫度感測器，該相位調整電路基於來自溫度感測器的溫度資料，而調整該第1時脈訊號的相位。
  9. 一種半導體裝置，包含：加法電路，其將輸入資料及反饋資料相加，然後輸出加總資料；第1取樣電路，其對來自該加法電路的加總資料進行取樣，然後輸出取樣資料；乘法電路，其將來自該第1取樣電路的取樣資料乘以抽頭係數，而形成該反饋資料；抽頭係數決定電路，其基於來自該第1取樣電路的取樣資料，而決定該抽頭係數；溫度感測器，其檢測溫度； 相位調整電路，其將該第1取樣電路的取樣之時序，基於來自該溫度感測器的溫度資料而加以改變；及緩衝電路，其被供給以輸入資料，然後將被供給的輸入資料供給至該加法電路，調整延遲時間時，使從該緩衝電路往該加法電路之輸入資料的供給作業停止，並以該反饋資料作為調整該取樣的時序之該基準資料。
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