TWI532327B - 嵌入決策回授等化器之相位偵測裝置與時脈資料回復電路 - Google Patents

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Description

嵌入決策回授等化器之相位偵測裝置與時脈資料回復電路
本發明係關於一種相位偵測裝置與時脈資料回復電路，特別是指一種嵌入決策回授等化器之相位偵測裝置與時脈資料回復電路。
在接收器的架構中，為了將衰減的數位訊號解調回正確的資訊，等化器(Equalizer,EQ)及時脈資料回復電路(Clock Data Recovery Circuit,CDR)是不可或缺的區塊。
等化器大多是使用線性等化器(LEQ)加上一級消除後指標(Post-cursor)之離散式等化器(Discrete Equalizer,DEQ)，其中最廣泛使用的離散式等化器為決策回授等化器(Decision Feedback Equalizer,DFE)。
此外，時脈資料回復電路可採用許多的方式實現之，且其大致可分為類比式時脈資料回復電路與數位式時脈資料回復電路。類比式時脈資料回復電路可將時脈相位誤差資訊經過積分後作為壓控震盪器的控制電壓以校準相位， 而數位式時脈資料回復電路則將時脈相位誤差資訊透過邏輯電路轉換成相位移動數位碼，再透過相位內插器(Phase Interpolator,PI)校準相位。
但是，目前技術遇到的瓶頸在於等化器與時脈資料回復電路之擺置順序。如果將時脈資料回復電路擺在離散式等化器的前面，則線性等化器的等化效果要夠大，才能讓時脈資料回復電路正常運作，缺點就是雜訊也會同時被放大，功耗也會增加。然而，如果時脈資料回復電路擺在離散式等化器的後面，則訊號的邊界值會被等化器的取樣時脈所決定，故需採用等化器前的訊號搭配更多的邏輯運算校準之，以致大幅增加電路的複雜度及面積。
因此，最好的作法即是將時脈資料回復電路與離散式等化器兩者結合，以同時進行等化及校準功能。然而，目前將時脈資料回復電路與離散式等化器結合的創作都是使用離散式等化器與Hogge型相位偵測裝置，但該相位偵測裝置僅適用於類比式時脈資料回復電路。
第1A圖係繪示先前技術中Alexander相位偵測裝置1之電路圖，第1B圖係繪示先前技術第1A圖中相位偵測裝置1之時序圖。如圖所示，相位偵測裝置1係包括三個D型正反器Da、Db與Dc、第一互斥或閘Xor1及第二互斥或閘Xor2。
該D型正反器Da係依據正向時脈信號Clki取得輸入資料信號DataIn之第一取樣資料D1，並產生例如奇數序列資料之第一序列資料Odd；而該D型正反器Db係依據 反向時脈信號取得該輸入資料信號DataIn之第二取樣資料D2，並產生例如偶數序列資料之第二序列資料Even；且該D型正反器Dc係依據邊際時脈信號Clkq取得該輸入資料信號DataIn之轉態資料T1並產生轉態資料Edge。
該第一互斥或閘Xor1係對該第一序列資料Odd之第一取樣資料D1與該轉態資料Edge之轉態資料T1進行互斥或運算以取得第一時脈相位移動資訊UP，而該第二互斥或閘Xor2係對該第二序列資料Even與該轉態資料Edge之轉態資料T1進行互斥或運算以取得第二時脈相位移動資訊DN，進而利用第一時脈相位移動資訊UP與第二時脈相位移動資訊DN調整該些時脈信號Clki、及Clkq之相位，使其同步向前領先或向後延遲之。
惟，上述相位偵測裝置1僅能取得該第一時脈相位移動資訊UP與該第二時脈相位移動資訊DN，但其並不具有回授等化之功能，故無法同時對該輸入資料信號DataIn進行等化及校準。
因此，如何克服上述先前技術之問題，實已成為目前亟欲解決的課題。
本發明係提供一種嵌入決策回授等化器之相位偵測裝置，其包括：決策回授等化器，係包括一具有第一取樣維持電路之第一回授等化電路與一具有第二取樣維持電路之第二回授等化電路，該第一取樣維持電路係依據正向時脈信號取得輸入資料信號之第一取樣資料，且該第二取樣維 持電路係依據對應該正向時脈信號之反向時脈信號取得該輸入資料信號之第二取樣資料；邊際偵測器，係具有第三取樣維持電路，且該邊際偵測器電性連接該第一回授等化電路或該第二回授等化電路，供該第三取樣維持電路依據對應該正向時脈信號之邊際時脈信號取得該輸入資料信號之轉態資料；第一互斥或閘，係電性連接該第一回授等化電路與該邊際偵測器，該第一互斥或閘用於對該第一取樣資料與該轉態資料進行互斥或運算以產生第一時脈相位移動資訊；以及第二互斥或閘，係電性連接該第二回授等化電路與該邊際偵測器，該第二互斥或閘用於對該第二取樣資料與該轉態資料進行互斥或運算以產生第二時脈相位移動資訊。
本發明亦提供一種嵌入決策回授等化器之時脈資料回復電路，其包括相位偵測裝置與時脈調整電路。該相位偵測裝置係包括：決策回授等化器，係包括一具有第一取樣維持電路之第一回授等化電路與一具有第二取樣維持電路之第二回授等化電路，該第一取樣維持電路係依據正向時脈信號取得輸入資料信號之第一取樣資料，且該第二取樣維持電路係依據對應該正向時脈信號之反向時脈信號取得該輸入資料信號之第二取樣資料；邊際偵測器，係具有第三取樣維持電路，且該邊際偵測器電性連接該第一回授等化電路或該第二回授等化電路，供該第三取樣維持電路依據對應該正向時脈信號之邊際時脈信號取得該輸入資料信號之轉態資料；第一互斥或閘，係電性連接該第一回授等 化電路與該邊際偵測器，以對該第一取樣資料與該轉態資料進行互斥或運算以產生第一時脈相位移動資訊；及第二互斥或閘，係電性連接該第二回授等化電路與該邊際偵測器，該第二互斥或閘用於對該第二取樣資料與該轉態資料進行互斥或運算以產生第二時脈相位移動資訊。該時脈調整電路，係電性連接該相位偵測裝置，該時脈調整電路用於依據該第一時脈相位移動資訊與該第二時脈相位移動資訊調整該正向時脈信號、反向時脈信號及邊際時脈信號之相位。
該第一回授等化電路可具有依序電性連接該第一取樣維持電路之第一加法器、第一閂鎖器與第二閂鎖器、電性連接該第二回授等化電路之第一乘法器、以及電性連接該第一加法器與該第二閂鎖器之第二乘法器，該第一取樣維持電路係取得該輸入資料信號之複數第一取樣資料，且該第一加法器、第一閂鎖器、第二閂鎖器、第一乘法器與第二乘法器係對該些第一取樣資料進行回授等化以產生第一序列資料。
該第二回授等化電路可具有依序電性連接該第二取樣維持電路之第二加法器、第三閂鎖器與第四閂鎖器、電性連接該第一回授等化電路之第三乘法器、以及電性連接該第二加法器與該第四閂鎖器之第四乘法器，該第二取樣維持電路係取得該輸入資料信號之複數第二取樣資料，且該第二加法器、第三閂鎖器、第四閂鎖器、第三乘法器與第四乘法器係對該些第二取樣資料進行回授等化以產生第二 序列資料。
該邊際偵測器可具有依序電性連接該第三取樣維持電路之第五閂鎖器與第六閂鎖器，該第三取樣維持電路係自該第一回授等化電路或該第二回授等化電路取得該輸入資料信號之複數轉態資料，該第五閂鎖器與該第六閂鎖器係對該些轉態資料進行數位化。
該相位偵測裝置可包括第七閂鎖器與第八閂鎖器，該第七閂鎖器係電性連接該第一互斥或閘以輸出該第一時脈相位移動資訊，該第八閂鎖器係電性連接該第二互斥或閘以輸出該第二時脈相位移動資訊。
由上述內容可知，本發明中嵌入決策回授等化器之相位偵測裝置與時脈資料回復電路，主要是將具有至少二取樣維持電路之決策回授等化器嵌入時脈資料回復電路之相位偵測裝置，並將邊際偵測器結合至該決策回授等化器之二回授等化電路，且採用互斥或閘運算對輸入資料信號之取樣資料與轉態資料進行運算，藉此取得時脈相位移動資料(UP/DN)以調整正向、反向及邊際時脈信號之相位。
因此，本發明可用於高速、數位式與類比式時脈資料回復電路，並可構成半速率(或四分速率以上)之回授等化電路以減少第一及第二回授等化電路之頻寬之需求，且可同時對輸入資料信號進行等化及校準，亦能減少該相位偵測裝置與該時脈資料回復電路之複雜度，也能縮短該些時脈信號之相位校準時間，還能以更低功耗達到更準確的時脈資料回復效果，同時避免習知之時脈資料回復電路與決 策回授等化器分開或前後擺置所產生之高頻雜訊干擾。
1、20‧‧‧相位偵測裝置
2‧‧‧時脈資料回復電路
21‧‧‧決策回授等化器
21a‧‧‧第一回授等化電路
21b‧‧‧第二回授等化電路
22‧‧‧邊際偵測器
23‧‧‧互斥或閘
24‧‧‧適應式係數調整器
25‧‧‧選擇器
26‧‧‧時脈調整電路
27‧‧‧迴路濾波器
28‧‧‧鎖相迴路
3‧‧‧接收器
31‧‧‧通道
32‧‧‧類比等化器
A1‧‧‧第一加法器
A2‧‧‧第二加法器
Aedge、Edge、Ledge、T1、T2‧‧‧轉態資料
Aeven、D0、D2、D4、Leven、L'even、Seven‧‧‧第二取樣資料
Aodd、D-1、D1、D3、Lodd、L'odd、Sodd‧‧‧第一取樣資料
Clki‧‧‧正向時脈信號
‧‧‧反向時脈信號
Clkq‧‧‧邊際時脈信號
‧‧‧反向邊際時脈信號
ClkRef‧‧‧參考時脈信號
CtleOut、DataOut‧‧‧輸出資料信號
Da、Db、Dc‧‧‧D型正反器
DataIn‧‧‧輸入資料信號
DN‧‧‧第二時脈相位移動資訊
Even‧‧‧第二序列資料
hard‧‧‧硬決策
Hold‧‧‧維持狀態
L1‧‧‧第一閂鎖器
L2‧‧‧第二閂鎖器
L3‧‧‧第三閂鎖器
L4‧‧‧第四閂鎖器
L5‧‧‧第五閂鎖器
L6‧‧‧第六閂鎖器
L7‧‧‧第七閂鎖器
L8‧‧‧第八閂鎖器
Loss‧‧‧衰減資料信號
Odd‧‧‧第一序列資料
Sample‧‧‧取樣狀態
S/H1‧‧‧第一取樣維持電路
S/H2‧‧‧第二取樣維持電路
S/H3‧‧‧第三取樣維持電路
soft‧‧‧軟決策
TAP1、TAP2‧‧‧抽頭
Track‧‧‧追蹤狀態
UP‧‧‧第一時脈相位移動資訊
W1‧‧‧第一乘法器
W2‧‧‧第二乘法器
W3‧‧‧第三乘法器
W4‧‧‧第四乘法器
Xor1‧‧‧第一互斥或閘
Xor2‧‧‧第二互斥或閘
第1A圖係繪示先前技術中Alexander相位偵測裝置之電路圖；第1B圖係繪示先前技術第1A圖中相位偵測裝置之時序圖；第2A圖係繪示本發明中嵌入決策回授等化器之相位偵測裝置之電路圖；第2B圖係繪示本發明第2A圖中嵌入決策回授等化器之相位偵測裝置之時序圖；第3A圖係繪示本發明中嵌入決策回授等化器之時脈資料回復電路與接收器之電路圖；以及第3B圖係繪示本發明第3A圖中決策回授等化器之解調信號模擬圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技術之人士可由本說明書所揭示之內容輕易地了解本發明之其他優點與功效，亦可藉由其他不同的具體實施例加以施行或應用。
第2A圖係繪示本發明中嵌入決策回授等化器21之相位偵測裝置20之電路圖，第2B圖係繪示本發明第2A圖中嵌入決策回授等化器21之相位偵測裝置20之時序圖。
如圖所示，相位偵測裝置20主要包括決策回授等化器21、邊際偵測器(Edge Detector,ED)22、第一互斥或閘Xor1 與第二互斥或閘Xor2。
在本實施例中，該決策回授等化器21係包括二個回授等化電路，例如一具有第一取樣維持電路S/H1之第一回授等化電路21a與一具有第二取樣維持電路S/H2之第二回授等化電路21b，藉以構成半速率之決策回授等化器。
但在其他實施例中，該決策回授等化器21尚可包括更多的回授等化電路及其取樣維持電路，例如四或六個回授等化電路及其取樣維持電路，藉以構成四分速率或六分速度之決策回授等化器，本發明並不以此為限。
該第一取樣維持電路S/H1係依據正向時脈信號Clki取得輸入資料信號DataIn之第一取樣資料Sodd(如奇數資料)，該第二取樣維持電路S/H2係依據對應該正向時脈信號Clki之反向時脈信號取得該輸入資料信號DataIn之第二取樣資料Seven(如偶數資料)，且該反向時脈信號與該正向時脈信號Clki之相位差為180度。
該第一回授等化電路21a可具有依序電性連接該第一取樣維持電路S/H1之第一加法器A1、第一閂鎖器L1與第二閂鎖器L2、電性連接該第二回授等化電路21b之第一乘法器W1、以及電性連接該第一加法器A1與該第二閂鎖器L2之第二乘法器W2。詳言之，該第一加法器A1係電性連接該第一取樣維持電路S/H1之輸出端，該第一閂鎖器L1係電性連接該第一加法器A1之輸出端，該第二閂鎖器L2係電性連接該第一閂鎖器L1之輸出端，該第一乘法器W1係電性連接該第一加法器A1之輸入端與第三閂鎖器L3之 輸出端，該第二乘法器W2係電性連接該第一加法器A1之輸入端與第二閂鎖器L2之輸出端。
該第一取樣維持電路S/H1係取得該輸入資料信號DataIn之複數第一取樣資料Sodd，如第一取樣資料D-1、D1、D3…等。該第一加法器A1、第一閂鎖器L1、第二閂鎖器L2、第一乘法器W1與第二乘法器W2係對該些第一取樣資料Sodd進行回授等化(如倍率補償)，以產生具有該第一取樣資料D-1、D1、D3等之第一序列資料Odd(如奇數序列資料)。
具體而言，該第一加法器A1係加總該第一取樣資料Sodd、第一乘法器W1所回授之第二取樣資料Leven、與第二乘法器W2所回授之第一取樣資料L'odd以產生第一取樣資料Aodd。藉此，利用該第一乘法器W1與該第二乘法器W2等二抽頭TAP1、TAP2之回授加法補償，以在該第一取樣資料Sodd中加入其前二筆之取樣資料，可提升該第一取樣資料Aodd之正確性。
再者，例如當該第一加法器A1於取樣該第一取樣資料D3時，在處理該第一取樣資料D3之前半時間(第一位元時間)，該第一取樣維持電路S/H1處於取樣狀態Sample，且該第一乘法器W1所連接之第三閂鎖器L3與該第二乘法器W2所連接之第二閂鎖器L2均處於追蹤狀態Track。而在處理該第一取樣資料D3之後半時間(第二位元時間)，該第一取樣維持電路S/H1處於維持狀態Hold，且該第一乘法器W1所連接之第三閂鎖器L3與該第二乘法器 W2所連接之第二閂鎖器L2均處於維持狀態Hold。藉此，可使該第一乘法器W1與該第二乘法器W2之回授資訊處於軟決策soft而非硬決策hard。
同時，由於該第三閂鎖器L3與該第二閂鎖器L2在處於追蹤狀態Track時，即可使該第一乘法器W1與該第二乘法器W2開始回授該第二取樣資料Leven及該第一取樣資料L'odd至該第一加法器A1，且回授過程最多僅需一半的時間(一位元時間)，故該軟決策之回授資訊具有處理速度快之優點。
而且，該第一加法器A1具有二位元時間處理該第一取樣資料Sodd，故可降低對該第一加法器A1之速度需求，並能確保該第一加法器A1產生正確的第一取樣資料Aodd。
另外，該第一閂鎖器L1係依據該反向時脈信號而處於追蹤狀態Track或維持狀態Hold，並將該第一取樣資料Aodd轉換成第一取樣資料Lodd。該第二閂鎖器L2係依據該正向時脈信號Clki而處於追蹤狀態Track或維持狀態Hold，並將該第一取樣資料Lodd轉換成第一取樣資料L'odd。藉此，該第一閂鎖器L1與該第二閂鎖器L2兩者可等同於一D型正反器，並將該第一取樣資料Aodd轉換成具有數位資料0與1之第一序列資料Odd。
該第二回授等化電路21b可具有依序電性連接該第二取樣維持電路S/H2之第二加法器A2、第三閂鎖器L3與第四閂鎖器L4、電性連接該第一回授等化電路21a之第三乘 法器W3、以及電性連接該第二加法器A2與該第四閂鎖器L4之第四乘法器W4。詳言之，該第二加法器A2係電性連接該第二取樣維持電路S/H2之輸出端，該第三閂鎖器L3係電性連接該第二加法器A2之輸出端，該第四閂鎖器L4係電性連接該第三閂鎖器L3之輸出端，該第三乘法器W3係電性連接該第二加法器A2之輸入端與該第一閂鎖器L1之輸出端，該第四乘法器W4係電性連接該第一加法器A1之輸入端與該第四閂鎖器L4之輸出端。
該第二取樣維持電路S/H2係取得該輸入資料信號DataIn之複數第二取樣資料Seven，如第二取樣資料D0、D2、D4…等。該第二加法器A2、第三閂鎖器L3、第四閂鎖器L4、第三乘法器W3與第四乘法器W4係對該些第二取樣資料Seven進行回授等化(如倍率補償)，以產生具有該第二取樣資料D0、D2、D4等之第二序列資料Even(如偶數序列資料)。
具體而言，該第二加法器A2係加總該第二取樣資料Seven、第三乘法器W3所回授之第一取樣資料Lodd、與第四乘法器W4所回授之第二取樣資料L'even以產生第二取樣資料Aeven。藉此，利用該第三乘法器W3與該第四乘法器W4等二抽頭TAP1、TAP2之回授加法補償，以在該第二取樣資料Seven中加入其前二筆之取樣資料，可提升該第二取樣資料Aeven之正確性。
再者，例如當該第二加法器A2於取樣該第二取樣資料D4時，在處理該第二取樣資料D4之前半時間(第一位 元時間)，該第二取樣維持電路S/H2處於取樣狀態Sample，且該第三乘法器W3所連接之第一閂鎖器L1與該第四乘法器W4所連接之第四閂鎖器L4均處於追蹤狀態Track。而在處理該第二取樣資料D4之後半時間(第二位元時間)，該第二取樣維持電路S/H2處於維持狀態Hold，且該第三乘法器W3所連接之第一閂鎖器L1與該第四乘法器W4所連接之第四閂鎖器L4均處於維持狀態Hold。藉此，可使該第三乘法器W3與該第四乘法器W4之回授資訊處於軟決策soft而非硬決策hard。
同時，由於該第一閂鎖器L1與該第四閂鎖器L4在處於追蹤狀態Track時，即可使該第三乘法器W3與該第四乘法器W4開始回授該第一取樣資料Lodd及該第二取樣資料L'even至該第二加法器A2，且回授過程最多僅需一半的時間(一位元時間)，故該軟決策之回授資訊具有處理速度快之優點。
而且，該第二加法器A2具有二位元時間處理該第二取樣資料Seven，故可降低對該第二加法器A2之速度需求，並能確保該第二加法器A2產生正確的第二取樣資料Aeven。
另外，該第三閂鎖器L3係依據該正向時脈信號Clki而處於追蹤狀態Track或維持狀態Hold，並將該第二取樣資料Aeven轉換成第二取樣資料Leven。該第四閂鎖器L4係依據該反向時脈信號而處於追蹤狀態Track或維持狀態Hold，並將該第二取樣資料Leven轉換成第二取樣資 料L'even。藉此，該第三閂鎖器L3與該第四閂鎖器L4兩者可等同於一D型正反器，並將該第二取樣資料Aeven轉換成具有數位資料0與1之第二序列資料Even。
該邊際偵測器22係具有第三取樣維持電路S/H3以電性連接該第一回授等化電路21a之第一加法器A1之輸出端、或該第二回授等化電路21b之第二加法器A2之輸出端，且該第三取樣維持電路S/H3可依據對應該正向時脈信號Clki之邊際時脈信號Clkq，自該第一取樣資料Aodd或該第二取樣資料Aeven中取得經該第一回授等化電路21a或該第二回授等化電路21b回授等化後之轉態資料Aedge，且該邊際時脈信號Clkq與該正向時脈信號Clki之相位差為90度。
該邊際偵測器22可具有依序電性連接該第三取樣維持電路S/H3之第五閂鎖器L5與第六閂鎖器L6。該第三取樣維持電路S/H3係自該第一回授等化電路21a或該第二回授等化電路21b中取得該輸入資料信號DataIn之複數轉態資料Aedge，如第2B圖之轉態資料T1、T2…等。
該第五閂鎖器L5係依據對應該邊際時脈信號Clkq之反向邊際時脈信號而處於追蹤狀態Track或維持狀態Hold，並將該轉態資料Aedge轉換成轉態資料Ledge。該第六閂鎖器L6係依據該邊際時脈信號Clkq而處於追蹤狀態Track或維持狀態Hold，並將該轉態資料Ledge轉換成轉態資料Edge。藉此，該第五閂鎖器L5與該第六閂鎖器L6兩者可等同於或改換為一D型正反器，並可將該轉態資 料Ledge轉換成具有數位資料0與1之轉態資料Edge。
該第一互斥或閘Xor1係電性連接該第一回授等化電路21a之第二閂鎖器L2之輸出端與該邊際偵測器22之第六閂鎖器L6之輸出端，並對該第一序列資料Odd之第一取樣資料L'odd與該轉態資料Edge進行互斥或運算以產生第一時脈相位移動資訊UP，以便決定是否將該些時脈資料Clki、、Clkq及向前領先(向左移動)。
該第二互斥或閘Xor2係電性連接該第二回授等化電路21b之第四閂鎖器L4之輸出端與該邊際偵測器22之第六閂鎖器L6之輸出端，並對該第二序列資料Even之第二取樣資料L'even與該轉態資料Edge進行互斥或運算以產生第二時脈相位移動資訊DN，以便決定是否將該些時脈資料Clki、、Clkq及向後延遲(向右移動)。
例如，在輸入資料信號DataIn中，該第一取樣資料L'odd之第一取樣資料D1(見第2B圖)等於0，該轉態資料Edge之轉態資料T1大於0.5且其經數位化後等於1，該第二取樣資料L'even之第二取樣資料D2等於1。所以，該第一互斥或閘Xor1將該第一取樣資料D1與該轉態資料T1進行互斥或運算後會得到等於1之第一時脈相位移動資訊UP，而該第二互斥或閘Xor2將該第二取樣資料D2與該轉態資料T1進行互斥或運算後會得到等於0之第二時脈相位移動資訊DN，表示該第一序列資料Odd之第一取樣資料D1不同於該轉態資料Edge之轉態資料T1，且該第二序列資料Even之第二取樣資料D2相同於該轉態資料Edge之轉 態資料T1，則可將該些時脈資料Clki、、Clkq及同步向前領先一預定相位以校準之。
反之，例如該第一取樣資料L'odd之第一取樣資料D3等於0，該轉態資料Edge之轉態資料T2小於0.5且其經數位化後等於0，該第二取樣資料L'even之第二取樣資料D4等於1。所以，該第一互斥或閘Xor1將該第一取樣資料D3與該轉態資料T2進行互斥或運算後會得到等於0之第一時脈相位移動資訊UP，而該第二互斥或閘Xor2將該第一取樣資料D3與該轉態資料T2進行互斥或運算後會得到等於1之第二時脈相位移動資訊DN，表示該第一序列資料Odd之第一取樣資料D3相同於該轉態資料Edge之轉態資料T2，且該第二序列資料Even之第二取樣資料D4相同於該轉態資料Edge之轉態資料T2，則可將該些時脈資料Clki、、Clkq及同步向後延遲一預定相位以校準之。
若該轉態資料Edge之轉態資料T1(或T2)於未數位化前等於0.5、或者等於該第一取樣資料D1與該第二取樣資料D2之中間值，表示該轉態資料T1位於該第一取樣資料D1與該第二取樣資料D2之正中間位置(縱軸)或零交叉點，但由於該輸入資料信號DataIn中通常含有雜訊，故該轉態資料T1(或T2)經數位化後必會等於0或1，藉此可將該些時脈信號Clki、、Clkq及同步向前領先或向後延遲一預定相位以校準之。
該相位偵測裝置20可包括第七閂鎖器L7與第八閂鎖器L8，該第七閂鎖器L7係電性連接該第一互斥或閘Xor1 並可正確輸出該第一時脈相位移動資訊UP，該第八閂鎖器L8係電性連接該第二互斥或閘Xor2並可正確輸出該第二時脈相位移動資訊DN。
第3A圖係繪示本發明中嵌入決策回授等化器21之時脈資料回復電路2與接收器3之電路圖，第3B圖係繪示本發明第3A圖中決策回授等化器21之解調信號模擬圖。
如第3A圖與上述第2A圖至第2B圖所示，時脈資料回復電路2主要包括相位偵測裝置20與時脈調整電路26，亦可包括適應式係數調整器24與選擇器25等，但不以此為限。
該相位偵測裝置20主要包括決策回授等化器21、邊際偵測器22與互斥或閘23，也可包括第七閂鎖器L7與第八閂鎖器L8等，且該互斥或閘23可包括第一互斥或閘Xor1與第二互斥或閘Xor2。
該決策回授等化器21係包括一具有第一取樣維持電路S/H1之第一回授等化電路21a與一具有第二取樣維持電路S/H2之第二回授等化電路21b，該第一取樣維持電路S/H1係依據正向時脈信號Clki取得輸入資料信號DataIn之第一取樣資料Sodd，且該第二取樣維持電路S/H2係依據對應該正向時脈信號Clki之反向時脈信號取得該輸入資料信號DataIn之第二取樣資料Seven。
該邊際偵測器22係具有第三取樣維持電路S/H3，該邊際偵測器22電性連接該第一回授等化電路21a或該第二回授等化電路21b，且該第三取樣維持電路S/H3係依據對 應該正向時脈信號Clki之邊際時脈信號Clkq取得該輸入資料信號DataIn之轉態資料Aedge。
該第一互斥或閘Xor1係電性連接該第一回授等化電路21a與該邊際偵測器22，該第一互斥或閘Xor1用於對該第一序列資料Odd之第一取樣資料L'odd與該轉態資料Edge進行互斥或運算以產生第一時脈相位移動資訊UP。而該第二互斥或閘Xor2係電性連接該第二回授等化電路21b與該邊際偵測器22，該第二互斥或閘Xor2用於對該第二序列資料Even之第二取樣資料L'even與該轉態資料Edge進行互斥或運算以產生第二時脈相位移動資訊DN。
除此之外，該相位偵測裝置20之相關技術內容請參考上述第2A圖與第2B圖之詳細說明，於此不再重覆敘述。
該時脈調整電路26係電性連接該相位偵測裝置20之決策回授等化器21、與該互斥或閘23之第一互斥或閘Xor1及第二互斥或閘Xor2，以依據該第一時脈相位移動資訊UP與該第二時脈相位移動資訊DN調整該正向時脈信號Clki、反向時脈信號、邊際時脈信號Clkq及反向邊際時脈信號之相位，俾將該些時脈信號Clki、、Clkq及之相位同步向前領先或向後延遲一預定相位以校準之。
該時脈資料回復電路2可包括適應式係數調整器24，係電性連接該決策回授等化器21，該適應式係數調整器24用以調整該決策回授等化器21之第一乘法器W1、第二乘法器W2、第三乘法器W3與第四乘法器W4之倍率，藉以 回授等化該第一取樣資料Aodd、第二取樣資料Aeven及轉態資料Aedge。而且，該適應式係數調整器24可具有臨界追蹤電路(Threshold Tracking Circuit)或誤差等化器(Error Equalizer)等元件，但不以此為限。
該時脈資料回復電路2可包括選擇器25，係電性連接該決策回授等化器21，該選擇器25用於選擇及排序該輸入資料信號DataIn之第一序列資料Odd與第二序列資料Even以產生輸出資料信號DataOut。
該時脈調整電路26可具有迴路濾波器27以電性連接該互斥或閘23之第一互斥或閘Xor1與第二互斥或閘Xor2，且該迴路濾波器27係接收該第一時脈相位移動資訊UP與該第二時脈相位移動資訊DN。
該時脈調整電路26可具有鎖相迴路(Phase Locked Loop,PLL)28，用於電性連接該決策回授等化器21與該邊際偵測器22，該鎖相迴路係接收參考時脈信號ClkRef，以依據該第一時脈相位移動資訊UP與該第二時脈相位移動資訊DN調整該正向時脈信號Clk、反向時脈信號、邊際時脈信號Clkq及反向邊際時脈信號之相位，可將該些時脈信號Clk、、Clkq及同步向前領先或向後延遲以校準之，俾使該第一取樣維持電路S/H1、第二取樣維持電路S/H2與第三取樣維持電路S/H3分別依據校準後之時脈信號Clk、及Clkq取得正確的取樣資料。
該鎖相迴路28可具有相位頻率偵測器(Phase Frequency Detector,PFD)、低通濾波器(Low Pass Filter, LPF)、壓控振盪器(Voltage Controlled Oscillator,VCO)、除頻器(Frequency Divider)或相位內插器(PI)等元件，且該壓控振盪器可用以調整該些時脈信號Clk、、Clkq及之相位，但不以此為限。
又如第3A圖與第3B圖所示，接收器3係包括本發明之時脈資料回復電路2、通道(channel)31與類比等化器32，該通道31可為印刷電路板之電路，該類比等化器32可為連續時間線性等化器(Continued Time Linear Equalizer,CTLE)。
該輸入資料信號DataIn通過該通道31後會帶有雜訊或形成衰減資料信號Loss，該類比等化器32可將該衰減資料信號Loss先行等化以形成輸出資料信號CtleOut，該決策回授等化器21則可將該輸出資料信號CtleOut進行等化以產生輸出資料信號DataOut，俾使該輸出資料信號DataOut之時脈資料回復至相同於或吻合於該輸入資料信號DataIn之時脈資料。在其他實施例中，該接收器3亦可不必具有該類比等化器32，以使該決策回授等化器21直接將該輸入資料信號DataIn或其衰減資料信號Loss進行等化而產生該輸出資料信號DataOut。
由上述內容可知，本發明中嵌入決策回授等化器之相位偵測裝置與時脈資料回復電路，主要是將具有至少二取樣維持電路之決策回授等化器嵌入時脈資料回復電路之相位偵測裝置，並將邊際偵測器結合至該決策回授等化器之二回授等化電路，且採用互斥或閘運算對輸入資料信號之 取樣資料與轉態資料進行運算，藉此取得時脈相位移動資料(UP/DN)以調整正向、反向及邊際時脈信號之相位。
因此，本發明可用於高速、數位式與類比式時脈資料回復電路，並可構成半速率(或四分速率以上)之回授等化電路以減少第一及第二回授等化電路之頻寬之需求，且可同時對輸入資料信號進行等化及校準，亦能減少該相位偵測裝置與該時脈資料回復電路之複雜度，也能縮短該些時脈信號之相位校準時間，還能以更低功耗達到更準確的時脈資料回復效果，同時避免習知之時脈資料回復電路與決策回授等化器分開或前後擺置所產生之高頻雜訊干擾。
上述實施例僅例示性說明本發明之原理、特點及其功效，並非用以限制本發明之可實施範疇，任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。任何運用本發明所揭示內容而完成之等效改變及修飾，均應為本發明之申請專利範圍所涵蓋。因此，本發明之權利保護範圍，應如申請專利範圍所列。
20‧‧‧相位偵測裝置
21‧‧‧決策回授等化器
21a‧‧‧第一回授等化電路
21b‧‧‧第二回授等化電路
22‧‧‧邊際偵測器
A1‧‧‧第一加法器
A2‧‧‧第二加法器
Aedge、Edge、Ledge‧‧‧轉態資料
Aeven、Leven、L'even、Seven‧‧‧第二取樣資料
Aodd、Lodd、L'odd、Sodd‧‧‧第一取樣資料
Clki‧‧‧正向時脈信號
‧‧‧反向時脈信號
Clkq‧‧‧邊際時脈信號
‧‧‧反向邊際時脈信號
DataIn‧‧‧輸入資料信號
DN‧‧‧第二時脈相位移動資訊
Even‧‧‧第二序列資料
L1‧‧‧第一閂鎖器
L2‧‧‧第二閂鎖器
L3‧‧‧第三閂鎖器
L4‧‧‧第四閂鎖器
L5‧‧‧第五閂鎖器
L6‧‧‧第六閂鎖器
L7‧‧‧第七閂鎖器
L8‧‧‧第八閂鎖器
Odd‧‧‧第一序列資料
S/H1‧‧‧第一取樣維持電路
S/H2‧‧‧第二取樣維持電路
S/H3‧‧‧第三取樣維持電路
UP‧‧‧第一時脈相位移動資訊
W1‧‧‧第一乘法器
W2‧‧‧第二乘法器
W3‧‧‧第三乘法器
W4‧‧‧第四乘法器
Xor1‧‧‧第一互斥或閘
Xor2‧‧‧第二互斥或閘

Claims (10)

  1. 一種嵌入決策回授等化器之相位偵測裝置，其包括：決策回授等化器，係包括一具有第一取樣維持電路之第一回授等化電路與一具有第二取樣維持電路之第二回授等化電路，該第一取樣維持電路係依據正向時脈信號取得輸入資料信號之第一取樣資料，且該第二取樣維持電路係依據對應該正向時脈信號之反向時脈信號取得該輸入資料信號之第二取樣資料；邊際偵測器，係具有第三取樣維持電路，且該邊際偵測器電性連接該第一回授等化電路或該第二回授等化電路，供該第三取樣維持電路依據對應該正向時脈信號之邊際時脈信號取得該輸入資料信號之轉態資料；第一互斥或閘，係電性連接該第一回授等化電路與該邊際偵測器，該第一互斥或閘用於對該第一取樣資料與該轉態資料進行互斥或運算以產生第一時脈相位移動資訊；以及第二互斥或閘，係電性連接該第二回授等化電路與該邊際偵測器，該第二互斥或閘用於對該第二取樣資料與該轉態資料進行互斥或運算以產生第二時脈相位移動資訊。
  2. 如申請專利範圍第1項所述之相位偵測裝置，其中，該第一回授等化電路復具有依序電性連接該第一取樣維持電路之第一加法器、第一閂鎖器與第二閂鎖器、 電性連接該第二回授等化電路之第一乘法器、以及電性連接該第一加法器與該第二閂鎖器之第二乘法器，該第一取樣維持電路係取得該輸入資料信號之複數第一取樣資料，且該第一加法器、第一閂鎖器、第二閂鎖器、第一乘法器與第二乘法器係對該些第一取樣資料進行回授等化以產生第一序列資料。
  3. 如申請專利範圍第1項所述之相位偵測裝置，其中，該第二回授等化電路復具有依序電性連接該第二取樣維持電路之第二加法器、第三閂鎖器與第四閂鎖器、電性連接該第一回授等化電路之第三乘法器、以及電性連接該第二加法器與該第四閂鎖器之第四乘法器，該第二取樣維持電路係取得該輸入資料信號之複數第二取樣資料，且該第二加法器、第三閂鎖器、第四閂鎖器、第三乘法器與第四乘法器係對該些第二取樣資料進行回授等化以產生第二序列資料。
  4. 如申請專利範圍第1項所述之相位偵測裝置，其中，該邊際偵測器復具有依序電性連接該第三取樣維持電路之第五閂鎖器與第六閂鎖器，該第三取樣維持電路係自該第一回授等化電路或該第二回授等化電路取得該輸入資料信號之複數轉態資料，該第五閂鎖器或該第六閂鎖器係對該些轉態資料進行數位化。
  5. 如申請專利範圍第1項所述之相位偵測裝置，復包括第七閂鎖器與第八閂鎖器，該第七閂鎖器係電性連接該第一互斥或閘以輸出該第一時脈相位移動資訊，該 第八閂鎖器係電性連接該第二互斥或閘以輸出該第二時脈相位移動資訊。
  6. 一種嵌入決策回授等化器之時脈資料回復電路，其包括：相位偵測裝置，係包括：決策回授等化器，係包括一具有第一取樣維持電路之第一回授等化電路與一具有第二取樣維持電路之第二回授等化電路，該第一取樣維持電路係依據正向時脈信號取得輸入資料信號之第一取樣資料，且該第二取樣維持電路係依據對應該正向時脈信號之反向時脈信號取得該輸入資料信號之第二取樣資料；邊際偵測器，係具有第三取樣維持電路，且該邊際偵測器電性連接該第一回授等化電路或該第二回授等化電路，供該第三取樣維持電路依據對應該正向時脈信號之邊際時脈信號取得該輸入資料信號之轉態資料；第一互斥或閘，係電性連接該第一回授等化電路與該邊際偵測器，該第一互斥或閘用於對該第一取樣資料與該轉態資料進行互斥或運算以產生第一時脈相位移動資訊；及第二互斥或閘，係電性連接該第二回授等化電路與該邊際偵測器，該第二互斥或閘用於對該第二取樣資料與該轉態資料進行互斥或運算以產 生第二時脈相位移動資訊；以及時脈調整電路，係電性連接該相位偵測裝置，以依據該第一時脈相位移動資訊與該第二時脈相位移動資訊調整該正向時脈信號、反向時脈信號及邊際時脈信號之相位。
  7. 如申請專利範圍第6項所述之時脈資料回復電路，其中，該第一回授等化電路復具有依序電性連接該第一取樣維持電路之第一加法器、第一閂鎖器與第二閂鎖器、電性連接該第二回授等化電路之第一乘法器、以及電性連接該第一加法器與該第二閂鎖器之第二乘法器，該第一取樣維持電路係取得該輸入資料信號之複數第一取樣資料，且該第一加法器、第一閂鎖器、第二閂鎖器、第一乘法器與第二乘法器係對該些第一取樣資料進行回授等化以產生第一序列資料。
  8. 如申請專利範圍第6項所述之時脈資料回復電路，其中，該第二回授等化電路復具有依序電性連接該第二取樣維持電路之第二加法器、第三閂鎖器與第四閂鎖器、電性連接該第一回授等化電路之第三乘法器、以及電性連接該第二加法器與該第四閂鎖器之第四乘法器，該第二取樣維持電路係取得該輸入資料信號之複數第二取樣資料，且該第二加法器、第三閂鎖器、第四閂鎖器、第三乘法器與第四乘法器係對該些第二取樣資料進行回授等化以產生第二序列資料。
  9. 如申請專利範圍第6項所述之時脈資料回復電路，其 中，該邊際偵測器復具有依序電性連接該第三取樣維持電路之第五閂鎖器與第六閂鎖器，該第三取樣維持電路係自該第一回授等化電路或該第二回授等化電路取得該輸入資料信號之複數轉態資料，該第五閂鎖器與該第六閂鎖器係對該些轉態資料進行數位化。
  10. 如申請專利範圍第6項所述之時脈資料回復電路，復包括第七閂鎖器與第八閂鎖器，該第七閂鎖器係電性連接該第一互斥或閘以輸出該第一時脈相位移動資訊，該第八閂鎖器係電性連接該第二互斥或閘以輸出該第二時脈相位移動資訊。
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