TWI681651B - 決策回授等化器 - Google Patents

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Abstract

本發明揭露了一種決策回授等化器，其具有第一路徑以及第二路徑。該第一路徑包含了第一取樣電路以及第一閂鎖電路，其中該第一取樣電路用以根據輸入訊號、第二設定訊號以及第二重設訊號以產生第一設定訊號以及第一重設訊號，且該第一閂鎖電路用以根據該第一取樣電路的輸出以產生第一數位訊號。該第二路徑包含了第二取樣電路以及第二閂鎖電路，其中該第二取樣電路用以根據該輸入訊號、該第一設定訊號以及該第一重設訊號以產生該第二設定訊號以及該第二重設訊號，且該第二閂鎖電路用以根據該第二取樣電路的輸出以產生第二數位訊號。

Description

決策回授等化器
本發明係有關於決策回授等化器。
決策回授等化器(decision feedback equalizer, DFE)是一種在高速有線傳輸系統接收端常會使用的一種技術，用來補償傳輸訊號因為各種傳輸過程中受到的通道損失(channel loss)或是通道反射(channel reflection)，其主要的運作原理是藉由目前已接收到的數位訊號並透過一組藉由適應性演算法(adaptation)得到的接頭參數(tap coefficient)，來消除已知會影響接下來訊號的符碼間干擾(Inter-symbol Interference，ISI)。在高速決策回授等化器的類比電路中，最難以達成的部分是第一接頭(first tap)的回授，因為在原理上，回授訊號經過取樣器(sampler)的延遲、迴授路徑的傳遞延遲以及加總器(summer)延遲，必須在下一筆資料來之前準備完成，特別在越高速時，時序限制會越緊。
為了解決此一問題，一些專利技術(例如，美國專利US7869498以及US8477833)及論文提出了相關的決策回授等化電路架構，然而，這些技術在接頭參數的設計上都有溫度漂移的問題，因此必須仰賴背景校正(background calibration)來調整接頭參數，因而增加了電路的不穩定性及複雜度。
因此，本發明的目的之一在提出一種決策回授等化器，其具有高速度、低溫度效應、低功耗、不需要背景校正來調整接頭參數…等優點，以解決先前技術中的問題。
在本發明的一個實施例中，揭露了一種決策回授等化器，其具有一第一路徑以及第二路徑。該第一路徑包含了一第一取樣電路以及一第一閂鎖電路，其中該第一取樣電路用以根據一輸入訊號、一第二設定訊號以及一第二重設訊號以產生一第一設定訊號以及一第一重設訊號，且該第一閂鎖電路用以根據該第一設定訊號以及該第一重設訊號以產生一第一數位訊號。該第二路徑包含了一第二取樣電路以及一第二閂鎖電路，其中該第二取樣電路用以根據該輸入訊號、該第一設定訊號以及該第一重設訊號以產生該第二設定訊號以及該第二重設訊號，且該第二閂鎖電路用以根據該第二設定訊號以及該第二重設訊號以產生一第二數位訊號。
第1圖為根據本發明一實施例之決策回授等化器100的示意圖。如第1圖所示，決策回授等化器100包含了一加總電路102、一第一路徑110、一第二路徑120以及一多工器108，其中第一路徑110包含了一加總電路112以及一取樣電路114，且第二路徑120包含了一加總電路122以及一取樣電路124。
第1圖所示之決策回授等化器100係採用兩個路徑以及半速(half-rate)的多工切換來達到減少操作延遲的目的。具體來說，同時參考第2圖所示的時序圖，在決策回授等化器100的操作中，加總電路102會將輸入訊號Vin減去一回授訊號VFB2來產生一調整後輸入訊號Vin’，接著，第一路徑110中的加總電路112將調整後輸入訊號Vin’減去一回授訊號VFB1_even，並透過取樣電路114使用一時脈訊號CK進行取樣後以產生一第一數位訊號D_odd；以及第二路徑120中的加總電路122將調整後輸入訊號Vin’減去一回授訊號VFB1_odd，並透過取樣電路124使用一時脈訊號CKB進行取樣後以產生一第二數位訊號D_even。之後，多工器108再透過時脈訊號CKB的控制以交錯地輸出第一數位訊號D_odd以及第二數位訊號D_even，以做為決策回授等化器100的輸出數位訊號Dout。舉例來說，假設輸入訊號Vin依序包含了位元A、B、C、D、E，時脈訊號CK、CKB的頻率分別為輸入訊號Vin之頻率的一半，則取樣電路114所產生的第一數位訊號D_odd包含了A、C、E，且取樣電路124所產生的第二數位訊號D_even包含了B、D，亦即第一數位訊號D_odd係做為輸出數位訊號Dout的奇數位元，以及第二數位訊號D_even係做為輸出數位訊號Dout的偶數位元。
在第1圖中，回授訊號VFB2係由輸出數位訊號Dout根據接頭參數h2調整而產生，回授訊號VFB1_even係由第二數位訊號D_even根據接頭參數h1調整而產生，且回授訊號VFB1_odd係由第一數位訊號D_odd根據接頭參數h1調整而產生。如先前技術中所述，在高速的決策回授等化器中，最難以達成的部分是第一接頭的回授(亦即，回授訊號VFB1_even以及回授訊號VFB1_odd的相關操作)，因此，為了降低回授延遲，本發明係將回授功能內嵌在取樣電路中，其具體實施方式如下所述。
第3圖為根據本發明一實施例之第一路徑110以及第二路徑120的電路架構圖。在第3圖中，第一路徑110包含了取樣電路314以及一閂鎖電路(SR閂鎖器)316，其中取樣電路314係為內嵌回授功能的取樣電路，亦即取樣電路314包含了第1圖所示之加總電路112、接頭參數h1以及取樣電路114的部分功能；類似地，第二路徑120包含了取樣電路324以及一閂鎖電路326，其中取樣電路324係為內嵌回授功能的取樣電路，亦即取樣電路324包含了第1圖所示之加總電路122、接頭參數h1以及取樣電路124的部分功能。在第3圖所示的實施例中，取樣電路314係根據調整後輸入訊號Vin’、一第二設定訊號S_even以及一第二重設訊號R_even以產生一第一設定訊號S_odd以及一第一重設訊號R_odd，而閂鎖電路316根據第一設定訊號S_odd以及第一重設訊號R_odd來產生第一數位訊號D_odd；類似地，取樣電路324係根據調整後輸入訊號Vin’、第一設定訊號S_odd以及第一重設訊號R_odd以產生第二設定訊號S_even以及第二重設訊號R_even，而閂鎖電路326根據第二設定訊號S_even以及第二重設訊號R_even來產生第二數位訊號D_even。在第3圖中，第一設定訊號S_odd以及第一重設訊號R_odd可對應到第1圖所示的回授訊號VFB1_odd，而第二設定訊號S_even以及第二重設訊號R_even可對應到第1圖所示的回授訊號VFB1_even。
第4圖為根據本發明一第一實施例之取樣電路314的示意圖。如第4圖所示，取樣電路314包含了一感測放大器410以及一調整電路420，其中感測放大器410包含了用以接收調整後輸入訊號Vin’(包含差動訊號Vin’+、Vin’-)的電晶體M1、M2、做為感測放大開關的電晶體M3、耦接於供應電壓VDD的多個電晶體M4~M9、以及兩個反相器412、414；調整電路420包含了做為一第一差動放大器的兩個電晶體M10、M11、做為一第二差動放大器的兩個電晶體M12、M13以及兩個開關SW1、SW2。在本實施例中，電晶體M1、M2係用來接收調整後輸入訊號Vin’以在端點N1、N2上產生放大後輸入訊號，且電晶體M4、M5的汲極係用來輸出訊號S’、R’，其中訊號S’、R’分別透過反相器412、414的操作以產生第一設定訊號S_odd以及第一重設訊號R_odd。此外，在調整電路420中，第一差動放大器(即，電晶體M10、M11)係透過開關SW1來連接到做為感測放大開關的電晶體M3，其中開關SW1係由第二設定訊號S_even來控制，亦即第一差動放大器係根據第二設定訊號S_even來選擇性地致能，以根據一差動電壓訊號(VCM+Vh1、VCM-Vh1)來產生一第一調整訊號至端點N1、N2以調整該放大後輸入訊號的電壓準位(亦即，在端點N1、N2加上或減去電壓Vh1所對應到的成分)；另外，第二差動放大器(即，電晶體M12、M13)係透過開關SW2來連接到做為感測放大開關的電晶體M3，其中開關SW2係由第二重設訊號R_even來控制，亦即第二差動放大器係根據第二重設訊號R_even來選擇性地致能，以根據一差動電壓訊號(VCM+Vh1、VCM-Vh1)來產生一第二調整訊號至端點N1、N2以調整該放大後輸入訊號的電壓準位(亦即，在端點N1、N2加上或減去電壓Vh1所對應到的成分)。
取樣電路324之架構類似於第4圖所示之取樣電路314，所差異僅在於取樣電路410的輸出需要由第一設定訊號S_odd以及第一重設訊號R_odd改為第二設定訊號S_even以及第二重設訊號R_even，以及開關SW1、SW2分別改為由第一設定訊號S_odd以及第一重設訊號R_odd所控制。由於本領域具有通常知識者在閱讀過以上實施例後應能了解如何實作取樣電路324，故相關細節不再贅述。
如第3圖以及第4圖之電路架構所述，由於取樣電路314所產生之第一設定訊號S_odd以及第一重設訊號R_odd可以立即被取樣電路324所使用來快速地調整取樣電路324的輸出，且同樣地取樣電路324所產生之第二設定訊號S_even以及第二重設訊號R_even也可以立即被取樣電路314所使用來快速地調整取樣電路314的輸出，再加上整體電路上的延遲幾乎僅有感測放大器410的放大時間以及反相器412、414的延遲時間，故可以有效地降低傳統架構中的回授延遲問題。以第5圖所示的時序圖來說明，在取樣電路324產生第二設定訊號S_even以及第二重設訊號R_even以決定出位元B之後，第二設定訊號S_even以及第二重設訊號R_even可以迅速地被輸入到第4圖之取樣電路314中的調整電路420，以供取樣電路314產生第一設定訊號S_odd以及第一重設訊號R_odd以決定出位元C使用。
在本實例中，調整電路420中的第一差動放大器(即，電晶體M10、M11)以及第二差動放大器(即，電晶體M12、M13)所接收之差動訊號的共模電壓VCM係相同於調整後輸入訊號Vin’(包含差動訊號Vin’+、Vin’-)的共模電壓，因此，感測放大器410以及調整電路420在製程溫度電壓(process、temperature、voltage)的異動下均會有相同/類似的變動，亦即調整電路420所產生的調整訊號可以實際反映出電壓Vh1而不會隨著溫度而有所變化。另一方面，由於電壓Vh1而不會隨著溫度而有所變化，故接頭參數h1的適應性演算法可以只需要在電子裝置開機時啟動而不需要背景執行，也間接降低了系統複雜度。
第6圖為根據本發明一第二實施例之取樣電路314的示意圖。如第6圖所示，取樣電路314包含了一感測放大器610以及一調整電路620，其中感測放大器610包含了用以接收調整後輸入訊號Vin’(包含差動訊號Vin’+、Vin’-)的電晶體M1、M2、做為感測放大開關的電晶體M3、耦接於供應電壓VDD的多個電晶體M4~M9、以及兩個反相器612、614；調整電路620包含了做為一第一差動放大器的兩個電晶體M10、M11、做為一第二差動放大器的兩個電晶體M12、M13以及兩個開關SW1、SW2。在本實施例中，電晶體M1、M2係用來接收調整後輸入訊號Vin’以在端點N1、N2上產生放大後輸入訊號，且電晶體M4、M5的汲極係用來輸出訊號S’、R’，其中訊號S’、R’分別透過反相器612、614的操作以產生第一設定訊號S_odd以及第一重設訊號R_odd。此外，在調整電路620中，第一差動放大器(即，電晶體M10、M11)係透過開關SW1來連接到接地電壓，其中開關SW1係由第二設定訊號S_even以及時脈訊號CK(例如，及閘(AND gate)在接收第二設定訊號S_even以及時脈訊號CK後的輸出)來控制，亦即第一差動放大器係根據第二設定訊號S_even以及時脈訊號來選擇性地致能，以根據一差動電壓訊號(VCM+Vh1、VCM-Vh1)來產生一第一調整訊號至端點N1、N2以調整該放大後輸入訊號的電壓準位(亦即，在端點N1、N2加上或減去電壓Vh1所對應到的成分)；另外，第二差動放大器(即，電晶體M12、M13)係透過開關SW2來連接到接地電壓，其中開關SW2係由第二重設訊號R_even以及時脈訊號CK(例如，及閘(AND gate)在接收第二重設訊號R_even以及時脈訊號CK後的輸出)來控制，亦即第二差動放大器係根據第二重設訊號R_even來選擇性地致能，以根據一差動電壓訊號(VCM+Vh1、VCM-Vh1)來產生一第二調整訊號至端點N1、N2以調整該放大後輸入訊號的電壓準位(亦即，在端點N1、N2加上或減去電壓Vh1所對應到的成分)。
取樣電路324之架構類似於第6圖所示之取樣電路314，所差異僅在於取樣電路410的輸出需要由第一設定訊號S_odd以及第一重設訊號R_odd改為第二設定訊號S_even以及第二重設訊號R_even，以及開關SW1、SW2分別改為由第一設定訊號S_odd以及第一重設訊號R_odd所控制。由於本領域具有通常知識者在閱讀過以上實施例後應能了解如何實作取樣電路324，故相關細節不再贅述。
如第3圖以及第6圖之電路架構所述，由於取樣電路314所產生之第一設定訊號S_odd以及第一重設訊號R_odd可以立即被取樣電路324所使用來快速地調整取樣電路324的輸出，且同樣地取樣電路324所產生之第二設定訊號S_even以及第二重設訊號R_even也可以立即被取樣電路314所使用來快速地調整取樣電路314的輸出，再加上整體電路上的延遲幾乎僅有感測放大器410的放大時間以及反相器412、414的延遲時間，故可以有效地降低傳統架構中的回授延遲問題。以第7圖所示的時序圖來說明，在取樣電路324產生第二設定訊號S_even以及第二重設訊號R_even以決定出位元B之後，第二設定訊號S_even以及第二重設訊號R_even可以迅速地被輸入到第4圖之取樣電路314中的調整電路420，以供取樣電路314產生第一設定訊號S_odd以及第一重設訊號R_odd以決定出位元C使用。
在本實例中，調整電路620中的第一差動放大器(即，電晶體M10、M11)以及第二差動放大器(即，電晶體M12、M13)所接收之差動訊號的共模電壓VCM係相同於調整後輸入訊號Vin’(包含差動訊號Vin’+、Vin’-)的共模電壓，因此，感測放大器610以及調整電路620在製程溫度電壓的異動下均會有相同/類似的變動，亦即調整電路620所產生的調整訊號可以實際反映出電壓Vh1而不會隨著溫度而有所變化。另一方面，由於電壓Vh1而不會隨著溫度而有所變化，故接頭參數h1的適應性演算法可以只需要在電子裝置開機時啟動而不需要背景執行，也間接降低了系統複雜度。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧決策回授等化器 102、112、122‧‧‧加總電路 108‧‧‧多工器 110‧‧‧第一路徑 114、124、314、324‧‧‧取樣電路 120‧‧‧第二路徑 316、326‧‧‧閂鎖電路 410、610‧‧‧感測放大器 412、414、612、614‧‧‧反相器 420、620‧‧‧調整電路 CK、CKB‧‧‧時脈訊號 D_odd‧‧‧第一數位訊號 D_even‧‧‧第二數位訊號 Dout‧‧‧輸出數位訊號 M1~M13‧‧‧電晶體 S_odd‧‧‧第一設定訊號 S_even‧‧‧第二設定訊號 R_odd‧‧‧第一重設訊號 R_even‧‧‧第二重設訊號 Vin‧‧‧輸入訊號 Vin’、Vin’+、Vin’-‧‧‧調整後輸入訊號 VFB1_even、VFB1_odd、VFB2‧‧‧回授訊號 Vh1‧‧‧電壓 VCM‧‧‧共模電壓
第1圖為根據本發明一實施例之決策回授等化器的示意圖。 第2圖為決策回授等化器內多個訊號的時序圖。 第3圖為根據本發明一實施例之第一路徑以及第二路徑的電路架構圖。 第4圖為根據本發明一第一實施例之取樣電路的示意圖。 第5圖為第4圖之取樣電路之多個訊號的時序圖。 第6圖為根據本發明一第二實施例之取樣電路的示意圖。 第7圖為第6圖之取樣電路之多個訊號的時序圖。
100‧‧‧決策回授等化器
102、112、122‧‧‧加總電路
108‧‧‧多工器
110‧‧‧第一路徑
114、124‧‧‧取樣電路
120‧‧‧第二路徑
CK、CKB‧‧‧時脈訊號
D_odd‧‧‧第一數位訊號
D_even‧‧‧第二數位訊號
Dout‧‧‧輸出數位訊號
Vin‧‧‧輸入訊號
Vin’‧‧‧調整後輸入訊號
VFB1_even、VFB1_odd、VFB2‧‧‧回授訊號

Claims (10)

  1. 一種決策回授等化器，包含有： 一第一路徑，包含： 一第一取樣電路，用以根據一輸入訊號、一第二設定訊號以及一第二重設訊號以產生一第一設定訊號以及一第一重設訊號；以及 一第一閂鎖電路，耦接於該取樣電路，用以根據該第一設定訊號以及該第一重設訊號以產生一第一數位訊號；以及 一第二路徑，包含： 一第二取樣電路；用以根據該輸入訊號、該第一設定訊號以及該第一重設訊號以產生該第二設定訊號以及該第二重設訊號；以及 一第二閂鎖電路，耦接於該第二取樣電路，用以根據該第二設定訊號以及該第二重設訊號以產生一第二數位訊號； 其中該第一取樣電路包含有： 一感測放大器，用以接收該輸入訊號並在一端點上產生一放大後輸入訊號；以及 一調整電路，耦接於該感測放大器的該端點，並根據該第二設定訊號以及該第二重設訊號以產生一調整訊號至該端點以調整該放大後輸入訊號的電壓準位； 其中該第一設定訊號以及該第一重設訊號係根據該放大後輸入訊號所產生。
  2. 如申請專利範圍第1項所述之決策回授等化器，其中該第一數位訊號係做為該決策回授等化器之一輸出數位訊號的奇數位元，以及該第二數位訊號係做為該決策回授等化器之該輸出數位訊號的偶數位元。
  3. 如申請專利範圍第1項所述之決策回授等化器，其中該調整電路包含了： 一第一差動放大器，用以根據該第二設定訊號來選擇性地致能，以根據一第一差動電壓訊號來產生一第一調整訊號至該端點以調整該放大後輸入訊號的電壓準位；以及 一第二差動放大器，用以根據該第二重設訊號來選擇性地致能，以根據一第二差動電壓訊號來產生一第二調整訊號至該端點以調整該放大後輸入訊號的電壓準位。
  4. 如申請專利範圍第3項所述之決策回授等化器，其中該輸入訊號為一差動輸入訊號，且該差動輸入訊號、該第一差動電壓訊號以及該第二差動電壓訊號具有相同的共模電壓。
  5. 如申請專利範圍第3項所述之決策回授等化器，其中該感測放大器包含一感測放大開關，該感測放大開關係由一時脈訊號來控制以決定致能與否，該第一差動放大器之電晶體的源極係透過一第一開關以連接到該感測放大開關，以及該第二差動放大器之電晶體的源極係透過一第二開關以連接到該感測放大開關，其中該第一開關與該第二開關係分別由該第二設定訊號以及該第二重設訊號所控制。
  6. 如申請專利範圍第5項所述之決策回授等化器，其中該第一差動放大器之電晶體的汲極係直接連接到該感測放大器的該端點，且該第二差動放大器之電晶體的汲極係直接連接到該感測放大器的該端點。
  7. 如申請專利範圍第1項所述之決策回授等化器，其中該調整電路包含了： 一第一差動放大器，用以根據該第二設定訊號以及一時脈訊號來選擇性地致能，以根據一第一差動電壓訊號來產生一第一調整訊號至該端點以調整該放大後輸入訊號的電壓準位；以及 一第二差動放大器，用以根據該第二重設訊號以及該時脈訊號來選擇性地致能，以根據一第二差動電壓訊號來產生一第二調整訊號至該端點以調整該放大後輸入訊號的電壓準位。
  8. 如申請專利範圍第7項所述之決策回授等化器，其中該輸入訊號為一差動輸入訊號，且該差動輸入訊號、該第一差動電壓訊號以及該第二差動電壓訊號具有相同的共模電壓。
  9. 如申請專利範圍第7項所述之決策回授等化器，其中該感測放大器包含一感測放大開關，該感測放大開關係由一時脈訊號來控制以決定致能與否，該第一差動放大器之電晶體的源極係透過一第一開關以連接到一參考電壓，以及該第二差動放大器之電晶體的源極係透過一第二開關以連接到該參考電壓，其中該第一開關同時由該第二設定訊號以及該時脈訊號來控制，且該第二開關同時由該第二重設訊號以及該時脈訊號來控制。
  10. 如申請專利範圍第9項所述之決策回授等化器，其中該第一差動放大器之電晶體的汲極係直接連接到該感測放大器的該端點，且該第二差動放大器之電晶體的汲極係直接連接到該感測放大器的該端點。
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