TWI519118B - 應用決策回授等化到交越樣本之影響時脈資料恢復安置點 - Google Patents

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TWI519118B
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Description

應用決策回授等化到交越樣本之影響時脈資料恢復安置點 【相關申請案之交互參考】
本申請案關於以下專利申請案：「交越決策回授等化器階加權值之調適」(ADAPTATION OF CROSSING DFE TAP WEIGHT)，其與本申請案共同立案，律師立案編號為NVID-P-SC-12-0282-US1，其在此完整引述加入做為參照。
本發明係關於應用決策回授等化到交越樣本之影響時脈資料恢復安置點。
通常高速序列資料串流被傳送時不具有附屬的時脈訊號。時脈與資料恢復(CDR,“Clock and data recovery”)方法允許一接收器由一近似的頻率參考來產生一時脈。當輸入輸出速度愈來愈高時，CDR使用的該資料取樣點對於該鏈路效能變得更加關鍵。該取樣點基本上由砰砰(bang-bang)CDR決定，其中該安置點可能並不在該垂直眼狀開口最大或在眼狀中央處的地方。因此，該取樣點可能並非最佳，且可能發生訊號整合 度問題。
因此，需要有一種裝置與方法來操縱該CDR安置點而能夠達到一最佳取樣相位。本發明之具體實施例揭示一種裝置與方法，其可應用決策回授等化(DFE,“Decision feedback equalization”)在一輸入訊號上來影響一資料取樣點訊號的一時脈與資料恢復安置點(CDR安置點)，以產生被供給到由該邊緣樣本恢復時脈所時控的一取樣器之一DFE輸出訊號。該取樣器產生一邊緣樣本訊號。然後使用該邊緣樣本訊號來影響一資料取樣點訊號的該CDR安置點。
更特定而言，本發明之具體實施例係關於一種裝置，其包含：一第一模組耦接於一輸入訊號以及用以使用一第一時脈訊號產生一邊緣訊號；以及一第二模組用以接收該邊緣訊號並另用以產生一資料取樣相位訊號，其中該邊緣訊號會影響該資料取樣相位訊號的一安置點。
具體實施例包括上述者且另包含：一第三模組用以使用一第二時脈訊號產生一資料樣本訊號；以及一第四模組用以使用一第三時脈訊號產生一誤差樣本訊號，以及其中該第一模組係一決策回授等化器。
具體實施例包括上述者且其中該第一模組另包含：一第一路徑，耦接於該輸入訊號，該第一路徑包含：一第一預放大器；一第一加總節點耦接於該第一預放大器；及一第一閂鎖耦接於該第一加總節點與該第一時脈訊號；一第二路徑耦接於該輸入訊號，該第二路徑包含：一第二預放大器；一加總節點耦接於該第二預放大器，並用於基於一先前產生的資 料樣本來應用一回授到其輸入訊號；及一第二閂鎖耦接於該第二加總節點；及一多工器耦接於該第一閂鎖與該第二閂鎖，該多工器用於基於一第一與一第二先前產生的資料樣本的一互斥OR運算在該第一閂鎖與該第二閂鎖之間選擇一輸出。
具體實施例包括上述者且其中該第一模組另包含：一第一路徑耦接於該輸入訊號，該第一路徑包含：一第一預放大器；一第一加總節點，其耦接於該第一預放大器，並用於基於一先前產生的資料樣本來應用一第一回授到其輸入訊號；及一第一閂鎖耦接於該第一加總節點；一第二路徑耦接於該輸入訊號，該第二路徑包含：一第二預放大器；一第二加總節點耦接於該第二預放大器，並用於基於一先前產生的資料樣本來應用一第二回授到其輸入訊號；及一第二閂鎖耦接於該第二加總節點；及一多工器耦接於該第一閂鎖與該第二閂鎖，該多工器用於基於一第一與一第二先前產生的資料樣本的一互斥OR運算在該第一閂鎖與該第二閂鎖之間選擇一輸出。
具體實施例包括上述者且其中該第一模組另包含：一耦接於該輸入訊號的第一路徑，該第一路徑包含：一第一預放大器，其用於偏移該輸入訊號一第一預定固定值；一耦接於該第一預放大器的第一加總節點；及一耦接於該加總節點的第一閂鎖；一耦接於該輸入訊號的第二路徑，該第二路徑包含：一第二預放大器，其用於偏移該輸入訊號一第二預定固定值；一耦接於該第二預放大器的第二加總節點；一耦接於該第二加總節點的第二閂鎖；及一耦接於該第一閂鎖與該第二閂鎖的多工器，該多工器用於基於一先前產生的資料樣本在該第一閂鎖與該第二閂鎖之間選擇一輸 出。
具體實施例包括上述者且其中該第二模組包含：一相位偵測器，其用於接收該邊緣樣本訊號，並由其產生複數差值相位；一迴路濾波器，其耦接於該相位偵測器用於平均化該等複數差值相位，並產生一相位碼；及一相位內插器，其耦接於該迴路濾波器用於基於該相位碼產生該資料取樣相位。
本發明也包括一接收器實施例，該接收器包括一第一模組耦接成接收一輸入訊號，並用於應用決策回授等化到一輸入訊號，並產生一邊緣樣本訊號。該接收器亦包括一時序恢復模組，其耦接於該第一模組，並用於接收該邊緣訊號，及產生一資料取樣相位訊號，其中該邊緣訊號會影響該資料取樣相位訊號的一安置點。
在另一具體實施例中，本發明係提出一種方法。該方法包括：於一接收器的一輸入處接收一輸入訊號；基於先前恢復的資料值應用決策回授等化(DFE)到該輸入訊號以產生一輸出DFE訊號；使用由一X時脈訊號時控的一樣本模組來取樣該輸出DFE訊號而產生一邊緣樣本訊號；及使用該邊緣樣本訊號來影響一資料樣本訊號的一安置點。
100‧‧‧電腦系統
102‧‧‧中央處理單元
104‧‧‧系統記憶體
106‧‧‧系統板
108‧‧‧雙向通訊鏈路
110‧‧‧圖形處理器
112‧‧‧記憶體裝置
114‧‧‧圖形子系統
116‧‧‧顯示器
118‧‧‧電源單元
120‧‧‧記憶體控制器
121‧‧‧接收器裝置
130‧‧‧通訊鏈路
140‧‧‧通訊鏈路
200‧‧‧通訊接收器
220‧‧‧決策回授等化方塊
222‧‧‧多工器
224‧‧‧輸入訊號
226‧‧‧第一電路分支
228‧‧‧第二電路分支
230‧‧‧第三電路分支
232‧‧‧奇數路徑
234‧‧‧偶數路徑
236‧‧‧h0固定方塊
238‧‧‧h1回授方塊
240‧‧‧閂鎖
242‧‧‧緩衝器
242‧‧‧連續時間線性等化器
244‧‧‧h2回授
246‧‧‧無限脈衝響應濾波器
248‧‧‧邊緣樣本訊號
270‧‧‧x_clock訊號
272‧‧‧d_clock訊號
295‧‧‧誤差樣本訊號
296‧‧‧資料樣本訊號
348‧‧‧固定hx偏移方塊
349‧‧‧可適化hx回授方塊
350‧‧‧第一路徑
352‧‧‧第二路徑
354‧‧‧固定行
356‧‧‧回授行
370‧‧‧回授輸入
400‧‧‧時序恢復模組
454‧‧‧相位偵測器
456‧‧‧迴路濾波器
458‧‧‧相位內插器
460‧‧‧差值相位
462‧‧‧相位碼
464‧‧‧資料取樣相位
500‧‧‧真值表
600‧‧‧電路
700‧‧‧流程圖
702、706、708‧‧‧方塊
本發明之具體實施例藉由範例來例示，但並非限制，在附屬圖式的圖面中類似的參考編號代表類似的元件。
圖1所示為根據本發明一具體實施例之一種示例性電腦系統。
圖2所示為根據本發明一具體實施例的一示例性接收器，其應用DFE技術到一輸入訊號來恢復一邊緣樣本訊號。
圖3A所示為根據本發明一具體實施例之包含固定偏移方塊、緩衝器與閂鎖的一示例性DFE方塊。
圖3B所示為根據本發明一具體實施例之包含一固定偏移方塊、一回授方塊與一閂鎖的一示例性DFE方塊。
圖3C所示為根據本發明一具體實施例之包含一固定偏移方塊、一回授方塊與一閂鎖的一示例性DFE方塊。
圖4所示為根據本發明一具體實施例之一種示例性時序恢復模組。
圖5所示為根據本發明一具體實施例由一相位偵測器使用的一真值表。
圖6所示為根據本發明一具體實施例中應用DFE來恢復一邊緣樣本訊號的一示例性電路。
圖7所示為由一接收器利用的一示例性電腦控制程序之流程圖，其應用DFE技術到一輸入訊號來恢復將被用於影響一CDR安置點的一邊緣樣本訊號。
現在將詳細參照本發明之具體實施例，其示例皆例示於該等附屬圖面當中。本發明將配合以下的具體實施例做說明，將可瞭解到它們並非要限制本發明只限於這些具體實施例。相反地，本發明係要涵蓋選項、 修正及同等者，其皆包括在由附屬申請專利範圍所定義之本發明的精神及範圍之內。再者，在以下本發明之具體實施例的詳細說明中，為了提供對於本發明之完整瞭解，提出有許多特定細節。但是，本發明可不利用這些特定細節來實施。在其它實例中，並未詳細說明熟知的方法、程序、組件及電路，藉以避免不必要地混淆本發明之態樣。
圖1所示為根據本發明一具體實施例的一種示例性電腦系統100。電腦系統100描述根據本發明之具體實施例的該等組件，其提供該執行平台某些以硬體為基礎與以軟體為基礎的功能性，特別是電腦圖形顯像與顯示能力。概言之，電腦系統100包含一系統板106，其中包括至少一中央處理單元(CPU,“Central processing unit”)102與一系統記憶體104。CPU 102可經由一記憶體控制器120耦接於系統記憶體104。在一具體實施例中，系統記憶體104可為DDR3 SDRAM。
電腦系統100亦包含一圖形子系統114，其中包括至少一圖形處理器(GPU,“Graphics processor unit”)110。例如，圖形子系統114可包括在一圖形卡上。圖形子系統114可耦接於一顯示器116。一或多個額外的GPU 110可視需要耦接於電腦系統100來進一步增加其運算能力。GPU 110可經由一通訊匯流排108耦接於CPU 102及系統記憶體104。GPU 110可實作成一分離組件、一設計成經由一連接器(例如AGP插槽、PCI-Express插槽等)耦接於電腦系統100的分離圖形卡、一分離積體電路晶粒(例如直接安裝在一主機板上)、或是一種包括在一電腦系統晶片組組件(未示出)之積體電路晶粒內的一整合式GPU。此外，記憶體裝置112可耦接於GPU 110用於高頻寬圖形資料儲存，例如圖框緩衝器。在一具體實施例中，記憶體 裝置112可為動態隨機存取記憶體。一電源單元(PSU,“Power source unit”)118可提供電力給系統板106與圖形子系統114。
CPU 102與GPU 110亦可整合到一單一積體電路晶粒中，且該CPU與GPU可以共享多種資源，例如指令邏輯、緩衝器、功能性單元等，或是可提供分開的資源用於圖形與通用作業。該GPU另可整合成一核心邏輯組件。因此，此處所述關聯於GPU 110的任何或所有該等電路及/或功能亦可被實作在一適當設置的CPU 102，並由其執行。此外，當此處所述的具體實施例可參照到一GPU，必須要瞭解到此處所述的該等電路及/或功能性亦可實施在其它種類的處理器(例如泛用性或其它特殊目的共同處理器)，或在一CPU之內。
根據本發明之具體實施例，系統板106亦包括一接收器裝置121，其可置於該接收器端處任何的通訊鏈路上。如所示，接收器121係置於雙向通訊鏈路108(CPU 102與GPU 110之間)、通訊鏈路130(GPU 110與記憶體之間)、及通訊鏈路140(GPU 110與該顯示器之間)的該等接收器端之上。應瞭解到這些通訊鏈路為示例性。通訊裝置121可用於接收資料(參見圖2)。該接收器可在系統100的本地端或遠端處。
系統100可實作成例如一桌上型電腦系統或伺服器電腦系統，其具有耦接於一專屬的圖形顯像GPU 110之一強大的通用CPU 102。在這種具體實施例中，組件可被包括有加入周邊匯流排、特殊化音訊/視訊組件、輸入輸出裝置及類似者。同樣地，系統100可實作成一攜帶式裝置(例如行動電話、PDA等)、直接廣播衛星(DBS,“Direct broadcast satellite”)/地面機上盒，或一機上視訊遊戲主機裝置，例如像是美國華盛頓州Redmond市 的微軟公司所提供的Xbox®，或是日本東京的新力電腦娛樂公司所出品的PlayStation3®。系統100亦可實作成「系統單晶片」，其中一運算裝置的該等電子元件(例如組件102、104、110、112及類似者)其整個皆包含在一單一積體電路晶粒內。示例包括一具有一顯示器的掌上型裝置，一汽車導航系統、一攜帶式娛樂系統及類似者。
應用決策回授等化到交越樣本之影響時脈資料恢復安置點
圖2所示為根據本發明一具體實施例之一種示例性通訊接收器200。接收器200可用於接收一輸入訊號224。基本上，輸入訊號224可被產生，並經由一傳送器(未示出)傳送。該傳送器可在遠端或本地端。
接收器200包含一第一電路分支226、第二電路分支228與一第三電路分支230。分支226由一x_clock訊號270時控。x_clock訊號270為用於恢復邊緣樣本訊號248的該訊號。分支228與230由用於恢復該資料樣本訊號與該誤差樣本訊號的d_clock訊號272所時控。在一具體實施例中，接收器200可包含一奇數路徑232與一偶數路徑234，其中奇數路徑232與偶數路徑234每一者皆包含第一電路分支226、第二電路分支228與第三電路分支230。奇數路徑232與偶數路徑234皆同時處理一訊號，而奇數路徑232操作一第一時脈循環的資料且偶數路徑234操作一第二時脈循環的資料。應瞭解到該奇數路徑由互補時脈所時控，例如x_clock(bar)與d_clock(bar)。
應瞭解到第一電路分支226包含一耦接於一多工器222的一決策回授等化(DFE)方塊220。DFE方塊220用於應用DFE技術到一輸入訊 號224。在應用DFE到輸入訊號224時，一DFE輸出被產生，其接著根據由x_clock 270時控的一取樣器進行取樣，然後此訊號的結果藉由多工器222被多工化來產生一邊緣樣本訊號248。多工器222由DFE方塊220中兩個或更多輸出當中選擇一單一訊號。分支228與230亦可應用DFE技術，例如h1方塊。
然後邊緣樣本訊號248被傳送到一時序恢復模組(參見圖4)，並由其使用。然後使用該經產生的邊緣樣本訊號來影響一時脈與資料恢復(CDR)安置點，如下所述。
第二電路分支228接收d_clock 272，並包含一h0固定方塊236、一h1回授方塊238(基於一先前收到的資料位元)、及一閂鎖240。第二電路分支228用於基於輸入訊號224產生一誤差樣本訊號。在一具體實施例中，h0固定方塊236自其輸入的訊號中減除。
第三電路分支230接收d_clock 272，並包含一緩衝器242、h1回授方塊238(基於一先前收到的資料位元)、及一閂鎖240。第三電路分支230用於基於輸入訊號224產生一資料樣本訊號。
在一具體實施例中，接收器200亦可包含一連續時間線性等化器(CTLE,“Continuous time linear equalizer”)245、h2回授244、及一無限脈衝響應(IIR,“Infinite impulse response”)濾波器246。CTLE 245、h2 244與IRR 246可在將輸入訊號224分開到第一電路分支226、第二電路分支228與第三電路分支230之前被應用到輸入訊號224。CTLE 245設置成形成一輸入脈衝響應來補償來自該DFE的回授。
圖3A所示為根據本發明一具體實施例的一示例性DFE方 塊220，其接收x_clock 270，且包含固定hx偏移方塊348、緩衝器242與閂鎖240。圖3A所示為表述對於該輸入訊號上的處理來到達邊緣樣本訊號248之簡略方塊圖。DFE方塊220應用DFE技術到輸入訊號224(圖2)。DFE方塊220包含一第一路徑350與一第二路徑352。
DFE方塊220於一固定行354期間偏移該輸入訊號，並於一回授行356期間應用回授到該輸入訊號。
第一路徑350與第二路徑352接收該輸入訊號。在固定行354中，第一路徑350應用一+hx固定偏移348(減除)來降低該輸入訊號，用於偏移(降低)該輸入訊號一預定的固定值。該輸入訊號可被偏移一正固定值或一負固定值。在此例中，hx可為5mV，而該經處理的輸入訊號可被偏移(降低)5mV。在固定行354中，第二路徑352應用一-hx固定偏移348到該輸入訊號，用於偏移(降低)該輸入訊號一預定值。在此例中，降低一負值即做為加入到該訊號。在此例中，hx可為-5mV，且該輸入訊號可被偏移(降低)-5mV，藉此加入5mV。
於回授行356期間，第一路徑350或第二路徑352皆未對該訊號應用任何回授。而是，緩衝器242停滯或緩衝化該訊號一段預定時間。
閂鎖240用於取樣該訊號，並在多工器222由第一路徑350或第二路徑352選擇閂鎖240的該輸出之前儲存其數值。多工器222基於歸屬於其選擇線的邏輯來在第一路徑350或第二路徑352之間選擇一輸出。在此特定具體實施例中，如果一先前的資料值(dk-1)等於1，多工器222的一選擇值將等於一。在此例中，第一路徑350將被多工器222選擇，且將被輸出為邊緣訊號248。否則，如果一先前的資料值(dk-1)不等於1，第 二路徑352將被多工器222選擇，且將被輸出為邊緣訊號248。
圖3B所示為根據本發明一具體實施例的一示例性DFE方塊220，其接收x_clock訊號270，且包含固定hx回授348、緩衝器242與閂鎖240。圖3B所示為表述對於該輸入訊號之處理的一簡略方法。DFE方塊220應用DFE技術到輸入訊號224(圖2)。DFE方塊220包含一第一路徑350與一第二路徑352。
DFE方塊220於一固定行354期間偏移該訊號，並於一回授行356期間應用回授到該訊號。
第一路徑350與第二路徑352接收該輸入訊號。於固定行354期間，第一路徑350或第二路徑352皆未對該訊號應用任何固定偏移。而是，緩衝器242停滯該訊號一段預定時間。
於回授行356期間，第一路徑350對該訊號應用(減除)一-hx回授348(根據先前已接收資料位元)，藉此應用DFE技術到該訊號。第二路徑352應用(減除)一hx回授348到該訊號。-hx與hx回授348皆為基於一先前資料值的回授。
閂鎖240用於取樣該訊號，並在多工器222由第一路徑350或第二路徑352選擇閂鎖240的該輸出之前儲存其數值。多工器222基於歸屬於其選擇線的邏輯來在第一路徑350或第二路徑352之間選擇一輸出。在此特定具體實施例中，多工器222的一選擇值將等於一第一與第二先前資料值的一互斥OR運算的結果。在此例中，如果該互斥OR運算的結果為1，第一路徑350將由多工器222選擇，並將輸出為邊緣訊號248。否則，如果該互斥OR運算的結果為零，第二路徑350將由多工器222選擇， 並將輸出為邊緣訊號248。
圖3C所示為根據本發明一具體實施例的一示例性DFE方塊220，其接收x_clock訊號270，且包含一緩衝器242、hx回授348與閂鎖240。圖3B所示為表述對於該輸入訊號之處理的一簡略方法。DFE方塊220應用DFE技術到輸入訊號224(圖2)。DFE方塊220包含一第一路徑350與一第二路徑352。
DFE方塊220於一固定行354期間偏移該訊號，並於一回授行356期間應用回授到該輸入訊號。
第一路徑350與第二路徑352接收該訊號。於固定行354期間，第一路徑350或第二路徑352皆未對該訊號應用任何固定偏移。而是，緩衝器242停滯該訊號一段預定時間。
於回授行356期間，第一路徑350使用緩衝器242來停滯該訊號，藉此未應用回授到該訊號。第二路徑352應用(減除)一hx回授348到該訊號，藉此應用DFE技術到該訊號。hx回授348為基於一先前資料值的回授。
閂鎖240用於取樣該訊號，並在多工器222由第一路徑350或第二路徑352選擇閂鎖240的該輸出之前儲存其數值。多工器222基於歸屬於其選擇線的邏輯來在第一路徑350或第二路徑352之間選擇一輸出。在此特定具體實施例中，多工器222的一選擇值將等於一第一與第二先前資料值的一互斥OR運算的結果。在此例中，如果該互斥OR運算的結果為1，第一路徑350將由多工器222選擇，並將輸出為邊緣訊號248。否則，如果該互斥OR運算的結果為0，第二路徑350將由多工器222選擇， 並將輸出為邊緣訊號248。
圖3A、圖3B與圖3C例示根據本發明之三種DFE方塊220的示例性具體實施例。典型的閂鎖240輸入為：
其中p(t)為該閂鎖輸入處該經等化的脈衝響應。其包括該電路分支與位在一傳送器與接收器200(CTLE、DFE、IIR等)兩者處的該等等化器。
閂鎖240取樣係藉由於一資料或交越取樣相位之處取樣閂鎖240輸入而得到：
在此τ k 為第k個符號之該資料取樣相，δ為該IQ偏移(以UI為單位)。針對資料取樣，δ=0.當該CDR改變該資料取樣τ k 時，該等脈衝響應的取樣隨著它改變。當該CDR向左移動時，即使針對相同的閂鎖，p1增加而p-1減少。
所取得的該閂鎖取樣之封閉型式表述為該CDR安置點之分析基礎。其亦為該等化器設計的基礎。
以DFE為例(資料等化)，若沒有DFE，該資料閂鎖取樣可由公式(3)藉由安置δ=0來得到。
由該表述式可清楚同時來自過去與未來的該等資料符號存在有符號間干擾(ISI,“Inter-symbol interference”)。藉由使用具有N階(資料等化)的DFE，即可降低在該資料閂鎖取樣中的該ISI。當hj=pj時，可消除來自該相對應資料符號的該殘餘ISI。此處，pj為該DFE輸入處的該脈衝響應樣本。
為了交越閂鎖取樣，同時來自過去與未來的該等資料符號亦存在有ISI。此亦由上式中可看出。必須注意到該等干擾係來自於該等資料符號，而非來自其它交越閂鎖輸出。該等脈衝響應取樣p j-δ 將在該交越閂鎖的該等取樣點處得到，而非在該資料閂鎖處得到。例如，如果δ=0.4，該交越ISI為r k-0.4=…+p -0.4．d k +p 0.6．d k-1+p 1.6．d k-2+…
但是，降低該交越ISI對於該資料閂鎖輸出甚至該資料閂鎖輸入眼的該等零交越並無直接的影響。因此，對於該資料閂鎖重要的是該CDR安置點如何受到該等交越閂鎖取樣中該ISI的影響。
圖4所示為根據本發明一具體實施例之一種示例性時序恢復模組400。時序恢復模組400耦接於接收器200(圖2)，並自接收器200(圖 2)接收邊緣樣本訊號248，且亦接收該資料樣本訊號。時序恢復模組400包括相位偵測器454、迴路濾波器456與相位內插器458。
相位偵測器454接收來自接收器200(圖2)的邊緣樣本訊號248與資料訊號。資料訊號包括一目前資料值與一先前資料值。相位偵測器454用於基於收到的邊緣訊號248、一目前資料值與一先前資料值來產生複數差值相位460。
迴路濾波器456耦接於相位偵測器454。迴路濾波器456接收由相位偵測器454產生的該等差值相位460，並將該等差值相位460平均來產生一相位碼462。迴路濾波器456本質上係做為一加法器、累加器與迴路增益控制。
相位內插器458耦接於迴路濾波器456，並接收由迴路濾波器456產生的相位碼462。相位內插器458基於在一查詢表內包含的數值來內插相位碼462，並由其產生一資料取樣相位464。資料取樣相位464在一時間點安置，以成為該時脈與資料恢復安置點(CRD安置點)。因此，根據本發明之具體實施例，該邊緣樣本訊號會有效地影響資料取樣相位464的該時脈與資料恢復安置點。
砰砰CDR基於該三個一組(d k ,x k ,d k-1)調整該相位，其中x k 為該交越閂鎖輸出，其具有在d k-1與d k 之間的一取樣相位。由該真值表(參見圖5)，可瞭解到砰砰CDR等同於一個一階邊緣等化器的該符號-符號版本。砰砰CDR接下來嘗試要做的是調整該取樣相位，使得關於d k-1(該第一交越ISI階)的項目被最小化。
圖5所示為根據本發明一具體實施例由一相位偵測器 454(圖4)使用的一真值表500。真值表500由相位偵測器454(圖4)來決定該等差值相位為邊緣訊號248(圖2)、一目前資料值(dk)與一先前資料值(dk-1)的函數。真值表500可儲存在系統100(圖1)之記憶體104(圖1)之內。
時序恢復模組400例示一典型的CDR迴路。一第一階CDR迴路濾波器包含兩個級。該迴路濾波器的第一級提供一固定分配比例或比例性增益μ。該分配比例為足夠大(或μ足夠小)，使得(Σμ．x k ．d k-1)~E[x k ．d k-1]。在該公式中的累積由該迴路濾波器的第二級中的該相位積分器來達成，其基於該第一級的輸出將該相位碼遞加1(或一固定的階大小值)或遞減1。
為了進行該CDR安置點的分析，該相位偵測器由同等的梯度x k ．d k-1所取代。當該x k ．d k-1的長期平均為0時，該相位碼將不會改變或僅在兩個相鄰數值之間變化。因此，該CDR相位安置到該x k ．d k-1的長期平均為0的地方。
基於公式(3)與CDR及等化器之間的關係，可推導出該CDR安置點的一封閉型式表述。其依循公式(3)，其為何時在該目前資料符號與先前一者之間做轉換。
其中r k-δ 為該交越閂鎖取樣，及
如果該等資料符號為獨立並同樣地分佈時，該r k-δ ．d k-1的長期平均為p 1-δ -p -δ 。此外，r k-δ ．d k-1對其為對稱，並在其之上與之下具有相等數目的數值。
如果該交越閂鎖臨界值為0，該閂鎖輸出為x k ．d k-1=sgn(r k-δ )．d k-1=sgn(r k-δ ．d k-1)。
僅在當在0之上與之下有相同數目的r k-δ ．d k-1時，該x k ．d k-1的長期平均為0。當p -δ =p 1-δ 時，此即為真。但是，即使p -δ ≠p 1-δ ，只要最接近於p 1-δ -p -δ 的該等兩個數值r k-δ ．d k-1具有不同極性，在0之上與之下仍將有相等數目的r k-δ ．d k-1。因此，砰砰CDR將安置到以p -δ =p 1-δ 為中心的一區域。
必須注意到p -δ 為由該交越閂鎖看到的該脈衝響應之取樣，而非如果資料閂鎖與交越閂鎖不同時由資料閂鎖所看到者。對於鮑率CDR，使用公式(e)並經由一類似的分析，可將其安置點表示成p -1=p 1。
一旦知道該CDR安置點的該封閉型式表述，例如p -δ =p 1-δ ，可瞭解到可以做的是影響其安置點。如果該IQ偏移δ被改變，該CDR安置點將因此而改變。
圖6所示為根據本發明一具體實施例中應用DFE在該輸入訊號上來達到一邊緣樣本訊號的一示例性電路600。電路600例示了實作本發明之一具體實施例。電路600包括一奇數取樣器與一偶數取樣器電路。
奇數取樣器電路對應於圖2的電路220。其接收X_clock訊號270，並應用DFE技術到通過一預放大器的該輸入訊號。然後該DFE的該輸出被傳送到由X_clock訊號270時控的一感測放大器電路。然後該奇數 取樣器電路的輸出為該邊緣樣本電路。應瞭解到在此具體實施例中奇數取樣器電路亦可由一偶數取樣器電路所取代。在此具體實施例中，圖6的兩個電路皆為偶數。
圖6的下半部之偶數取樣器電路對應於圖2的分支228與230，並接收d_clock訊號272，產生該等錯誤與資料樣本訊號，如上所述。
更特定而言，該偶數資料取樣器接收來自一先前資料值(dk-1)的一回授，並將其偏移一固定值+h1.dk-1。然後與來自一預放大電路的Vin加總，且被傳遞通過該電路的其它部份。同樣地，該偶數資料取樣器傳送來自一先前資料值(dk-2)的一回授到該偶數邊緣取樣器。該回授被用於產生一大小為+hx.dk-2的偏移，並與來自一預放大電路的Vin加總。該偶數資料取樣器接收DCLK 272，且該偶數邊緣取樣器接收XCLK 270。此具體實施例係針對半速率Rx實作所特定，但是本發明可同等地用於全速率Rx設計。
圖7所示為根據本發明一具體實施例中應用DFE技術到產生一邊緣樣本訊號的一輸入訊號來影響一CDR安置點的一示例性接收器實作的程序之流程圖700。在方塊702，一輸入訊號於一接收器的一輸入處被接收。例如，在圖2中，該輸入訊號於該接收器的該輸入處被接收。然後，CTLE h2回授與一IIR濾波器在將該訊號分開到一第一電路分支、第二電路分支與第三電路分支之前被應用到該訊號。
在方塊706，基於先前恢復的資料數值應用決策回授等化(DFE)到該輸入訊號，以產生一輸出DFE訊號。然後此輸出DFE訊號被供給到由該x_clock時控的一取樣器來產生一邊緣樣本訊號。例如，在圖2與圖6中，該等DFE電路方塊應用DFE技術到該輸入訊號來恢復該邊緣樣本 訊號。該多工器基於一邏輯函數由來自該DFE方塊的複數輸出當中選擇一者，其輸出為該邊緣樣本訊號。
在方塊708，使用該邊緣樣本訊號來影響一資料樣本訊號的一安置點。例如在圖4中，該邊緣樣本訊號由該時序恢復模組接收。該時序恢復模組使用一相位偵測器，基於該邊緣訊號、一目前資料值與一先前資料值產生差值相位。然後該迴路濾波器將該等差值相位平均化來產生一相位碼。該相位內插器使用該相位碼與一查詢表來內插該相位碼，並產生一資料取樣相位。該資料取樣相位最終安置到一時脈與資料恢復安置點。因此，用於產生該邊緣樣本訊號的該等DFE技術影響了該接收器的該時脈與資料恢復安置點。
在一具體實施例中，該接收器亦可包含一連續時間線性等化器(CTLE)，其設置成形成一輸入脈衝響應來補償來自該DFE的回授。
在前述的說明書中，本發明的具體實施例已經參照許多特定細節做說明，其可隨不同實作而改變。因此，該等申請人所想要主張之本發明的唯一及排除性指標，及由此申請案所提出的該組申請專利範圍，係在提出這些申請專利範圍的特定型式中，並包括任何後續修正。因此，未在一申請專利範圍中明確採用的限制、元件、性質、特徵、好處或屬性皆不能以任何方式限制這種申請專利範圍的範圍。因此，該等說明書及圖面係在以例示性而非限制性的角度來看待。
在一具體實施例中，該零交越訊號可被偏移一預定常數。
為了解釋的目的，前述的內容已經參照特定具體實施例來說明。但是，以上之例示性討論並非窮盡式或限制本發明於所揭示之明確型 式。在以上的教示之下可瞭解其有可能許多修改及變化。
700‧‧‧流程圖
702、706、708‧‧‧方塊

Claims (14)

  1. 一種藉由應用決策回授等化到一交越樣本來影響時脈資料恢復安置點的裝置，其包含：一第一模組，其耦接於一輸入訊號，並用於使用一第一時脈訊號產生一邊緣訊號；其中該第一模組更包含：一第一路徑耦接於該輸入訊號，該第一路徑包含：一第一預放大器，其用於偏移該輸入訊號一第一預定固定值；一第一加總節點耦接於該第一預放大器；及一第一閂鎖耦接於該加總節點；一第二路徑耦接於該輸入訊號，該第二路徑包含：一第二預放大器，其用於偏移該輸入訊號一第二預定固定值；一第二加總節點耦接於該第二預放大器；及一第二閂鎖耦接於該第二加總節點；及一多工器耦接於該第一閂鎖與該第二閂鎖，該多工器用於基於一先前產生的資料取樣以在該第一閂鎖與該第二閂鎖之間選擇一輸出；及一第二模組，其用於接收該邊緣訊號，並另用於產生一資料取樣相位訊號，其中該邊緣訊號影響該資料取樣相位訊號的一安置點。
  2. 如申請專利範圍第1項之裝置，另包含： 一第三模組，其用於使用一第二時脈訊號產生一資料樣本訊號；及一第四模組，其用於使用一第三時脈訊號產生一誤差樣本訊號，且其中該第一模組為一決策回授等化器。
  3. 如申請專利範圍第1項之裝置，其中該第二模組包含：一相位偵測器，其用於接收該邊緣樣本訊號，並由其產生複數差值相位；一迴路濾波器，其耦接於該相位偵測器用於平均化該等複數差值相位，並產生一相位碼；及一相位內插器，其耦接於該迴路濾波器用於基於該相位碼產生該資料取樣相位。
  4. 如申請專利範圍3項之裝置，其中該等複數差值相位被產生為該邊緣樣本訊號、一目前資料取樣與一先前資料取樣的函數。
  5. 如申請專利範圍第1項之裝置，另包含複數該第一模組，其中該等複數模組之每一者在其本身的時脈組上運作。
  6. 如申請專利範圍第1項之裝置，另包含一線性等化器，其設置成形成一輸入脈衝響應。
  7. 一種用於到達一資料取樣點訊號的一時脈與資料恢復安置點的接收器，該接收器包含：一第一模組，其耦接來接收一輸入訊號，並用於應用決策回授等化 (DFE)在該輸入訊號上，並用於使用一第一時脈訊號由其產生一邊緣樣本訊號；其中該第一模組更包含：一第一分支耦接於該輸入訊號，該第一分支包含：一第一預放大器；一第一加總節點耦接於該第一預放大器；及一第一閂鎖耦接於該第一加總節點與該第一時脈訊號；一第二分支耦接於該輸入訊號，該第二分支包含：一第二預放大器；一第二加總節點，其耦接於該第二預放大器，並用於基於一先前產生的資料取樣來應用回授到其輸入訊號；及一第二閂鎖耦接於該第二加總節點；及一多工器耦接於該第一閂鎖與該第二閂鎖，該多工器用於基於一第一與一第二先前產生的資料取樣的一互斥OR運算在該第一閂鎖與該第二閂鎖之間選擇一輸出；及一時序恢復模組，其耦接於該接收器，並用於接收該邊緣樣本訊號，且基於該邊緣樣本訊號產生一資料取樣相位訊號。
  8. 如申請專利範圍第7項之接收器，其中該第一模組包含：其中該第一分支用於應用DFE到該輸入訊號以使用該第一時脈訊號產生該邊緣樣本訊號，其中該邊緣樣本訊號影響該資料樣本訊號的 一安置點；其中該第二分支用於使用一第二時脈訊號產生一誤差樣本訊號；及一第三分支包含用於使用一第三時脈訊號產生一資料樣本訊號的該多工器。
  9. 如申請專利範圍第7項之接收器，其中該時序恢復模組包含：一相位偵測器，其用於接收該邊緣樣本訊號，並由其產生複數差值相位；一迴路濾波器，其耦接於該相位偵測器用於平均化該等複數差值相位，並產生一相位碼；及一相位內插器，其耦接於該迴路濾波器用於基於包含在一查詢表內的數值來產生該相位碼，且另用於產生該資料取樣相位訊號。
  10. 如申請專利範圍第7項之接收器，其中該第一模組另包含同時進行處理的一奇數路徑與一偶數路徑，另外其中該奇數路徑使用一第一時脈循環，而該偶數路徑使用一第二時脈循環。
  11. 一種藉由應用決策回授等化到一交越樣本來影響時脈資料恢復安置點的方法，該方法包括：於一接收器的一輸入處接收一輸入訊號；基於先前恢復的資料數值應用決策回授等化(DFE)到該輸入訊號，以產生一輸出DFE訊號；使用由一X時脈訊號時控的一樣本模組來取樣該輸出DFE訊號而 產生一邊緣樣本訊號；及使用該邊緣樣本訊號來影響一資料樣本訊號的一安置點。
  12. 如申請專利範圍第11項之方法，其中該使用該邊緣樣本訊號另包括：產生複數差值相位；平均化該等差值相位，並產生一相位碼；及基於該相位碼，產生一資料取樣相位。
  13. 一種藉由應用決策回授等化到一交越樣本來影響時脈資料恢復安置點的裝置，其包含：一第一模組，其耦接於一輸入訊號，並用於使用一第一時脈訊號產生一邊緣訊號；其中該第一模組另包含：一第一路徑耦接於該輸入訊號，該第一路徑包含：一第一預放大器；一第一加總節點耦接於該第一預放大器；及一第一閂鎖耦接於該第一加總節點與該第一時脈訊號；一第二路徑耦接於該輸入訊號，該第二路徑包含：一第二預放大器；一第二加總節點，其耦接於該第二預放大器，並用於基於一先前產生的資料取樣來應用回授到其輸入訊號；及一第二閂鎖耦接於該第二加總節點；及 一多工器耦接於該第一閂鎖與該第二閂鎖，該多工器用於基於一第一與一第二先前產生的資料取樣的一互斥OR運算在該第一閂鎖與該第二閂鎖之間選擇一輸出；及一第二模組，其用於接收該邊緣訊號，並另用於產生一資料取樣相位訊號，其中該邊緣訊號影響該資料取樣相位訊號的一安置點。
  14. 一種藉由應用決策回授等化到一交越樣本來影響時脈資料恢復安置點的裝置，其包含：一第一模組，其耦接於一輸入訊號，並用於使用一第一時脈訊號產生一邊緣訊號；其中該第一模組另包含：一第一路徑耦接於該輸入訊號，該第一路徑包含：一第一預放大器；一第一加總節點，其耦接於該第一預放大器，並用於基於一先前產生的資料取樣來應用一第一回授到其輸入訊號；及一第一閂鎖耦接於該第一加總節點；一第二路徑耦接於該輸入訊號，該第二路徑包含：一第二預放大器；一第二加總節點，其耦接於該第二預放大器，並用於基於一先前產生的資料取樣來應用一第二回授到其輸入訊號；及一第二閂鎖耦接於該第二加總節點；及 一多工器耦接於該第一閂鎖與該第二閂鎖，該多工器用於基於一第一與一第二先前產生的資料取樣的一互斥OR運算在該第一閂鎖與該第二閂鎖之間選擇一輸出；及一第二模組，其用於接收該邊緣訊號，並另用於產生一資料取樣相位訊號，其中該邊緣訊號影響該資料取樣相位訊號的一安置點。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI681651B (zh) * 2019-03-13 2020-01-01 瑞昱半導體股份有限公司 決策回授等化器

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9319248B2 (en) 2012-12-21 2016-04-19 Nvidia Corporation Decision feedback equalizer using current mode processing with CMOS compatible output level
US9231802B2 (en) 2012-12-26 2016-01-05 Nvidia Corporation Influence clock data recovery settling point by applying decision feedback equalization to a crossing sample
US9762381B2 (en) 2013-07-03 2017-09-12 Nvidia Corporation Adaptation of crossing DFE tap weight
US9413518B2 (en) 2013-08-12 2016-08-09 Nvidia Corporation Clock data recovery circuit
US9882795B1 (en) * 2015-04-17 2018-01-30 Xilinx, Inc. Signal loss detector
CN111786669B (zh) * 2019-04-04 2023-09-12 智原微电子(苏州)有限公司 用来进行决策反馈均衡器自适应控制的装置
US11973623B2 (en) * 2021-06-11 2024-04-30 Samsung Electronics Co., Ltd. Latch circuit and equalizer including the same

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5436937A (en) 1993-02-01 1995-07-25 Motorola, Inc. Multi-mode digital phase lock loop
US6400291B1 (en) * 1999-10-20 2002-06-04 Fujitsu Network Communications, Inc. Multiple time domain serial-to-parallel converter
TWI298223B (en) 2002-11-04 2008-06-21 Mstar Semiconductor Inc Data recovery circuit, phase detection circuit and method for detecting and correcting phase conditions
US20040091064A1 (en) 2002-11-12 2004-05-13 Broadcom Corporation Phase detector with delay elements for improved data regeneration
DE102004014695B4 (de) * 2003-03-26 2007-08-16 Infineon Technologies Ag Takt- und Datenwiedergewinnungseinheit
US7315596B2 (en) 2004-02-17 2008-01-01 Texas Instruments Incorporated Interpolator based clock and data recovery (CDR) circuit with digitally programmable BW and tracking capability
JP3939715B2 (ja) 2004-08-20 2007-07-04 日本テキサス・インスツルメンツ株式会社 位相同期ループ回路
US7173494B2 (en) 2005-01-20 2007-02-06 Avago Technologies General Ip (Singapore) Pte. Ltd. Method and system for operating a feedback system for a voltage controlled oscillator that involves correcting for offset related to the feedback system
US7817712B2 (en) * 2006-05-30 2010-10-19 Fujitsu Limited System and method for independently adjusting multiple compensations applied to a signal
US8477834B2 (en) 2006-11-16 2013-07-02 Rambus, Inc. Partial response decision-feedback equalization with adaptation based on edge samples
EP2498463A3 (en) * 2007-01-08 2013-09-11 Rambus Inc. Adaptive continuous-time line equalizer for correcting the first post-cursor ISI
US8175207B2 (en) 2007-12-12 2012-05-08 Applied Micro Circuits Corporation ISI pattern-weighted early-late phase detector with jitter correction
US8259890B2 (en) 2009-02-18 2012-09-04 Mediatek Inc. Phase-locked loop circuit and related phase locking method
TWI420862B (zh) 2010-04-01 2013-12-21 Realtek Semiconductor Corp 等化器及其相關之訊號接收器
US8139701B2 (en) 2010-08-05 2012-03-20 Fujitsu Limited Phase interpolation-based clock and data recovery for differential quadrature phase shift keying
US20120106539A1 (en) 2010-10-27 2012-05-03 International Business Machines Corporation Coordinating Communications Interface Activities in Data Communicating Devices Using Redundant Lines
US8767531B2 (en) 2010-10-27 2014-07-01 International Business Machines Corporation Dynamic fault detection and repair in a data communications mechanism
US8681839B2 (en) * 2010-10-27 2014-03-25 International Business Machines Corporation Calibration of multiple parallel data communications lines for high skew conditions
US8619848B2 (en) 2010-11-19 2013-12-31 Intel Corporation Method, apparatus, and system to compensate inter-symbol interference
TWI459769B (zh) 2010-12-30 2014-11-01 Phison Electronics Corp 可適應化等化電路及其方法
US8634503B2 (en) 2011-03-31 2014-01-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Fast lock clock-data recovery for phase steps
US8873693B2 (en) 2011-09-21 2014-10-28 Fujitsu Limited Phase averaging-based clock and data recovery
US8704570B2 (en) 2011-12-20 2014-04-22 Mosys, Inc. Delay-locked loop with phase adjustment
US8836394B2 (en) * 2012-03-26 2014-09-16 Rambus Inc. Method and apparatus for source-synchronous signaling
US9231802B2 (en) 2012-12-26 2016-01-05 Nvidia Corporation Influence clock data recovery settling point by applying decision feedback equalization to a crossing sample
US9184907B2 (en) 2012-12-28 2015-11-10 Nvidia Corporation Flexible threshold counter for clock-and-data recovery
JP6079388B2 (ja) 2013-04-03 2017-02-15 富士通株式会社 受信回路及びその制御方法
US9762381B2 (en) 2013-07-03 2017-09-12 Nvidia Corporation Adaptation of crossing DFE tap weight

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI681651B (zh) * 2019-03-13 2020-01-01 瑞昱半導體股份有限公司 決策回授等化器

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