DE102013114861A1

DE102013114861A1 - Beeinflussen von Taktdaten-Rückgewinnungs-Setzpunkt mittels Anwendens von Entscheidung-Rückkopplung-Equalisierung auf eine Kreuzungs-Abtastung

Info

Publication number: DE102013114861A1
Application number: DE201310114861
Authority: DE
Inventors: Lizhi Zhong; Vishnu Balan; Arif Al Amin; Sanjeev Maheshwari
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2012-12-26
Filing date: 2013-12-23
Publication date: 2014-06-26
Anticipated expiration: 2033-12-24
Also published as: DE102013114861B4; US9231802B2; US20140177693A1; US9787509B2; US20160226684A1; TWI519118B; CN103973615A; TW201448549A

Abstract

Ein Apparat umfassend einen Empfänger, welcher gekoppelt ist, ein Eingabe-Signal von einem Kommunikations-Link zu empfangen, und operabel ist, Entscheidung-Rückkopplung-Equalisierung auf das Eingabe-Signal des Kommunikations-Links einzusetzen und ein Kante-Abtast-Signal zu erzeugen. Der Apparat umfasst auch ein Timing-Rückgewinnungs-Modul, welches mit dem Empfänger gekoppelt ist und operabel ist, das Kante-Abtast-Signal zu empfangen und das Kante-Abtast-Signal zu benutzen, um ein Daten-abtastendes Phase-Signal zu erzeugen, wobei das Kante-Abtast-Signal einen Setzpunkt eines Daten-abtastenden Phase-Signals beeinflusst.

Description

KREUZBEZUG AUF BETREFFENDE ANMELDUNGEN
Diese Anmeldung ist bezogen auf die Patentanmeldungen: „ADAPTATION OF CROSSING DFE TAP WEIGHT, gleichzeitig mit dieser Anmeldung eingereicht, mit Anwalts-Aktenzeichen NVID-P-SC-12-0282-US1, welche hiermit in ihrer Gänze mittels Bezugnahme inkorporiert ist.
HINTERGRUND DER ERFINDUNG
Häufig werden Hoch-Geschwindigkeits-seriale-Daten-Ströme ohne ein begleitendes Taktsignal gesendet. Takt- und Daten-Rückgewinnungs-(CDR)-Verfahren erlauben einem Empfänger, einen Takt von einer approximativen Frequenz-Referenz zu erzeugen. Wenn Eingabe/Ausgabe-Geschwindigkeiten höher werden, wird der Daten-abtastende Punkt, welcher mittels CDR benutzt wird, ansteigend kritisch für die Link-Performance. Der abtastende Punkt bzw. Abtastpunkt (sampling point) wird typischerweise mittels Bang-Bang-CDR bestimmt, wo der Setz-Punkt (settling point) nicht dort sein kann bzw. braucht, wo das vertikales-Auge-Öffnen (vertical eye opening) am größten ist oder bei der Mitte des Auges. Als ein Ergebnis braucht der abtastende Punkt nicht optimal zu sein, und Signal-Integritäts-Probleme können auftreten.
KURZE ZUSAMMENFASSUNG DER ERFINDUNG
Demgemäß existiert ein Bedarf für einen Apparat und ein Verfahren, um den CDR-Setzpunkt in einem Bestreben zu manipulieren, um eine optimale Abtast-Phase zu erreichen. Ausführungsformen der vorliegenden Erfindung offenbaren einen Apparat und ein Verfahren zum Beeinflussen eines Takt- und Daten-Rückgewinnungs-Setzpunktes (CDR-Setz-Punkt, (CDR settling point)) eines Daten-Abtast-Punkt-Signals (data sampling point signal), indem Entscheidung-Rückkopplung-Equalisierung (DFE) auf ein Eingabe-Signal angewendet ist, um ein DFE-Ausgabe-Signal zu erzeugen, welches einem Abtaster zugeführt wird, welcher mittels des Kante-Abtast-Rückgewinnungs-Takts (edge sample recovery clock) getaktet ist. Der Abtaster erzeugt ein Kante-Abtast-Signal. Das Kante-Abtast-Signal wird dann benutzt, um den CDR-Setzpunkt eines Daten-abtastenden Punkt-Signals zu beeinflussen.
Insbesondere sind Ausführungsformen der vorliegenden Erfindung auf einen Apparat gerichtet, welcher aufweist: ein erstes Modul, welches an ein Eingabe-Signal gekoppelt ist und operabel ist, ein Kante-Signal unter Benutzung eines ersten Takt-Signals zu erzeugen; und ein zweites Modul, welches operabel ist, das Kante-Signal zu empfangen, und ferner operabel ist, ein Daten-abtastendes Phase-Signal (data sampling phase signal) zu erzeugen, wobei das Kante-Signal einen Setzpunkt (settling point) des Daten-abtastenden Phase-Signals beeinflusst.
Ausführungsformen umfassen obige und ferner aufweisend: ein drittes Modul, welches operabel ist, ein Daten-Abtast-Signal (data sample signal) unter Benutzung eines zweiten Takt-Signals zu erzeugen; und ein viertes Modul, welches operabel ist, ein Fehler-Abtast-Signal unter Benutzung eines dritten Takt-Signals zu erzeugen, und wobei das erste Modul ein Entscheidung-Rückkopplung-Equalisierer bzw. Equalizer ist.
Ausführungsformen umfassend die obigen und wobei das erste Modul ferner aufweist: einen ersten Pfad, welcher mit dem Eingabe-Signal gekoppelt ist, wobei der erste Pfad aufweist: einen ersten Vorverstärker, einen ersten Summations-Knoten, welcher mit dem ersten Vorverstärker gekoppelt ist; und einen ersten Latch, welcher mit dem ersten Summations-Knoten und dem ersten Takt-Signal gekoppelt ist; einen zweiten Pfad, welcher mit dem Eingabe-Signal gekoppelt ist, wobei der zweite Pfad aufweist: einen zweiten Vorverstärker; einen Summations-Knoten, welcher mit dem zweiten Vorverstärker gekoppelt ist und operabel ist, Rückkopplung auf sein Eingabe-Signal basierend auf einer zuvor erzeugten Daten-Abtastung anzuwenden; und einen zweiten Latch, welcher mit dem zweiten Summations-Knoten gekoppelt ist; und einen Multiplexer, welcher mit dem ersten Latch und dem zweiten Latch gekoppelt ist, wobei der Multiplexer operabel ist, eine Ausgabe zwischen dem ersten Latch und dem zweiten Latch basierend auf einem exklusiven OR einer ersten und einer zweiten zuvor erzeugten Daten-Abtastung auszuwählen.
Ausführungsformen umfassend die obigen und wobei das erste Modul ferner aufweist: einen ersten Pfad, welcher mit dem Eingabe-Signal gekoppelt ist, wobei der erste Pfad aufweist: einen ersten Vorverstärker; einen ersten Summations-Knoten, welcher mit dem ersten Vorverstärker gekoppelt ist und operabel ist, eine erste Rückkopplung auf sein Eingabe-Signal basierend auf einer zuvor erzeugten Daten-Abtastung bzw. -Probe anzuwenden; und einen ersten Latch, welcher mit dem ersten Summations-Knoten gekoppelt ist; einen zweiten Pfad, welcher mit dem Eingabe-Signal gekoppelt ist, wobei der zweite Pfad aufweist: einen zweiten Vorverstärker; einen zweiten Summations-Knoten, welcher mit dem zweiten Vorverstärker gekoppelt ist und operabel ist, eine zweite Rückkopplung auf sein Eingabe-Signal basierend auf einer zuvor erzeugten Daten-Abtastung anzuwenden; und einen zweiten Latch, welcher mit dem zweiten Summations-Knoten gekoppelt ist; und einen Multiplexer, welcher mit dem ersten Latch und dem zweiten Latch gekoppelt ist, wobei der Multiplexer operabel ist, eine Ausgabe zwischen dem ersten Latch und dem zweiten Latch basierend auf einem exklusiven OR einer ersten und einer zweiten zuvor erzeugten Daten-Abtastung auszuwählen.
Ausführungsformen umfassend die obigen und wobei das erste Modul ferner aufweist: einen ersten Pfad, welcher mit dem Eingabe-Signal gekoppelt ist, wobei der erste Pfad aufweist: einen ersten Vorverstärker, welcher operabel ist, das Eingabe-Signal mittels eines ersten vordefinierten konstanten Wertes zu verschieben; einen ersten Summations-Knoten, welcher mit dem ersten Vorverstärker gekoppelt ist; und einen ersten Latch, welcher mit dem Summations-Knoten gekoppelt ist; einen zweiten Pfad, welcher mit dem Eingabe-Signal gekoppelt ist, wobei der zweite Pfad aufweist: einen zweiten Vorverstärker, welcher operabel ist, das Eingabe-Signal mittels eines zweiten vordefinierten konstanten Wertes zu verschieben; einen zweiten Summations-Knoten, welcher mit dem zweiten Vorverstärker gekoppelt ist; einen zweiten Latch, welcher mit dem zweiten Summations-Knoten gekoppelt ist; und einen Multiplexer, welcher mit dem ersten Latch und dem zweiten Latch gekoppelt ist, wobei der Multiplexer operabel ist, zwischen einer Ausgabe des ersten Latches und des zweiten Latches basierend auf einer zuvor erzeugten Daten-Abtastung auszuwählen.
Ausführungsformen umfassend die obigen und wobei das zweite Modul aufweist: einen Phase-Detektor, welcher operabel ist, das Kante-Abtast-Signal zu empfangen und eine Mehrzahl von Delta-Phasen davon zu erzeugen; ein Schleife-Filter, welches mit dem Phase-Detektor gekoppelt ist, operabel, um die Mehrzahl von Delta-Phasen zu mitteln und einen Phase-Code zu erzeugen; und einen Phase-Interpolator, welcher mit dem Schleife-Filter gekoppelt ist, operabel, um die Daten-abtastende Phase basierend auf dem Phase-Code zu erzeugen.
Die Erfindung umfasst auch eine Empfänger-Ausführungsform, wobei der Empfänger ein erstes Modul umfasst, welches gekoppelt ist, ein Eingabe-Signal zu empfangen, und operabel, Entscheidung-Rückkopplung-Equalisierung (Decision Feedback Equalization) auf ein Eingabe-Signal einzusetzen und ein Kante-Abtast-Signal zu erzeugen. Der Empfänger umfasst auch ein Timing-Rückgewinnungs-Modul (timing recovery module), welches mit dem ersten Modul gekoppelt ist und operabel ist, das Kante-Signal zu empfangen und ein Daten-abtastendes Phase-Signal zu erzeugen, wobei das Kante-Signal einen Setzpunkt des Daten-abtastenden Phase-Signals beeinflusst.
In einer anderen Ausführungsform ist die vorliegende Erfindung auf ein Verfahren ausgestellt. Das Verfahren weist auf: Empfangen eines Eingabe-Signals bei einem Eingang eines Empfängers; Anwenden von Entscheidung-Rückkopplung-Equalisierung (DFE) auf das Eingabe-Signal basierend auf zuvor rückgewonnenen Daten-Werten, um ein Ausgabe-DFE-Signal zu erzeugen; unter Benutzung eines Abtast-Moduls, welches mittels eines X-Takt-Signals getaktet ist, Abtasten des Ausgabe-DFE-Signals, um ein Kante-Abtast-Signal zu erzeugen; und Benutzen des Kante-Abtast-Signals, um einen Setzpunkt eines Daten-abtastenden Signals zu beeinflussen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Ausführungsformen der vorliegenden Erfindung werden im Wege eines Beispiels und nicht im Wege einer Begrenzung in den Figuren der begleitenden Zeichnungen illustriert, und in welchen sich ähnliche Referenz-Zahlen auf ähnliche Elemente beziehen.
1 zeigt ein exemplarisches Computer-System in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
2 zeigt einen exemplarischen Empfänger in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung beim Anwenden von DFE-Techniken auf ein Eingabe-Signal, um ein Kante-Abtast-Signal zurückzugewinnen.
3A zeigt einen exemplarischen DFE-Block, welcher Konstante-Verschiebung-Blöcke, Puffer und Latches aufweist, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
3B zeigt einen exemplarischen DFE-Block, welcher einen Konstante-Verschiebung-Block, Puffer und Latches aufweist, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
3C zeigt einen exemplarischen DFE-Block, welcher einen Konstante-Verschiebung-Block, Puffer und Latches aufweist, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
4 zeigt ein exemplarisches Timing-Rückgewinnungs-Modul in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
5 zeigt eine Wahrheit-Tabelle, welche von einem Phasen-Detektor benutzt ist, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
6 zeigt eine beispielhafte Schaltung, welche DFE einsetzt, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung, um ein Kante-Abtast-Signal zurückzugewinnen.
7 zeigt ein Flussdiagramm eines exemplarischen Computer-gesteuerten Prozesses, welcher von einem Empfänger eingesetzt ist, um DFE-Techniken auf ein Eingabe-Signal zur Rückgewinnung des Kante-Abtast-Signals anzuwenden, welches benutzt wird, um einen CDR-Setzpunkt zu beeinflussen.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Bezug wird nun im Detail auf Ausführungsformen der vorliegenden Erfindung gemacht, von welchen Beispiele in den begleitenden Zeichnungen illustriert sind. Während die vorliegende Erfindung im Zusammenhang mit den folgenden Ausführungsformen diskutiert wird, wird es verstanden, dass sie nicht beabsichtigt sind, die vorliegende Erfindung auf diese Ausführungsformen allein zu begrenzen. Im Gegenteil ist die vorliegende Erfindung beabsichtigt, Alternativen, Modifikationen und Äquivalente abzudecken, welche mit dem Geist und Geltungsbereich der vorliegenden Erfindung umfasst sein können, wie mittels der angehängten Ansprüche definiert ist. Ferner werden in der folgenden detaillierten Beschreibung der vorliegenden Erfindung zahlreiche spezifische Details ausgeführt, um ein durchgängiges Verständnis der vorliegenden Erfindung bereitzustellen. Ausführungsformen der vorliegenden Erfindung können jedoch ohne diese spezifischen Details praktiziert werden. In anderen Fällen sind wohl bekannte Verfahren, Prozeduren, Komponenten und Schaltungen nicht im Detail beschrieben worden, um so nicht unnötigerweise Aspekte der vorliegenden Erfindung zu verschleiern.
1 zeigt ein exemplarisches Computer-System 100 in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung. Computer-System 100 zeigt die Komponenten in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung, welche die Ausführungs-Plattform für gewisse Hardware-basierte und Software-basierte Funktionalität bereitstellen, insbesondere Computer-Grafik-Rendering und Anzeige-Funktionalität. Im Allgemeinen weist Computer-System 100 eine System-Platine 106 einschließlich zumindest einer Zentral-Verarbeitungs-Einheit (CPU) 102 und eines System-Speichers 104 auf. Die CPU 102 kann mit System-Speicher 104 über eine Speicher-Steuerung 120 gekoppelt sein. In einer Ausführungsform kann Speicher 104 ein DDR3 SDRAM sein.
Computer-System 100 weist auch ein Grafik-Teilsystem 114 einschließlich zumindest einer Grafik-Prozessor-Einheit (GPU) 110 auf. Zum Beispiel kann das Grafik-Teilsystem 114 auf einer Grafik-Karte umfasst sein. Das Grafik-Teilsystem 114 kann mit einer Anzeige 116 gekoppelt sein. Eine oder mehr zusätzliche GPU(s) 110 können optional mit Computer-System 100 gekoppelt sein, um weiter seine Rechen-Leistungs-Fähigkeit zu erhöhen. Die GPU(s) können mit der CPU 102 und dem System-Speicher 104 über einen Kommunikations-Bus 108 gekoppelt sein. Die GPU 110 kann als eine diskrete Komponente, eine diskrete Grafik-Karte, welche ausgelegt ist, das Computer-System 100 über einen Konnektor (z. B. AGB-Schacht, PCI-Express-Schacht, etc.) zu koppeln, als ein diskretes integrierte-Schaltung-Die (z. B. direkt auf einer Mutter-Platine montiert), oder als eine integrierte GPU, welche mit dem integrierte-Schaltung-Die eines Computer-System-Chip-Satz-Komponente (nicht gezeigt) umfasst ist, implementiert sein. Zusätzlich können Speicher-Geräte 112 mit der GPU 110 für Hoch-Bandbreite-Grafik-Daten-Speicher, z. B. der Frame-Puffer, gekoppelt sein. In einer Ausführungsform können die Speicher-Geräte 112 dynamischer-willkürlicher-Zugriff-Speicher sein. Eine Energie-Quelle-Einheit (PSU) 118 kann elektrische Energie an die System-Platine 106 und das Grafik-Teilsystem 114 bereitstellen.
Die CPU 102 und die GPU 110 können auch in einen einzelnen integrierte-Schaltung-Die integriert sein und die CPU und die GPU können verschiedene Ressourcen gemeinsam benutzen, wie etwa Anweisungs-Logik, Puffer, funktionale Einheiten usw., oder separate Ressourcen können für Grafik- und Allgemeinzweck-Operationen bereitgestellt sein. Die GPU kann ferner in eine Kern-Logik-Komponente integriert sein. Demgemäß kann irgendeine oder alle der Schaltungen und/oder Funktionalität, welche hierin beschrieben ist, wie sie mit der GPU 110 assoziiert sind, auch implementiert sein in und ausgeführt sein mittels einer geeignet ausgestatteten CPU 102. Während Ausführungsformen hierin einen Bezug auf eine GPU nehmen, sollte es zusätzlich bemerkt sein, dass die beschriebenen Schaltungen und/oder Funktionalität auch auf anderen Typen von Prozessoren (z. B. Allgemeinzweck- oder andere Spezialzweck-Coprozessoren) oder innerhalb einer CPU implementiert werden können.
System-Platine 106 umfasst auch ein Empfänger-Gerät 121, in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung, welches auf irgendeinem Kommunikations-Link bei dem Empfänger-Ende platziert sein kann. Wie es gezeigt ist, sind Empfänger 121 an den Empfänger-Enden von bidirektionalem Kommunikations-Link 108 (zwischen CPU 102 und GPU 110) und Kommunikations-Link 130 (zwischen GPU 110 und Speicher) und Kommunikations-Link 140 (zwischen GPU 110 und der Anzeige) platziert. Es ist geschätzt, dass diese Kommunikations-Links beispielhaft sind. Kommunikations-Gerät 121 ist operabel, um Daten zu empfangen (siehe 2). Der Empfänger kann entweder lokal oder entfernt zu System 100 sein.
System 100 kann z. B. als ein Schreibtisch-Computer-System oder Server-Computer-System implementiert sein, welches eine leistungsfähige Allgemeinzweck-CPU 102 hat, welche mit einer dedizierten Grafik-Renderungs-GPU 110 gekoppelt ist. In solch einer Ausführungsform können Komponenten umfasst sein, welche periphere Busse, spezialisierte Audio/Video-Komponenten, I/O-Geräte und dergleichen hinzufügen. Ähnlich kann System 100 als ein tragbares Gerät (z. B. Zell-Telefon, PDA, etc.), Direct-Broadcast-Satellite-(DBS)/terrestrische Set-Top-Box oder Set-Top-Video-Spiel-Konsole-Gerät, wie etwa z. B. die Xbox^®, verfügbar von Microsoft Corporation von Redmond, Washington, oder wie PlayStation3^®, verfügbar von Sony Computer Entertainment Corporation von Tokyo, Japan implementiert sein. System 100 kann auch als ein „System-auf-einem-Chip” implementiert sein, wo die Elektronik (z. B. die Komponenten 102, 104, 110, 112, und dergleichen) eines Rechen-Gerätes gänzlich innerhalb eines einzelnen integrierte-Schaltung-Dies beinhaltet sind. Beispiele umfassen ein handgehaltenes Instrument mit einer Anzeige, ein Fahrzeug-Navigations-System, ein tragbares Unterhaltungs-System, und dergleichen.
Beeinflussen von Takt-Daten-Rückgewinnungs-Setzpunkt mittels eines Anwendens von Entscheidung-Rückkopplung-Equalisierung auf eine Kreuzung-Abtastung
2 zeigt einen exemplarischen Kommunikations-Empfänger 200 in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung. Empfänger 200 ist operabel, ein Eingabe-Signal 224 zu empfangen. Typischerweise kann Eingabe-Signal 224 über einen Transmitter (nicht gezeigt) erzeugt und übermittelt sein. Der Transmitter kann entfernt oder lokal sein.
Empfänger 200 weist einen ersten Schaltungs-Zweig 226, einen zweiten Schaltungs-Zweig 228 und einen dritten Schaltungs-Zweig 230 auf. Zweig 226 ist mittels eines x_Takt-(x_clock)-Signals 270 getaktet. Das x_clock-Signal 270 ist das Signal, welches benutzt ist, um das Kante-Abtast-Signal 248 zurückzugewinnen (recover). Zweige 228 und 230 sind mittels des d_clock-Signals 272 getaktet, welches benutzt ist, um das Daten-Abtast-Signal und das Fehler-Abtast-Signal zurückzugewinnen. In einer Ausführungsform kann Empfänger 200 einen ungeraden Pfad 232 und einen geraden Pfad 234 aufweisen, wobei beide, der ungerade Pfad 232 und der gerade Pfad 234, jeweils ersten Schaltungs-Zweig 226, zweiten Schaltungs-Zweig 228 und dritten Schaltungs-Zweig 230 aufweisen. Beide, ungerader Pfad 232 und gerader Pfad 234 können simultan ein Signal verarbeiten, während ungerader Pfad 232 auf Daten eines ersten Takt-Zyklus operiert und gerader Pfad 234 auf Daten eines zweiten Takt-Zyklus operiert. Es wird geschätzt werden, dass der ungerade Takt mittels komplementärer Takte, z. B. x_clock (quer) (bar) und d_clock (quer) getaktet ist.
Es wird geschätzt werden, dass der erste Schaltungs-Zweig 226 einen Entscheidung-Rückkopplung-Equalisierungs-(DFE)-Block 220 aufweist, welcher an einen Multiplexer 222 gekoppelt ist. DFE-Block 220 ist operabel, DFE-Techniken auf ein Eingabe-Signal 224 anzuwenden. Auf ein Anwenden von DFE auf Eingabe-Signal 224 hin, wird eine DFE-Ausgabe erzeugt, welche dann gemäß einem Abtaster abgetastet wird, welcher mittels des x_clock 270 getaktet ist, wobei das Ergebnis dieses Signals dann über Multiplexer 222 gemultiplexed wird, um ein Kante-Abtast-Signal 248 zu erzeugen. Multiplexer 222 wählt ein einzelnes Signal von zwei oder mehr Ausgaben von DFE-Block 220 aus. Zweige 228 und 232 können auch DFE-Techniken einsetzen, z. B. h1-Blöcke.
Das Kante-Abtast-Signal 248 wird dann an ein Timing-Rückgewinnungs-Modul (siehe 4) übermittelt und von diesem benutzt. Das erzeugte Kante-Abtast-Signal wird dann benutzt, um einen Takt- und Daten-Rückgewinnungs-(CDR)-Setz-Punkt (clock and data recovery settling point) zu beeinflussen, wie weiterhin unten beschrieben ist.
Der zweite Schaltungs-Zweig 228 empfängt das d_clock 272 und weist einen h0-Konstant-Block 236, einen h1-Rückkopplungs-Block 238 (basierend auf einem vorher empfangenen Daten-Bit), und einen Latch 240 auf. Der zweite Schaltungs-Kreis 228 ist operabel, um ein Fehler-Abtast-Signal basierend auf dem Eingabe-Signal 224 zu erzeugen. In einer Ausführungsform ist h0-Konstant-Block 236 von seinem hereinkommenden Signal abgezogen.
Der dritte Schaltungs-Zweig 230 empfängt das d_clock 272 und weist einen Puffer 242, h1-Rückkopplungs-Block 238 (basierend auf einem vorher empfangenen Daten-Bit) und einen Latch 240 auf. Der dritte Zweig 230 ist operabel, ein Daten-Abtast-Signal basierend auf dem Eingabe-Signal 224 zu erzeugen.
In einer Ausführungsform kann Empfänger 200 auch einen kontinuierliche-Zeit-linearer-Equalizer (CTLE) 242, h2-Rückkopplung 244 und einen unendliche-Impuls-Antwort-(IIR)-Filter 246 aufweisen. CTLE 242, h2 244 und IRR 246 können auf Eingabe-Signal 224 vor einem Aufspalten von Eingangs-Signal 224 in den ersten Schaltungszweig 226, zweiten Schaltungszweig 228 und dritten Schaltungszweig 230 angewendet werden. CTLE 242 ist konfiguriert, eine Eingabe-Impuls-Antwort zu formen, um Rückkopplung von der DFE zu kompensieren.
3A zeigt einen exemplarischen DFE-Block 220, welcher das x_clock 270 empfängt und konstante hx-Verschiebungs-Blöcke (offset blocks) 348, Puffer 242 und Latches 240 aufweist, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung. 3A ist als ein Kurz-Block-Diagramm eines Ausdrückens der Prozessierung auf dem Eingabe-Signal dargestellt, um bei dem Kante-Abtast-Signal 248 anzulangen. DFE-Block 220 wendet DFE-Techniken auf Eingabe-Signal 224 (2) an. DFE-Block 220 weist einen ersten Pfad 350 und einen zweiten Pfad 352 auf.
DFE-Block 220 verschiebt (offsets) das Eingabe-Signal während einer konstanten Spalte 354 und wendet Rückkopplung auf das Eingabe-Signal während einer Rückkopplungs-Spalte 356 an.
Erster Pfad 350 und zweiter Pfad 352 empfangen das Eingabe-Signal. In der konstanten Spalte 354 wendet erster Pfad 350 eine +hx-konstante-Verschiebung 348 (Subtraktion) an, um das Eingabe-Signal zu vermindern, operabel, um das Eingabe-Signal mittels eines vorbestimmten konstanten Wertes zu verschieben (zu vermindern). Das Eingabe-Signal kann um einen positiven konstanten Wert oder einen negativen konstanten Wert verschoben werden. In diesem Fall kann hx 5 mV sein und das verarbeitete Eingabe-Signal kann um 5 mV verschoben (reduziert) sein. In der konstanten Spalte 354 wendet zweiter Pfad 352 eine –hx-konstante-Verschiebung 348 auf das Eingabe-Signal an, operabel, um das Eingabe-Signal um einen vorbestimmten Wert zu verschieben (zu vermindern). In diesem Fall agiert eine Reduktion mittels einer Negativen dahingehend, um zu dem Signal hinzuzufügen. In diesem Fall kann hx –5 mV sein und das Eingabe-Signal kann um –5 mV verschoben werden (vermindert werden), um dadurch 5 mV hinzuzufügen.
Während der Rückkopplungs-Spalte 356 wendet weder der erste Pfad 350 noch der zweite Pfad 352 irgendeine Rückkopplung auf das Signal an. Stattdessen verzögert oder puffert der Puffer 242 das Signal für eine vorbestimmte Zeitmenge.
Latches 240 sind operabel, das Signal abzutasten, und speichern ihren Wert bevor der Multiplexer 222 entweder die Ausgabe von Latch 240 von dem ersten Pfad 350 oder von zweitem Pfad 252 auswählt. Multiplexer 222 wählt entweder eine Ausgabe zwischen dem ersten Pfad 350 oder zweiten Pfad 252 basierend auf Logik, welche zu ihrer ausgewählten Leitung zugeordnet ist, aus. In dieser besonderen Ausführungsform wird ein Auswahl-Wert von Multiplexer 222 gleich eins sein, wenn ein vorheriger Daten-Wert (dk – 1) gleich 1 ist. In diesem Fall wird der erste Pfad 350 von dem Multiplexer 222 ausgewählt und wird als das Kante-Signal 248 ausgegeben. Anderenfalls, wenn ein vorheriger Daten-Wert (dk – 1) nicht gleich 1 ist, wird der zweite Pfad 352 von dem Multiplexer 222 ausgewählt und wird als das Kante-Signal 248 ausgegeben.
3B zeigt einen exemplarischen DFE-Block 220, das x_clock-Signal 270 empfangend und Konstant-hx-Rückkopplungen 348, Puffer 242, Latches 240 aufweisend, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung. 3B ist als ein Kurzverfahren eines Ausdrückens der Prozessierung auf dem Eingabe-Signal dargestellt. DFE-Block 220 wendet DFE-Techniken auf Eingabe-Signal 224 (2) an. DFE-Block 220 weist einen ersten Pfad 350 und einen zweiten Pfad 352 auf.
DFE-Block 220 verschiebt das Signal während einer konstanten Spalte 354 und wendet Rückkopplung auf das Signal während einer Rückkopplungs-Spalte 356 an.
Erster Pfad 350 und zweiter Pfad 352 empfangen das Eingabe-Signal. Während der konstanten Spalte 354 wendet weder der erste Pfad 350 noch der zweite Pfad 352 irgendeine konstante Verschiebung auf das Signal an. Stattdessen halten Puffer 242 das Signal für eine vorbestimmte Zeitdauer an.
Während der Rückkopplungs-Spalte 356 wendet der erste Pfad 350 (Subtraktion) eine –hx-Rückkopplung 348 (basierend auf einem vorher empfangenen Daten-Bit) auf das Signal an, um dadurch DFE-Techniken auf das Signal anzuwenden. Der zweite Pfad 352 wendet (subtrahiert) eine hx-Rückkopplung 348 auf das Signal an. Beide –hx- und hx-Rückkopplung 348 werden basierend auf einem vorherigen Daten-Wert rückgekoppelt.
Latches 240 sind operabel, um das Signal abzutasten und seinen Wert zu speichern, bevor Multiplexer 222 entweder die Ausgabe von Latch 240 von dem ersten Pfad 350 oder dem zweiten Pfad 352 auswählt. Multiplexer 222 wählt entweder eine Ausgabe zwischen dem ersten Pfad 350 oder zweiten Pfad 352 basierend auf Logik aus, welche ihrer Auswahl-Leitung zugeordnet ist. In dieser besonderen Ausführungsform kann ein Auswahl-Wert von Multiplexer 222 gleich dem Resultat einer exklusive-OR-Operation mit einem ersten und einem zweiten vorherigen Daten-Wert sein. In diesem Fall wird der erstes Pfad 350 von dem Multiplexer 222 ausgewählt und als das Kante-Signal 248 ausgegeben, wenn das Ergebnis der exklusive-OR-Operation 1 ist. Wenn anderenfalls das Ergebnis der exklusive-OR-Operation null ist, wird der zweite Pfad 352 von dem Multiplexer 222 ausgewählt und wird als das Kante-Signal 248 ausgegeben.
3C zeigt einen exemplarischen DFE-Block 220, welcher das x_clock-Signal 270 empfängt und welcher einen Puffer 242, hx-Rückkopplung 348 und Latches 240 aufweist, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung. 3B ist als ein Kurzverfahren eines Ausdrückens der Prozessierung auf dem Eingabe-Signal dargestellt. DFE-Block 220 wendet DFE-Techniken auf Eingabe-Signal 224 (2) an. DFE-Block 220 weist einen ersten Pfad 350 und einen zweiten Pfad 352 auf.
DFE-Block 220 verschiebt das Signal während einer konstanten Spalte 354 und wendet Rückkopplung auf das Eingabe-Signal während einer Rückkopplungs-Spalte 356 an.
Erster Pfad 350 und zweiter Pfad 352 empfangen das Signal. Während der konstanten Spalte 354 wendet weder der erste Pfad 350 noch der zweite Pfad 352 irgendeine konstante Verschiebung auf das Signal an. Stattdessen verzögern Puffer 242 das Signal für eine vorbestimmte Zeitdauer.
Während der Rückkopplungs-Spalte 354 benutzt der erste Pfad 350 Puffer 242, um das Signal anzuhalten (stall), um dadurch keine Rückkopplung auf das Signal anzuwenden. Der zweite Pfad 352 wendet (subtrahiert) eine hx-Rückkopplung 348 auf das Signal an, um dadurch DFE-Techniken auf das Signal anzuwenden. hx-Rückkopplung 348 wird auf einem vorherigen Daten-Wert basierend rückgekoppelt.
Latches 240 sind operabel, das Signal abzutasten und seinen Wert zu speichern, bevor Multiplexer 222 entweder die Ausgabe von Latch 240 von dem ersten Pfad 350 oder dem zweiten Pfad 352 auswählt. Multiplexer 222 wählt entweder eine Ausgabe zwischen dem ersten Pfad 350 oder zweiten Pfad 352 basierend auf Logik aus, welche seiner Auswahl-Leitung zugeordnet ist. In dieser besonderen Ausführungsform wird ein Auswahl-Wert von Multiplexer 222 gleich dem Ergebnis einer exklusive-OR-Operation mit einem ersten und einem zweiten vorherigen Daten-Wert sein. In diesem Fall wird der erste Pfad 350 von dem Multiplexer 222 ausgewählt und wird als das Kante-Signal 248 ausgegeben, wenn das Ergebnis der exklusive-OR-Operation 1 ist. Wenn anderenfalls das Ergebnis der exklusive-OR-Operation null ist, wird der zweite Pfad 352 von dem Multiplexer 222 ausgewählt und als das Kante-Signal 248 ausgegeben.
3A, 3B und 3C demonstrieren drei beispielhafte Ausführungsformen von DFE-Block 220 in Übereinstimmung mit der vorliegenden Erfindung. Typische Latch 240-Eingabe ist:
Wo p(t) die equalisierte Puls-Antwort bei der Latch-Eingabe ist. Sie umfasst den Schaltungs-Zweig und die Equalizer bei sowohl einem Transmitter als auch einem Empfänger 200 (CTLE, DFE, IIR, etc.).
Die Latch-240-Abtastungen sind erhalten, indem Latch-240-Eingabe bei einer Daten- oder kreuzenden-abtastenden Phase abgetastet wird:
Hier ist τ_κ die Daten-abtastende Phase bei dem Karten-Symbol, δ ist die IQ-Verschiebung (in der Einheit von UI). Für Daten-Abtastungen δ = 0. Wenn die CDR die Daten-Abtastung, τ_κ ändert, werden sich die Abtastungen von Puls-Antwort P k / j-δ damit ändern. Wenn sich die CDR nach links bewegt, erhöht sich p₁ und p_–1 vermindert sich gleich (even) für denselben Latch.
Der geschlossene-Form-Ausdruck der Latch-Abtastung abgeleitet ist die Grundlage der Analyse des CDR-Setzpunktes. Es ist auch die Grundlage des Equalizer-Designs.
Wenn DFE als ein Beispiel (Daten-Equalisierung) genommen wird, kann ohne DFE die Daten-Latch-Abtastung mittels Gleichung (3) erhalten werden, indem δ = 0 gesetzt wird:
Von dem Ausdruck ist klar, dass es eine Zwischen-Symbol-Interferenz (ISI) von den Daten-Symbolen beides in der Vergangenheit und in der Zukunft gibt. Mittels eines Benutzens von DFE mit N Abgriffen (taps) (Daten-Equalisierung) kann man die ISI in der Daten-Latch-Abtastung vermindern. Wenn h_j = p_j, dann kann das restliche ISI von dem entsprechenden Daten-Symbol eliminiert werden. Hier ist p_j die Puls-Antwort-Abtastung bei der DFE-Eingabe.
Für kreuzende Latch-Abtastungen (crossing latch samples) gibt es ISI von den Daten-Symbolen beides in der Vergangenheit und in der Zukunft. Dies ist von der Gleichung oben ersichtlich. Man sollte bemerken, dass die Interferenzen von den Daten-Symbolen sind, nicht von anderen kreuzenden Latch-Ausgaben. Die Puls-Antwort-Abtastungen p_j-δ werden bei den Abtast-Punkten des Kreuz-Latches erhalten, anstatt des Daten-Latches. Wenn z. B. δ = 0,4, ist die kreuzende ISI r_k-0.4 = ... + p_–0.4·d_k + p_0.6·d_k-1 + p_1.6·d_k-2 + ...
Ein Vermindern des Kreuzens bzw. Crossing von ISI hat jedoch keinen direkten Einfluss auf die Daten-Latch-Ausgabe oder sogar die Null-Kreuzung des Daten-Latch-Eingabe-Auges (data latch input eye). Was sich somit auf den Daten-Latch auswirkt bzw. wichtig ist, ist, wie der CDR-Setzpunkt durch die ISI in den kreuzenden Latch-Abtastungen beeinflusst ist.
4 zeigt ein beispielhaftes Timing-Rückgewinnungs-Modul 400 in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung. Timing-Rückgewinnungs-Modul 400 ist mit Empfänger 200 (2) gekoppelt und empfängt Kante-Abtast-Signal 248 von Empfänger 200 (2) und empfängt auch das Daten-Abtast-Signal. Timing-Rückgewinnungs-Modul 400 umfasst Phase-Detektor 454, Schleife-Filter 456 und Phase-Interpolator 458.
Phasen-Detektor 454 empfängt Kante-Abtast-Signal 248 und Daten-Signale von Empfänger 200 (2). Daten-Signale umfassen einen momentanen Daten-Wert und einen vorherigen Daten-Wert. Phasen-Detektor 454 ist operabel, um eine Mehrzahl von Delta-Phasen 460 basierend auf dem empfangenen Kante-Signal 248, einem momentanen Daten-Wert, und einem vorherigen Daten-Wert zu erzeugen.
Schleife-Filter 496 ist an Phasen-Detektor 454 gekoppelt. Schleife-Filter 456 empfängt die Delta-Phasen 460, welche von dem Phasen-Detektor 454 erzeugt sind, und mittelt die Delta-Phasen 460, um einen Phasen-Code 462 zu erzeugen. Schleife-Filter 456 funktioniert inhärent als ein Addierer, Akkumulator und Schleife-Verstärkungs-Steuerung.
Phasen-Interpolator 458 ist mit Schleife-Filter 456 gekoppelt und empfängt den Phasen-Code 462, welcher von dem Schleife-Filter 456 erzeugt ist. Phasen-Interpolator 458 interpoliert den Phasen-Code 462 basierend auf Werten, welche innerhalb einer Nachschau-Tabelle beinhaltet sind, und erzeugt eine Daten-abtastende Phase 464 davon. Interpolation oder Nachschau-Tabelle-Verarbeitung kann austauschbar benutzt werden. Daten-abtastende Phase 464 setzt sich bei einem Punkt, um der Takt- und Daten-Rückgewinnungs-Setzpunkt (CRD-Setzpunkt) zu werden. Somit beeinflusst effektiv das Kante-Abtast-Signal (edge sample signal) den Takt- und Daten-Rückgewinnungs-Setzpunkt der Daten-abtastenden Phase 464 in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung.
Bang-Bang-CDR stellt die Phase basierend auf dem Triplet (d_k, x_k, d_k-1) ein, wobei x_k die kreuzende-Latch-Ausgabe mit einer abtastenden Phase zwischen dem von d_k-1 und d_k ist. Von der Wahrheits-Tabelle (siehe 5) wird geschätzt werden, dass das Bang-Bang-CDR äquivalent ist zu einer Vorzeichen-Version eines Ein-Abgriff-Kante-Equalizers (one-step edge equalizer). Es folgt, dass, was Bang-Bang-CDR zu tun versucht, ist, die abtastende Phase derart einzustellen, dass der Term, welcher auf d_k-1 (der erste kreuzende ISI-Abgriff) bezogen ist, minimiert ist.
5 zeigt eine Wahrheits-Tabelle 500, welche von einem Phasen-Detektor 454 (4) benutzt ist, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung. Wahrheits-Tabelle 500 wird von Phasen-Detektor 454 (4) beim Bestimmen der Delta-Phasen als eine Funktion des Kante-Signals 248 (2), eines momentanen Daten-Wertes (d_k), und eines vorherigen Daten-Wertes (d_k-1) verwendet. Wahrheits-Tabelle 500 kann innerhalb Speicher 104 (41) von System 100 (1) gespeichert sein.
Timing-Rückgewinnungs-Modul 400 demonstriert eine typische CDR-Schleife. Ein erste-Ordnung-CDR-Schleife-Filter enthält zwei Stufen. Die erste Stufe des Schleife-Filters stellt einen konstanten Aufteilungs-Anteil oder einen proportionalen Gain μ bereit. Der Aufteilungs-Anteil ist groß genug (oder μ ist klein genug), dass Σμ·x_k·d_k-1) ~ E[x_k·d_k-1]. Die Akkumulierung in der Formel ist mittels des Phasen-integrators in der zweiten Stufe des Schleife-Filters erreicht, welche den Phasen-Code um 1 (oder eine fixe Schritt-Größe) inkrementiert oder dekrementiert oder um 1 dekrementiert basierend auf der Ausgabe der ersten Stufe.
Um die Analyse des CDR-Setzpunktes zu ermöglichen, wird der Phasen-Detektor mit einem äquivalenten Gradienten x_k·d_k-1 ersetzt. Wenn der Langzeit-Mittelwert von x_k·d_k-1 0 ist, dann wird sich der Phasen-Code nicht ändern oder einfach zwischen zwei angrenzenden Werten zittern (dither). Folglich setzt sich die CDR-Phase dahin, wo der Langzeit-Mittelwert von x_k·d_k-1 0 ist.
Aufbauend auf Gleichung (3) und der Beziehung zwischen CDR und Equalizer können wir einen geschlossene-Form-Ausdruck für den CDR-Setzpunkt ableiten. Es folgt von Gleichung (3), dass, wenn es einen Übergang zwischen dem momentanen Daten-Symbol und dem vorherigen gibt
wobei r_k-δ die kreuzende-Latch-Abtastung ist und
Wenn die Daten-Symbole unabhängig sind und identisch verteilt sind, ist der Langzeit-Mittelwert von r_k-δ·d_k-1 gleich p_1-δ – p_–δ. Zusätzlich ist r_k-δ – d_k-1 symmetrisch darum, mit einer gleichen Anzahl von Werten oberhalb und unterhalb davon.
Wenn der kreuzende-Latch-Schwellwert 0 ist, dann ist die Latch-Ausgabe x_k·d_k-1 = sgn(r_k-δ)·d_k-1 = sgn(r_k-δ·d_k-1).
Der Langzeit-Mittelwert von x_k·d_k-1 ist null, dann und nur dann, wenn es gleiche Zahl von r_k-δ·d_k-1 oberhalb und unterhalb von 0 sind. Wenn p_–δ = p_1-δ ist, ist dies wahr. Selbst wenn p_–δ ≠ p_1-δ, solange wie die zwei r_k-δ·d_k-1-Werte am nächsten an p_1-δ – p_–δ verschiedene Polarität haben, wird es noch eine gleiche Zahl von r_k-δ·d_k-1 oberhalb und unterhalb 0 geben. Als ein Ergebnis wird sich Bang-Bang-CDR auf eine Zone setzen, welche bei p_–δ = p_1-δ zentriert ist.
Man sollte bemerken, dass p_–δ die Abtastung der Puls-Antwort ist, welche von dem kreuzenden Latch gesehen wird, nicht diejenige, welche von einem Daten-Latch gesehen wird, wenn sie verschieden sind. Für Baud-Rate-CDR können wir unter Benutzung von Gleichung (e) und durch Hindurchgehen einer ähnlichen Analyse ihren bzw. seinen Setzpunkt als p_–1 = p₁ ausdrücken.
Sobald der geschlossene-Form-Ausdruck des CDR-Setzpunktes bekannt ist, z. B. p_–δ = p_1-δ, ist es ersichtlich, was gemacht werden kann, um seinen Setzpunkt zu beeinflussen. Wenn der IQ-Verschiebung δ verändert ist, wird sich der CDR-Setzpunkt als ein Ergebnis ändern.
6 zeigt eine exemplarische Schaltung 600, welche DFE, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung, auf dem Eingabe-Signal einsetzt, um bei einem Kante-Abtast-Signal anzulangen. Schaltung 600 demonstriert eine Ausführungsform eines Implementierens der vorliegenden Erfindung. Schaltung 600 umfasst eine ungerader-Abtaster- und eine gerader-Abtaster-Schaltung.
Die ungerader-Abtaster-Schaltung entspricht Schaltung 220 von 2. Sie empfängt das X_clock-Signal 270 und wendet DFE-Techniken auf das Eingabe-Signal an, welches durch einen Vorverstärker passiert wird. Die Ausgabe der DFE wird dann an einen Fühl-Verstärker-Schaltung passiert, welche mit dem X_clock-Signal 270 getaktet ist. Die Ausgabe der ODD-Abtast-Schaltung ist dann das Kante-Abtast-Schaltung. Es wird geschätzt, dass ungerader-Abtaster-Schaltung auch durch eine gerader-Abtaster-Schaltung in dieser Ausführungsform ersetzt werden könnte. In dieser Ausführungsform würden beide Schaltungen von 6 gerade sein.
Die gerader-Abtaster-Schaltung des unteren Teils von 6 entspricht den Zweigen 228 und 230 von 2 und empfängt das d_clock-Signal 272 und erzeugt das Fehler- und Daten-Abtast-Signal, wie oben beschrieben ist.
Insbesondere empfängt der gerade-Daten-Abtaster eine Rückkopplung von einem vorherigen Daten-Wert (d_k-1) und verschiebt ihn um eine Konstante +h1.d_k-1. Sie wird dann mit Vin von einer Vorverstärker-Schaltung summiert und durch den Rest der Schaltung propagiert. Ähnlich übermittelt der gerade-Daten-Abtaster eine Rückkopplung von einem vorherigen Daten-Wert (d_k-2) an den gerade-Kante-Abtaster. Die Rückkopplung wird benutzt, um eine Verschiebung mittels eines Betrages +hx.d_k-2 zu erzeugen und mit Vin von einer Vorverstärker-Schaltung summiert. Der gerade-Daten-Abtaster empfängt DCLK 272 und der gerade-Kante-Abtaster empfängt XCLK 270. Diese Ausführungsform ist spezifisch für Halb-Rate-Rx-Implementierungen, die Erfindung könnte jedoch gleich in Voll-Rate-Rx-Designs benutzt werden.
7 zeigt ein Flussdiagramm eines exemplarischen Empfänger-implementierten Prozesses eines Beeinflussens eines CDR-Setzpunktes mittels eines Anwendens von DFE-Techniken auf ein Eingabe-Signal, was ein Kante-Abtaster-Signal erzeugt, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung. In Block 702 wird ein Eingabe-Signal bei einem Eingang eines Empfängers empfangen. In 2 wird z. B. das Eingabe-Signal bei der Eingabe des Empfängers empfangen. Nachfolgend werden CTLE, h2-Rückkopplung und ein IIR-Filter auf das Signal angewendet, bevor das Signal in einen ersten Schaltungs-Zweig, einen zweiten Schaltungs-Zweig und einen dritten Schaltungs-Zweig aufgespaltet wird.
In Block 706 wird eine Entscheidung-Rückkopplungs-Equalisierung (DFE) auf das Eingabe-Signal basierend auf vorherigen zurückgewonnenen Daten-Werten angewendet, um ein Ausgabe-DFE-Signal zu erzeugen. Dieses Ausgabe-DFE-Signal wird dann einem Abtaster zugeführt, welcher mittels der x_clock getaktet ist, um ein Kante-Abtast-Signal zu erzeugen. Zum Beispiel wenden in 2 und 6 die DFE-Schaltungs-Blöcke DFE-Techniken auf das Eingabe-Signal an, um das Kante-Abtast-Signal zurückzugewinnen. Der Multiplexer wählt eine aus einer Mehrzahl von Ausgaben von dem DFE-Block basierend auf einer logischen Funktion aus, deren Ausgabe das Kante-Abtast-Signal ist.
In Block 708 wird das Kante-Abtast-Signal benutzt, um einen Setzpunkt eines Daten-abtastenden Signals zu beeinflussen. Zum Beispiel wird in 4 das Kante-Abtast-Signal mittels des Timing-Rückgewinnungs-Moduls empfangen. Das Timing-Rückgewinnungs-Modul benutzt einen Phasen-Detektor, um Delta-Phasen basierend auf dem Kante-Signal, einem momentanen Daten-Wert und einem vorherigen Daten-Wert zu erzeugen. Das Schleife-Filter mittelt dann die Delta-Phasen, um einen Phasen-Code zu erzeugen. Der Phasen-Interpolator benutzt den Phasen-Code und eine Nachschau-Tabelle (look-up table), um den Phasen-Code zu interpolieren und eine Daten-abtastende Phase zu erzeugen. Die Daten-abtastende Phase setzt sich schließlich in einen Takt- und Daten-Rückgewinnungs-Setzpunkt. Somit beeinflussen die DFE-Techniken, welche benutzt sind, um das Kante-Abtast-Signal zu erzeugen, den Takt- und Daten-Rückgewinnungs-Setzpunkt des Empfängers.
In einer Ausführungsform kann der Empfänger auch einen kontinuierlichen-Zeit-linearen-Equalizer (CTLE) aufweisen, welcher konfiguriert ist, eine Eingabe-Puls-Antwort zu formen, um Rückkopplung von der DFE zu kompensieren.
In der vorangehenden Spezifikation sind Ausführungsformen der Erfindung mit Bezug auf zahlreiche spezifische Details beschrieben worden, welche von Implementierung zu Implementierung variieren. Somit ist der einzige und ausschließliche Indikator dafür, was die Erfindung ist, und was von den Anmeldern beabsichtigt ist, die Erfindung zu sein, der Satz von Ansprüchen, welche von dieser Anmeldung ausgehen, in der spezifischen Form, in welcher solche Ansprüche ausstellen, einschließlich irgendeiner nachfolgenden Korrektur. Daher sollte keine Begrenzung, Element, Eigenschaft, Merkmal, Vorteil oder Attribut, welches nicht explizit in einem Anspruch aufgeführt ist, den Geltungsbereich eines solchen Anspruches in irgendeiner Weise begrenzen. Demgemäß sind die Spezifikation und die Zeichnungen in einem illustrativen anstatt in einem restriktiven Sinne zu betrachten.
In einer Ausführungsform kann das Null-kreuzende Signal mittels einer vorbestimmten Konstante verschoben sein.
Die vorangehende Beschreibung ist zum Zwecke einer Erläuterung mit Bezug auf spezifische Ausführungsformen beschrieben worden. Die illustrativen Diskussionen oben sind jedoch nicht beabsichtigt, erschöpfend zu sein oder die Erfindung auf die präzisen offenbarten Formen zu begrenzen. Viele Modifikationen und Variationen sind möglich in Anbetracht der obigen Lehren.

Claims

Apparat, aufweisend: ein erstes Modul, welches an ein Eingabe-Signal gekoppelt ist und operabel ist, ein Kante-Signal unter Benutzung eines ersten Takt-Signals zu erzeugen; und ein zweites Modul, welches operabel ist, das Kante-Signal zu empfangen und ferner operabel ist, ein Daten-abtastendes Phase-Signal zu erzeugen, wobei das Kante-Signal einen Setzpunkt des Daten-abtastenden Phase-Signals beeinflusst.
Apparat gemäß Anspruch 1, ferner aufweisend: ein drittes Modul, welches operabel ist, ein Daten-Abtast-Signal unter Benutzung eines zweiten Takt-Signals zu erzeugen; und ein viertes Modul, welches operabel ist, ein Fehler-Abtast-Signal unter Benutzung eines dritten Takt-Signals zu erzeugen, und wobei das erste Modul ein Entscheidung-Rückkopplungs-Equalizer ist.
Apparat gemäß Anspruch 1, wobei das erste Modul ferner aufweist: einen ersten Pfad, welcher mit dem Eingabe-Signal gekoppelt ist, wobei der erste Pfad aufweist: einen ersten Vorverstärker; einen ersten Summations-Knoten, welcher mit dem ersten Vorverstärker gekoppelt ist; und einen ersten Latch, welcher mit dem ersten Summations-Knoten und dem ersten Takt-Signal gekoppelt ist; einen zweiten Pfad, welcher mit dem Eingabe-Signal gekoppelt ist, wobei der zweite Pfad aufweist: einen zweiten Vorverstärker; einen Summations-Knoten, welcher mit dem zweiten Vorverstärker gekoppelt ist und operabel ist, Rückkopplung auf sein Eingabe-Signal anzuwenden basierend auf einer zuvor erzeugten Daten-Abtastung; und einen zweiten Latch, welcher mit dem zweiten Summations-Knoten gekoppelt ist; und einen Multiplexer, welcher mit dem ersten Latch und dem zweiten Latch gekoppelt ist, wobei der Multiplexer operabel ist, eine Ausgabe zwischen dem ersten Latch und dem zweiten Latch auszuwählen basierend auf einem exklusiven OR einer ersten und einer zweiten vorher erzeugten Daten-Abtastung.
Apparat gemäß Anspruch 1, wobei das erste Modul ferner aufweist: einen ersten Pfad, welcher mit dem Eingabe-Signal gekoppelt ist, wobei der erste Pfad aufweist: einen ersten Vorverstärker; einen ersten Summations-Knoten, welcher mit dem ersten Vorverstärker gekoppelt ist und operabel ist, eine erste Rückkopplung auf sein Eingabe-Signal anzuwenden basierend auf einer vorher erzeugten Daten-Abtastung; und einen ersten Latch, welcher mit dem ersten Summations-Knoten gekoppelt ist; einen zweiten Pfad, welcher mit dem Eingabe-Signal gekoppelt ist, wobei der zweite Pfad aufweist: einen zweiten Vorverstärker; einen zweiten Summations-Knoten, welcher mit dem zweiten Vorverstärker gekoppelt ist und operabel ist, eine zweite Rückkopplung auf sein Eingabe-Signal anzuwenden basierend auf einer zuvor erzeugten Daten-Abtastung; und einen zweiten Latch, welcher mit dem zweiten Summations-Knoten gekoppelt ist; und einen Multiplexer, welcher mit dem ersten Latch und dem zweiten Latch gekoppelt ist, wobei der Multiplexer operabel ist, eine Ausgabe zwischen dem ersten Latch und dem zweiten Latch auszuwählen basierend auf einem exklusiven OR von einer ersten und einer zweiten zuvor erzeugten Daten-Abtastung.
Apparat gemäß Anspruch 1, wobei das erste Modul ferner aufweist: einen ersten Pfad, welcher mit dem Eingabe-Signal gekoppelt ist, wobei der erste Pfad aufweist: einen ersten Vorverstärker, welcher operabel ist, das Eingabe-Signal um einen vordefinierten konstanten Wert zu verschieben; einen ersten Summations-Knoten, welcher mit dem ersten Vorverstärker gekoppelt ist; und einen ersten Latch, welcher mit dem Summations-Knoten gekoppelt ist; einen zweiten Pfad, welcher mit dem Eingabe-Signal gekoppelt ist, wobei der zweite Pfad aufweist: einen zweiten Vorverstärker, welcher operabel ist, das Eingabe-Signal um einen zweiten vordefinierten konstanten Wert zu verschieben; einen zweiten Summations-Knoten, welcher mit dem zweiten Vorverstärker gekoppelt ist; einen zweiten Latch, welcher mit dem zweiten Summations-Knoten gekoppelt ist; und einen Multiplexer, welcher mit dem ersten Latch und dem zweiten Latch gekoppelt ist, wobei der Multiplexer operabel ist, zwischen einer Ausgabe des ersten Latches und des zweiten Latches auszuwählen basierend auf einer zuvor erzeugten Daten-Abtastung.
Apparat gemäß Anspruch 1, wobei das zweite Modul aufweist: einen Phase-Detektor, welcher operabel ist, das Kante-Abtast-Signal zu empfangen und eine Mehrzahl von Delta-Phasen davon zu erzeugen; ein Schleife-Filter, welches mit dem Phase-Detektor gekoppelt ist, operabel, um die Mehrzahl von Delta-Phasen zu mitteln und einen Phase-Code zu erzeugen; und einen Phase-Interpolator, welcher mit dem Schleife-Filter gekoppelt ist, operabel, um die Daten-abtastende Phase basierend auf dem Phase-Code zu erzeugen.
Apparat gemäß Anspruch 6, wobei die Mehrzahl von Delta-Phasen als eine Funktion des Kante-Abtast-Signals, einer momentanen Daten-Abtastung und einer vorherigen Daten-Abtastung erzeugt ist.
Apparat gemäß Anspruch 1, ferner aufweisend eine Mehrzahl des ersten Moduls, wobei jedes der Mehrzahl von Modulen auf seinem eigenen Satz von Takten operiert.
Apparat gemäß Anspruch 1, ferner aufweisend einen linearen Equalizer, welcher konfiguriert ist, eine Eingabe-Puls-Antwort zu formen.
Apparat zum Erreichen eines Takt- und Daten-Rückgewinnungs-Setzpunktes eines Daten-abtastenden Punkt-Signals, wobei der Apparat aufweist: einen Empfänger, welcher gekoppelt ist, ein Eingabe-Signal zu empfangen und operabel ist, Entscheidung-Rückkopplung-Equalisierung (DFE) auf das Eingabe-Signal einzusetzen und operabel ist, ein Kante-Abtast-Signal davon unter Benutzung eines ersten Takt-Signals zu erzeugen; und ein Timing-Rückgewinnungs-Modul, welches mit dem Empfänger gekoppelt ist und operabel ist, das Kante-Abtast-Signal zu empfangen und ein Daten-abtastendes Phase-Signal basierend auf dem Kante-Abtast-Signal zu erzeugen.
Apparat gemäß Anspruch 10, wobei der Empfänger aufweist: einen ersten Zweig, welcher operabel ist, DFE auf das Eingabe-Signal anzuwenden, um das Kante-Abtast-Signal unter Benutzung des ersten Takt-Signals zu erzeugen, wobei das erste Kante-Abtast-Signal einen Setzpunkt des Daten-abtastenden Signals beeinflusst; einen zweiten Zweig, welcher operabel ist, ein Fehler-Abtast-Signal unter Benutzung eines zweiten Takt-Signals zu erzeugen; und einen dritten Zweig, welcher operabel ist, ein Daten-Abtast-Signal unter Benutzung eines dritten Takt-Signals zu erzeugen.
Apparat gemäß Anspruch 10, wobei das Timing-Rückgewinnungs-Modul aufweist: einen Phase-Detektor, welcher operabel ist, das Kante-Abtast-Signal zu empfangen und eine Mehrzahl von Delta-Phasen davon zu erzeugen; ein Schleife-Filter, welches mit dem Phase-Detektor gekoppelt ist, operabel, um die Mehrzahl von Delta-Phasen zu mitteln und einen Phase-Code zu erzeugen; und einen Phase-Interpolator, welcher mit dem Schleife-Filter gekoppelt ist, operabel, um den Phase-Code basierend auf Werten zu interpolieren, welche innerhalb einer Nachschau-Tabelle beinhaltet sind, und ferner operabel, um das Daten-abtastende Phase-Signal zu erzeugen.
Apparat gemäß Anspruch 10, wobei der Empfänger ferner einen ungeraden Pfad und einen geraden Pfad aufweist, welche simultan verarbeiten, wobei ferner der ungerade Pfad auf Daten eines ersten Takt-Zyklus operiert und wobei der gerade Pfad auf Daten eines zweiten Takt-Zyklus operiert.
Verfahren, aufweisend: Empfangen eines Eingabe-Signals an einem Eingang eines Empfängers; Anwenden von direkter-Rückkopplung-Equalisierung (DFE) auf das Eingabe-Signal basierend auf vorher rückgewonnenen Daten-Werten, um ein Ausgabe-DFE-Signal zu erzeugen; Benutzen eines Abtast-Moduls, welches mittels eines X-Takt-Signals getaktet ist, das Ausgabe-DFE-Signal abtastend, um ein Kante-Abtast-Signal zu erzeugen; und Benutzen des Kante-Abtast-Signals, um einen Setzpunkt eines Daten-abtastenden Signals zu beeinflussen.
Verfahren gemäß Anspruch 14, wobei das Benutzen des Kante-Abtast-Signals ferner aufweist: Erzeugen einer Mehrzahl von Delta-Phasen; Mitteln der Delta-Phasen und Erzeugen eines Phase-Codes; und Interpolieren des Phase-Codes und Erzeugen einer Daten-abtastenden Phase davon.