DE102015005527B4

DE102015005527B4 - Verfahren und Vorrichtung zur Baudraten-Taktrückgewinnung

Info

Publication number: DE102015005527B4
Application number: DE102015005527.5A
Authority: DE
Inventors: Sitaraman V. lyer; Fulvio Spagna
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2014-05-30
Filing date: 2015-04-30
Publication date: 2023-05-04
Anticipated expiration: 2035-05-01
Also published as: DE102015005527A1; US9596108B2; CN105281870A; CN105281870B; TW201613317A; TWI568226B; KR101666306B1; US20150349991A1; KR20150137999A

Abstract

Vorrichtung, umfassend:einen Entscheidungsrückkopplungsentzerrer („Decision Feedback Equalizer“, DFE);einen operativ an den Entscheidungsrückkopplungsentzerrer gekoppelten Phasendetektor zum Einstellen einer Abtastungsphase basierend auf einem ersten Nachläuferwert einer gemischten Pulsantwort, der im Wesentlichen gleich null ist, wenn der Phasendetektor Datenbits erfasst, die ein aktuelles Bit und ein nächstes Bit haben, so dass ein Wert des aktuellen Bits ungleich einem Wert des nächsten Bits ist; undeinen weiteren Phasendetektor zum Einstellen einer anfänglichen Abtastungsphase, die auf Gleichsetzen eines auf einer Pulsantwort basierten Vorläuferwerts mit einem Nachläuferwert basiert.

Description

HINTERGRUND
Baudraten- (d.h. Abtastung mit Datenrate) Phasendetektoren sind aufgrund von besserer Leistung, geringerer Komplexität und Flächennutzung im Vergleich zu überabtastungsbasierter Taktrückgewinnung weit verbreitet in seriellen Hochgeschwindigkeitsverbindungen (z. B. Verbindung mit Datenraten größer als 8Gb/s). Die üblicherweise verwendete Taktfunktion, welche allgemein als die Phasendetektor-basierte Mueller-Muller-Taktfunktion bezeichnet wird, kann jedoch erfordern, dass eine starke Präemphase, entweder im Sender oder im Empfänger, an den Signalen angewendet wird, um die Intersymbolinterferenz (ISI) vom ersten Vorläufer (Pre-Cursor) nach null zu treiben, wodurch eine starke Taktstabilisierung bereitgestellt wird. Hierbei bezieht sich Taktstabilisierung auf das Positionieren der Abtastungstaktflanke auf eine Weise, die eine maximale Toleranz gegenüber Eingangsjitter gewährt.
Das Links-Rechts-Zentrieren (d.h. horizontales Zentrieren) der Position der Abtastungstaktflanke innerhalb des empfangenen Augendiagramms (Data Eye) ist eine stark von der Präemphase abhängige Funktion. Bei Kanälen mit hohen Verlusten, bei denen zusätzlich zur Präemphase Deemphase benötigt werden kann, können die resultierenden Begrenzungen des Augendiagramms limitiert sein durch die maximale Erhöhung (d.h. Kombination aus Präemphase und Deemphase), die angelegt werden kann, sowie durch die verfügbare Verstärkung des Empfängers, da eine hohe Verstärkung und eine hohe Bandbreite in hochgradig skalierten CMOS-Prozessen schwierig zu erreichen sind. Daher ist ein Baudratenabtastverfahren, das nicht so viel Präemphase benötigt und das eine von null verschiedene ISI des ersten Vorläufers verträgt und das keine zusätzliche Verstärkung benötigt, äußerst wünschenswert.
US 2005 / 0 185 742 A1 befasst sich mit einem Datenkommunikationsgerät mit einem Empfänger zum Empfangen und Verarbeiten eines eingehenden Signals mit Intersymbolinterferenzkomponenten, um resultierende Signale mit weniger Interferenz zu erzeugen. Ein Prozessor enthält einen Taktwiedergewinnungsprozessor zum Wiedergewinnen eines Taktsignals aus den Abtastströmen des ankommenden Signals. Das zurückgewonnene Taktsignal eignet sich auch zur Signaldetektion der ankommenden Signale bei starker Intersymbolinterferenz.
US 2008 / 0 240 318 A1 beschreibt eine Vorrichtung mit einem digitalen Signalprozessor (DSP), der gekoppelt ist, um ein digitalisiertes Signal zu empfangen. Der DSP kann gesteuert werden, um einen Timing-Wiederherstellungsmechanismus durchzuführen, der einen auf Mueller und Muller basierenden Algorithmus implementiert, um eine Sensorausgabe als Reaktion auf das digitalisierte Signal zu erzeugen, wobei das eingehende Signal in einem Sender, von dem das Signal kommt, nichtlinear vorcodiert ist.
ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung wird in den unabhängigen Ansprüchen definiert. Vorteilhafte Ausgestaltungen werden in den abhängigen Ansprüchen definiert.
Figurenliste
Die Ausführungsformen der Offenbarung können unter Bezugnahme auf die nachstehende ausführliche Beschreibung und die beigefügten Zeichnungen der verschiedenen Ausführungsformen der Offenbarung, die jedoch nicht als die Offenbarung auf die spezifischen Ausführungsformen einschränkend zu verstehen sind, sondern nur den Zweck der Erläuterung und Erleichterung des Verständnisses erfüllen, leichter verstanden werden.

zeigt ein Computersystem mit einem Empfänger, der eine Vorrichtung zur Baudraten-Taktrückgewinnung gemäß einer Ausführungsform der Offenbarung aufweist.
zeigt einen Empfänger, der eine Vorrichtung zur Baudraten-Taktrückgewinnung gemäß einer Ausführungsform der Offenbarung aufweist.
zeigt ein Diagramm, das ein Positionieren einer Taktflanke unter Verwendung eines Mueller-Muller-Typ-A-Phasendetektors darstellt.
zeigt ein Diagramm, das eine entzerrte gemischte Pulsantwort eines Senders, einen Kanal, ein Empfänger-Frontend und einen Empfänger-Entscheidungsrückkopplungsentzerrer gemäß einer Ausführungsform darstellt.
zeigt ein Flussdiagramm eines Verfahrens zur kombinierten Schleifenanpassung der CDR gemäß einer Ausführungsform der Offenbarung.
zeigt ein Flussdiagramm eines Verfahrens gemäß einer Ausführungsform der Offenbarung zum dynamischen Einstellen des Wertes des ersten Abgriffs des DFE (DFE1) durch Berechnen der Ableitung der Differenz zwischen dem Läufer und dem Nachläufer.
zeigt ein(e) intelligente(s) Vorrichtung (Smart Device) oder ein Computersystem oder ein System auf einem Chip (System-on-Chip, SoC) mit einer Vorrichtung zur Baudraten-Taktrückgewinnung gemäß einer Ausführungsform der Offenbarung.

AUSFÜHRLICHE BESCHREIBUNG
Einige Ausführungsformen beschreiben einen Empfänger, der einen modifizierten Mueller-Muller-Typ-B- (MMB) Phasendetektor hat, worin Phaseninformationen von jenen abgetasteten Datenbits erfasst werden, bei denen das aktuelle Bit nicht gleich dem nächsten Bit in der Datenbitsequenz ist. In einer Ausführungsform wird ein Verfahren zum Einstellen des Wertes des ersten Nachläufer-Abgriffs (Post Cursor Tap) des Entscheidungsrückkopplungsentzerrers (Decision Feedback Equalizer, DFE) bereitgestellt, so dass die Differenz des Läufers und des Vorläufers maximiert (d.h. erhöht) wird. In einer Ausführungsform wird ein Regelkreis zum Verwalten der Anpassungssequenz bereitgestellt, so dass der Mueller-Muller-Typ-A- (MMA) Phasendetektor verwendet wird, um die Anfangsbedingungen auf den letztendlichen Betrieb mit dem modifizierten MMB-Phasendetektor einzustellen. Obwohl die Ausführungsformen unter Bezugnahme auf Phasendetektoren vom Mueller-Muller-Typ-beschrieben werden, können andere Arten von Phasendetektoren gemäß verschiedenen Aspekten der Ausführungsformen verwendet werden.
In einer Ausführungsform wird eine Vorrichtung bereitgestellt, die einen DFE und einen operativ an den DFE gekoppelten Phasendetektor umfasst. In einer Ausführungsform erfasst der Phasendetektor wenigstens drei Datenbits, umfassend ein aktuelles Bit und ein nächstes Bit, wobei der Wert des aktuellen Bits nicht gleich dem Wert des nächsten Bits ist. In einer Ausführungsform stellt der Phasendetektor auf Grundlage des ersten Nachläuferwerts der gemischten Pulsantwort, der im Wesentlichen gleich null ist, eine Abtastungsphase ein. In einer Ausführungsform ist das dritte Datenbit ein vorheriges Bit, das verwendet wird, um die Richtung der Phasendetektorausgabe zu bestimmen. In einer Ausführungsform umfasst die Vorrichtung ferner eine Logik zum Initialisieren des Wertes des ersten Abgriffs des DFE (nachstehend als DFE1 bezeichnet) auf einen von null verschiedenen Wert. In einer Ausführungsform ist die Logik ausgelegt, den DFE1 zu steuern, wenn der Phasendetektor aktiviert ist. In einer Ausführungsform ist die Logik ausgelegt, den DFE1 zu bestimmen. In einer Ausführungsform ist die Logik ausgelegt, den DFE1 unter Verwendung wenigstens einer der folgenden Techniken zu bestimmen: SS-LMS (Sign-Sign Least Mean Square, Zeichen-Zeichen kleinste mittlere Fehlerquadrate); bitfehlerbasiertes Null-Forcieren oder mittlerer quadratischer Fehler. In einer Ausführungsform erzeugt der Phasendetektor eine Taktfehlerschätzung, die einem Filterfaktor unterliegt, der von einer Differenz zwischen dem aktuellen Bit und dem nächsten Bit repräsentiert wird.
In einer Ausführungsform umfasst die Vorrichtung ferner einen weiteren Phasendetektor zum Einstellen einer anfänglichen Abtastphase, die auf Gleichsetzen der Pulsantwort-Vorläufer- und Nachläuferwerte der gemischten Pulsantwort basiert. In einer Ausführungsform wird der weitere Phasendetektor verwendet, um eine Taktfehlerschätzung zu erzeugen, die eine MMA-Taktfehlerschätzung oder eine Qureshi-Taktfehlerschätzung ist. In einer Ausführungsform umfasst die Vorrichtung ferner eine Logik zum sequentiellen Betreiben der Taktdatenrückgewinnung, so dass der weitere Phasendetektor vor dem Betreiben des Phasendetektors betrieben wird. In einer Ausführungsform erzeugt der Phasendetektor eine Taktfehlerschätzung, die eine modifizierte MMB-Taktfehlerschätzung ist.
Die Ausführungsformen führen zu einer Vielzahl von Verbesserungen gegenüber konventionellen Verfahren zur Baudraten-Phasendetektion, einschließlich: Takt- und Datenrückgewinnung mit stark reduzierter oder sogar nicht vorhandener Präemphase; verbessertes horizontales Zentrieren der Position der Abtastungsflanke im Auge; und geringere Anforderungen an die Empfängerverstärkung. Diese beispielhaften Vorteile gegenüber der konventionellen Baudraten-Phasendetektion ermöglichen Leistungs-, Flächen und Komplexitätsvorteile der Baudraten-Phasendetektion für den Einsatz in seriellen Verbindungen (z.B. Peripheral Component Interface Express, PCIe), die in Kanälen mit hohen Verlusten (z.B. Kanäle mit einem Verlust größer als 30dB) betrieben werden.
In der folgenden Beschreibung werden zahlreiche Einzelheiten besprochen, um ein gründlicheres Verständnis der Ausführungsformen der vorliegenden Offenbarung zu erhalten. Für Fachleute ist es jedoch offensichtlich, dass Ausführungsformen der vorliegenden Offenbarung ohne diese spezifischen Einzelheiten umgesetzt werden können. In anderen Fällen werden bekannte Strukturen und Vorrichtungen nicht im Detail, sondern in Form von Blockschaltbildern dargestellt, um die Ausführungsformen der vorliegenden Offenbarung möglichst klar darzustellen.
Zu beachten ist, dass in den entsprechenden Zeichnungen der Ausführungsformen Signale durch Linien repräsentiert werden. Einige Linien können dicker sein, um die wesentlicheren Signalpfade zu verdeutlichen, und/oder an einem oder mehreren Ende(n) Pfeile aufweisen, um eine Hauptrichtung des Informationsflusses zu verdeutlichen. Diese Verdeutlichungen sind nicht als Einschränkung gedacht. Vielmehr werden die Linien in Verbindung mit einer oder mehreren beispielhaften Ausführungsform(en) verwendet, um das Verständnis eines Schaltkreises oder einer logischen Einheit zu erleichtern. Jedes dargestellte Signalkann tatsächlich den konstruktionsbedingten Anforderungen oder Präferenzen entsprechend ein oder mehrere Signal(e) umfassen, das/die in beide Richtung laufen kann/können und mit jedem beliebigen, hierfür geeigneten Signalschema implementiert werden kann/können.
In der gesamten Patentbeschreibung und in den Ansprüchen bezeichnet der Begriff „verbunden“ eine direkte elektrische Verbindung zwischen den miteinander verbundenen Elementen, ohne irgendwelche zwischengeschalteten Vorrichtungen. Der Begriff „gekoppelt“ bezeichnet entweder eine direkte elektrische Verbindung zwischen den verbundenen Elementen oder eine indirekte Verbindung über eine oder mehrere passive oder aktive zwischengeschaltete Vorrichtung(en). Der Begriff „Schaltkreis“ bezeichnet eine oder mehrere passive und/oder aktive Komponente(n), die in zusammenwirkender Weise angeordnet ist/sind, um eine gewünschte Funktionalität bereitzustellen. Der Begriff „Signal“ bezeichnet wenigstens ein Stromsignal, Spannungssignal oder Daten-/Taktsignal. Die Bedeutung von „ein/einer/eines“, „einen/eine/eines“ und „der/die/das“ umfasst auch die Pluralform. In Formulierungen mit der Präposition „in“ ist die Bedeutung „in“, „auf“ und „an“ mit eingeschlossen.
Der Begriff „Skalieren“ bezieht sich allgemein auf das Konvertieren eines Designs (schematisch und die Anordnung betreffend) von einer Verfahrenstechnik auf eine andere Verfahrenstechnik. Der Begriff „Skalieren“ bezieht sich allgemein auch auf das Downsizing (Verkleinern) von Anordnungen und Vorrichtungen innerhalb desselben Technologieknotens. Der Begriff „Skalieren“ kann sich auch auf das Einstellen (z.B. Verlangsamen) einer Signalfrequenz im Verhältnis zu einem anderen Parameter, wie zum Beispiel dem Stromversorgungspegel, beziehen. Die Begriffe „im Wesentlichen“, „nah“, „ungefähr“, „fast“ und „etwa“ beziehen sich allgemein auf einen Bereich von +/- 20% um den Zielwert herum.
Soweit nicht anders angegeben, ist die Verwendung der Ordinalzahlen „erste(r/s)”, „zweite(r/s)“ und „dritte(r/s)” etc. zur Beschreibung eines gleichen Objekts lediglich so zu verstehen, dass auf verschiedene Instanzen/Ausprägungen von gleichen Objekten Bezug genommen wird, sie ist also nicht so zu verstehen, dass die so beschriebenen Objekte in einer vorgegebenen Reihenfolge sein müssen, sei es zeitlich, räumlich, in Form einer Rangordnung oder in sonstiger Weise.
Für den Zweck der Ausführungsformen sind die Transistoren Metalloxidhalbleiter- (Metal Oxide Semiconductor, MOS) Transistoren, die Anschlüsse für Drain, Source, Gate und Bulk aufweisen. Die Transistoren umfassen auch Tri-Gate und FinFET-Transistoren, Gate-All-Around-Cylindrical-Transistoren oder andere Vorrichtungen zum Implementieren der Funktionalität von Transistor wie Carbon-Nanotubes oder Spintronic-Vorrichtungen. Die Anschlüsse Source und Drain können identische Anschlüsse sein und werden hierin austauschbar verwendet. Fachleute werden einsehen, dass andere Transistoren, zum Beispiel bipolare Sperrschichttransistoren-BJT PNP/NPN, BiCMOS, CMOS, eFET etc. verwendet werden können, ohne damit vom Schutzumfang dieser Offenbarung abzuweichen. Die Bezeichnung „MN“ bezeichnet einen N-Kanal-Transistor (z.B. NMOS, NPN BJT etc.) und die Bezeichnung „MP“ steht für einen P-Kanal-Transistor (z.B. PMOS, PNP BJT etc.).
zeigt ein Computersystem 100 mit einem Empfänger, der eine Vorrichtung zur Baudraten-Taktrückgewinnung gemäß einer Ausführungsform der Offenbarung aufweist. In einer Ausführungsform umfasst das Computersystem 100 die Vorrichtung 101, die Vorrichtung 102 und eine Übertragungsleitung (Transmission Line, TL). Die Vorrichtung 101 umfasst einen Sender (TX) 103 zum Senden von Daten über die TL an den Empfänger (RX) 104 der Vorrichtung 102. In einer Ausführungsform umfasst der RX 104 eine Vorrichtung zur Baudraten-Taktrückgewinnung 105.
In einer Ausführungsform umfasst die Baudraten-Taktrückgewinnungsvorrichtung 105: einen DFE und einen ersten Phasendetektor (z.B. einen MMA-Phasendetektor, hier auch als „weiterer“ Phasendetektor bezeichnet) zum Erfassen von wenigsten zwei Datenbits D, die ein aktuelles Bit D_k und ein vorhergehendes Bit D_k-1 umfassen, und zum Einstellen einer anfänglichen Abtastungsphase, die auf Gleichsetzen der Vorläufer- und Nachläuferwerte der gemischten Pulsantwort basiert. In einer Ausführungsform umfasst die Baudraten-Taktrückgewinnungsvorrichtung 105 ferner einen zweiten Phasendetektor (z.B. einen modifizierten MMB-Phasendetektor), der operativ an den DFE gekoppelt ist. In einer Ausführungsform erfasst der zweite Phasendetektor die wenigstens drei Datenbits, so dass der Wert des aktuellen Bits D_k ungleich dem Wert eines nächsten Bits D_k+1 ist. In einer Ausführungsform wird das dritte Datenbit dazu verwendet, die Richtung der Phasendetektorausgabe zu bestimmen. In einer Ausführungsform stellt der zweite Phasendetektor eine Abtastungsphase basierend auf dem Nachläuferwert der gemischten Pulsantwort ein, der im Wesentlichen gleich null ist. In einer Ausführungsform umfasst die Vorrichtung ferner eine Logik zum Steuern des DFE1, wenn der zweite Phasendetektor aktiviert ist, so dass wenigstens ein Abtastungspunkt in der Pulsantwort existiert, an dem der erste Nachläufer im Wesentlichen null (oder gleich null) ist.
zeigt einen Empfänger 200 (d.h. RX 104), der eine Vorrichtung zur Baudraten-Taktrückgewinnung gemäß einer Ausführungsform der Offenbarung aufweist. Es wird darauf hingewiesen, dass jene Elemente der , welche die gleichen Bezugszeichen (oder Bezeichnungen) wie die Elemente von anderen Abbildungen aufweisen, in beliebiger ähnlicher Weise wie der beschriebenen betrieben werden oder funktionieren können, aber nicht darauf beschränkt sind.
In einer Ausführungsform umfasst der Empfänger 200 einen analogen Teil, der einen Gleichtaktspannungsblock (Voltage Common Mode, VCM) 201, Widerstände R1 und R2, ein analoges Frontend (AFE) 202, einen Integrator 203, einen Fehlerabtaster 204, einen Datenabtaster 205, einen Strom-Digital-Analog-Wandler (I-DAC) 206 und einen Wiedertakter (Retimer) 207 aufweist. In einer Ausführungsform umfasst der Empfänger 200 einen digitalen Teil RxDig 208, der eine Vorrichtung zur Baudraten-Taktrückgewinnung aufweist. In einer Ausführungsform umfasst der RxDig 208 eine analoge Verstärkungssteuerungs- (Analog Gain Control, AGC) Logik 209 eine Versatzkalibrierungslogik 210, eine DFE-Logik 211 und eine Taktdatenrückgewinnungs- (Clock Data Recovery, CDR) Logik 212.
Im Folgenden werden einige Symbole und Abkürzungen, die in der vorliegenden Offenbarung verwendet werden, vorgestellt: „CDR“ steht für „Clock Data Recovery“ (Taktdatenrückgewinnung ); „DFE“ steht für „Decision Feedback Equalization“ (Entscheidungsrückkopplungsentzerrung); „SS-LMS“ steht für „Sign-Sign Least Mean Squares“ (Zeichen-Zeichen kleinste mittlere Fehlerquadrate); „DFE1“ bezeichnet einen Wert des ersten Nachläufer-DFE-Abgriffs; „Vref“ bezeichnet eine Referenzspannung, die verwendet wird, um die Fehlerabtastungen zu erzeugen. Sie wird auch als Zielsignalgröße (Target Signal Magnitude) bezeichnet; „D_n“ bezeichnet den Wert der n-ten analogen Datenabtastung;„E_n = |D_n| - Vreƒ” bezeichnet die Differenz zwischen der n-ten analogen Datenabtastung und der Zielsignalgröße; „d_n“ bezeichnet das Vorzeichen der n-ten Abtastung; „e_n“ bezeichnet das Vorzeichen des Fehlers der n-ten Abtastung; „ϕ_n“ bezeichnet den Phasenfehler der n-ten Abtastung; „h₀“ bezeichnet den Läuferwert der gemischten Pulsantwort (z.B. endliche Senderimpulsantwort, Kanal, lineare Empfängerentzerrung und Empfänger-DFE); „h₁“ bezeichnet den ersten Nachläuferwert der gemischten Pulsantwort; „h_-1“ bezeichnet den ersten Vorläuferwert der gemischten Pulsantwort und „h(t)“ bezeichnet die gemischte Pulsantwort als eine Funktion der Zeit.
In einer Ausführungsform wird Data_in vom TX 103 über TL durch AFE 202 empfangen. In einer Ausführungsform stellt VCM 201 einen Gleichtakt des Differenzsignals Data_in ein, bevor Daten von einem Verstärker (nicht dargestellt) des AFE 202 empfangen werden. In einer Ausführungsform steuert AGC 209 die Verstärkung des Verstärkers mit Hilfe eines Steuersignals γ_n. In einer Ausführungsform werden die vom AFE 202 zurückgewonnenen Daten abgetastet und durch den Aufsummierer 203 über die Zeit integriert, um Fehlerabtastungen e[m-1:0] und Datenabtastungen d[m-1:0] zu erzeugen, welche dann vom RxDIG 208 verwendet werden, um den Takt zurückzugewinnen und die Abtastungstaktflankenposition, im Folgenden als Φ_VCO bezeichnet, im Wesentlichen in die Mitte des Augendiagramms einzustellen.
In einer Ausführungsform tastet der Datenabtaster 205 die Ausgabe y_n des AFE 202 ab, um „m“ Datenabtastungen zu erzeugen (d.h. d_n-1... d_n-m). In einer Ausführungsform vergleicht der Fehlerabtaster 204 die aktuelle AFE-Ausgabe y_n mit Vref, um „m“ Fehlerabtastungen zu erzeugen (i.e., e_n-1, ... e_n-m). In einer Ausführungsform empfängt der I-DAC 206 „P-1“ Steuerbits c₁ bis c_P von der Versatzkalibrierungslogik 210, um die Spannung V_Cn zum Unterdrücken der im Signal y_n am Ausgang des AFE 202 vorhandenen ISI zu erzeugen, wobei „P“, „m“ und „n“ ganze Zahlen sind. wird unter Bezugnahme auf beschrieben.
zeigt ein Diagramm 300, das ein Positionieren einer Taktflanke unter Verwendung eines MMA-Phasendetektors darstellt. Es wird darauf hingewiesen, dass jene Elemente der , welche die gleichen Bezugszeichen (oder Bezeichnungen) wie die Elemente von anderen Abbildungen aufweisen, in beliebiger ähnlicher Weise wie der beschriebenen betrieben werden oder funktionieren können, aber nicht darauf beschränkt sind.
Hier steht die x-Achse für Zeit und die y-Achse für Spannung. Die Wellenform 301 ist die Ausgabe des AFE 202 und Eingabe des Fehlerabtasters 204. Wenn die Datenabtastung D_n (d.h. Wellenform 301) über +Vref liegt, ist E (d. h. der Fehler) positiv und e_n ist gleich „+1“. Wenn die Datenabtastung D_n (d.h. Wellenform 301) unter +Vref und über null liegt, ist E negativ und e_n ist gleich „-1“. Wenn die Datenabtastung D_n (d.h. Wellenform 301) unter 0 und über -Vref liegt, ist E negativ und e_n ist gleich „-1”. Wenn die Datenabtastung D_n (d.h. Wellenform 301) unter -Vref liegt, ist E positiv und e_n ist gleich „+1“. Die Wellenform 303 CK zeigt die verschiedenen Positionen der Abtastungsflanke zum Erfassen von Daten. Die Tabelle 302 in zeigt die Wahrheitstabelle des ersten Phasendetektors (z. B. des MMA-Phasendetektors) gemäß welcher der Phasenfehler berechnet wird als $\begin{array}{l} ϕ_{n} = V o r z e i c h e n (D_{n - 1}) * V o r z e i c h e n (D_{n}) * (0,5 * | V o r z e i c h e n (E_{n}) - s i g n (E - 1) |) \\ w o b e i = V o r z e i c h e n (E) . \end{array}$
Es wird erneut Bezug genommen auf ; in einer Ausführungsform wird der MMA-Phasendetektor (welcher ein Teil der CDR 212 ist) verwendet, um Anfangsbedingungen einzustellen. In einer Ausführungsform erfasst der MMA-Phasendetektor wenigstens zwei Datenbits, die ein aktuelles Bit und ein vorheriges Bit umfassen, und stellt eine anfängliche Abtastungsphase ein, die auf Gleichsetzen des Vorläuferwerts mit dem Nachläuferwert der Impulsantwort des DFE 211 basiert. In einer Ausführungsform reguliert der MMA-Phasendetektor die Abtastungsphase, so dass die ISI des ersten Vorläufer- und des ersten Nachläufer-Abgriffs gleich sind: $h_{1} - h_{- 1} = 0$
In einer Ausführungsform wird der MMB-Phasendetektor (welcher ein Teil der CDR 212 ist) in Betrieb genommen, nachdem Anfangsbedingungen für eine anfängliche Abtastungsphase durch den MMA-Phasendetektor eingestellt wurden, wobei Phaseninformationen von denjenigen Datenbits erfasst werden, bei denen das aktuelle Bit nicht gleich dem nächsten Bit in der Bitsequenz ist: $\begin{array}{l} ϕ_{n} = V o r z e i c h e n (D_{n - 1}) V o r z e i c h e n (D_{n}) V o r z e i c h e n (E_{n}) * (0, 5 \\ * | V o r z e i c h e n (D_{n}) - V o r z e i c h e n (D_{n + 1}) |) \end{array}$
In einer Ausführungsform ist die Logik (welche ein Teil der CDR 212 sein kann) ausgelegt, den DFE1 des DFE 211 einzustellen, so dass die Differenz zwischen dem Läufer und dem Vorläufer maximiert (d.h. erhöht) wird. In einer Ausführungsform erfasst der modifizierte MMB-Phasendetektor wenigstens drei Datenbits, so dass der Wert des aktuellen Bits ungleich dem Wert eines nächsten Bits ist. In einer Ausführungsform stellt der modifizierte MMB-Phasendetektor eine Abtastungsphase basierend auf dem Wert des ersten Nachläufers der gemischten Pulsantwort ein, der im Wesentlichen gleich null ist. Hier liefert die ISI dank des ersten Nachläufers Rückmeldung über die Taktung, wenn sich die Abtastposition von der stabilisierten Position entfernt, so dass der Gleichgewichtspunkt der Taktfunktion hinsichtlich der gemischten Pulsantwort ausgedrückt werden kann als: $h_{1} = 0$
In einer typischen seriellen Verbindung, in welcher der DFE1 durch den DFE 211 nach null getrieben wird, kann die MMB-Taktfunktion nicht verwendbar sein, da die Kriterien für die Taktung (CDR) und die Unterdrückung des ersten Nachläufers (DFE1) im Wesentlichen dieselben sind, was zu einem unterbestimmten Problem führt. In einigen Ausführungsformen werden alternative Verfahren zum Einstellen des DFE1 eingeführt, die sogar in einem System mit dem ersten Nachläufer-DFE die Verwendung der MMB-Taktfunktion erlauben. In solch einer Ausführungsform kann dann die MMB-Taktfunktion (erhalten vom modifizierten MMB-Phasendetektor) verwendet werden, um die Abtastposition (d.h. die Position der Taktflanke) einzustellen, ohne die Anforderung, dass die ISI des ersten Vorläufers klein oder gleich null ist. In diesem Falle ergibt eine Änderung des Wertes von DFE1 während sich die CDR 212 an ihrer stabilisierten Position befindet, das Auftreten von ISI im ersten Nachläufer, was eine Taktrückkopplung an den CDR- 212 Regelkreis liefert und somit die Abtastposition dahingehend bewegt, die ISI im ersten Nachläufer zurück zu null zu bringen.
Während die Ausführungsformen zwei Beispiele zum Einstellen des mit dem modifizierten MMB-Phasendetektor gekoppelten DFE1 beschreiben, kann eine beliebige Anzahl von Kriterien verwendet werden, um den mit der MMB-Taktfunktion gekoppelten DFE1 einzustellen. Ein solches Beispiel ist, wenn Vref die mittlere Stärke aller Abtastungen verfolgt. In einer solchen Ausführungsform wird die Wahrscheinlichkeit p zunächst von solchen Abtastungen berechnet, die stärker als Vref sind, d.h., E_n > 0, und wobei d_n = d_n+1. In einer Ausführungsform wird DFE1 nach dem Berechnen der Wahrscheinlichkeit p so eingestellt, dass die Wahrscheinlichkeit p gleich einer vorbestimmten Konstante ist, die ausgedrückt wird als: $P (E_{k} > 0 | d_{n} = d_{n + 1}) = p$
In einer Ausführungsform, falls DFE1 so eingestellt wird, dass diese Wahrscheinlichkeit p gleich 0,5 wird, ist dann die resultierende Taktflankenabtastungsposition äquivalent mit jener, die von einem herkömmlichen mit einer null-forcierenden DFE1-Steuerung gekoppelten MMA-Phasendetektor erhältlich ist. Anders ausgedrückt: Das nächste Bit hat überhaupt keinen Nettoeffekt auf das aktuelle Bit. Andererseits, falls die Wahrscheinlichkeit p auf einen beliebigen Wert größer 0,5 eingestellt wird, addiert sich dann der Effekt des Vorläufers (nächstes Bit) konstruktiv mit dem Läufer (aktuelles Bit), d.h., die Vorläufer-ISI ist größer als null. Dies führt dazu, dass die Abtastposition im Vergleich zu dem Fall, in demp=0,5, an einen späteren Zeitpunkt verschoben wird.
In einem weiteren Beispiel verfolgt Vref die mittlere Stärke der Datenabtastungen, wobei das nächste Datenbit nicht gleich dem aktuellen Datenbit ist, d.h., d_n ! = d_n+1. In solch einer Ausführungsform wird DFE1 unter Verwendung von DFE1 als Knopf zum Verfahren der Abtastposition der Taktflanke auf einen Wert eingestellt, bei dem Vref maximiert wird (d.h. der höchste Wert in seinem Bereich). Dieser Vorgang (d.h. Ableitung von DFE) kann ausgedrückt werden als: $\frac{d (h (t) - h (t - T_{U I}))}{d t} = 0$
wobei h(t) die gemischte Pulsantwort ist und T_UI zu einem Zeitversatz innerhalb eines Einheitsintervalls (Unit Interval, UI) führt. Unter Annahme einer linearen Beziehung zwischen der Zeit T_UI und dem Wert von DFE1, was eine gültige Annahme für kleine Störungen von DFE1 ist, wird die obengenannte Ableitung gemäß einer Ausführungsform bezüglich des Wertes von DFE1 implementiert. zeigt ein Flussdiagramm eines Verfahrens zur DFEableitungsbasierten Baudraten-Taktrückgewinnung gemäß einer Ausführungsform der Offenbarung.
zeigt ein Diagramm 400, das die gemischte Pulsantwort eines Senders, einen Kanal, ein Empfänger-Frontend und einen Entscheidungsrückkopplungsentzerrer vor und nach dem Empfänger- gemäß einer Ausführungsform darstellt. Es wird darauf hingewiesen, dass jene Elemente der , welche die gleichen Bezugszeichen (oder Bezeichnungen) wie die Elemente von anderen Abbildungen aufweisen, in beliebiger ähnlicher Weise wie der beschriebenen betrieben werden oder funktionieren können, aber nicht darauf beschränkt sind.
Hier steht die x-Achse für Zeit ausgedrückt in Einheitsintervallen (UI) der eingehenden Daten Data_in und die y-Achse für die Größe des Signals für einen einzelnen übertragenen Impuls, der eine UI breit ist. Das Diagramm 400 zeigt zwei einander überlagerte Wellenformen. Die erste Wellenform ist Wellenform 401 und die zweite Wellenform ist 402. Die Wellenform 402 repräsentiert die Verbindungspulsantwort vor der DFE- 211 Korrektur. Die Wellenform 401 repräsentiert hier die Verbindungspulsantwort nach der DFE-Korrektur. Die Wirkung des DFE ist deutlich sichtbar in der Tatsache, dass die Pulsantwort für die Nachläufer-Ausdrücke zur Abtastzeit gleich null ist.
Es wird erneut Bezug genommen auf ; in einer Ausführungsform wird DFE1 mit einem modifizierten MMB-Phasendetektor kombiniert, bei dem der abgetastete Bitstrom gefiltert wird, um die gültigen Phasenabtastungen auf jene zu beschränken, bei denen das nächste Bit vom aktuellen Bit verschieden ist. In einer Ausführungsform kann dieselbe Filterung in einem Regelkreis zum Verfolgen von Vref (welcher ein Regelkreis ist, der die Amplitude des Pulsantwortläufers verfolgt) umgesetzt werden. In einer Ausführungsform wird der Gedanke, den DFE1 zum Suchen der Taktflankenabtastposition mit maximaler Vref zu verwenden, erweitert auf eine dynamische Realisierung, bei welcher der DFE1 explizit periodisch gedithert wird, um die Ableitung der gefilterten Pulsantwort zu schätzen: h(t) - h(t - T_UI). Ein Flussdiagramm, das den Algorithmus für solch eine Berechnung der Ableitung darstellt, wird unter Bezugnahme auf und . beschrieben.

Es wird erneut Bezug genommen auf ; wenn beim Sortieren der Schritte des Stabilisierens der CDR- 212 und DFE1-Regelkreise während der anfänglichen Regelkreis-Erfassung der DFE1-Wert anfänglich 0 ist, dann kann es sein, dass für eine Mehrheit von Fällen keine gültige Abtastposition vorliegt und der CDR- 212 Regelkreis somit nicht stabilisiert. Daher kann es sein, dass ein DFE1 von null keine geeignete Anfangsbedingung für die Erfassung der Taktflanke ist. In einer Ausführungsform wird die anfängliche Erfassung unter Verwendung der MMA-Taktfunktion ausgeführt, gefolgt von DFE1-Erfassung unter Verwendung von beispielsweise herkömmlicher SS-LMS-Aktualisierung. Nach Vollendung der anfänglichen Erfassung wird die Taktfunktion auf MMB umgeschaltet, gefolgt von einem Umschalten auf den im Flussdiagramm gezeigten DFE1-Algorithmus. Die gemischte Anpassungssequenz, die den Status des Frontend-Abschwächers, Vref, CDR 212 und die DFE1- und DFE2-Regelkreise anzeigt, sind in Tabelle 1 zusammengefasst. Tabelle 1: Anpassungssequenz mit Übergang vom MMA- zum modifizierten MMB-Phasendetektor

T _start	T _end	Vref TRACKS	CDR Taktfunktion	CDR 2. ORDNUNG REGELKREIS	DFE1
0	T0	Läufer	MMA	AN	SS-LMS
T0	T1	Läufer-Vorläufer	Modifiziert-MMB	AUS	EINGEFROREN
T1	T2	Läufer-Vorläufer	Modifiziert-MMB	AN	EINGEFROREN
T2	T3	Läufer-Vorläufer	Modifiziert-MMB	AN	DER SCHNELL
T3	-	Läufer-Vorläufer	Modifiziert-MMB	AN	DER LANGSAM

Die erste Zeile unter der Zeile mit den Spaltenköpfen zeigt die Zeitdauer zwischen 0 und T0 an, während der der MMA-Phasendetektor die Taktfunktion durchführt und der DFE1 unter Verwendung von SS-LMS berechnet wird. SS-LMS ist eines von vielen Verfahren zur Berechnung von DFE1. In solch einer Ausführungsform ist der Regelkreis zweiter Ordnung des CDR 212 AN geschaltet und der modifizierte MMB-Phasendetektor verbleibt AUS. Der Regelkreis zweiter Ordnung des CDR 212 bezeichnet hier einen Regelkreis, der einen Schleifenfilter zweiter Ordnung aufweist. Obwohl die Ausführungsformen Regelkreise zweiter Ordnung beschreiben, können in Abhängigkeit von der Anwendung auch Regelkreise höherer Ordnungen (z.B. dritter Ordnung) oder niedrigerer Ordnung verwendet werden. Die erste Zeile unter der Zeile mit den Spaltenköpfen enthält die Initialisierungsphase, in der Vref den Läufer verfolgt und Null-Forcieren zum Berechnen von DFE1 durchgeführt wird. In solch einer Ausführungsform wird der anfängliche DFE1-Wert gespeichert (d.h. eingefroren).
Nachdem DFE1 unter Verwendung von SS-LMS (identisch mit _Null-Forcieren) berechnet wird und während der Zeitdauer von T0 bis T1 wird der modifizierte MMB-Phasendetektor auf AN geschaltet und der MMA wird auf AUS geschaltet. In dieser Ausführungsform verfolgt Vref die Differenz zwischen dem Läufer und dem Vorläufer. In dieser Ausführungsform ist der Regelkreis zweiter Ordnung der CDR 212 AUS geschaltet. Der DFE1-Wert bleibt der alte Wert und der modifizierte MMB-Phasendetektor beginnt die neue Abtastposition Φ_VCO zu berechnen. Zwischen den Zeiten T1 und T2 wird der Regelkreis zweiter Ordnung des CDR 212 auf AN geschaltet, um jegliche Frequenzunterschiede zwischen dem eingehenden Datenstrom und dem Empfängerreferenztakt zu verfolgen. Zwischen den Zeiten T2 und T3 wird der DFE1-Wert unter Verwendung des Ableitungsverfahrens (z.B. Flussdiagramm 600 in ) berechnet, während die CDR 212 weiterhin die Abtastposition basierend auf der Taktfunktion des modifizierten MMB-Phasendetektors aktualisiert. Dieser Prozess dauert an und die Taktflanke wird unter Verwendung des DFE1-Wertes (und von DFE-Werten höherer Ordnung) in der Mitte des Augendiagramms positioniert.
Mehrere technische Effekte im Vergleich zu bekannten Konzepten sind aus den Ausführungsformen erkennbar. Die Ausführungsformen führen zum Beispiel zu: höherer Augenöffnung und Jittertoleranz; mehr Flexibilität, Entzerrung vom Vorläufer zum Nachläufer auf Senderseite zu verschieben, wodurch Anforderungen an die Verstärkung auf Senderseite reduziert werden (bzw. bei niedrigeren Geschwindigkeiten unter Umständen gänzlich entfallen); mehr Flexibilität beim Betrieb ohne jegliche Übertragungsentzerrung für Kanäle mit mittlerem Verlust (z.B. 25dB) und bei höheren Geschwindigkeiten (z.B. 8 Gb/s), was bei bestimmten Anwendungen vorteilhaft ist, wie zum Beispiel beim Verbinden mit Sendern, die keine Entzerrungsfähigkeit haben; geringeren Anforderungen an die Systemverstärkung, was entweder zu geringeren Anforderungen an die Empfängerverstärkung führt oder die Möglichkeit bietet, das Schwingen auf Senderseite zu verringern, wodurch Leistung und/oder Fläche eingespart werden kann; einfacherer Phasendetektion, d.h. keine zusätzliche Komplexität im verzögerungsempfindlichen Hochgeschwindigkeits-CDR- 212 Regelkreis; mehr Flexibilität beim Hinzufügen zusätzlicher komplexer Signalverarbeitung im langsamen DFE1-Regelkreis, dessen Bandbreite nicht so kritisch wie die des CDR 212 ist; und keinen zusätzlichen analogen Schaltungen, d.h. es kann auf den existierenden Baudraten-CDR- 212 Implementierungen eine rein digitale Implementierung verwendet werden.
zeigt ein Flussdiagramm 500 eines Verfahrens zur kombinierten Schleifenanpassung der CDR 212 gemäß einer Ausführungsform der Offenbarung. Obwohl die Blöcke in dem Flussdiagramm bezüglich in einer bestimmten Reihenfolge dargestellt sind, kann die Reihenfolge der Schritte modifiziert werden. Somit können die dargestellten Ausführungsformen in einer anderen Reihenfolge durchgeführt werden und einige Schritte/Blöcke können parallel durchgeführt werden. Einige der in aufgeführten Blöcke und/oder Vorgänge sind gemäß bestimmten Ausführungsformen optional. Die Nummerierung der Blöcke wird der Klarheit halber präsentiert und dient nicht dazu, eine Reihenfolge der Vorgänge vorzuschreiben, in der die verschiedenen Blöcke aufeinander folgen müssen. Außerdem können die Vorgänge der verschiedenen Flüsse in einer Vielzahl von Kombinationen verwendet werden.
In einer Ausführungsform wird das Flussdiagramm 500 in Hardwarebeschreibungssprache implementiert (z.B. Verilog, VHDL) und in einer Logik aufgebaut. Bei Block 501 wird ein Verbindungsbetriebswert initialisiert, so dass eine Abtastungsphase existiert, für die ein ISI-Beitrag des ersten Nachläufers im Wesentlichen null ist. Bei Block 502 wird in Reaktion auf das Initialisieren die Abtastungsphase zum Abtasten von Daten auf der Verbindung durch Aktivieren eines Phasendetektors angepasst. Bei Block 503 wird der Wert des DFE1 modifiziert, um eine Differenz zwischen einem Pulsantwortläufer- und einem Vorläuferwert zu erhöhen. In einer Ausführungsform werden die Blöcke 502 und 503 parallel ausgeführt. Bei Block 504 wird eine Ausgabe des Phasendetektors modifiziert, um eine Änderung des modifizierten DFE1 zu verfolgen.
zeigt ein Flussdiagramm 600 eines Verfahrens gemäß einer Ausführungsform der Offenbarung zum dynamischen Einstellen des Wertes von DFE1 durch Berechnen der Ableitung der Differenz zwischen dem Läufer und dem Vorläufer. Obwohl die Blöcke in dem Flussdiagramm bezüglich in einer bestimmten Reihenfolge dargestellt sind, kann die Reihenfolge der Schritte modifiziert werden. Somit können die dargestellten Ausführungsformen in einer anderen Reihenfolge durchgeführt werden und einige Schritte/Blöcke können parallel durchgeführt werden. Einige der in aufgeführten Blöcke und/oder Vorgänge sind gemäß bestimmten Ausführungsformen optional. Die Nummerierung der Blöcke wird der Klarheit halber präsentiert und dient nicht dazu, eine Reihenfolge der Vorgänge vorzuschreiben, in der die verschiedenen Blöcke aufeinander folgen müssen. Außerdem können die Vorgänge der verschiedenen Flüsse in einer Vielzahl von Kombinationen verwendet werden.
Flussdiagramm 600 ist ein Prozess zur Ableitungs-DFE, der in einer Hardwarebeschreibungssprache (z.B. Verilog) programmiert sein kann, um die dem Prozess zugeordnete Hardware zu erzeugen. Bei Block 601 wird der Ableitungsspeicher auf null initialisiert und dfe1_step wird auf +1 initialisiert. Bei Block 602 wird der UI-Zähler auf null zurückgesetzt, das Vorzeichen von dfe1_step wird gewechselt und der DFE1-Wert wird um dfe1_step geändert. Bei Block 603 wird der Ableitungszähler (d.h. der Speicher) mit einem Produkt von dfe1_step, Datenfilter (Maske) und dem Vorzeichen des Fehlers aktualisiert. Bei Block 604 erfolgt eine Feststellung, ob der Absolutwert des Ableitungsspeichers größer als ein Schwellwert ist. Wenn die Feststellung eine Zustimmung ist (d.h. ja), dann wird der Prozess mit Block 605 fortgesetzt, andernfalls wird der Prozess mit Block 606 fortgesetzt. Bei Block 605 wird der DFE1-Wert basierend auf dem Vorzeichen des Ableitungsspeichers aktualisiert und dann der Prozess mit Block 606 fortgesetzt. Bei Block 606 erfolgt eine Feststellung, ob der UI-Zählerwert größer als eine Anzahl von UI pro DFE1-Umschaltung ist. Wenn die Feststellung eine Zustimmung ist, wird der Prozess mit Block 602 fortgesetzt, andernfalls wird der Prozess mit Block 603 fortgesetzt.
zeigt eine intelligente Vorrichtung (Smart Device) oder ein Computersystem oder ein System auf einem Chip (System-on-Chip, SoC) mit einer Vorrichtung zur Baudraten-Taktrückgewinnung gemäß einer Ausführungsform der Offenbarung. Es wird darauf hingewiesen, dass jene Elemente der , welche die gleichen Bezugszeichen (oder Bezeichnungen) wie die Elemente von anderen Abbildungen aufweisen, in beliebiger ähnlicher Weise wie der beschriebenen betrieben werden oder funktionieren können, aber nicht darauf beschränkt sind.
zeigt ein Blockschaltbild einer Ausführungsform einer mobilen Vorrichtung, bei der flache Schnittstellensteckverbinder verwendet werden könnten. In einer Ausführungsform repräsentiert die Datenverarbeitungsvorrichtung 1600 eine mobile Datenverarbeitungsvorrichtung, wie zum Beispiel ein Tablet-Computer, ein Mobiltelefon oder ein Smartphone, ein drahtlos-fähiger E-Reader oder eine andere drahtlose mobile Vorrichtung. Es versteht sich, dass bestimmte Komponenten allgemein dargestellt sind und nicht alle Komponenten solch einer Vorrichtung in der Datenverarbeitungsvorrichtung 1600 dargestellt sind.
In einer Ausführungsform umfasst die Datenverarbeitungsvorrichtung 1600 einen ersten Prozessor 2 1610 mit einer Vorrichtung zur Baudraten-Taktrückgewinnung, die unter Bezugnahme auf andere Ausführungsformen beschrieben wird. Andere Blöcke der Datenverarbeitungsvorrichtung 1600 können ebenfalls die unter Bezugnahme auf die Ausführungsformen beschriebene Vorrichtung zur Baudraten-Taktrückgewinnung umfassen. Die verschiedenen Ausführungsformen der vorliegenden Offenbarung können auch eine Netzschnittstelle innerhalb von 1670 umfassen, wie etwa eine Drahtlos-Schnittstelle, so dass eine Ausführungsform des Systems in eine drahtlose Vorrichtung, beispielsweise ein Mobiltelefon oder einen Personal Digital Assistant integriert werden kann.
In einer Ausführungsform kann der Prozessor 1610 (und Prozessor 2 1690) eine oder mehrere physische Vorrichtung(en) aufweisen, wie etwa Mikroprozessoren, Anwendungsprozessoren, Mikrosteuerungen, programmierbare Logikvorrichtungen oder andere Verarbeitungsmittel. Der Prozessor 1690 kann optional sein. Die vom Prozessor 1610 ausgeführten Verarbeitungsschritte umfassen die Ausführung einer Betriebsplattform oder eines Betriebssystems, auf der/dem die Anwendungen und/oder die Funktionen von Vorrichtungen ausgeführt werden. Die Verarbeitungsschritte umfassen Schritte in Bezug auf E/A (Eingabe/Ausgabe) mit einem menschlichen Benutzer oder mit anderen Vorrichtungen, Schritte in Bezug auf die Energieverwaltung und/oder Schritte in Bezug auf die Verbindung der Datenverarbeitungsvorrichtung 1600 mit einer anderen Vorrichtung beziehen. Die Verarbeitungsschritte können auch Schritte in Bezug auf Audio-E/A und/oder Anzeige-E/A umfassen.
In einer Ausführungsform umfasst die Datenverarbeitungsvorrichtung 1600 ein Audiosubsystem 1620, das Hardware- (z.B. Audiohardware und Audioschaltkreise) und Software- (z.B. Treiber und Kodierer-Decodierer) Komponenten repräsentiert, die mit dem Bereitstellen von Audiofunktionen an die Datenverarbeitungsvorrichtung verbunden sind. Audiofunktionen können einen Lautsprecher- und/oder Kopfhörerausgang sowie einen Mikrofoneingang umfassen. Vorrichtungen für solche Funktionen können in die Datenverarbeitungsvorrichtung 1600 integriert oder mit der Datenverarbeitungsvorrichtung 1600 verbunden sein. In einer Ausführungsform interagiert ein Benutzer mit der Datenverarbeitungsvorrichtung 1600, indem er Audiobefehle eingibt, die vom Prozessor 1610 empfangen und verarbeitet werden.
Das Anzeigesubsystem 1630 repräsentiert Hardware- (z.B. Anzeigevorrichtungen) und Software- (z.B. Treiber) Komponenten, die eine visuelle und/oder taktile Anzeige bereitstellen, über die ein Benutzer mit der Datenverarbeitungsvorrichtung 1600 interagieren kann. Das Anzeigesubsystem 1630 umfasst eine Anzeigeschnittstelle 1632, die den Bildschirm oder die Hardwarevorrichtung umfasst, welche(r) jeweils zum Bereitstellen einer Anzeige für den Benutzer verwendet wird. In einer Ausführungsform umfasst die Anzeigeschnittstelle 1632 eine vom Prozessor 1610 getrennte Logik, um wenigstens einen Teil der mit der Anzeige verbundenen Verarbeitung durchzuführen. In einer Ausführungsform umfasst das Anzeigesubsystem 1630 eine Berührungsbildschirm- (oder Berührungsfeld-) Vorrichtung, die einem Benutzer sowohl Ausgabe als auch Eingabe bereitstellt.
Die E/A-Steuerung 1640 repräsentiert Hardwarevorrichtungen und Softwarekomponenten, die mit der Interaktion mit einem Benutzer zu tun haben. Die E/A-Steuerung 1640 lässt sich zum Verwalten von Hardware betreiben, die Teil des Audiosubsystems 1620 und/oder des Anzeigesubsystems 1630 ist. Des Weiteren veranschaulicht die E/A-Steuerung 1640 einen Anschlusspunkt für zusätzliche Vorrichtungen, die mit der Datenverarbeitungsvorrichtung 1600 verbunden werden, über die ein Benutzer mit dem System interagieren könnte. Zum Beispiel können Vorrichtungen, die an die Datenverarbeitungsvorrichtung 1600 angeschlossen werden können, Mikrofonvorrichtungen, Lautsprecher- oder Stereosysteme, Videosysteme oder andere Anzeigevorrichtungen, Tastatur- oder Tastenfeldvorrichtungen oder andere E/A-Vorrichtungen zur Verwendung mit spezifischen Anwendungen wie zum Beispiel Kartenlesern oder anderen Vorrichtungen umfassen.
Wie oben erwähnt, kann die E/A-Steuerung 1640 mit dem Audiosubsystem 1620 und/oder dem Anzeigesubsystem 1630 interagieren. Zum Beispiel kann eine Eingabe durch ein Mikrofon oder eine andere Audiovorrichtung eine Eingabe oder Befehle für eine oder mehrere Anwendung(en) oder Funktion(en) der Datenverarbeitungsvorrichtung 1600 bereitstellen. Zusätzlich kann eine Audioausgabe anstatt oder zusätzlich zu einer Anzeigeausgabe bereitgestellt werden. In einem weiteren Beispiel, falls das Anzeigesubsystem 1630 einen Berührungsbildschirm umfasst, fungiert die Anzeigevorrichtung auch als eine Eingabevorrichtung, die wenigstens teilweise von der E/A-Steuerung 1640 verwaltet werden kann. Es kann auch zusätzliche Tasten oder Schalter an der Datenverarbeitungsvorrichtung 1600 geben, um von der E/A-Steuerung 1640 verwaltete E/A-Funktionen bereitzustellen.
In einer Ausführungsform verwaltet die E/A-Steuerung 1640 Vorrichtungen wie Beschleunigungsmesser, Kameras, Lichtsensoren oder andere Umweltsensoren oder andere Hardware, die in der Datenverarbeitungsvorrichtung 1600 enthalten sein kann. Die Eingabe kann Teil einer direkten Benutzerinteraktion sein sowie eine Eingabe von der Umwelt an das System bereitstellen, die dessen Vorgänge (wie zum Beispiel Filtern von Rauschen, Anpassen der Anzeige nach Erkennung der Helligkeit, Anwenden eines Blitzlichts für eine Kamera oder andere Funktionen) beeinflusst.
In einer Ausführungsform umfasst die Datenverarbeitungsvorrichtung 1600 eine Energieverwaltung 1650, die den Akkustromverbrauch, das Aufladen des Akkus und Merkmale im Zusammenhang mit dem energiesparenden Betrieb verwaltet. Das Speichersubsystem 1660 umfasst Speichervorrichtungen zum Speichern von Informationen in der Datenverarbeitungsvorrichtung 1600. Speicher kann nichtflüchtige (der Zustand ändert sich nicht, wenn die Stromzufuhr an die Speichervorrichtung unterbrochen wird) und/oder flüchtige (der Zustand ist unbestimmt, wenn die Stromzufuhr an die Speichervorrichtung unterbrochen wird) Speichervorrichtungen umfassen. Das Speichersubsystem 1660 kann Anwendungsdaten, Benutzerdaten, Musik, Fotos, Dokumente und andere Daten sowie Systemdaten (seien es lang- oder kurzfristige), die mit dem Ausführen der Anwendungen und Funktionen der Datenverarbeitungsvorrichtung 1600 zusammenhängen, speichern.
Bestandteile der Ausführungsformen werden auch in Form eines maschinenlesbaren Mediums (z.B. Speicher 1660) zum Speichern der von einem Computer ausführbaren Anweisungen (z.B. Anweisungen zum Implementieren beliebiger anderer hier beschriebener Prozesse) bereitgestellt. Das maschinenlesbare Medium (z.B. Speicher 1660) kann Flash-Speicher, optische Datenträger, CD-ROMs, DVD-ROMs, RAMs, EPROMs, EEPROMs, magnetische oder optische Karten, Phasenwechselspeicher (Phase Change Memory, PCM) oder andere Arten von maschinenlesbaren Medien umfassen, die zum Speichern von elektronischen oder von einem Computer ausführbaren Anweisungen geeignet sind, ist aber nicht auf diese beschränkt. Zum Beispiel können Ausführungsformen der Offenbarung als ein Computerprogramm (z.B. BIOS), das von einem entfernten Computer (z.B. einem Server) an einen anfragenden Computer (z.B. einen Client) in Form von Datensignalen über eine Kommunikationsverbindung (z.B. ein Modem oder eine Netzverbindung) übertragen wird, heruntergeladen werden.
Die Anbindung 1670 umfasst Hardwarevorrichtungen (z.B. drahtlose und/oder drahtgebundene Steckverbinder und Kommunikationshardware) und Softwarekomponenten (z.B. Treiber, Protokollstapel), um es der Datenverarbeitungsvorrichtung 1600 zu ermöglichen, mit externen Vorrichtungen zu kommunizieren. Die Datenverarbeitungsvorrichtung 1600 kann aus separaten Vorrichtungen, wie zum Beispiel anderen Datenverarbeitungsvorrichtungen, drahtlosen Zugangspunkten oder Basisstationen, sowie Peripheriegeräten, wie beispielsweise Kopfhörer, Drucker oder andere Vorrichtungen, bestehen.
Die Anbindung 1670 kann viele verschiedene Arten von Anbindungen umfassen. Verallgemeinernd wird die Datenverarbeitungsvorrichtung 1600 mit einer Mobilfunkanbindung 1672 und einer drahtlosen Anbindung 1674 dargestellt. Die Mobilfunkanbindung 1672 bezieht sich im Allgemeinen auf eine Anbindung an ein Mobilfunknetz, das von Mobilfunkbetreibern bereitgestellt wird, wie zum Beispiel über GSM (Global System for Mobile Communications, Globales System für Mobilkommunikation) oder Varianten oder Abwandlungen davon, CDMA (Code Division Multiple Access, Codemultiplex) oder Varianten oder Abwandlungen davon, TDM (Time Division Multiplexing, Zeitmultiplex) oder Varianten oder Abwandlungen davon oder andere Mobilfunkstandards. Die drahtlose Anbindung (oder drahtlose Schnittstelle) 1674 bezieht sich auf eine drahtlose Anbindung, die keine Mobilfunkanbindung ist, und kann persönliche Netze (Personal Area Networks, wie zum Beispiel Bluetooth, Nahfeldkommunikation, etc.), lokale Netze (wie zum Beispiel Wi-Fi) und/oder Weitverkehrsnetze (wie zum Beispiel WiMax) oder andere drahtlose Kommunikation umfassen.
Periphere Anschlüsse 1680 umfassen Hardwareschnittstellen und Steckverbinder sowie Softwarekomponenten (z.B. Treiber, Protokollstapel) zum Herstellen peripherer Verbindungen. Es versteht sich, dass die Datenverarbeitungsvorrichtung 1600 sowohl als periphere Vorrichtung („nach“ 1682) für andere Datenverarbeitungsvorrichtungen aufgefasst werden als auch periphere Vorrichtungen („von“ 1684), die mit ihr verbunden sind, aufweisen kann. Die Datenverarbeitungsvorrichtung 1600 weist üblicherweise einen „Andock“-Steckverbinder zum Verbinden mit anderen Datenverarbeitungsvorrichtungen zum Zwecke des Verwaltens (z.B. Herunterladen und/oder Hochladen, Ändern, Synchronisieren) von Inhalten auf der Datenverarbeitungsvorrichtung 1600 auf. Zusätzlich kann ein Andock-Steckverbinder das Verbinden der Datenverarbeitungsvorrichtung 1600 mit bestimmten Peripheriegeräten erlauben, die der Datenverarbeitungsvorrichtung 1600 erlauben, die Ausgabe von Inhalten, zum Beispiel an audiovisuelle und andere Systeme, zu steuern.
Zusätzlich zu einem proprietären Andock-Steckverbinder oder anderer proprietärer Verbindungshardware kann die Datenverarbeitungsvorrichtung 1600 periphere Verbindungen 1680 über allgemeine oder standardisierte Steckverbinder herstellen. Allgemeine Arten können einen USB- (Universal Serial Bus, universeller serieller Bus) Steckverbinder (welcher eine beliebige einer Anzahl verschiedener Hardwareschnittstellen umfassen kann), einen Anzeige-Port einschließlich MiniDisplayPort (MDP), High Definition Multimedia Interface (HDMI) Firewire und andere Arten umfassen.
Wenn in dieser Beschreibung „eine Ausführungsform“, „einige Ausführungsformen“ oder „andere Ausführungsformen“ erwähnt werden, ist damit gemeint, dass ein(e) bestimmte(s) Merkmal, Struktur oder Eigenschaft, das/die im Zusammenhang mit den Ausführungsformen beschrieben wird, wenigstens in einigen Ausführungsformen, aber nicht notwendigerweise in allen Ausführungsformen vorhanden ist. Die verschiedenen Stellen mit der Formulierung „eine Ausführungsform“ oder „einige Ausführungsformen“ beziehen sich nicht notwendigerweise alle auf dieselben Ausführungsformen. Wenn in dieser Beschreibung angegeben ist, dass eine Komponente, ein Merkmal, eine Struktur oder eine Eigenschaft vorhanden sein „kann“, „könnte“ oder „möglicherweise“ vorhanden ist, muss diese(s) bestimmte Komponente, Merkmal, Struktur oder Eigenschaft nicht unbedingt vorhanden sein. Falls sich die Beschreibung oder ein Anspruch auf „ein“ Element bezieht, bedeutet dies nicht, dass nur eines der Elemente vorhanden ist. Falls sich die Beschreibung oder ein Anspruch auf „ein zusätzliches“ Element bezieht, schließt dies nicht aus, dass mehr als ein zusätzliches Element vorhanden ist.
Ferner können die bestimmten Merkmale, Strukturen, Funktionen oder Eigenschaften auf jede geeignete Weise in einer oder mehreren Ausführungsformen miteinander kombiniert werden. Zum Beispiel kann eine erste Ausführungsform immer dann mit einer zweiten Ausführungsform kombiniert werden, wenn sich die bestimmten Merkmale, Strukturen, Funktionen oder Eigenschaften der beiden Ausführungsformen nicht gegenseitig ausschließen.
Außerdem können bekannte Strom-/Erdungsverbindungen in integrierten Schaltkreis-Chips (Integrated Circuit, IC) und anderen Komponenten in den vorgelegten Abbildungen im Sinne einer vereinfachten Darstellung und Erläuterung entweder wiedergegeben sein oder auch nicht, um die Erfindung möglichst klar darzustellen. Ferner können Anordnungen in Form eines Blockschaltbilds dargestellt sein, um die Erfindung möglichst klar darzustellen, und auch im Hinblick darauf, dass Besonderheiten in Bezug auf die Implementierung derartiger Blockschaltbild-Anordnungen in hohem Maße davon abhängen, auf welcher Plattform die vorliegende Erfindung implementiert werden soll (d.h. derartige Besonderheiten sollten sich einem Fachmann auf diesem Gebiet der Technik von selbst erschließen). An Stellen, an denen besondere Einzelheiten (z.B. Schaltkreise) zum Zwecke der Beschreibung beispielhafter Ausführungsformen der Erfindung angegeben sind, sollte es für Fachleute offensichtlich sein, dass die Erfindung ohne diese besonderen Einzelheiten oder mit einer Abwandlung derselben verwirklicht werden kann. Die Beschreibung ist somit als veranschaulichend und nicht als einschränkend anzusehen.
Die folgenden Beispiele beziehen sich auf weitere Ausführungsformen. Einzelheiten der Beispiele können an beliebiger Stelle in einer oder mehreren Ausführungsform(en) verwendet werden. Alle optionalen Merkmale der hier beschriebenen Vorrichtung können auch im Hinblick auf ein Verfahren oder einen Prozess implementiert werden.
Zum Beispiel wird eine Vorrichtung bereitgestellt, umfassend: einen Entscheidungsrückkopplungsentzerrer (Decision Feedback Equalizer, DFE) und einen operativ an den DFE gekoppelten Phasendetektor zum Einstellen einer Abtastungsphase basierend auf einem ersten Nachläuferwert einer gemischten Pulsantwort, der im Wesentlichen gleich null ist, wenn der Phasendetektor Datenbits erfasst, die ein aktuelles Bit und ein nächstes Bit haben, so dass ein Wert des aktuellen Bits ungleich dem Wert des nächsten Bits ist. In einer Ausführungsform umfasst die Vorrichtung ferner eine Logik zum Initialisieren eines ersten Nachläuferwerts des DFE auf einen von null verschiedenen Wert. In einer Ausführungsform ist die Logik ausgelegt, den ersten Nachläuferwert des DFE zu steuern, wenn der Phasendetektor aktiviert ist. In einer Ausführungsform ist die Logik ausgelegt, den ersten Nachläuferwert des DFE zu bestimmen. In einer Ausführungsform ist die Logik ausgelegt, den ersten Nachläuferwert des DFE unter Verwendung wenigstens einer der folgenden Techniken zu bestimmen: SSLMS oder Null-Forcieren; bitfehlerbasiert oder mittlerer quadratischer Fehler.
In einer Ausführungsform ist der Phasendetektor ausgelegt, eine Taktfehlerschätzung zu erzeugen, die einem Filterfaktor unterliegt, der von einer Differenz zwischen dem aktuellen Bit und dem nächsten Bit repräsentiert wird. In einer Ausführungsform umfasst die Vorrichtung ferner einen weiteren Phasendetektor zum Einstellen einer anfänglichen Abtastungsphase, die auf Gleichsetzen eines auf einer Pulsantwort basierten Vorläuferwerts mit einem Nachläuferwert basiert. In einer Ausführungsform erzeugt der weitere Phasendetektor eine Taktfehlerschätzung, die eine MMA-Taktfehlerschätzung oder eine Qureshi-Taktfehlerschätzung ist. In einer Ausführungsform umfasst die Vorrichtung ferner eine Logik zum sequentiellen Betreiben einer Taktdatenrückgewinnung, so dass der weitere Phasendetektor vor dem Betreiben des Phasendetektors betrieben wird. In einer Ausführungsform erzeugt der Phasendetektor eine Taktfehlerschätzung, die eine modifizierte MMB-Taktfehlerschätzung ist.
In einem weiteren Beispiel wird ein Verfahren zum Abtasten von Daten auf einer Verbindung bereitgestellt. In einer Ausführungsform umfasst das Verfahren: Initialisieren eines Verbindungsbetriebswerts, so dass eine Abtastungsphase existiert, für die ein ISI-Beitrag eines ersten Nachläufers im Wesentlichen null ist; Einstellen, in Reaktion auf das Initialisieren, der Abtastungsphase zum Abtasten von Daten auf der Verbindung durch Aktivieren eines Phasendetektors; und Modifizieren eines Werts des ersten Nachläufers des DFE, um eine Differenz zwischen einem Pulsantwortläufer- und einem Vorläuferwert zu erhöhen; und Modifizieren einer Ausgabe des Phasendetektors, um Änderungen des modifizierten Werts des ersten Nachläufers des DFE zu verfolgen.
In einer Ausführungsform ist der Phasendetektor ausgelegt, eine Taktfehlerschätzung zu erzeugen, die einem Filterfaktor unterliegt, der von einer Differenz zwischen einem aktuellen Bit und einem nächsten Bit der von der Verbindung empfangenen Datenbits repräsentiert wird. In einer Ausführungsform wird das Initialisieren von einem weiteren Phasendetektor ausgeführt, um eine Taktfehlerschätzung zu erzeugen. In einer Ausführungsform ist der weitere Phasendetektor ausgelegt, die Taktfehlerschätzung unter Verwendung entweder einer MMA-Taktfehlerschätzung oder einer Qureshi-Taktfehlerschätzung zu erzeugen. In einer Ausführungsform ist der Phasendetektor ausgelegt, eine Taktfehlerschätzung zu erzeugen, die eine modifizierte MMB-Taktfehlerschätzung ist.
In einem weiteren Beispiel wird ein System bereitgestellt, umfassend: eine Speichereinheit; einen Prozessor, der mit der Speichereinheit verbunden ist, wobei der Prozessor umfasst: einen Empfänger, der ausgelegt ist, Daten von einem Sender zu empfangen, wobei der Empfänger umfasst: einen Entscheidungsrückkopplungsentzerrer (Decision Feedback Equalizer, DFE); und einen operativ an den DFE gekoppelten Phasendetektor zum Erfassen von wenigstens zwei Datenbits, umfassend ein aktuelles Bit und ein nächstes Bit, so dass der Wert des aktuellen Bits ungleich dem Wert des nächsten Bits ist, wobei der Phasendetektor ausgelegt ist, eine Abtastungsphase basierend auf einem Pulsantwort-basierten Nachläuferwert, der im Wesentlichen gleich null ist, einzustellen; und eine drahtlose Schnittstelle, um dem Prozessor zu ermöglichen, mit einer weiteren Vorrichtung zu kommunizieren.
In einer Ausführungsform umfasst der Empfänger ferner eine Logik zum Initialisieren eines ersten Nachläuferwerts des DFE auf einen von null verschiedenen Wert. In einer Ausführungsform ist die Logik ausgelegt, den ersten Nachläuferwert des DFE zu steuern, wenn der Phasendetektor aktiviert ist. In einer Ausführungsform ist die Logik ausgelegt, den ersten Nachläuferwert des DFE zu bestimmen. In einer Ausführungsform umfasst der Empfänger ferner einen weiteren Phasendetektor zum Einstellen einer anfänglichen Abtastungsphase, die auf Gleichsetzen eines auf einer Pulsantwort basierten Vorläuferwerts mit einem Nachläuferwert basiert.
In einem weiteren Beispiel wird eine Vorrichtung bereitgestellt, umfassend: Mittel zum Initialisieren eines Verbindungsbetriebswerts, so dass eine Abtastungsphase existiert, für die ein ISI-Beitrag eines ersten Nachläufers im Wesentlichen null ist; Mittel zum Einstellen, in Reaktion auf das Initialisieren, der Abtastungsphase zum Abtasten von Daten auf der Verbindung durch Aktivieren eines Phasendetektors; Mittel zum Modifizieren eines Werts des ersten Nachläufers des DFE, um eine Differenz zwischen einem Pulsantwortläufer- und einem Vorläuferwert zu erhöhen; und Mittel zum Modifizieren einer Ausgabe des Phasendetektors, um Änderungen des modifizierten ersten Nachläuferwerts des DFE zu verfolgen.
In einer Ausführungsform umfasst die Vorrichtung ferner Mittel zum Erzeugen einer Taktfehlerschätzung, die einem Filterfaktor unterliegt, der von einer Differenz zwischen einem aktuellen Bit und einem nächsten Bit von über die Verbindung empfangenen Datenbits repräsentiert wird. In einer Ausführungsform wird das Initialisieren von einem weiteren Phasendetektor ausgeführt, um eine Taktfehlerschätzung zu erzeugen. In einer Ausführungsform ist der weitere Phasendetektor ausgelegt, die Taktfehlerschätzung unter Verwendung einer Mueller-Muller-Typ-A-Taktfehlerschätzung oder einer Qureshi-Taktfehlerschätzung zu erzeugen. In einer Ausführungsform ist der Phasendetektor ausgelegt, eine Taktfehlerschätzung, die eine modifizierte Mueller-Muller-Typ-B-Taktfehlerschätzung ist, zu erzeugen.
In einem weiteren Beispiel wird ein Verfahren bereitgestellt, umfassend: Einstellen, durch einen an einen DFE gekoppelten Phasendetektor, einer Abtastungsphase basierend auf einem ersten Nachläuferwert einer gemischten Pulsantwort, der im Wesentlichen gleich null ist, wenn der Phasendetektor Datenbits erfasst, die ein aktuelles Bit und ein nächstes Bit haben, so dass der Wert des aktuellen Bits ungleich dem Wert des nächsten Bits ist. In einer Ausführungsform umfasst das Verfahren ferner das Initialisieren eines ersten Nachläuferwerts des DFE auf einen von null verschiedenen Wert. In einer Ausführungsform umfasst das Verfahren ferner das Steuern des ersten Nachläuferwerts des DFE, wenn der Phasendetektor aktiviert ist.
In einer Ausführungsform umfasst das Verfahren ferner das Bestimmen des ersten Nachläuferwerts des DFE. In einer Ausführungsform umfasst das Verfahren ferner das Bestimmen des ersten Nachläuferwerts des DFE unter Verwendung wenigstens einer der folgenden Techniken: SSLMS oder Null-Forcieren; bitfehlerbasiert oder mittlerer quadratischer Fehler. In einer Ausführungsform umfasst das Verfahren ferner das Erzeugen, durch den Phasendetektor, einer Taktfehlerschätzung, die einem Filterfaktor unterliegt, der von einer Differenz zwischen dem aktuellen Bit und dem nächsten Bit repräsentiert wird. In einer Ausführungsform umfasst das Verfahren ferner das Einstellen, durch einen weiteren Phasendetektor, einer anfänglichen Abtastungsphase, die auf Gleichsetzen eines auf einer Pulsantwort basierten Vorläuferwerts mit einem Nachläuferwert basiert.
In einer Ausführungsform umfasst das Verfahren ferner das Erzeugen, durch den weiteren Phasendetektor, einer Taktfehlerschätzung, die eine Mueller-Muller-Typ-A-Taktfehlerschätzung oder eine Qureshi-Taktfehlerschätzung ist. In einer Ausführungsform umfasst das Verfahren ferner eine Sequenzierungsoperation einer Taktdatenrückgewinnung, so dass der weitere Phasendetektor ausgelegt ist, vor dem Betreiben des Phasendetektors betrieben zu werden. In einer Ausführungsform umfasst das Verfahren ferner das Erzeugen, durch den Phasendetektor, einer Taktfehlerschätzung, die eine modifizierte Mueller-Muller-Typ-B-Taktfehlerschätzung ist.
Es wird eine Zusammenfassung beigefügt, die es dem Leser gestattet, sich über die Art und den Hauptinhalt der technischen Offenbarung zu informieren. Die Zusammenfassung wird in dem Bewusstsein vorgelegt, dass sie nicht verwendet werden wird, um den Schutzumfang oder die Bedeutung der Ansprüche einzuschränken. Die folgenden Ansprüche werden in die vorliegende ausführliche Beschreibung aufgenommen, wobei jeder Anspruch für sich als gesonderte Ausführungsform steht.

Claims

Vorrichtung, umfassend: einen Entscheidungsrückkopplungsentzerrer („Decision Feedback Equalizer“, DFE); einen operativ an den Entscheidungsrückkopplungsentzerrer gekoppelten Phasendetektor zum Einstellen einer Abtastungsphase basierend auf einem ersten Nachläuferwert einer gemischten Pulsantwort, der im Wesentlichen gleich null ist, wenn der Phasendetektor Datenbits erfasst, die ein aktuelles Bit und ein nächstes Bit haben, so dass ein Wert des aktuellen Bits ungleich einem Wert des nächsten Bits ist; und einen weiteren Phasendetektor zum Einstellen einer anfänglichen Abtastungsphase, die auf Gleichsetzen eines auf einer Pulsantwort basierten Vorläuferwerts mit einem Nachläuferwert basiert.
Vorrichtung nach Anspruch 1, wobei eine Logik ausgelegt ist, einen ersten Nachläuferwert des Entscheidungsrückkopplungsentzerrers zu bestimmen.
Vorrichtung nach Anspruch 2, wobei die Logik ausgelegt ist, den ersten Nachläuferwert des Entscheidungsrückkopplungsentzerrers unter Verwendung wenigstens einer der folgenden Techniken zu bestimmen: SSLMS oder Null-Forcieren, Bitfehlerbasiert, oder mittlerer quadratischer Fehler.
Vorrichtung nach einem der Ansprüche 1 bis 3, wobei der Phasendetektor ausgelegt ist, eine Taktfehlerschätzung zu erzeugen, die einem Filterfaktor unterliegt, der von einer Differenz zwischen dem aktuellen Bit und dem nächsten Bit repräsentiert wird.
Vorrichtung nach Anspruch 4, wobei der weitere Phasendetektor ausgelegt ist, eine Taktfehlerschätzung zu erzeugen, die eine Mueller-Muller-Typ-A-Taktfehlerschätzung oder eine Qureshi-Taktfehlerschätzung ist.
Vorrichtung nach Anspruch 4 oder 5, ferner umfassend eine Logik zum sequentiellen Betreiben einer Taktdatenrückgewinnung, so dass der weitere Phasendetektor vor dem Betreiben des Phasendetektors betrieben wird.
Vorrichtung nach einem der Ansprüche 1 bis 6, wobei der Phasendetektor ausgelegt ist, eine Taktfehlerschätzung zu erzeugen, die eine modifizierte Mueller-Muller-Typ-B-Taktfehlerschätzung ist.
Verfahren zum Abtasten von Daten auf einer Verbindung, wobei das Verfahren umfasst: Initialisieren eines Verbindungsbetriebswerts, so dass eine Abtastungsphase existiert, für die ein Intersymbolinterferenz, ISI,-Beitrag eines ersten Nachläufers im Wesentlichen null ist, wobei das Initialisieren der Abtastungsphase auf Gleichsetzen eines auf einer Pulsantwort basierten Vorläuferwerts mit einem Nachläuferwert basiert; Einstellen, in Reaktion auf das Initialisieren, der Abtastungsphase zum Abtasten von Daten auf der Verbindung durch Aktivieren eines Phasendetektors; und Modifizieren eines Werts des ersten Nachläufers eines Entscheidungsrückkopplungsentzerrer („Decision Feedback Equalizer“, DFE), um eine Differenz zwischen einem Pulsantwortläufer- und einem Vorläuferwert zu erhöhen; und Modifizieren einer Ausgabe des Phasendetektors, um Änderungen des modifizierten Werts des ersten Nachläufers des Entscheidungsrückkopplungsentzerrers zu verfolgen.
Verfahren nach Anspruch 8, wobei der Phasendetektor ausgelegt ist, eine Taktfehlerschätzung zu erzeugen, die einem Filterfaktor unterliegt, der von einer Differenz zwischen einem aktuellen Bit und einem nächsten Bit von über die Verbindung empfangenen Datenbits repräsentiert wird.
Verfahren nach Anspruch 8 oder 9, wobei das Initialisieren von einem weiteren Phasendetektor ausgeführt wird, um eine Taktfehlerschätzung zu erzeugen.
Verfahren nach Anspruch 10, wobei der weitere Phasendetektor ausgelegt ist, die Taktfehlerschätzung unter Verwendung einer Mueller-Muller-Typ-A-Taktfehlerschätzung oder einer Qureshi-Taktfehlerschätzung zu erzeugen.
Verfahren nach einem der Ansprüche 8 bis 11, wobei der Phasendetektor ausgelegt ist, eine Taktfehlerschätzung zu erzeugen, die eine modifizierte Mueller-Muller-Typ-B-Taktfehlerschätzung ist.
System, umfassend: eine Speichereinheit; einen Prozessor, der mit der Speichereinheit verbunden ist, wobei der Prozessor umfasst: einen Empfänger, der ausgelegt ist, Daten von einem Sender zu empfangen, wobei der Empfänger umfasst: einen Entscheidungsrückkopplungsentzerrer („Decision Feedback Equalizer“, DFE); einen operativ an den Entscheidungsrückkopplungsentzerrer gekoppelten Phasendetektor zum Erfassen von wenigstens zwei Datenbits, umfassend ein aktuelles Bit und ein nächstes Bit, so dass der Wert des aktuellen Bits ungleich einem Wert des nächsten Bits ist, wobei der Phasendetektor ausgelegt ist, eine Abtastungsphase basierend auf einem Pulsantwort-basierten Nachläuferwert, der im Wesentlichen gleich null ist, einzustellen; und einen weiteren Phasendetektor zum Einstellen einer anfänglichen Abtastungsphase, die auf Gleichsetzen eines auf einer Pulsantwort basierten Vorläuferwerts mit einem Nachläuferwert basiert; und eine drahtlose Schnittstelle, um dem Prozessor zu ermöglichen, mit einer weiteren Vorrichtung zu kommunizieren.
System nach Anspruch 13, wobei die Logik ausgelegt ist, einen ersten Nachläuferwert des Entscheidungsrückkopplungsentzerrers zu bestimmen.
Vorrichtung zum Abtasten von Daten auf einer Verbindung, wobei die Vorrichtung umfasst: Mittel zum Initialisieren eines Verbindungsbetriebswerts, so dass eine Abtastungsphase existiert, für die ein Intersymbolinterferenz, ISI,-Beitrag eines ersten Nachläufers im Wesentlichen null ist, wobei das Initialisieren der Abtastungsphase auf Gleichsetzen eines auf einer Pulsantwort basierten Vorläuferwerts mit einem Nachläuferwert basiert; Mittel zum Einstellen, in Reaktion auf das Initialisieren, der Abtastungsphase zum Abtasten von Daten auf der Verbindung durch Aktivierung eines Phasendetektors; und Mittel zum Modifizieren eines Werts des ersten Nachläufers eines Entscheidungsrückkopplungsentzerrer („Decision Feedback Equalizer“, DFE), um eine Differenz zwischen einem Pulsantwortläufer- und einem Vorläuferwert zu erhöhen; und Mittel zum Modifizieren einer Ausgabe des Phasendetektors, um Änderungen des modifizierten Werts des ersten Nachläufers des Entscheidungsrückkopplungsentzerrers zu verfolgen.
Vorrichtung nach Anspruch 15, ferner umfassend Mittel zum Erzeugen einer Taktfehlerschätzung, die einem Filterfaktor unterliegt, der von einer Differenz zwischen einem aktuellen Bit und einem nächsten Bit von über die Verbindung empfangenen Datenbits repräsentiert wird.
Vorrichtung nach Anspruch 15 oder 16, wobei das Initialisieren von einem weiteren Phasendetektor ausgeführt wird, um eine Taktfehlerschätzung zu erzeugen.
Vorrichtung nach Anspruch 17, wobei der weitere Phasendetektor ausgelegt ist, die Taktfehlerschätzung unter Verwendung einer Mueller-Muller-Typ-A-Taktfehlerschätzung oder einer Qureshi-Taktfehlerschätzung zu erzeugen.
Vorrichtung nach einem der Ansprüche 15 bis 18, wobei der Phasendetektor ausgelegt ist, eine Taktfehlerschätzung zu erzeugen, die eine modifizierte Mueller-Muller-Typ-B-Schätzung des Taktfehlers ist.
Verfahren, umfassend: Einstellen, durch einen operativ an einen Entscheidungsrückkopplungsentzerrer („Decision Feedback Equalizer“, DFE) gekoppelten Phasendetektor, einer Abtastungsphase basierend auf einem ersten Nachläuferwert einer gemischten Pulsantwort, der im Wesentlichen gleich null ist, wenn der Phasendetektor Datenbits erfasst, die ein aktuelles Bit und ein nächstes Bit haben, so dass ein Wert des aktuellen Bits ungleich einem Wert des nächsten Bits ist; und Einstellen, durch einen weiteren Phasendetektor, einer anfänglichen Abtastungsphase, die auf Gleichsetzen eines auf einer Pulsantwort basierten Vorläuferwerts mit einem Nachläuferwert basiert.
Verfahren nach Anspruch 20, ferner umfassend das Bestimmen eines ersten Nachläuferwerts des Entscheidungsrückkopplungsentzerrers, unter Verwendung wenigstens einer der folgenden Techniken: SSLMS oder Null-Forcieren, Bitfehlerbasiert, oder mittlerer quadratischer Fehler.
Verfahren nach Anspruch 20 oder 21, ferner umfassend das Erzeugen, durch den Phasendetektor, einer Taktfehlerschätzung, die einem Filterfaktor unterliegt, der von einer Differenz zwischen dem aktuellen Bit und dem nächsten Bit repräsentiert wird.
Verfahren nach Anspruch 22, ferner umfassend das Erzeugen, durch den weiteren Phasendetektor, einer Taktfehlerschätzung, die eine Mueller-Muller-Typ-A-Taktfehlerschätzung oder eine Qureshi-Taktfehlerschätzung ist.
Verfahren nach einem der Ansprüche 20 bis 23, ferner umfassend das Erzeugen, durch den Phasendetektor, einer Taktfehlerschätzung, die eine modifizierte Mueller-Muller-Typ-B-Taktfehlerschätzung ist.