TWI757212B - 具有快速追鎖及頻寬穩定機制的時脈資料恢復電路及方法 - Google Patents

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Abstract

一種具有快速追鎖及頻寬穩定機制的時脈資料恢復方法，應用於時脈資料恢復電路中，包含：使相位偵測電路在適應性控制週期中，偵測序列資料及取樣時脈的位置相對關係產生追鎖方向；使適應性追鎖電路直接將時脈週期中的第一時脈週期對應的追鎖方向輸出為適應性追鎖方向，並僅在第一時脈週期後之各其他時脈週期對應的當下追鎖方向為存在且與前一時脈週期對應的前一追鎖方向不同時使當下追鎖方向取代前一追鎖方向輸出為適應性追鎖方向，且在適應性追鎖方向變動時據以產生實際追鎖方向；以及使時脈控制電路根據實際追鎖方向調整取樣時脈的相位。

Description

具有快速追鎖及頻寬穩定機制的時脈資料恢復電路及方法
本發明是關於時脈資料恢復技術，尤其是關於一種具有快速追鎖及頻寬穩定機制的時脈資料恢復電路及方法。
在序列有線傳輸系統接收器中，時脈資料恢復電路可依據取樣時脈相對資料的上升或下降邊緣的領先或落後關係，判斷取樣時脈是否鎖定傳送過來的高速序列資料。
由於序列資料並非固定頻率出現上升與下降邊緣，不同時間會有不同的轉換密度，因此造成追鎖能力的差異，使時脈資料恢復電路的頻寬具有不確定性。再者，時脈資料恢復電路偵測到時脈領先或落後資料邊緣的瞬間到真正進行追鎖時，會有延遲。這個延遲在時脈資料恢復電路的非線性系統中，會直接造成追鎖抖動，當前述的轉換密度越高，或說頻寬越大時，就會造成此種抖動線性增加。因此，頻寬與追鎖抖動往往成為權衡（trade-off）的代價，難以兼具。
鑑於先前技術的問題，本發明之一目的在於提供一種具有快速追鎖及頻寬穩定機制的時脈資料恢復電路及方法，以改善先前技術。
本發明包含一種具有快速追鎖及頻寬穩定機制的時脈資料恢復（clock data recovery；CDR）電路，包含：相位偵測電路、適應性追鎖電路以及時脈控制電路。相位偵測電路配置以接收序列資料以及取樣時脈，以在包含取樣時脈的複數個時脈週期的適應性控制週期中，偵測每一時脈週期之二時脈邊緣與序列資料之資料邊緣之位置相對關係產生追鎖方向。適應性追鎖電路配置以依序接收每一時脈週期之追鎖方向，直接將時脈週期中的第一時脈週期對應的追鎖方向輸出為適應性追鎖方向，並僅在第一時脈週期後之各其他時脈週期對應的當下追鎖方向為存在且與前一時脈週期對應的前一追鎖方向不同時使當下追鎖方向取代前一追鎖方向輸出為適應性追鎖方向，且在適應性控制週期中於適應性追鎖方向變動時根據變動後的適應性追鎖方向產生實際追鎖方向。時脈控制電路配置以根據實際追鎖方向調整取樣時脈的相位。
本發明另包含一種具有快速追鎖及頻寬穩定機制的時脈資料恢復方法，應用於時脈資料恢復電路中，包含：使相位偵測電路接收序列資料以及取樣時脈，以在包含取樣時脈的複數個時脈週期的適應性控制週期中，偵測每一時脈週期之二時脈邊緣與序列資料之資料邊緣之位置相對關係產生追鎖方向；使適應性追鎖電路依序接收每一時脈週期之追鎖方向，直接將時脈週期中的第一時脈週期對應的追鎖方向輸出為適應性追鎖方向，並僅在第一時脈週期後之各其他時脈週期對應的當下追鎖方向為存在且與前一時脈週期對應的前一追鎖方向不同時使當下追鎖方向取代前一追鎖方向輸出為適應性追鎖方向，且在適應性控制週期中於適應性追鎖方向變動時根據變動後的適應性追鎖方向產生實際追鎖方向；以及使時脈控制電路根據實際追鎖方向調整取樣時脈的相位。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本發明之一目的在於提供一種具有快速追鎖及頻寬穩定機制的時脈資料恢復電路及方法，兼具快速反應與投票機制的優點，達到頻寬穩定、降低抖動以及降低延遲的目的。
請參照圖1。圖1顯示本發明一實施例中，一種具有快速追鎖及頻寬穩定機制的時脈資料恢復電路100的電路圖。時脈資料恢復電路100包含相位偵測電路110、適應性追鎖電路120以及時脈控制電路130。
請同時參照圖2。圖2顯示本發明一實施例中，時脈資料恢復電路100所接收的序列資料DATA以及取樣時脈CLK的訊號波形圖。
於一實施例中，時脈資料恢復電路100是以適應性控制週期為單位進行運作，其中適應性控制週期包含複數個時脈週期。圖2示例性地繪示出適應性控制週期T1~T3，並分別包含6個時脈週期。其中，適應性控制週期T1包含6個時脈週期CK11~CK16，適應性控制週期T2包含6個時脈週期CK21~CK26，適應性控制週期T3包含6個時脈週期CK31~CK36。
相位偵測電路110配置以接收序列資料DATA以及取樣時脈CLK，以在各適應性控制週期中，偵測取樣時脈CLK的每一時脈週期之二時脈邊緣與序列資料DATA之資料邊緣之位置相對關係產生追鎖方向UPraw/DNraw。在圖2中，僅示例性地繪示出對應於適應性控制週期T1中的時脈週期CK11的二時脈邊緣CE1、CE2，以及時脈邊緣CE1、CE2對應偵測的資料邊緣DE。於一實施例中，時脈邊緣CE1、CE2分別為正緣與負緣。
於一實施例中，當序列資料DATA所包含的資料是例如圖2中時脈週期CK11~CK14所取樣的部分，有0、1間的轉換時，資料邊緣DE為存在。此時，相位偵測電路110所產生的追鎖方向UPraw/DNraw為存在，且由相位偵測電路110依據時脈邊緣CE1、CE2與資料邊緣DE的位置相對關係決定。其中，追鎖方向UPraw/DNraw可為向前或向後。
另一方面，當序列資料DATA所包含的資料是例如圖2中時脈週期CK15所取樣的部分，為連續的0或連續的1時，資料邊緣DE不存在，而使相位偵測電路110無法判斷時脈邊緣CE與資料邊緣DE的位置相對關係。此時，相位偵測電路110所產生的追鎖方向UPraw/DNraw為不存在。
於一實施例中，追鎖方向UPraw/DNraw可由向前參數UPraw以及向後參數DNraw表示。其中，當向前參數UPraw為1且向後參數DNraw為0，追鎖方向UPraw/DNraw=(1,0)而為「向前」。當向前參數UPraw為0且向後參數DNraw為1，追鎖方向UPraw/DNraw=(0,1)而為「向後」。當向前參數UP為0且向後參數DN為0，追鎖方向UPraw/DNraw=(0,0)而為「不存在」。
需注意的是，上述的表示形式僅為一範例。於其他實施例中，追鎖方向UPraw/DNraw亦可以其他形式表示。
適應性追鎖電路120配置以依序接收每一時脈週期之追鎖方向UPraw/DNraw，並對應每一適應性控制週期產生適應性追鎖方向UPad/DNad。於一實施例中，適應性追鎖方向UPad/DNad亦可以向前參數UPad以及向後參數DNad表示。
以下將以一個使用情境中的適應性控制週期T1~T3為例描述適應性追鎖電路120的操作。在此使用情境中，適應性控制週期T1的時脈週期CK11~CK16對應的追鎖方向UPraw/DNraw 分別為向前、向後、向前、向前、不存在以及向後。時脈週期CK21~CK26對應的追鎖方向UPraw/DNraw分別為向前、不存在、不存在、不存在、不存在、不存在。時脈週期CK31~CK36對應的追鎖方向UPraw/DNraw則全為不存在。
首先，在每一適應性控制週期中，無論前一適應性控制週期最終輸出的追鎖方向為何，適應性追鎖電路120直接將時脈週期中的第一時脈週期對應的追鎖方向UPraw/DNraw輸出為適應性追鎖方向UPad/DNad。
對於適應性控制週期T1而言，由於第一時脈週期CK11對應的追鎖方向UPraw/DNraw為「向前」，適應性追鎖電路120直接將「向前」的追鎖方向輸出為適應性追鎖方向UPad/DNad。
進一步地，適應性追鎖電路120判斷第一時脈週期後之各其他時脈週期對應的當下追鎖方向是否為存在，且判斷當下追鎖方向與前一時脈週期對應的前一追鎖方向是否為不同。適應性追鎖電路120在當下追鎖方向為存在且與前一追鎖方向不同時，使當下追鎖方向取代前一追鎖方向輸出為適應性追鎖方向UPad/DNad。
由於時脈週期CK12所對應的當下追鎖方向為存在且為「向後」，與時脈週期CK11所對應為「向前」的前一追鎖方向相反，適應性追鎖電路120將使當下追鎖方向取代前一追鎖方向輸出為適應性追鎖方向UPad/DNad。此時適應性追鎖方向UPad/DNad為「向後」。
由於時脈週期CK13所對應的當下追鎖方向為存在且為「向前」，與時脈週期CK12所對應為「向後」的前一追鎖方向相反，適應性追鎖電路120將使當下追鎖方向取代前一追鎖方向輸出為適應性追鎖方向UPad/DNad。此時適應性追鎖方向UPad/DNad為「向前」。
另一方面，在當下追鎖方向為存在且與前一追鎖方向相同時，適應性追鎖電路120維持前一追鎖方向為適應性追鎖方向UPad/DNad。
由於時脈週期CK14所對應的當下追鎖方向為「向前」，與時脈週期CK13所對應為「向前」的前一追鎖方向相同，適應性追鎖電路120將維持前一追鎖方向為適應性追鎖方向UPad/DNad。此時適應性追鎖方向UPad/DNad為「向前」。
又一方面，在當下追鎖方向為不存在時，適應性追鎖電路120亦維持前一追鎖方向為適應性追鎖方向UPad/DNad。
由於時脈週期CK15所對應的當下追鎖方向為「不存在」，適應性追鎖電路120將維持前一追鎖方向為適應性追鎖方向UPad/DNad。此時適應性追鎖方向UPad/DNad為「向前」。
此外，在前一追鎖方向為「不存在」，而當下追鎖方向為存在時，當下追鎖方向即與前一追鎖方向不同，適應性追鎖電路120亦使當下追鎖方向取代前一追鎖方向輸出為適應性追鎖方向UPad/DNad。
由於時脈週期CK16所對應的當下追鎖方向為「向後」，且時脈週期CK15所對應的前一追鎖方向為「不存在」，適應性追鎖電路120將使當下追鎖方向取代前一追鎖方向輸出為適應性追鎖方向UPad/DNad。此時適應性追鎖方向UPad/DNad為「向後」。
對於適應性控制週期T2而言，由於第一時脈週期CK21對應的追鎖方向UPraw/DNraw為「向前」，適應性追鎖電路120直接將「向前」的追鎖方向輸出為適應性追鎖方向UPad/DNad。由於時脈週期CK21後的時脈週期CK22~CK26各對應的當下追鎖方向均為「不存在」，依照上述的機制，適應性追鎖電路120將依序維持前一追鎖方向為適應性追鎖方向UPad/DNad。此時適應性追鎖方向UPad/DNad持續為「向前」。
對於適應性控制週期T3而言，由於其第一時脈週期CK31的追鎖方向UPraw/DNraw為「不存在」，適應性追鎖電路120直接將「不存在」的追鎖方向輸出為適應性追鎖方向UPad/DNad。由於時脈週期CK31後的時脈週期CK32~CK36各對應的當下追鎖方向均為「不存在」，依照上述的機制，適應性追鎖電路120將依序維持前一追鎖方向為適應性追鎖方向UPad/DNad。此時適應性追鎖方向UPad/DNad持續為「不存在」。
適應性追鎖電路120更配置以在適應性控制週期中於適應性追鎖方向UPad/DNad變動時根據變動後的適應性追鎖方向UPad/DNad產生實際追鎖方向UP/DN。
進一步地，時脈控制電路130根據實際追鎖方向UP/DN調整取樣時脈CLK的相位。更詳細的說，時脈控制電路130在適應性追鎖方向UPad/DNad為向前時向前調整取樣時脈CLK的相位，在適應性追鎖方向UPad/DNad為向後時向後調整取樣時脈CLK的相位，且在適應性追鎖方向為不存在時不調整取樣時脈CLK的相位。
根據上述，在每一適應性控制週期中，當適應性追鎖電路120連續以存在的一個追鎖方向輸出為適應性追鎖方向UPad/DNad時，將僅會據以在第一次產生存在的實際追鎖方向UP/DN，並對應後續的適應性追鎖方向UPad/DNad產生不存在的實際追鎖方向UP/DN。因此，時脈控制電路130僅會針對第一次的該追鎖方向進行時脈相位調整的動作，而不對後續相同的追鎖方向再進行調整。
舉例而言，在適應性控制週期T1中，適應性追鎖電路120依序輸出「向前」、「向後」、「向前」、「向前」、「向前」、「向後」的追鎖方向為適應性追鎖方向UPad/DNad。在這樣的狀況下，適應性追鎖電路120所產生的實際追鎖方向UP/DN為「向前」、「向後」、「向前」、「不存在」、「不存在」、「向後」。時脈控制電路130將據以取樣時脈CLK的相位進行「向前」、「向後」、「向前」、「不動作」、「不動作」、「向後」的調整。
請同時參照圖3。圖3顯示本發明一實施例中，與時脈資料恢復電路100相關的訊號波形圖。其中，圖3所繪示的訊號包括取樣時脈CLK、序列資料DATA、追鎖方向UPraw/DNraw、投票機制追鎖方向VLD、實際追鎖方向UP/DN、對應的高頻抖動狀況JT11~JT13以及對應的低頻迴轉（slewing）狀況JT21~JT23的示意圖。
如圖3所示，序列資料DATA在時間區間TP1中有頻率較高的0、1變化，而有較多的資料邊緣可供偵測追鎖方向。序列資料DATA在時間區間TP2中具有頻率較低的0、1變化，而有較少的資料邊緣可供偵測追鎖方向。其中，追鎖方向UPraw/DNraw在序列資料DATA變化頻率高時有較多的變動，且在序列資料DATA變化頻率低時有較少的變動。實際追鎖方向UP/DN則在圖3中以每個適應性控制週期為單位繪示。
於一實施例中，追鎖機制是根據所有時脈週期的追鎖方向直接進行追鎖，具有快速反應的優點。這樣的方式，將對應高頻抖動狀況JT11以及低頻迴轉狀況JT21。
其中，如高頻抖動狀況JT21所示，直接進行追鎖的方式在序列資料DATA變化頻率高時有大幅度的抖動。進一步地，如低頻迴轉狀況JT21所示，直接進行追鎖的方式在序列資料DATA變化頻率低時，具有較慢的迴轉而限制時脈資料恢復的頻寬。
於另一實施例中，追鎖機制是以投票機制在多個時脈週期結束（例如8個）之際統計所有的時脈週期對應的追鎖方向在向前的數目以及向後的數目，並根據統計結果進行一次追鎖。這樣的方式，將對應投票機制追鎖方向VLD、高頻抖動狀況JT12以及低頻迴轉狀況JT22。
其中，如高頻抖動狀況JT12，以投票機制進行追鎖的方式大幅改善在序列資料DATA變化頻率高時的抖動。然而，如投票機制追鎖方向VLD以及低頻迴轉狀況JT22所示，以投票機制進行追鎖的方式雖然在高頻有穩定的迴轉表現，但由於需要統計完才能進行追鎖而會造成延遲，無法即時反應。
而本發明的時脈資料恢復電路可在每個適應性控制週期的第一個時脈週期快速反應進行追鎖，並在第一個時脈週期後，僅於當下的時脈週期的追鎖方向與先前時脈週期的追鎖方向不同時才調整追鎖方向。這樣的方式，將對應實際追鎖方向UP/DN、高頻抖動狀況JT13低頻迴轉狀況JT23。
其中，如高頻抖動狀況JT13所示，本發明的時脈資料恢復電路同樣大幅改善在序列資料DATA變化頻率高時的抖動。進一步地，如實際追鎖方向UP/DN以及低頻迴轉狀況JT13所示，本發明的時脈資料恢復電路不僅在高頻有穩定的迴轉表現，且可即時反應快速追鎖，大幅降低延遲的現象。因此，本發明的時脈資料恢復電路可以兼具快速反應與投票機制的優點，達到頻寬穩定、降低抖動以及降低延遲的目的。
圖4顯示本發明一實施例中，一種具有快速追鎖及頻寬穩定機制的時脈資料恢復方法400的流程圖。
除前述裝置外，本發明另揭露一種具有快速追鎖及頻寬穩定機制的時脈資料恢復方法400，應用於例如，但不限於圖1的時脈資料恢復電路100中。時脈資料恢復方法400之一實施例如圖4所示，包含下列步驟。
於步驟S410，適應性控制週期開始。其中，適應性控制週期包含取樣時脈CLK的複數個時脈週期。
於步驟S420，使相位偵測電路110接收序列資料DATA以及取樣時脈CLK，以偵測每一時脈週期之二時脈邊緣與序列資料DATA之資料邊緣之位置相對關係產生追鎖方向UPraw/DNraw，並使適應性追鎖電路120接收時脈週期之追鎖方向UPraw/DNraw。
於步驟S430，使適應性追鎖電路120判斷是否為時脈週期中的第一時脈週期。
於步驟S440，在時脈週期中的第一時脈週期，使適應性追鎖電路120直接將第一時脈週期對應的追鎖方向UPraw/DNraw輸出為適應性追鎖方向UPad/DNad。
於步驟S450，在並非時脈週期中的第一時脈週期時，使適應性追鎖電路120判斷時脈週期對應的當下追鎖方向是否為存在。
於步驟S460，在當下追鎖方向存在時，使適應性追鎖電路120判斷當下追鎖方向是否與前一時脈週期對應的前一追鎖方向不同。
於步驟S470，在當下追鎖方向與前一追鎖方向不同時，使適應性追鎖電路120使當下追鎖方向取代前一追鎖方向輸出為適應性追鎖方向UPad/DNad。
於步驟S480，在步驟S430中判斷當下追鎖方向不存在，或是在步驟S440中判斷當下追鎖方向與前一追鎖方向相同時，使適應性追鎖電路120維持前一追鎖方向為適應性追鎖方向UPad/DNad。
於步驟S485，在步驟S440、步驟S470以及步驟S480後，使適應性追鎖電路120在適應性控制週期中於適應性追鎖方向UPad/DNad變動時根據變動後的適應性追鎖方向UPad/DNad產生實際追鎖方向UP/DN。
於步驟S490，使時脈控制電路130根據實際追鎖方向UP/DN調整取樣時脈CLK的相位。
於步驟S495，在步驟S490結束後，使適應性追鎖電路120判斷適應性控制週期是否結束。當適應性控制週期尚未結束，流程將回至步驟S420繼續接收其他時脈週期之追鎖方向UPraw/DNraw。而當適應性控制週期結束，流程將回至步驟S410，進行下一個適應性控制週期的處理。
須注意的是，上述的實施方式僅為一範例。於其他實施例中，本領域的通常知識者當可在不違背本發明的精神下進行更動。應瞭解到，在上述的實施方式中所提及的步驟，除特別敘明其順序者外，均可依實際需要調整其前後順序，甚至可同時或部分同時執行。
請參照圖5。圖5顯示本發明一實施例中，用以描述時脈資料恢復電路100的運作的有限狀態機500的示意圖。
如圖5所示，適應性追鎖方向UPad/DNad具有狀態510~530。其中，狀態510為「重置狀態」，狀態520為「向前狀態」，且狀態530為「向後狀態」。其中，各時脈週期對應的追鎖方向UPraw/DNraw的向前參數UPraw以及向後參數DNraw，以及是否進入新的適應性控制週期的重置參數RE（亦即是否為適應性控制週期的第一時脈週期），將決定各狀態間的切換，並對應輸出實際追鎖方向UP/DN的向前參數以及向後參數。其中，由於向前參數以及向後參數不可能同時為1，因此在以下的敘述中當提及向前參數以及向後參數其中一者為1時，另一者即為0。
首先，在對應「重置狀態」的狀態510下，當向前參數UPraw為1時，時脈資料恢復電路100將使實際追鎖方向UP/DN對應的向前參數UP為1，並切換至對應「向前狀態」的狀態520。此外，當向後參數DNraw為1時，時脈資料恢復電路100將使實際追鎖方向UP/DN對應的向後參數DN為1，並切換至對應「向後狀態」的狀態530。
在進入狀態520後，在向前參數UPraw為1以及重置參數RE為1的情形下，時脈資料恢復電路100將使實際追鎖方向UP/DN對應的向前參數UP為1，並維持在狀態520中。此外，在向前參數UPraw以及向後參數DNraw均為0以及重置參數RE為0的情形下，時脈資料恢復電路100將使實際追鎖方向UP/DN對應的向前參數UP以及向後參數DN均為0，並維持在狀態520中。
而當向後參數DNraw為1時，時脈資料恢復電路100將使實際追鎖方向UP/DN對應的向後參數DN為1，並切換至對應「向後狀態」的狀態530。
在進入狀態530後，在向後參數DNraw為1以及重置參數RE為1的情形下，時脈資料恢復電路100將使實際追鎖方向UP/DN對應的向後參數DN為1，並維持在狀態530中。此外，在向前參數UPraw以及向後參數DNraw均為0以及重置參數RE為0的情形下，時脈資料恢復電路100將使實際追鎖方向UP/DN對應的向前參數UP以及向後參數DN均為0，並維持在狀態530中。
而當向前參數UPraw為1時，時脈資料恢復電路100將使實際追鎖方向UP/DN對應的向前參數UP為1，並切換至對應「向前狀態」的狀態520。
而在狀態520或是在狀態530中，在向前參數UPraw以及向後參數DNraw均為0以及重置參數RE為1的情形下，時脈資料恢復電路100將使實際追鎖方向UP/DN對應的向前參數UP以及向後參數DN為0，並切換至對應「重置狀態」的狀態510。
綜合上述，本發明中具有快速追鎖及頻寬穩定機制的時脈資料恢復電路及方法可兼具快速反應與投票機制的優點，達到頻寬穩定、降低抖動以及降低延遲的目的。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:時脈資料恢復電路 110:相位偵測電路 120:適應性追鎖電路 130:時脈控制電路 400:時脈資料恢復方法 S410~S495:步驟 500:有限狀態機 510~530:狀態 CE1、CE2:時脈邊緣 CLK:取樣時脈 CK11~CK16、CK21~CK26、CK31~CK36:時脈週期 DATA:序列資料 DE:資料邊緣 DN、DNraw:向後參數 JT11~JT13:高頻抖動狀況 JT21~JT23:低頻迴轉狀況 LD:追鎖方向 T1~T3:適應性控制週期 TP1、TP2:時間區間 UP、UPraw:向前參數 UPad/DNad:適應性追鎖方向 UPraw/DNraw:追鎖方向 UP/DN:實際追鎖方向 VLD:投票機制追鎖方向
［圖1］顯示本發明之一實施例中，一種具有快速追鎖及頻寬穩定機制的時脈資料恢復電路的電路圖； ［圖2］顯示本發明之一實施例中，時脈資料恢復電路所接收的序列資料以及取樣時脈的訊號波形圖； ［圖3］顯示本發明之一實施例中，與時脈資料恢復電路相關的訊號波形圖； ［圖4］顯示本發明之一實施例中，一種具有快速追鎖及頻寬穩定機制的時脈資料恢復方法的流程圖；以及 ［圖5］顯示本發明之一實施例中，適應性追鎖方向的有限狀態機的示意圖。
400:時脈資料恢復方法
S410~S495:步驟

Claims (10)

  1. 一種具有快速追鎖及頻寬穩定機制的時脈資料恢復（clock data recovery；CDR）電路，包含： 一相位偵測電路，配置以接收一序列資料以及一取樣時脈，以在包含該取樣時脈的複數個時脈週期的一適應性控制週期中，偵測每一該等時脈週期之二時脈邊緣與該序列資料之一資料邊緣之一位置相對關係產生一追鎖方向； 一適應性追鎖電路，配置以依序接收每一該等時脈週期之該追鎖方向，直接將該等時脈週期中的一第一時脈週期 對應的該追鎖方向輸出為一適應性追鎖方向，僅在該第一時脈週期後之各其他該等時脈週期對應的一當下追鎖方向為存在且與一前一時脈週期對應的一前一追鎖方向不同時使該當下追鎖方向取代該前一追鎖方向輸出為該適應性追鎖方向，且在該適應性控制週期中於該適應性追鎖方向變動時根據變動後的該適應性追鎖方向產生一實際追鎖方向；以及 一時脈控制電路，配置以根據該實際追鎖方向調整該取樣時脈的一相位。
  2. 如請求項1所述之時脈資料恢復電路，其中該追鎖方向在該資料邊緣存在時為向前或向後，該追鎖方向在該資料邊緣不存在時為不存在。
  3. 如請求項2所述之時脈資料恢復電路，其中該時脈控制電路在該實際追鎖方向為向前時向前調整取樣時脈的該相位，在該實際追鎖方向為向後時向後調整該取樣時脈的該相位，且在該適應性追鎖方向未變動而使該實際追鎖方向為不存在時不調整該取樣時脈的該相位。
  4. 如請求項2所述之時脈資料恢復電路，其中在該當下追鎖方向為存在且與該前一追鎖方向相同或是在該當下追鎖方向為不存在時，該適應性追鎖電路維持該前一追鎖方向為該適應性追鎖方向而使該適應性追鎖方向未變動。
  5. 如請求項2所述之時脈資料恢復電路，其中在該第一時脈週期對應的該追鎖方向為不存在，且該第一時脈週期後之各其他該等時脈週期對應的該當下追鎖方向均為不存在時，該適應性追鎖方向為不存在，進而使實際追鎖方向為不存在。
  6. 一種具有快速追鎖及頻寬穩定機制的時脈資料恢復方法，應用於一時脈資料恢復電路中，包含： 使一相位偵測電路接收一序列資料以及一取樣時脈，以在包含該取樣時脈的複數個時脈週期的一適應性控制週期中，偵測每一該等時脈週期之二時脈邊緣與該序列資料之一資料邊緣之一位置相對關係產生一追鎖方向； 使一適應性追鎖電路依序接收每一該等時脈週期之該追鎖方向，直接將該等時脈週期中的一第一時脈週期對應的該追鎖方向輸出為為一適應性追鎖方向，並僅在該第一時脈週期後之各其他該等時脈週期對應的一當下追鎖方向為存在且與一前一時脈週期對應的一前一追鎖方向不同時使該當下追鎖方向取代該前一追鎖方向輸出為該適應性追鎖方向，且在該適應性控制週期中於該適應性追鎖方向變動時根據變動後的該適應性追鎖方向產生一實際追鎖方向；以及 使一時脈控制電路根據該實際追鎖方向調整該取樣時脈的一相位。
  7. 如請求項6所述之時脈資料恢復方法，其中該追鎖方向在該資料邊緣存在時為存在且該追鎖方向為向前或向後，該追鎖方向在該資料邊緣不存在時為不存在。
  8. 如請求項7所述之時脈資料恢復方法，更包含： 使該時脈控制電路在該實際追鎖方向為向前時向前調整取樣時脈的該相位，在該實際追鎖方向為向後時向後調整該取樣時脈的該相位，且在該適應性追鎖方向未變動而使該實際追鎖方向為不存在時不調整該取樣時脈的該相位。
  9. 如請求項7所述之時脈資料恢復方法，更包含： 在該當下追鎖方向為存在且與該前一追鎖方向相同或是在該當下追鎖方向為不存在時，使該適應性追鎖電路維持該前一追鎖方向而使該適應性追鎖方向未變動。
  10. 如請求項7所述之時脈資料恢復方法，其中在該第一時脈週期對應的該追鎖方向為不存在，且該第一時脈週期後之各其他該等時脈週期對應的該當下追鎖方向均為不存在時，該適應性追鎖方向為不存在，進而使實際追鎖方向為不存在。
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