DE102019008687A1

DE102019008687A1 - Hochgeschwindigkeitsempfänger

Info

Publication number: DE102019008687A1
Application number: DE102019008687.2A
Authority: DE
Inventors: Arvindh Iyer; Kumar Thasari; Bo Zhang; Heng Zhang; Jaehun Jeong; Ullas Singh; Namik Kocaman
Original assignee: Avago Technologies International Sales Pte Ltd
Current assignee: Avago Technologies International Sales Pte Ltd
Priority date: 2018-12-28
Filing date: 2019-12-16
Publication date: 2020-07-02
Also published as: US10749714B2; US20200213165A1; CN111384981A; CN111384981B

Abstract

Die Offenbarung in dem vorliegenden Dokument betrifft ein System und ein Verfahren für eine Hochgeschwindigkeitskommunikation. Bei einer Erscheinungsform umfasst das System einen Satz von Amplitudensieben, die so konfiguriert sind, dass sie ein Amplitudensieb-Ausgangssignal generieren, das digital einen Pegel eines mittels des Satzes von Amplitudensieben empfangenen Eingangssignals angibt. Das System umfasst einen mit dem Satz von Amplitudensieben gekoppelten, spekulativen Abgriff, wobei der spekulative Abgriff so konfiguriert ist, dass er Bits des Amplitudensieb-Ausgangssignals auf der Grundlage von ausgewählten Bits eines früheren Amplitudensieb-Ausgangssignals auswählt. Das System umfasst einen mit dem spekulativen Abgriff gekoppelten Decodierer, wobei der Decodierer so konfiguriert ist, dass er die ausgewählten, in einer ersten digitalen Darstellung vorliegenden Bits des Amplitudensieb-Ausgangssignals in eine zweite digitale Darstellung decodiert. Das System umfasst einen mit dem Decodierer gekoppelten Rückkopplungsgenerator, wobei der Rückkopplungsgenerator so konfiguriert ist, dass er gemäß den decodierten Bits des Amplitudensieb-Ausgangssignals ein Rückkopplungssignal generiert.

Description

Diese Offenbarung betrifft allgemein Systeme und Verfahren für Kommunikationsvorgänge. Insbesondere betrifft diese Offenbarung Systeme und Verfahren zum Verbessern einer Kommunikationsgeschwindigkeit eines Empfängers auf der Grundlage eines pulsamplitudenmodulierten Signals.
Die Verbreitung von Kommunikationstechnologie ermöglicht es mehreren Vorrichtungen, miteinander zu kommunizieren. Zum Beispiel tauschen zwei Computervorrichtungen Inhaltsdaten (zum Beispiel Text, Bilder, Video usw.) aus. Bei einem Ansatz werden Inhaltsdaten zur Verbesserung der Bandbreite in einem codierten Format ausgetauscht. Zum Beispiel codiert ein Sender Inhaltsdaten gemäß einem Protokoll für Pulsamplitudenmodulation (PAM) und überträgt die codierten Daten. Ein PAM-Protokoll stellt einen Datenwert gemäß der Amplitude eines Impulses dar. Zum Beispiel gibt eine Amplitude mit 100 mV eines Impulses einen logischen Wert ,0' an, eine Amplitude mit 200 mV eines Impulses gibt einen logischen Wert, 1' an, eine Amplitude mit 300 mV eines Impulses gibt einen logischen Wert ,2' an, und eine Amplitude mit 400 mV eines Impulses gibt einen logischen Wert ,3' an. Demgemäß kann ein einzelner Impuls mehrere Informationsbits übermitteln und dadurch eine Kommunikationsbandbreite verbessern.
Die Kommunikation über ein PAM-Protokoll bedeutet Schwierigkeiten für die Konstruktion eines Empfängers. Zum Beispiel erkennt ein Empfänger eine Amplitude eines Impulses von empfangenen Daten und decodiert die empfangenen Daten, um Inhaltsdaten zu erhalten. Das Abtasten einer Amplitude von Hochgeschwindigkeitsdaten (zum Beispiel über 50 GBit/s) und das Decodieren der Daten gemäß der abgetasteten Amplitude sind mit einem komplexen und herausfordernden Prozess verbunden. Zum Beispiel unterliegt ein mittels des Empfängers empfangenes Signal aufgrund einer Intersymbolinterferenz (ISI) einer Verzerrung. Insbesondere breitet sich Energie in einem Symbol eines Signals auf das angrenzende Symbol aus. Bei einigen Implementierungen umfasst der Empfänger Schaltungsanordnungen zum Ausgleichen einer solchen Verzerrung. Jedoch setzen die Schaltungsanordnungen zum Ausgleichen der aufgrund von ISI entstandenen Verzerrung die Leistung (zum Beispiel Geschwindigkeit) des Empfängers herab und verbrauchen zusätzliche Hardware-Ressourcen.
Gemäß einer Erscheinungsform wird eine Vorrichtung vorgesehen, die Folgendes umfasst:

einen ersten Satz von Amplitudensieben, die Eingangsanschlüsse zum Empfangen eines ersten Eingangssignals umfassen, wobei der erste Satz von Amplitudensieben so konfiguriert ist, dass er ein erstes Amplitudensieb-Ausgangssignal generiert, das Ausgaben des ersten Satzes von Amplitudensieben umfasst, wobei das erste Amplitudensieb-Ausgangssignal digital einen Pegel des ersten Eingangssignals angibt;
einen ersten spekulativen Abgriff, der mit Ausgangsanschlüssen des ersten Satzes von Amplitudensieben gekoppelte Eingangsanschlüsse umfasst, wobei der erste spekulative Abgriff so konfiguriert ist, dass er auf der Grundlage eines zweiten Amplitudensieb-Ausgangssignals Ausgaben einer Untermenge des ersten Satzes von Amplitudensieben auswählt;
einen ersten Decodierer, der mit Ausgangsanschlüssen des ersten spekulativen Abgriffs gekoppelte Eingangsanschlüsse umfasst, wobei der erste Decodierer so konfiguriert ist, dass er die ausgewählten, in einer ersten digitalen Darstellung vorliegenden Ausgaben der Untermenge des ersten Satzes von Amplitudensieben in eine zweite digitale Darstellung decodiert; und
einen ersten Rückkopplungsgenerator, der Folgendes umfasst:
- mit Ausgangsanschlüssen des ersten Decodierers gekoppelte Eingangsanschlüsse und
- mit den Eingangsanschlüssen des ersten Satzes von Amplitudensieben gekoppelte Ausgangsanschlüsse, wobei der erste Rückkopplungsgenerator so konfiguriert ist, dass er gemäß den decodierten Ausgaben der Untermenge des ersten Satzes von Amplitudensieben ein erstes Rückkopplungssignal generiert und das erste Rückkopplungssignal an seinen Ausgangsanschlüssen ausgibt.

Zweckmäßigerweise umfasst der erste spekulative Abgriff Folgendes:

einen ersten Satz von Multiplexern, die mit Ausgangsanschlüssen des ersten Satzes von Amplitudensieben gekoppelte Eingangsanschlüsse umfassen, und
einen ersten Satz von Latches, die mit Ausgangsanschlüssen des ersten Satzes von Multiplexern gekoppelte Eingangsanschlüsse umfassen.

Zweckmäßigerweise umfasst der erste spekulative Abgriff keinen Decodierer zwischen dem ersten Satz von Multiplexern und dem ersten Satz von Latches.
Zweckmäßigerweise umfasst die Vorrichtung ferner Folgendes:

einen zweiten Satz von Amplitudensieben, die Eingangsanschlüsse zum Empfangen eines zweiten Eingangssignals umfassen, wobei der zweite Satz von Amplitudensieben so konfiguriert ist, dass er das zweite Amplitudensieb-Ausgangssignal generiert, das Ausgaben des zweiten Satzes von Amplitudensieben umfasst, wobei das zweite Amplitudensieb-Ausgangssignal digital einen Pegel des zweiten Eingangssignals angibt;
einen zweiten spekulativen Abgriff, der mit Ausgangsanschlüssen des zweiten Satzes von Amplitudensieben gekoppelte Eingangsanschlüsse umfasst, wobei der zweite spekulative Abgriff so konfiguriert ist, dass er auf der Grundlage des ersten Amplitudensieb-Ausgangssignals Ausgaben einer Untermenge des zweiten Satzes von Amplitudensieben auswählt;
einen zweiten Decodierer, der mit Ausgangsanschlüssen des zweiten spekulativen Abgriffs gekoppelte Eingangsanschlüsse umfasst, wobei der zweite Decodierer so konfiguriert ist, dass er die ausgewählten, in der ersten digitalen Darstellung vorliegenden Ausgaben der Untermenge des zweiten Satzes von Amplitudensieben in die zweite digitale Darstellung decodiert; und
einen zweiten Rückkopplungsgenerator, der Folgendes umfasst:
- mit Ausgangsanschlüssen des zweiten Decodierers gekoppelte Eingangsanschlüsse und
- mit den Eingangsanschlüssen des zweiten Satzes von Amplitudensieben gekoppelte Ausgangsanschlüsse, wobei der zweite Rückkopplungsgenerator so konfiguriert ist,
- dass er gemäß den decodierten Ausgaben der Untermenge des zweiten Satzes von Amplitudensieben ein zweites Rückkopplungssignal generiert und das zweite Rückkopplungssignal an seinen Ausgangsanschlüssen ausgibt.

Zweckmäßigerweise
ist der erste spekulative Abgriff so konfiguriert, dass er die Ausgaben der Untermenge des ersten Satzes von Amplitudensieben gemäß den ausgewählten Ausgaben der Untermenge des zweiten Satzes von Amplitudensieben auswählt, und
wobei der zweite spekulative Abgriff so konfiguriert ist, dass er die Ausgaben der Untermenge des zweiten Satzes von Amplitudensieben gemäß den ausgewählten Ausgaben der Untermenge des ersten Satzes von Amplitudensieben auswählt.
Zweckmäßigerweise umfasst der zweite spekulative Abgriff Folgendes:

einen zweiten Satz von Multiplexern, die mit Ausgangsanschlüssen des zweiten Satzes von Amplitudensieben gekoppelte Eingangsanschlüsse umfassen, und
einen zweiten Satz von Latches, die mit Ausgangsanschlüssen des zweiten Satzes von Multiplexern gekoppelte Eingangsanschlüsse umfassen. Zweckmäßigerweise sind die Ausgangsanschlüsse des ersten Satzes von Multiplexern direkt mit den Eingangsanschlüssen des ersten Satzes von Latches gekoppelt, und
wobei die Ausgangsanschlüsse des zweiten Satzes von Multiplexern direkt mit den Eingangsanschlüssen des zweiten Satzes von Latches gekoppelt sind.

Zweckmäßigerweise sind Ausgangsanschlüsse des ersten Satzes von Latches direkt mit Steueranschlüssen des zweiten Satzes von Multiplexern gekoppelt, und
wobei Ausgangsanschlüsse des zweiten Satzes von Latches direkt mit Steueranschlüssen des ersten Satzes von Multiplexern gekoppelt sind.
Zweckmäßigerweise wird jeder Multiplexer des ersten Satzes von Multiplexern gemäß Ausgaben des zweiten Satzes von Latches gesteuert, und
wobei jeder Multiplexer des zweiten Satzes von Multiplexern gemäß Ausgaben des ersten Satzes von Latches gesteuert wird.
Zweckmäßigerweise ist der erste Satz von Latches gemäß einem Taktsignal getaktet, und
wobei der zweite Satz von Latches gemäß einer Invertierung des Taktsignals getaktet ist. Zweckmäßigerweise umfasst die Vorrichtung ferner
einen ersten Rückkopplungsabgriff, der Folgendes umfasst:

mit den Ausgangsanschlüssen des ersten Decodierers gekoppelte Eingangsanschlüsse und
mit den Eingangsanschlüssen des zweiten Satzes von Amplitudensieben gekoppelte Ausgangsanschlüsse, wobei der erste Rückkopplungsabgriff so konfiguriert ist, dass er gemäß den decodierten Ausgaben der Untermenge des ersten Satzes von Amplitudensieben ein drittes Rückkopplungssignal generiert und das dritte Rückkopplungssignal an seinen Ausgangsanschlüssen ausgibt, wobei das dritte Rückkopplungssignal das zweite Eingangssignal verändern soll; und

mit den Ausgangsanschlüssen des zweiten Decodierers gekoppelte Eingangsanschlüsse und
mit den Eingangsanschlüssen des zweiten Satzes von Amplitudensieben gekoppelte Ausgangsanschlüsse, wobei der zweite Rückkopplungsabgriff so konfiguriert ist, dass er gemäß den decodierten Ausgaben der Untermenge des zweiten Satzes von Amplitudensieben ein viertes Rückkopplungssignal generiert und das vierte Rückkopplungssignal an seinen Ausgangsanschlüssen ausgibt, wobei das vierte Rückkopplungssignal das erste Eingangssignal verändern soll.

Zweckmäßigerweise umfasst der erste Rückkopplungsgenerator Folgendes:

einen Eintakt-zu-Differenzialsignal-Wandler, der Folgendes umfasst:
- einen mit einem entsprechenden Ausgangsanschluss von den Ausgangsanschlüssen des ersten Decodierers gekoppelten Eingangsanschluss und
- differenzielle Ausgangsanschlüsse, wobei der Eintakt-zu-Differenzialsignal-Wandler so konfiguriert ist, dass er ein Eintaktsignal an dem Eingangsanschluss von dem Eintakt-zu-Differenzialsignal-Wandler in Differenzialsignale umwandelt und die Differenzialsignale über die differenziellen Ausgangsanschlüsse ausgibt, wobei die Differenzialsignale das erste Eingangssignal verändern sollen.

Zweckmäßigerweise umfasst der erste Rückkopplungsgenerator ferner Folgendes:

eine mit dem Eingangsanschluss des Eintakt-zu-Differenzialsignal-Wandlers und einem Steuerpunkt des Eintakt-zu-Differenzialsignal-Wandlers gekoppelte Kreuzungspunkt-Steuereinheit, wobei die Kreuzungspunkt-Steuereinheit so konfiguriert ist, dass sie einen von einem Pull-Up- oder Pull-Down-Vorgang eines ersten Signals von den Differenzialsignalen verzögert, ohne den anderen von dem Pull-Up- oder Pull-Down-Vorgang des ersten Signals zu verzögern.

Zweckmäßigerweise umfasst die Vorrichtung ferner Folgendes:

einen zwischen einem von den differenziellen Ausgangsanschlüssen und dem anderen von den differenziellen Ausgangsanschlüssen gekoppelten Pull-Up-Transistor.

Zweckmäßigerweise umfasst der Eintakt-zu-Differenzialsignal-Wandler Folgendes:

einen P-Transistor und einen N-Transistor, die parallel zueinander zwischen dem Eingangsanschluss des Eintakt-zu-Differenzialsignal-Wandlers und einem von den differenziellen Ausgangsanschlüssen geschaltet sind, wobei eine Gate-Elektrode des P-Transistors mit einem Ausgangsanschluss der Kreuzungspunkt-Steuereinheit gekoppelt ist und eine Gate-Elektrode des N-Transistors mit einem Versorgungsanschluss gekoppelt ist, an dem eine Versorgungsspannung geliefert wird.

Zweckmäßigerweise umfasst der erste spekulative Abgriff einen Multiplexer zum Auswählen einer der ausgewählten Ausgaben der Untermenge des ersten Satzes von Amplitudensieben gemäß einer redundanten Anzahl von Bits des zweiten Amplitudensieb-Ausgangssignals. Gemäß einer Erscheinungsform umfasst eine Vorrichtung Folgendes:

ein Latch;
einen mit dem Latch gekoppelten Eintakt-zu-Differenzialsignal-Wandler, wobei der Eintakt-zu-Differenzialsignal-Wandler so konfiguriert ist, dass er ein Eintaktsignal von dem Latch in Differenzialsignale umwandelt; und
eine zwischen dem Latch und dem Eintakt-zu-Differenzialsignal-Wandler gekoppelte Kreuzungspunkt-Steuereinheit, wobei die Kreuzungspunkt-Steuereinheit so konfiguriert ist, dass sie einen von einem Pull-Up- oder Pull-Down-Vorgang eines ersten Signals von den Differenzialsignalen verzögert, ohne den anderen von dem Pull-Up- oder Pull-Down-Vorgang des ersten Signals zu verzögern.

einen ersten Transistor mit einer mittels der Kreuzungspunkt-Steuereinheit gesteuerten Gate-Elektrode und
einen zweiten Transistor mit einer mit einem Versorgungsanschluss, an dem eine Versorgungsspannung geliefert wird, gekoppelten Gate-Elektrode, wobei der erste Transistor und der zweite Transistor parallel zueinander geschaltet sind.

Zweckmäßigerweise handelt es sich bei der Vorrichtung um einen Rückkopplungsabgriff. Gemäß einer Erscheinungsform umfasst eine Vorrichtung Folgendes:

einen Satz von Amplitudensieben, die so konfiguriert sind, dass sie ein Amplitudensieb-Ausgangssignal generieren, das digital einen Pegel eines mittels des Satzes von Amplitudensieben empfangenen Eingangssignals angibt;
einen mit dem Satz von Amplitudensieben gekoppelten, spekulativen Abgriff, wobei der spekulative Abgriff so konfiguriert ist, dass er Bits des Amplitudensieb-Ausgangssignals auf der Grundlage ausgewählter Bits eines früheren Amplitudensieb-Ausgangssignals auswählt, wobei der spekulative Abgriff einen Multiplexer umfasst, um gemäß einer redundanten Anzahl von Bits der ausgewählten Bits des früheren Amplitudensieb-Ausgangssignals ein Bit von den ausgewählten Bits auszuwählen; und
einen mit dem spekulativen Abgriff gekoppelten Decodierer, wobei der Decodierer so konfiguriert ist, dass er die ausgewählten, in einer ersten digitalen Darstellung vorliegenden Bits des Amplitudensieb-Ausgangssignals in eine zweite digitale Darstellung decodiert.

Figurenliste
Verschiedene Aufgaben, Erscheinungsformen, Merkmale und Vorteile der Offenbarung werden unter Bezugnahme auf die ausführliche Beschreibung noch besser verständlich, wenn diese zusammen mit den beigefügten Zeichnungen betrachtet wird, in denen identische Bezugszeichen durchgängig sich entsprechende Elemente bezeichnen. In den Zeichnungen geben identische Bezugszeichen im Allgemeinen identische, funktionell ähnliche und/oder strukturell ähnliche Elemente an.

1 ist ein Diagramm, das eine beispielhafte Kommunikationsumgebung abbildet;
2 ist ein Diagramm, das eine beispielhafte Empfängervorrichtung abbildet;
3 ist ein Diagramm, das beispielhafte PAM4-Signale abbildet;
4 ist ein Diagramm, das einen Satz von Amplitudensieben abbildet;
5 ist ein Diagramm, das ein beispielhaftes Amplitudensieb abbildet;
6 ist ein Diagramm, das eine beispielhafte Schaltung der ersten Stufe eines Komparators abbildet;
7 ist ein Diagramm, das eine beispielhafte Abtastschaltung abbildet;
8 ist ein Diagramm, das eine beispielhafte Regenerierungsschaltung abbildet;
9A ist ein Zeitsteuerungsdiagramm, das einen beispielhaften Betrieb eines Komparators abbildet;
9B ist ein Zeitsteuerungsdiagramm, das einen beispielhaften Betrieb eines SR-Latch abbildet;
9C ist ein Augendiagramm ohne einen Takt-Kickback-Ausgleich;
9D ist ein Augendiagramm mit einem Takt-Kickback-Ausgleich;
10 ist ein Ablaufdiagramm, das einen beispielhaften Prozess des Abtastens eines Eingangssignals mit einem Takt-Kickback-Ausgleich abbildet;
11 ist ein Diagramm, das einen beispielhaften spekulativen Abgriff mit einem Decodierer abbildet;
12 ist ein Diagramm, das einen beispielhaften spekulativen Abgriff abbildet;
13 ist ein Diagramm, das einen beispielhaften Multiplexer abbildet;
14 ist ein Ablaufdiagramm, das einen beispielhaften Betrieb eines Empfängers abbildet;
15 ist ein Diagramm, das einen beispielhaften Rückkopplungsabgriff abbildet;
16 ist ein Zeitsteuerungsdiagramm, das einen beispielhaften Betrieb des Rückkopplungsabgriffs von 15 abbildet;
17 ist ein Diagramm, das einen beispielhaften Rückkopplungsabgriff mit einer Kreuzungspunkt-Steuereinheit abbildet;
18 ist ein Zeitsteuerungsdiagramm, das einen beispielhaften Betrieb des Rückkopplungsabgriffs von 17 abbildet;
19 ist ein Ablaufdiagramm, das ein Beispiel für das Umwandeln eines Eintaktsignals in Differenzialsignale abbildet;
20A ist ein Blockdiagramm, das ein Ausführungsbeispiel einer Netzwerkumgebung mit einer oder mehreren Netzwerkvorrichtungen abbildet, die mit einer oder mehreren Vorrichtungen oder Stationen in Verbindung stehen; und
20B und 20C sind Blockdiagramme, die Ausführungsbeispiele von Computervorrichtungen abbilden, die in Verbindung mit den in dem vorliegenden Dokument beschriebenen Verfahren und Systemen nützlich sind.

Die Einzelheiten verschiedener Ausführungsbeispiele der Verfahren und Systeme sind in den beigefügten Zeichnungen und in der nachfolgenden Beschreibung dargelegt.
Ausführliche Beschreibung
Für das Lesen der Beschreibung der verschiedenen, unten genannten Ausführungsbeispiele können die folgenden Beschreibungen aus den Abschnitten der Spezifikation und ihr jeweiliger Inhalt hilfreich sein:

- Abschnitt A beschreibt Ausführungsbeispiele eines Hochgeschwindigkeitsempfängers; und
- Abschnitt B beschreibt eine Netzwerkumgebung und eine Computerumgebung, die für die praktische Umsetzung der in dem vorliegenden Dokument beschriebenen Ausführungsbeispiele hilfreich sein können.

Hochgeschwindigkeitsempfänger
Die Offenbarung in dem vorliegenden Dokument betrifft verschiedene Erscheinungsformen von Systemen (oder Vorrichtungen), Verfahren und nichtflüchtigen, computerlesbaren Medien für eine Hochgeschwindigkeitskommunikation.
Bei einer Erscheinungsform umfasst ein System einen Satz von Amplitudensieben, die so konfiguriert sind, dass sie ein Amplitudensieb-Ausgangssignal generieren, das digital einen Pegel eines mittels des Satzes von Amplitudensieben empfangenen Eingangssignals angibt. Bei einigen Ausführungsbeispielen umfasst das System einen mit dem Satz von Amplitudensieben gekoppelten, spekulativen Abgriff, wobei der spekulative Abgriff so konfiguriert ist, dass er Bits des Amplitudensieb-Ausgangssignals auf der Grundlage von ausgewählten Bits eines früheren Amplitudensieb-Ausgangssignals auswählt. Bei einigen Ausführungsbeispielen umfasst das System einen mit dem spekulativen Abgriff gekoppelten Decodierer, wobei der Decodierer so konfiguriert ist, dass er die ausgewählten, in einer ersten digitalen Darstellung vorliegenden Bits des Amplitudensieb-Ausgangssignals in eine zweite digitale Darstellung decodiert. Bei einigen Ausführungsbeispielen umfasst das System einen mit dem Decodierer gekoppelten Rückkopplungsgenerator, wobei der Rückkopplungsgenerator so konfiguriert ist, dass er gemäß den decodierten Bits des Amplitudensieb-Ausgangssignals ein Rückkopplungssignal generiert. Bei einer Erscheinungsform verändert das Rückkopplungssignal ein nachfolgendes Symbol des Eingangssignals, um die aufgrund der ISI entstandene Verzerrung zu verringern.
Zweckmäßigerweise wird bei einigen Ausführungsbeispielen eine Betriebsgeschwindigkeit des Systems durch das Auswählen von Bits des Amplitudensieb-Ausgangssignals auf der Grundlage von ausgewählten Bits eines früheren Amplitudensieb-Ausgangssignals verbessert. Bei einer Erscheinungsform geht ein früheres Amplitudensieb-Ausgangssignal eines Amplitudensieb-Ausgangssignals dem Amplitudensieb-Ausgangssignal um ein oder mehrere Symbole voraus. Bei einigen Ausführungsbeispielen werden die ausgewählten Bits des früheren Amplitudensieb-Ausgangssignals von dem mit dem Satz von Amplitudensieben gekoppelten, spekulativen Abgriff oder von einem weiteren, mit einem weiteren Satz von Amplitudensieben gekoppelten, spekulativen Abgriff empfangen. Bei einigen Ausführungsbeispielen wird der Satz von Amplitudensieben gemäß einem Taktsignal betrieben, wobei der weitere Satz von Amplitudensieben gemäß einem um 90 Grad phasenverschobenen Taktsignal oder einem um 180 Grad phasenverschobenen Taktsignal betrieben wird. Durch das Auswählen von Bits des Amplitudensieb-Ausgangssignals auf der Grundlage eines früheren Amplitudensieb-Ausgangssignals anstatt einer decodierten Ausgabe des Satzes von Amplitudensieben wird bei einigen Ausführungsbeispielen eine kritische Pfadverzögerung des Satzes von Amplitudensieben verringert, somit wird die Betriebsgeschwindigkeit des Systems verbessert.
Bei einer Erscheinungsform nutzt der spekulative Abgriff die Redundanz von Bits in einem Steuersignal (oder dem früheren Amplitudensieb-Ausgangssignal) aus, um eine kritische Pfadverzögerung zu verringern. Bei einigen Ausführungsbeispielen umfasst der spekulative Abgriff einen Multiplexer, der aus einer Anzahl von Bits des Amplitudensieb-Ausgangssignals, die geringer ist als die gesamte Anzahl verschiedener Werte, die von dem Steuersignal (oder dem früheren Amplitudensieb-Ausgangssignal) darstellbar sind, eine Auswahl trifft. Zum Beispiel umfasst der spekulative Abgriff einen 4:1-Multiplexer, der gemäß einem 3-Bit-Steuersignal betrieben wird, das acht verschiedene darstellbare Werte aufweist. Obwohl ein 2-Bit-Steuersignal durch Ausnutzen der Redundanz des Steuersignals zum Steuern eines 4:1-Multiplexers ausreicht, wird bei einigen Ausführungsbeispielen der spekulative Abgriff ohne einen Decodierer zwischen dem spekulativen Abgriff und einer Komponente (zum Beispiel dem spekulativen Abgriff oder einem weiteren spekulativen Abgriff), die das Steuersignal zum Verringern der kritischen Pfadverzögerung generiert, betrieben.
Bei einer Erscheinungsform wird der spekulative Abgriff gesteuert, und er gibt Daten in einer Differenzialdarstellung aus, um die Betriebsgeschwindigkeit zu verbessern. Bei einigen Ausführungsbeispielen wählt der spekulative Abgriff Bits des Amplitudensieb-Ausgangssignals auf der Grundlage von ausgewählten Bits eines früheren Amplitudensieb-Ausgangssignals in einer Differenzialdarstellung aus. Demgemäß entfällt jede mit dem Generieren eines invertierten Signals des Amplitudensieb-Ausgangssignals verbundene Verzögerung, sodass eine kritische Pfadverzögerung des Satzes von Amplitudensieben verringert wird.
Bei einer Erscheinungsform umfasst jedes Amplitudensieb einen verbesserten Komparator mit einem Takt-Kickback-Ausgleich. Bei einigen Ausführungsbeispielen vergleicht ein Komparator gemäß einem Impuls eines Taktsignals ein Eingangssignal an einem Eingangsanschluss mit einem Referenzsignal an einem Referenzanschluss, und er generiert ein Ausgangssignal, das gemäß dem Vergleich einen Pegel des Eingangssignals angibt. Bei einigen Ausführungsbeispielen umfasst der Komparator eine Kickback-Unterdrückungsschaltung, die ein verzögertes Taktsignal in den Eingangsanschluss einspeist, oder er ist mit einer solchen gekoppelt. Bei einer Erscheinungsform ist das verzögerte Taktsignal im Verhältnis zu dem Taktsignal verzögert. Ohne eine Kickback-Unterdrückungsschaltung verschlechtert ein Impuls eines Taktsignals bei einigen Ausführungsbeispielen das Eingangssignal, das Ausgangssignal oder eine Kombination aus dem Eingangssignal und dem Ausgangssignal des Komparators, zum Beispiel über eine parasitäre Kopplung. Durch den Einsatz der Kickback-Unterdrückungsschaltung, die das verzögerte Taktsignal in den Eingangsanschluss einspeist, wird die Verschlechterung aufgrund der parasitären Kopplung des Impulses des Taktsignals abgemildert. Demgemäß wird bei einigen Ausführungsbeispielen die Empfindlichkeit des Komparators verbessert. Bei einer Erscheinungsform entspricht die Empfindlichkeit eines Komparators der kleinsten Eingangsamplitude, die einen zuverlässigen Betrieb eines Amplitudensiebs erbringt.
Bei einer Erscheinungsform umfasst jedes Amplitudensieb ein mit dem Komparator gekoppeltes, verbessertes SR-Latch. Bei einigen Ausführungsbeispielen umfasst das SR-Latch eine Abtastschaltung und eine Regenerierungsschaltung. Bei einigen Ausführungsbeispielen tastet die Abtastschaltung das Ausgangssignal des Komparators gemäß dem Impuls des Taktsignals ab, und die Regenerierungsschaltung verstärkt das von der Abtastschaltung kommende, abgetastete Signal. Bei einer Erscheinungsform ist das SR-Latch in Form von CMOS-Schaltungsanordnungen (Complimentary Metal Oxide Semiconductor, komplementärer Metalloxid-Halbleiter) implementiert, die mit verringerten Hardware-Ressourcen (zum Beispiel Chip-Fläche) eine schnellere Abtastung und Verstärkung durchführen als herkömmliche Schaltungsanordnungen (zum Beispiel CMOS-NOR-Schaltungsanordnungen).
Obwohl viele in dem vorliegenden Dokument offenbarte Ausführungsbeispiele im Hinblick auf das PAM4-Protokoll beschrieben sind, lassen sich die in dem vorliegenden Dokument offenbarten, allgemeinen Prinzipien auf jedes beliebige Kommunikationsprotokoll anwenden.
Unter Bezugnahme auf 1 ist ein Diagramm veranschaulicht, das eine beispielhafte Kommunikationsumgebung 100 abbildet. In 1 umfasst die Kommunikationsumgebung 100 eine Kommunikationsvorrichtung 110A und eine Kommunikationsvorrichtung 110B, die über ein Netzwerk 115 kommunikativ miteinander gekoppelt sind. Bei einigen Ausführungsbeispielen handelt es sich bei dem Netzwerk 115 um ein drahtgebundenes Netzwerk, ein drahtloses Netzwerk oder um eine Kombination aus dem drahtgebundenen Netzwerk und dem drahtlosen Netzwerk. Bei einigen Ausführungsbeispielen kommunizieren diese Komponenten über das Netzwerk 115 miteinander, um Inhaltsdaten (zum Beispiel Text, Bilder, Video usw.) auszutauschen. Bei einigen Ausführungsbeispielen umfasst die Kommunikationsumgebung 100 eine beliebige Anzahl von Kommunikationsvorrichtungen 110.
Bei einigen Ausführungsbeispielen umfasst die Kömmunikationsvorrichtung 110A einen Sender 120 (in dem vorliegenden Dokument auch als „eine Senderschaltung 120“ bezeichnet), und die Kommunikationsvorrichtung 110B umfasst einen Empfänger 130 (in dem vorliegenden Dokument auch als „eine Empfängerschaltung 130“ bezeichnet). Bei einigen Ausführungsbeispielen codiert der Sender 120 Inhaltsdaten gemäß einem PAM-Protokoll und überträgt die Inhaltsdaten über das Netzwerk 115. Bei einigen Ausführungsbeispielen empfängt der Empfänger 130 die codierten Daten von dem Sender 120 einer weiteren Kommunikationsvorrichtung 110 und decodiert die empfangenen Daten, um die Inhaltsdaten zu erhalten.
Unter Bezugnahme auf 2 ist ein Schemadiagramm veranschaulicht, das eine beispielhafte Empfängervorrichtung 200 abbildet. Bei einigen Ausführungsbeispielen ist die Empfängervorrichtung 200 als der Empfänger 130 von 1 implementiert. Bei einigen Ausführungsbeispielen umfasst die Empfängervorrichtung 200 die Amplitudensiebe 210A, 210B (in dem vorliegenden Dokument auch als „Amplitudensieb-Schaltungen 210“ bezeichnet), die spekulativen Abgriffe 220A, 220B (in dem vorliegenden Dokument auch als „spekulative Abgriffsschaltungen 220“ bezeichnet), die Decodierer 230A, 230B (in dem vorliegenden Dokument auch als „Decodiererschaltungen 230“ bezeichnet), die Rückkopplungsgeneratoren 240A, 240B (in dem vorliegenden Dokument auch als „Rückkopplungsgenerator-Schaltungen 240“ bezeichnet) und die Addierer 270A, 270B. Diese Komponenten werden zusammen betrieben, um ein Eingangssignal 202 zu empfangen, und generieren gemäß dem Eingangssignal 202 die decodierten Signale 235A, 235B. Bei einigen Ausführungsbeispielen handelt es sich bei dem Eingangssignal 202 um ein PAM4-Signal von einer weiteren Vorrichtung (zum Beispiel der Kommunikationsvorrichtung 110). Bei einigen Ausführungsbeispielen umfasst die Empfängervorrichtung 200 mehr, weniger oder andere Komponenten, als in 2 gezeigt.
Bei einigen Ausführungsbeispielen führt die Empfängervorrichtung 200 eine entscheidungsrückgekoppelte Entzerrung durch. Bei einem Ansatz wird das Eingangssignal 202 mittels der Rückkopplungssignale 242A, 245A, 242B, 245B von den Rückkopplungsgeneratoren 240A, 240B verändert. Bei einigen Ausführungsbeispielen empfängt der Addierer 270A das Eingangssignal 202 und die Rückkopplungssignale 242A, 245B, und er addiert die Rückkopplungssignale 242A, 245B zu dem Eingangssignal 202 hinzu, um ein verändertes Eingangssignal 205A zu erhalten. Bei einigen Ausführungsbeispielen empfängt der Addierer 270B das Eingangssignal 202 und die Rückkopplungssignale 242B, 245A, und er addiert die Rückkopplungssignale 242B, 245A zu dem Eingangssignal 202 hinzu, um ein verändertes Eingangssignal 205B zu erhalten. Ohne die Rückkopplungssignale 242A, 245A, 242B, 245B unterliegt das mittels der Empfängervorrichtung 200 empfangene Eingangssignal 202 aufgrund einer Intersymbolinterferenz (ISI) einer Verzerrung. Zum Beispiel breitet sich Energie in einem vorherigen Symbol des Eingangssignals 202 auf ein nachfolgendes Symbol aus. Bei einigen Ausführungsbeispielen werden Verzerrungen aufgrund eines früheren Symbols des Eingangssignals vorhergesagt, und auf ein nachfolgendes Symbol des Eingangssignals 202 wird gemäß den vorhergesagten Verzerrungen eine Entzerrung angewendet, um die veränderten Eingangssignale 205A, 205B mit verringerten Verzerrungen zu erhalten.
Bei einem Satz von Amplitudensieben 210A, handelt sich um eine Schaltung, die das veränderte Eingangssignal 205A empfängt und ein Amplitudensieb-Ausgangssignal 215A generiert, das einen Pegel des veränderten Eingangssignals 205A angibt. Bei einer Konfiguration umfasst der Satz von Amplitudensieben 210A Eingangsanschlüsse, einen Taktanschluss und Ausgangsanschlüsse. Bei dieser Konfiguration empfängt der Satz von Amplitudensieben 210A das veränderte Eingangssignal 205A an den Eingangsanschlüssen, und er empfängt ein Taktsignal CLK an dem Taktanschluss. Bei einigen Ausführungsbeispielen generiert der Satz von Amplitudensieben 210A das Amplitudensieb-Ausgangssignal 215A gemäß einem Impuls des Taktsignals CLK und gibt das Amplitudensieb-Ausgangssignal 215A an den Ausgangsanschlüssen aus. Bei einem Beispiel tastet der Satz von Amplitudensieben 210A, als Reaktion auf eine steigende Flanke, eine fallende Flanke, einen Zustand „High“ (bzw. logische ,1') oder einen Zustand „Low“ (bzw. logische ,0') des Taktsignals CLK, das veränderte Eingangssignal 205A ab und generiert das Amplitudensieb-Ausgangssignal 215A, das einen Spannungspegel des abgetasteten Signals in einem Thermometer-Code angibt. Zum Beispiel gibt das Amplitudensieb-Ausgangssignal 215A den Spannungspegel des abgetasteten Signals in Form von 12 Bits an, weil bei einer Abgriffs-ISI ein PAM4-Signal einen von zwölf Pegel annehmen kann, wie es zum Beispiel unten im Hinblick auf 3 beschrieben ist. Der Satz von Amplitudensieben 210A stellt dem spekulativen Abgriff 220A das Amplitudensieb-Ausgangssignal 215A bereit. Ausführliche Implementierungen und Operationen der Amplitudensiebe 210 sind unten im Hinblick auf 2 bis 10 beschrieben.
Bei einem spekulativen Abgriff 220A handelt es sich um eine Schaltung, die das Amplitudensieb-Ausgangssignal 215A empfängt und Bits des Amplitudensieb-Ausgangssignals 215A auswählt. Bei einer Konfiguration umfasst der spekulative Abgriff 220A i) mit Ausgangsanschlüssen des Satzes von Amplitudensieben 210A gekoppelte Eingangsanschlüsse, ii) mit Ausgangsanschlüssen des spekulativen Abgriffs 220B gekoppelte Steueranschlüsse, iii) einen Taktanschluss und iv) Ausgangsanschlüsse. Bei dieser Konfiguration empfängt der spekulative Abgriff 220A das Amplitudensieb-Ausgangssignal 215A an den Eingangsanschlüssen, er empfängt Ausgaben des spekulativen Abgriffs 220B an den Steueranschlüssen, und er empfängt das Taktsignal CLK an dem Taktanschluss. Bei einigen Ausführungsbeispielen wählt der spekulative Abgriff 220A Ausgaben einer Untermenge des Satzes von Amplitudensieben 210A aus, oder er wählt an den Steueranschlüssen gemäß einem von dem spekulativen Abgriff 220B kommenden Ausgangssignal des spekulativen Abgriffs 225B Bits des Amplitudensieb-Ausgangssignals 215A aus, und er gibt die ausgewählten Ausgaben als Ausgangssignal des spekulativen Abgriffs 225A an den Ausgangsanschlüssen aus. Bei einem Beispiel weist das Amplitudensieb-Ausgangssignal zwölf Bits auf, und das Ausgangssignal des spekulativen Abgriffs 225A weist drei Bits auf. Bei einigen Ausführungsbeispielen speichert der spekulative Abgriff 220A, als Reaktion auf einen Impuls des Taktsignals CLK, die ausgewählten Bits des Amplitudensieb-Ausgangssignals 215A und stellt die gespeicherten Bits dem Decodierer 230A und dem spekulativen Abgriff 220B bereit. Bei einigen Ausführungsbeispielen entsprechen Ausgaben des spekulative Abgriffs 220B ausgewählten Ausgaben einer Untermenge des Satzes von Amplitudensieben 210B. Bei einigen Ausführungsbeispielen wird der Satz von Amplitudensieben 210A gemäß dem Taktsignal CLK betrieben, und der Satz von Amplitudensieben 210B wird gemäß einem invertierten Taktsignal CLKB betrieben, sodass das veränderte Eingangssignal 205A ungerade Symbole umfasst und das veränderte Eingangssignal 205B ein gerades Symbol umfasst. Folglich entsprechen bei einer Erscheinungsform die Ausgaben des spekulativen Abgriffs 220B einem Symbol vor den Ausgaben des spekulativen Abgriffs 220A. Bei einer Erscheinungsform bildet der spekulative Abgriff 220A eine Rückkopplungsschleife mit dem spekulativen Abgriff 220B ohne Decodierer in der Rückkopplungsschleife aus. Ausführliche Implementierungen und Operationen des spekulativen Abgriffs 220 sind unten im Hinblick auf 11 bis 14 beschrieben.
Bei einem Decodierer 230A handelt es sich um eine Schaltung, die das Ausgangssignal des spekulativen Abgriffs 225A decodiert und ein decodiertes Signal 235A generiert. Bei einer Konfiguration umfasst der Decodierer 230A i) mit Ausgangsanschlüssen des spekulativen Abgriffs 220A gekoppelte Eingangsanschlüsse und ii) Ausgangsanschlüsse. Bei dieser Konfiguration empfängt der Decodierer 230A an den Eingangsanschlüssen die ausgewählten Ausgaben der Untermenge des Satzes von Amplitudensieben 210A als Ausgangssignal des spekulativen Abgriffs 225A. Bei einigen Ausführungsbeispielen decodiert der Decodierer 230A das Ausgangssignal des spekulativen Abgriffs 225A, um ein decodiertes Signal 235A zu erhalten, und er gibt das decodierte Signal 235A an den Ausgangsanschlüssen aus. Bei einer Erscheinungsform decodiert der Decodierer 230A das in einem Thermometer-Code vorliegende Ausgangssignal des spekulativen Abgriffs 225A in einen Binärcode, um das decodierte Signal 235A zu erhalten. Zum Beispiel decodiert der Decodierer 230A drei in dem Thermometer-Code vorliegende Bits des Ausgangssignals des spekulativen Abgriffs 225A in zwei binäre Bits des decodierten Signals 235A.
Bei einem Rückkopplungsgenerator 240A handelt es sich um eine Schaltung, die das decodierte Signal 235A empfängt und die Rückkopplungssignale 242A, 245A generiert. Bei einer Konfiguration umfasst der Rückkopplungsgenerator 240A i) mit den Ausgangsanschlüssen des Decodierers 230A gekoppelte Eingangsanschlüsse, ii) einen Taktanschluss und iii) mit den Eingangsanschlüssen der Amplitudensiebe 210A, 210B gekoppelte Ausgangsanschlüsse. Bei dieser Konfiguration empfängt der Rückkopplungsgenerator 240A an den Eingangsanschlüssen das decodierte Signal 235A, und er empfängt an dem Taktanschluss das Taktsignal CLK. Bei einigen Ausführungsbeispielen generiert der Rückkopplungsgenerator 240A die Rückkopplungssignale 242A, 245A gemäß dem decodierten Signal 235A und dem Taktsignal CLK und gibt die Rückkopplungssignale 242A, 245A an den Ausgangsanschlüssen aus. Bei einer Implementierung verändert das Rückkopplungssignal 242A das Eingangssignal 202, um das veränderte Eingangssignal 205A zu erhalten, und das Rückkopplungssignal 245A verändert das Eingangssignal 202, um das veränderte Eingangssignal 205B zu erhalten. Bei einer Erscheinungsform ermöglicht das Verändern des Eingangssignals 202 auf der Grundlage der Rückkopplungssignale 242A, 245A eine Abmilderung der Verzerrung aufgrund der ISI. Bei einigen Ausführungsbeispielen umfasst der Rückkopplungsgenerator 240A einen oder mehrere Abgriffe einschließlich eines Latch, eines Eintakt-zu-Differenzialsignal-Wandlers und eines Verstärkers. Ausführliche Implementierungen und Operationen des Rückkopplungsgenerators 240A sind unten im Hinblick auf 15 bis 19 beschrieben.
Bei einigen Ausführungsbeispielen sind der Addierer 270B, der Satz von Amplitudensieben 210B, der spekulative Abgriff 220B, der Decodierer 230B und der Rückkopplungsgenerator 240B konfiguriert und werden gemäß dem Eingangssignal 202, dem veränderten Eingangssignal 205B, dem Amplitudensieb-Ausgangssignal 215B, dem Ausgangssignal des spekulativen Abgriffs 225B, dem invertierten Taktsignal CLKB, dem decodierten Signal 235B und den Rückkopplungssignalen 242B, 245B zusammen betrieben, auf eine ähnliche Weise wie der Addierer 270A, der Satz von Amplitudensieben 210A, der spekulative Abgriff 220A, der Decodierer 230A und der Rückkopplungsgenerator 240A gemäß dem Eingangssignal 202, dem veränderten Eingangssignal 205A, dem Amplitudensieb-Ausgangssignal 215A, dem Ausgangssignal des spekulativen Abgriffs 225A, dem Taktsignal CLK, dem decodierten Signal 235A und den Rückkopplungssignalen 242A, 245A. Somit wird die wiederholte Beschreibung davon in dem vorliegenden Dokument der Kürze halber weggelassen.
Obwohl die in 2 gezeigte Vorrichtung 200 eine Architektur mit halber Taktfrequenz nutzt, wobei der Addierer 270A, der Satz von Amplitudensieben 210A, der spekulative Abgriff 220A, der Decodierer 230A und der Rückkopplungsgenerator 240A gemäß einem Taktsignal CLK betrieben werden, und der Addierer 270B, der Satz von Amplitudensieben 210B, der spekulative Abgriff 220B, der Decodierer 230B und der Rückkopplungsgenerator 240B gemäß dem invertierten Taktsignal CLKB betrieben werden, nutzt die Vorrichtung 200 bei anderen Ausführungsbeispielen eine andere Architektur. Zum Beispiel nutzt die Vorrichtung 200 eine Architektur mit voller Taktfrequenz, wobei der Addierer 270B, der Satz von Amplitudensieben 210B, der spekulative Abgriff 220B, der Decodierer 230B und der Rückkopplungsgenerator 240B weggelassen oder deaktiviert sind und der spekulative Abgriff 220A gemäß dem vorherigen Ausgangssignal des spekulativen Abgriffs 225A betrieben wird. Für ein weiteres Beispiel nutzt die Vorrichtung 200 eine Architektur mit einem Viertel der Taktfrequenz, wobei zusätzliche Addierer, zusätzliche Sätze von Amplitudensieben, zusätzliche spekulative Abgriffe, zusätzliche Decodierer und zusätzliche Rückkopplungsgeneratoren genutzt werden.
Unter Bezugnahme auf 3 ist ein Diagramm veranschaulicht, das beispielhafte PAM4-Signale abbildet. Bei einigen Ausführungsbeispielen wird ein Eingangssignal 202 als einer von vier verfügbaren Pegeln dargestellt. Bei einigen Ausführungsbeispielen verzerrt ein vorheriges Symbol eines Eingangssignals ein nachfolgendes Symbol des Eingangssignals. Durch das Modellieren einer Auswirkung eines vorherigen Signals als α wird ein verändertes Eingangssignal für einen Abgriff1 ungleich null gemäß der folgenden Gleichung ausgedrückt: $y (n) = x (n) + α x (n - 1)$
wobei y(n) das mittels der Vorrichtung 200 empfangene Eingangssignal 202 ist, x(n) ein mittels eines Senders (zum Beispiel die Kommunikationsvorrichtung 110A) bei Symbol n übertragenes Signal, x(n-1) das mittels des Senders bei einem vorherigen Symbol n-1 übertragene Signal und α ein Koeffizient, der eine Auswirkung (zum Beispiel ISI) des vorherigen Symbols n-1 auf das Symbol n modelliert. Wie in 3 gezeigt, ist bei einigen Ausführungsbeispielen die verfügbare Gesamtanzahl von Pegeln des Eingangssignals 202 gleich 16, während 12 Schwellenwerte genutzt werden, um verschiedene Pegel für ein gegebenes, vorheriges Symbol n-1 zu unterscheiden.
Unter Bezugnahme auf 4 ist ein Schemadiagramm veranschaulicht, das einen Satz von Amplitudensieben 400 abbildet. Bei einigen Ausführungsbeispielen umfasst der Satz von Amplitudensieben 400 die Amplitudensiebe 410A, 410B...410L, wobei jedes Amplitudensieb 410X i) Eingangsanschlüsse zum Empfangen der Eingangssignale 405A, 405B, ii) Referenzanschlüsse zum Empfangen der Referenzsignale 420XA, 420XB, iii) einen Taktanschluss zum Empfangen eines Taktsignals 470 und iv) Ausgangsanschlüsse zum Ausgeben der Bits 430XA, 430XB aufweist. Bei einem Beispiel entspricht L bei der Anwendung von PAM4-DFE dem Wert 12. Bei einer Erscheinungsform handelt es sich bei den Eingangssignalen 405A, 405B um PAM4-Signale, und jedes Amplitudensieb 410 generiert die Differenzial-Bits 430XA, 430XB der Amplitudensieb-Ausgangssignale, die angeben, ob gemäß einem Impuls des Taktsignals 470 eine Spannungsdifferenz der Eingangssignale 405A, 405B größer oder kleiner als eine Spannungsdifferenz der Referenzsignale 420XA, 420XB ist. Bei einigen Ausführungsbeispielen wird der Satz von Amplitudensieben 400 als der Satz von Amplitudensieben 210A oder der Satz von Amplitudensieben 210B implementiert. In dem Falle, dass der Satz von Amplitudensieben 400 als der Satz von Amplitudensieben 210A von 2 implementiert ist, entsprechen die Eingangssignale 405A, 405B dem veränderten Eingangssignal 205A, zum Beispiel in einer Differenzialdarstellung, das Taktsignal 470 entspricht dem Taktsignal CLK, und ein Satz von Bits 430AA, 430BA, 430CA...430LA und ein Satz von Bits 430AB, 430BB, 430CB...430LB entsprechen einer Differenzialdarstellung des Amplitudensieb-Ausgangssignals 215A von 2.
Bei einigen Ausführungsbeispielen sind die Referenzsignale 420XA, 420XB gemäß einem entsprechenden Schwellenwert des PAM4-Signals vorbestimmt. Zum Beispiel entspricht eine Spannungsdifferenz 420AA, 420AB eines Amplitudensiebs 410A 2+3α, eine Spannungsdifferenz der Referenzsignale 420BA, 420BB eines Amplitudensiebs 410B entspricht 2+α, eine Spannungsdifferenz der Referenzsignale 420CA, 420CB eines Amplitudensiebs 410C entspricht 2-α, und eine Spannungsdifferenz der Referenzsignale 420DA, 420DB eines Amplitudensiebs 410D entspricht 2-3α. Zum Beispiel entspricht eine Spannungsdifferenz 420EA, 420EB eines Amplitudensiebs 410E 3α, eine Spannungsdifferenz der Referenzsignale 420FA, 420FB eines Amplitudensiebs 410F entspricht αa, eine Spannungsdifferenz der Referenzsignale 420GA, 420GB eines Amplitudensiebs 410G entspricht -α, und eine Spannungsdifferenz der Referenzsignale 420HA, 420HB eines Amplitudensiebs 410H entspricht -3α. Zum Beispiel entspricht eine Spannungsdifferenz 420IA, 420IB eines Amplitudensiebs 4101 -2+3α, eine Spannungsdifferenz der Referenzsignale 420JA, 420JB eines Amplitudensiebs 410J entspricht -2+α, eine Spannungsdifferenz der Referenzsignale 420KA, 420KB eines Amplitudensiebs 410K entspricht -2-α, und eine Spannungsdifferenz der Referenzsignale 420LA, 420LB eines Amplitudensiebs 410L entspricht -2-3α.
Bei einigen Ausführungsbeispielen gibt ein erster Satz von Bits 430AA, 430BA, 430CA...430LA einen Spannungspegel des Eingangssignals 405A in einer digitalen Darstellung an, und ein zweiter Satz von Bits 430AB, 430BB, 430CB...430LB gibt einen Spannungspegel des Eingangssignals 405B in einer digitalen Darstellung an. Wenn bei einem Beispiel der Spannungspegel des Eingangssignals 405A 1+3α entspricht, stellt der erste Satz von Bits 430AA, 430BA, 430CA...430LA den Wert ,0000 1111 1111' dar, weil die Spannungsdifferenz der Eingangssignale 405A, 405B höher ist als eine 3α entsprechende Spannungsdifferenz, aber niedriger ist als eine 2-3α entsprechende Spannungsdifferenz. Wenn analog bei einem Beispiel die Spannungsdifferenz der Eingangssignale 405A, 405B 1-3α entspricht, stellt der erste Satz von Bits 430AA, 430BA, 430CA...430LA den Wert ,0000 0001 1111' dar, weil die Spannungsdifferenz der Eingangssignale 405A, 405B höher ist als eine -3α entsprechende Spannungsdifferenz, aber kleiner ist als eine -α entsprechende Spannungsdifferenz.
Obwohl jedes Amplitudensieb 410 gemäß einer Spannungsdifferenz von Referenzsignalen betrieben wird, wird bei anderen Ausführungsbeispielen jedes Amplitudensieb 410 gemäß einer entsprechenden, einzelnen Referenzspannung betrieben.
Unter Bezugnahme auf 5 ist ein Schemadiagramm veranschaulicht, das ein beispielhaftes Amplitudensieb 500 abbildet. Bei einigen Ausführungsbeispielen umfasst ein Amplitudensieb 500 einen Komparator 502 (in dem vorliegenden Dokument auch als „eine Komparatorschaltung 502“ bezeichnet) und ein SR-Latch 520 (in dem vorliegenden Dokument auch als „eine SR-Latch-Schaltung 520“ bezeichnet). Bei einem Ausführungsbeispiel umfasst der Komparator 502 eine Schaltung der ersten Stufe 510, eine Schaltung der zweiten Stufe 570 und eine Kickback-Unterdrückungsschaltung 580. Diese Komponenten werden zusammen betrieben, um die Referenzsignale 515A, 515B, die Eingangssignale 505A, 505B und ein Taktsignal 550 zu empfangen, und sie generieren die Amplitudensieb-Ausgangssignale 545A, 545B, die angeben, ob die Spannungsdifferenz der Eingangssignale 505A, 505B eine Spannungsdifferenz der Referenzsignale 515A, 515B überschreitet. Bei einigen Ausführungsbeispielen ist das Amplitudensieb 500 als das Amplitudensieb 410 von 4 implementiert. Bei einer Erscheinungsform empfängt das Amplitudensieb 500 die Eingangssignale 505A, 505B mit einer verringerten Amplitude (zum Beispiel 150 mV) und generiert die Amplitudensieb-Ausgangssignale 545A, 545B mit einer größeren Amplitude (zum Beispiel zwischen 0 V und der Versorgungsspannung VDD) in einer digitalen Darstellung. Bei einigen Ausführungsbeispielen entsprechen die Eingangssignale 505A, 505B den Eingangssignalen 405A, 405B von 4, das Taktsignal 550 entspricht dem Taktsignal 470 von 4, die Referenzsignale 515A, 515B entsprechen den Referenzsignalen 420XA, 420XB, und die Amplitudensieb-Ausgangssignale 545A, 545B entsprechen den Differenzial-Bits 430XA, 430XB von 4.
Bei der Schaltung der ersten Stufe 510 handelt es sich um eine Schaltung, welche die Eingangssignale 505A, 505B gemäß einem Impuls des Taktsignals 550 mit den Referenzsignalen 515A, 515B vergleicht. Bei einer Konfiguration umfasst die Schaltung der ersten Stufe 510 i) Eingangsanschlüsse, um die Eingangssignale 505A, 505B zu empfangen, ii) Referenzanschlüsse, um die Referenzsignale 515A, 515B zu empfangen, iii) einen Taktanschluss, um das Taktsignal 550 zu empfangen, iv) einen Anschluss für einen verzögerten Takt, um das verzögerte Taktsignal 555 zu empfangen und v) Ausgangsanschlüsse, um die Ausgangsvergleichssignale 518A, 518B zu liefern. Bei dieser Konfiguration führt die Schaltung der ersten Stufe 510 eine vorgeschaltete Abtastung der Eingangssignale 505A, 505B im Hinblick auf die Referenzsignale 515A, 515B durch. Bei einigen Ausführungsbeispielen vergleicht die Schaltung der ersten Stufe 510 eine Spannungsdifferenz der Eingangssignale 505A, 505B mit einer Spannungsdifferenz der Referenzsignale 515A, 515B an den Referenzanschlüssen gemäß einem Impuls des Taktsignals 550 und generiert die Ausgangsvergleichssignale 518A, 518B, die angeben, ob die Spannungsdifferenz der Eingangssignale 505A, 505B die Spannungsdifferenz der Referenzsignale 515A, 515B überschreitet.
Bei einigen Ausführungsbeispielen ist die Schaltung der ersten Stufe 510 so konfiguriert, dass sie, als Reaktion auf einen Zustand (zum Beispiel den Zustand „Low“, logische ,0' bzw. 0 V) des Taktsignals 550, Spannungen an den Ausgangsanschlüssen der Schaltung der ersten Stufe 510 zurücksetzt. Bei einigen Ausführungsbeispielen lädt die Schaltung der ersten Stufe 510, als Reaktion auf einen Zustand (zum Beispiel den Zustand „Low“, logische ,0' bzw. 0 V) des Taktsignals 550, die Ausgangsanschlüsse der Schaltung der ersten Stufe 510. Außerdem entlädt die Schaltung der ersten Stufe 510, als Reaktion auf einen Zustand (zum Beispiel den Zustand „High“, logische ,1' bzw. VDD) des Taktsignals 550, die Ausgangsanschlüsse der Schaltung der ersten Stufe 510 gemäß i) einer ersten Spannungsdifferenz zwischen den Eingangssignalen 505A, 505B und ii) einer zweiten Spannungsdifferenz zwischen den Referenzsignalen 515A, 515B mit unterschiedlichen Geschwindigkeiten. Eine ausführliche Implementierung und ein ausführlicher Betrieb der Schaltung der ersten Stufe 510 sind unten im Hinblick auf 6 und 9A beschrieben.
Bei einer Erscheinungsform führt die Kickback-Unterdrückungsschaltung 580 einen Takt-Kickback-Ausgleich durch. Bei einigen Ausführungsbeispielen umfasst die Kickback-Unterdrückungsschaltung 580 i) einen Eingangsanschluss zum Empfangen des Taktsignals 550 und ii) einen mit dem Anschluss für einen verzögerten Takt der Schaltung der ersten Stufe 510 gekoppelten Ausgangsanschluss. Bei einigen Ausführungsbeispielen umfasst die Kickback-Unterdrückungsschaltung 580 Verzögerungsschaltungen, die das Taktsignal 550 verzögern, um das verzögerte Taktsignal 555 zu erhalten und um das verzögerte Taktsignal 555 in den Anschluss für einen verzögerten Takt der Schaltung der ersten Stufe 510 einzuspeisen. Ohne die Kickback-Unterdrückungsschaltung 580 verschlechtert ein Impuls des Taktsignals 550 die Eingangssignale, die Ausgangssignale oder eine Kombination aus den Eingangssignalen und den Ausgangssignalen der Schaltung der ersten Stufe 510, zum Beispiel über eine parasitäre Kopplung. Durch den Einsatz der Kickback-Unterdrückungsschaltung 580, die das verzögerte Taktsignal 555 in die Schaltung der ersten Stufe 510 einspeist, wird die Verschlechterung aufgrund der parasitären Kopplung des Impulses des Taktsignals bei einigen Ausführungsbeispielen abgemildert. Demgemäß wird die Empfindlichkeit der Schaltung der ersten Stufe 510 über den Takt-Kickback-Ausgleich verbessert.

Bei einigen Ausführungsbeispielen umfasst die Schaltung der zweiten Stufe 570 i) mit Ausgangsanschlüssen der Schaltung der ersten Stufe 510 gekoppelte Eingangsanschlüsse und ii) Ausgangsanschlüsse. Bei einigen Ausführungsbeispielen führt die Schaltung der zweiten Stufe 570 eine Verstärkung oder Regenerierung der Ausgangsvergleichssignale 518A, 518B durch. Bei einer Erscheinungsform tastet die Schaltung der zweiten Stufe 570 eine Spannungsdifferenz der Ausgangsvergleichssignale 518A, 518B ab und generiert die Komparatorausgangssignale 575A, 575B, die angeben, welches der Ausgangsvergleichssignale 518A, 518B höher ist. Bei einigen Ausführungsbeispielen handelt es sich bei den Komparatorausgangssignalen 575A, 575B um Impulse, die zwischen 0 V und der Versorgungsspannung VDD schwanken, wobei 0 V dem logischen Wert 0 entspricht und die Versorgungsspannung VDD dem logischen Wert ,1' (bzw. dem Zustand „High“) entspricht. Bei einer Erscheinungsform generiert die Schaltung der zweiten Stufe 570 die Komparatorausgangssignale 575A, 575B gemäß der folgenden Tabelle:

	Zustand des Komparatorausgangssignals 575A	Zustand des Komparatorausgangssignals 575B
Wenn die Ausgangsvergleichssignale 518A, 518B gleich sind	0	0
Wenn Ausgangsvergleichssignal 518A > Ausgangsvergleichssignal 518B (bzw. das Ausgangsvergleichssignal 518B entlädt sich schneller)	1	0
Wenn Ausgangsvergleichssignal 518B > Ausgangsvergleichssignal 518A (bzw. das Ausgangsvergleichssignal 518A entlädt sich schneller)	0	1

Demgemäß generiert die Schaltung der zweiten Stufe 570 bei einigen Ausführungsbeispielen die Komparatorausgangssignale 575A, 575B, die angeben, ob die Spannungsdifferenz der Eingangssignale 505A, 505B die Spannungsdifferenz der Referenzsignale 515A, 515B übersteigt, und sie gibt die Komparatorausgangssignale 575A, 575B an das SR-Latch 520 aus.

Bei einigen Ausführungsbeispielen umfasst das SR-Latch 520 eine Abtastschaltung 530 und eine Regenerierungsschaltung 540. Bei einer Konfiguration umfasst die Abtastschaltung 530 i) mit Ausgangsanschlüssen der Schaltung der zweiten Stufe 570 gekoppelte Eingangsanschlüsse, ii) einen Taktanschluss und iii) Ausgangsanschlüsse. Bei einer Konfiguration umfasst die Regenerierungsschaltung 540 i) mit den Ausgangsanschlüssen der Abtastschaltung 530 gekoppelte Eingangsanschlüsse und ii) Ausgangsanschlüsse. Bei dieser Konfiguration tastet die Abtastschaltung 530, als Reaktion auf einen Impuls des Taktsignals 550, eine Spannungsdifferenz zwischen den Komparatorausgangssignalen 575A, 575B ab, um die abgetasteten Signale 535A, 535B zu erhalten, und sie gibt die abgetasteten Signale 535A, 535B an den Ausgangsanschlüssen aus. Außerdem verstärkt die Regenerierungsschaltung 540 bei dieser Konfiguration die abgetasteten Signale 535A, 535B, um die Amplitudensieb-Ausgangssignale 545A, 545B zu erhalten und die Amplitudensieb-Ausgangssignale 545A, 545B an den Ausgangsanschlüssen auszugeben. Bei einer Erscheinungsform ist das SR-Latch 520 in Form von CMOS-Schaltungsanordnungen (Complimentary Metal Oxide Semiconductor, komplementärer Metalloxid-Halbleiter) implementiert, die mit verringerten Hardware-Ressourcen eine schnellere Abtastung und Verstärkung durchführen als herkömmliche Schaltungsanordnungen (zum Beispiel CMOS-NOR-Schaltungsanordnungen). Eine ausführliche Implementierung und ein ausführlicher Betrieb des SR-Latch 520 sind unten im Hinblick auf 7, 8 und 9B beschrieben.
Unter Bezugnahme auf 6 ist ein Schemadiagramm veranschaulicht, das eine beispielhafte Schaltung der ersten Stufe 600 eines Komparators abbildet. Bei einigen Ausführungsbeispielen ist die Schaltung der ersten Stufe 600 als die Schaltung der ersten Stufe 510 von 5 implementiert. Bei einigen Ausführungsbeispielen umfasst die Schaltung der ersten Stufe 600 die Transistoren Ta1, Ta2, Ta3, Ta4, Ta5, Ta6, Ta7, Ta8. Bei einigen Ausführungsbeispielen umfasst die Schaltung der ersten Stufe 600 die Kondensatoren C1, C2, C3, C4 oder ist mit diesen gekoppelt. Bei einigen Ausführungsbeispielen sind die Kondensatoren C1, C2, C3, C4 als MOS-Kondensatoren (Metal Oxide Semiconductor, Metalloxid-Halbleiter) oder MOM-Kondensatoren (Metal Oxide Metal, Metalloxid-Metall) implementiert. Bei einigen Ausführungsbeispielen sind die Kondensatoren C1, C2, C3, C4 als Teil der Kickback-Unterdrückungsschaltung 580 implementiert, oder sie sind zwischen der Schaltung der ersten Stufe 600 eines Komparators und der Kickback-Unterdrückungsschaltung 580 gekoppelt: Diese Komponenten werden zusammen betrieben, um die Eingangssignale 505A, 505B, ein Taktsignal 550 und ein verzögertes Taktsignal 555 zu empfangen, die Eingangssignale 505A, 505B mit den Referenzsignalen 515A, 515B zu vergleichen und die Vergleichssignale 518A, 518B gemäß dem Vergleich und einem Impuls des Taktsignals 550 zu generieren. Bei einigen Ausführungsbeispielen wird das verzögerte Taktsignal 555 eingespeist, um einen Takt-Kickback-Ausgleich durchzuführen. Bei anderen Ausführungsbeispielen umfasst die Schaltung der ersten Stufe 600 eines Komparators mehr, weniger oder andere Komponenten, als in 6 gezeigt. Bei einigen Ausführungsbeispielen handelt es sich bei den Transistoren Ta1, Ta2, Ta3, Ta4, Ta5, Ta6 um N-Transistoren (zum Beispiel NMOS) und bei den Transistoren Ta7, Ta8 um P-Transistoren (zum Beispiel PMOS). Bei anderen Ausführungsbeispielen sind die Transistoren Ta1, Ta2, Ta3, Ta4, Ta5, Ta6, Ta7, Ta8 mit anderen Typen von Transistoren implementiert, als in 6 gezeigt.
Bei einer Konfiguration umfasst der Transistor Ta1 i) eine Gate-Elektrode, ii) eine Source-Elektrode und iii) eine Drain-Elektrode. Bei einer Konfiguration umfasst der Transistor Ta2 i) eine Gate-Elektrode, ii) eine mit der Source-Elektrode von Ta1 gekoppelte Source-Elektrode und iii) eine Drain-Elektrode. Bei einer Konfiguration umfasst der Transistor Ta3 i) eine Gate-Elektrode, ii) eine Source-Elektrode und iii) eine mit der Drain-Elektrode des Transistors Ta2 gekoppelte Drain-Elektrode. Bei einer Konfiguration umfasst der Transistor Ta4 i) eine Gate-Elektrode, ii) eine mit der Source-Elektrode des Transistors Ta3 gekoppelte Source-Elektrode und iii) eine mit der Drain-Elektrode des Transistors Ta1 gekoppelte Drain-Elektrode. Bei einer Konfiguration umfasst der Transistor Ta5 i) eine Gate-Elektrode, ii) eine mit einem ersten Versorgungsanschluss (zum Beispiel einem Erdanschluss (GND)) gekoppelte Source-Elektrode und iii) eine mit den Source-Elektroden der Transistoren Ta1, Ta2 gekoppelte Drain-Elektrode. Bei einer Konfiguration umfasst der Transistor Ta6 i) eine Gate-Elektrode, ii) eine mit dem ersten Versorgungsanschluss gekoppelte Source-Elektrode und iii) eine mit den Source-Elektroden der Transistoren Ta3, Ta4 gekoppelte Drain-Elektrode. Bei einer Konfiguration umfasst der Transistor Ta7 i) eine Gate-Elektrode, ii) eine mit einem zweiten Versorgungsanschluss (zum Beispiel einem VDD-Anschluss) gekoppelte Source-Elektrode und iii) eine mit den Drain-Elektroden der Transistoren Ta2, Ta3 gekoppelte Drain-Elektrode. Bei einer Konfiguration umfasst der Transistor Ta8 i) eine mit der Gate-Elektrode des Transistors Ta7 gekoppelte Gate-Elektrode, ii) eine mit dem zweiten Versorgungsanschluss gekoppelte Source-Elektrode und iii) eine mit den Drain-Elektroden der Transistoren Ta1, Ta4 gekoppelte Drain-Elektrode. Bei einigen Ausführungsbeispielen sind die Drain-Elektroden der Transistoren Ta1, Ta4, Ta8 mit einem Ausgangsanschluss O1 der Schaltung der ersten Stufe 600 gekoppelt, und die Drain-Elektroden der Transistoren Ta2, Ta3, Ta7 sind mit einem Ausgangsanschluss O2 der Schaltung der ersten Stufe 600 gekoppelt.
Bei dieser Konfiguration empfängt der Transistor Ta1 an der Gate-Elektrode das Eingangssignal 505A, und der Transistor Ta3 empfängt an der Gate-Elektrode das Eingangssignal 505B. Zusätzlich empfängt der Transistor Ta2 an der Gate-Elektrode das Referenzsignal 515A, und der Transistor Ta4 empfängt an der Gate-Elektrode das Referenzsignal 515B. Außerdem empfangen die Transistoren Ta5, Ta6, Ta7, Ta8 an den Gate-Elektroden das Taktsignal 550. Bei einer Erscheinungsform setzt die Schaltung der ersten Stufe 600 als Reaktion darauf, dass sich das Taktsignal 550 in einem Zustand „Low“ (zum Beispiel logische ,0' bzw. 0 V) befindet, die Spannungen an den Ausgangsanschlüssen O1, O2 zurück. Bei einigen Ausführungsbeispielen lädt die Schaltung der ersten Stufe 600 als Reaktion darauf, dass sich das Taktsignal 550 in einem Zustand „Low“ (zum Beispiel logische ,0' bzw. 0 V) befindet, die Ausgangsanschlüsse O1, O2. Bei einem Ansatz werden, als Reaktion auf einen Zustand „Low“ (zum Beispiel logische ,0' bzw. 0 V) des Taktsignals 550, die Transistoren Ta7, Ta8 aktiviert, und die Transistoren Ta5, Ta6 werden deaktiviert, folglich werden die Spannungen der Ausgangsanschlüsse 01, 02 erhöht, zum Beispiel auf eine Versorgungsspannung VDD. Bei einem Ansatz werden, als Reaktion auf einen Zustand „High“ (zum Beispiel logische ,1' bzw. VDD) des Taktsignals 550, die Transistoren Ta7, Ta8 deaktiviert, und die Transistoren Ta5, Ta6 werden aktiviert, folglich werden die Spannungen der Ausgangsanschlüsse O1, O2 verringert, zum Beispiel auf 0 V. Bei einem Ansatz ändert sich eine Entladungsgeschwindigkeit gemäß den Eingangssignalen 505A, 505B im Hinblick auf die Referenzsignale 515A, 515B. Wenn zum Beispiel eine Spannungsdifferenz der Eingangssignale 505A, 505B höher ist als eine Spannungsdifferenz der Referenzsignale 515A, 515B, dann wird der Ausgangsanschluss O1 schneller entladen als der Ausgangsanschluss O2.
Bei einer Erscheinungsform verschlechtert ein Impuls des Taktsignals 550 das Eingangssignal, das Ausgangssignal oder eine Kombination aus dem Eingangssignal und dem Ausgangssignal der Schaltung der ersten Stufe 600, zum Beispiel über eine parasitäre Kopplung. Zum Beispiel verbreitet sich bei einer Erscheinungsform das an den Gate-Elektroden der Transistoren Ta5, Ta6, Ta7, Ta8 anliegende Taktsignal 550 über parasitäre Kondensatoren (zum Beispiel Cgs oder Cgd) der Transistoren Ta1 bis Ta8, wodurch die Empfindlichkeit der Schaltung der ersten Stufe 600 verschlechtert wird.
Bei einigen Ausführungsbeispielen wird die Verschlechterung aufgrund der parasitären Kopplung des Taktsignals 550 durch das Einspeisen des verzögerten Taktsignals 555 an den Eingangsanschlüssen oder an den Gate-Elektroden der Transistoren Ta1, Ta2, Ta3, Ta4 abgemildert. Bei einigen Ausführungsbeispielen umfasst die Schaltung der ersten Stufe 600 die Kondensatoren C1, C2, C3, C4 oder ist mit diesen gekoppelt, um das verzögerte Taktsignal 555 einzuspeisen. Bei einigen Ausführungsbeispielen weisen die Kondensatoren C1, C2, C3, C4 im Wesentlichen die gleiche Kapazität auf. Bei einer Implementierung ist eine erste Elektrode des Kondensators C1 mit der Gate-Elektrode des Transistors Ta1 gekoppelt, und eine zweite Elektrode des Kondensators C1 ist mit dem Ausgangsanschluss der Kickback-Unterdrückungsschaltung 580 gekoppelt. Analog ist bei einer Implementierung eine erste Elektrode des Kondensators C2 mit der Gate-Elektrode des Transistors Ta3 gekoppelt, und eine zweite Elektrode des Kondensators C2 ist mit dem Ausgangsanschluss der Kickback-Unterdrückungsschaltung 580 gekoppelt. Analog ist bei einer Implementierung eine erste Elektrode des Kondensators C3 mit der Gate-Elektrode des Transistors Ta2 gekoppelt, und eine zweite Elektrode des Kondensators C3 ist mit dem Ausgangsanschluss der Kickback-Unterdrückungsschaltung 580 gekoppelt. Außerdem ist bei einer Implementierung eine erste Elektrode des Kondensators C4 mit der Gate-Elektrode des Transistors Ta4 gekoppelt, und eine zweite Elektrode des Kondensators C4 ist mit dem Ausgangsanschluss der Kickback-Unterdrückungsschaltung 580 gekoppelt. Bei dieser Konfiguration wird das verzögerte Taktsignal 555 über die Kondensatoren C1, C2, C3, C4 geliefert. Bei einem Ansatz ist das verzögerte Taktsignal 555 im Verhältnis zu dem Taktsignal 550 um eine Zeitverzögerung für das Taktsignal 550 verzögert, um sich auf Source-Elektroden, Drain-Elektroden oder eine Kombination der Source-Elektroden und der Drain-Elektroden der Transistoren Ta1, Ta2, Ta3, Ta4 über parasitäre Kondensatoren so zu verbreiten, dass die Transistoren Ta1, Ta2, Ta3, Ta4 gemäß den Eingangssignalen 505A, 505B mit verringerten Einfluss von dem Taktsignal 550 leitend sind oder sich entladen.
Bei einigen Ausführungsbeispielen werden die Eingangsimpedanzen an den Eingangsanschlüssen der Schaltung der ersten Stufe 600 (oder an den Gate-Elektroden der Transistoren Ta1, Ta2, Ta3, Ta4) aufeinander abgestimmt, um sicherzustellen, dass das verzögerte Taktsignal 555 gleichzeitig an die Eingangsanschlüsse der Schaltung der ersten Stufe 600 geliefert wird.
Unter Bezugnahme auf 7 ist ein Diagramm veranschaulicht, das eine beispielhafte Abtastschaltung 700 abbildet. Bei einigen Ausführungsbeispielen ist die Abtastschaltung 700 als die Abtastschaltung 530 von 5 implementiert. Bei einigen Ausführungsbeispielen umfasst die Abtastschaltung 700 die Transistoren Tb1, Tb2, Tb3, Tb4, Tb5, Tb6, Tb7, Tb8, Tsw. Diese Komponenten werden zusammen betrieben, um die Komparatorausgangssignale 575A, 575B und ein Taktsignal 550 zu empfangen, und sie verstärken eine Spannungsdifferenz der Komparatorausgangssignale 575A, 575B, um die abgetasteten Signale 535A, 535B zu generieren. Bei anderen Ausführungsbeispielen umfasst die Abtastschaltung 700 mehr, weniger oder andere Komponenten, als in 7 gezeigt. Bei einigen Ausführungsbeispielen handelt es sich bei den Transistoren Tb1, Tb2, Tb3, Tb4, Tsw um N-Transistoren (zum Beispiel NMOS) und bei den Transistoren Tb5, Tb6, Tb7, Tb8 um P-Transistoren (zum Beispiel PMOS). Bei anderen Ausführungsbeispielen sind die Transistoren Tb1, Tb2, Tb3, Tb4, Tb5, Tb6, Tb7, Tb8, Tsw mit anderen Typen von Transistoren implementiert, als in 7 gezeigt.
Bei einer Konfiguration umfasst der Transistor Tb1 i) eine mit einem ersten Eingangsanschluss der Abtastschaltung 700 gekoppelte Gate-Elektrode, ii) eine mit dem ersten Versorgungsanschluss (zum Beispiel dem GND-Anschluss) gekoppelte Source-Elektrode und iii) eine Drain-Elektrode. Bei einer Konfiguration umfasst der Transistor Tb2 i) eine mit einem zweiten Eingangsanschluss der Abtastschaltung 700 gekoppelte Gate-Elektrode, ii) eine mit dem ersten Versorgungsanschluss gekoppelte Source-Elektrode und iii) eine Drain-Elektrode. Bei einer Konfiguration umfasst der Transistor Tb3 i) eine mit der Drain-Elektrode des Transistors Tb2 gekoppelte Gate-Elektrode, ii) eine Source-Elektrode und iii) eine mit der Drain-Elektrode des Transistors Tb1 gekoppelte Drain-Elektrode. Bei einer Konfiguration umfasst der Transistor Tb4 i) eine mit der Drain-Elektrode des Transistors Tb1 gekoppelte Gate-Elektrode, ii) eine mit der Source-Elektrode des Transistors Tb3 gekoppelte Source-Elektrode und iii) eine mit der Drain-Elektrode des Transistors Tb2 gekoppelte Drain-Elektrode. Bei einer Konfiguration umfasst der Transistor Tb5 i) eine Gate-Elektrode, ii) eine mit einem zweiten Versorgungsanschluss (zum Beispiel einem VDD-Anschluss) gekoppelte Source-Elektrode und iii) eine mit der Drain-Elektrode des Transistors Tb1 gekoppelte Drain-Elektrode. Bei einer Konfiguration umfasst der Transistor Tb6 i) eine Gate-Elektrode, ii) eine mit dem zweiten Versorgungsanschluss gekoppelte Source-Elektrode und iii) eine mit der Drain-Elektrode des Transistors Tb2 gekoppelte Drain-Elektrode. Bei einer Konfiguration umfasst der Transistor Tb7 i) eine mit der Drain-Elektrode des Transistors Tb2 gekoppelte Gate-Elektrode, ii) eine mit dem zweiten Versorgungsanschluss gekoppelte Source-Elektrode und iii) eine mit der Drain-Elektrode des Transistors Tb1 gekoppelte Drain-Elektrode. Bei einer Konfiguration umfasst der Transistor Tb8 i) eine mit der Drain-Elektrode des Transistors Tb1 gekoppelte Gate-Elektrode, ii) eine mit dem zweiten Versorgungsanschluss gekoppelte Source-Elektrode und iii) eine mit der Drain-Elektrode des Transistors Tb2 gekoppelte Drain-Elektrode. Bei einer Konfiguration umfasst der Transistor Tsw i) eine Gate-Elektrode, ii) eine mit dem ersten Versorgungsanschluss gekoppelte Source-Elektrode und iii) eine mit den Source-Elektroden der Transistoren Tb3, Tb4 gekoppelte Drain-Elektrode. Bei einigen Ausführungsbeispielen sind die Drain-Elektroden der Transistoren Tb2, Tb4, Tb6, Tb8 mit einem Ausgangsanschluss O3 der Abtastschaltung 700 gekoppelt, und die Drain-Elektroden der Transistoren Tb1, Tb3, Tb5, Tb7 sind mit einem Ausgangsanschluss O4 der Abtastschaltung 700 gekoppelt.
Bei dieser Konfiguration bilden die Transistoren Tb3, Tb4, Tb7, Tb8 kreuzgekoppelte Transistoren 710 aus, deren Stärke gemäß dem Schalttransistor Tsw erhöht oder verringert wird. Bei einem Beispiel empfängt der Transistor Tb1 an der Gate-Elektrode das Komparatorausgangssignal 575A, und der Transistor Tb2 empfängt an der Gate-Elektrode das Komparatorausgangssignal 575B. Zusätzlich empfangen die Transistoren Tb5, Tb6, Tsw das Taktsignal 550 an den Gate-Elektroden.
Bei einer Erscheinungsform setzt die Abtastschaltung 700, als Reaktion auf einen Zustand „Low“ (zum Beispiel logische ,0' bzw. 0 V) des Taktsignals 550, Spannungen an den Ausgangsanschlüssen O3, O4 zurück. Bei einigen Ausführungsbeispielen lädt die Abtastschaltung 700, als Reaktion auf einen Zustand „Low“ (zum Beispiel logische ,0' bzw. 0 V) des Taktsignals 550, die Ausgangsanschlüsse O3, O4. Bei einem Ansatz werden, als Reaktion auf einen Zustand „Low“ (zum Beispiel logische ,0' bzw. 0 V) des Taktsignals 550, die Transistoren Tb5, Tb6 aktiviert, und es fließt kein Strom durch die Transistoren Tb3, Tb4, folglich wird die Stärke der Regenerierung mittels der kreuzgekoppelten Transistoren 710 verringert. Bei einem Ansatz werden, als Reaktion auf einen Zustand „High“ (zum Beispiel logische ,1' bzw. VDD) des Taktsignals 550, die Transistoren Tb5, Tb6 deaktiviert, und es fließt Strom entweder durch einen der Transistoren Tb3, Tb4 oder durch eine Kombination der Transistoren Tb3, Tb4, folglich wird die Stärke der Regenerierung mittels der kreuzgekoppelten Transistoren 710 erhöht. Bei einer Erscheinungsform wird als Reaktion darauf, dass sich ein Impuls des Taktsignals 550 in dem Zustand „High“ befindet, eine Spannungsdifferenz zwischen den Komparatorausgangssignalen 575A, 575B abgetastet, und die abgetastete Spannungsdifferenz wird verstärkt. Bei einem Ansatz führt die Abtastschaltung 700 als Reaktion darauf, dass sich das Taktsignal 550 in dem Zustand „High“ befindet, das Abtasten durch Entladen der Ausgangsanschlüsse O3, O4 gemäß den Komparatorausgangssignalen 575A, 575B mit unterschiedlichen Geschwindigkeiten durch. Wenn zum Beispiel eine Spannung des Komparatorausgangssignals 575A höher ist als eine Spannung des Komparatorausgangssignals 575B, dann wird der Ausgangsanschluss O4 schneller entladen als der Ausgangsanschluss O3, sodass die Spannung des abgetasteten Signals 535A höher wird als die Spannung des abgetasteten Signals 535B.
Unter Bezugnahme auf 8 ist ein Schemadiagramm veranschaulicht, das eine beispielhafte Regenerierungsschaltung 800 abbildet. Bei einigen Ausführungsbeispielen ist die Regenerierungsschaltung 800 als die Regenerierungsschaltung 540 von 5 implementiert. Bei einigen Ausführungsbeispielen umfasst die Regenerierungsschaltung 800 die Transistoren Tc1, Tc2, Tc3, Tc4 und die Wechselrichter 11, 12,13,14. Diese Komponenten werden zusammen betrieben, um die abgetasteten Signale 535A, 535B zu empfangen, und sie verstärken eine Spannungsdifferenz der abgetasteten Signale 535A, 535B, um die Amplitudensieb-Ausgangssignale 545A, 545B zu generieren. Bei anderen Ausführungsbeispielen umfasst die Regenerierungsschaltung 800 mehr, weniger oder andere Komponenten, als in 8 gezeigt. Bei einigen Ausführungsbeispielen handelt es sich bei den Transistoren Tc2, Tc4 um N-Transistoren (zum Beispiel NMOS) und bei den Transistoren Tc1, Tc3 um P-Transistoren (zum Beispiel PMOS). Bei anderen Ausführungsbeispielen sind die Transistoren Tc1, Tc2, Tc3, Tc4 durch andere Typen von Transistoren implementiert, als in 8 gezeigt.
Bei einer Konfiguration umfasst der Transistor Tc1 i) eine mit dem Ausgangsanschluss O3 der Abtastschaltung 700 gekoppelte Gate-Elektrode, ii) eine mit dem zweiten Versorgungsanschluss (zum Beispiel dem VDD-Anschluss) gekoppelte Source-Elektrode und iii) eine Drain-Elektrode. Bei einer Konfiguration umfasst der Transistor Tc3 i) eine mit dem Ausgangsanschluss O4 der Abtastschaltung 700 gekoppelte Gate-Elektrode, ii) eine mit dem zweiten Versorgungsanschluss gekoppelte Source-Elektrode und iii) eine Drain-Elektrode. Bei einer Konfiguration umfasst der Wechselrichter 11 einen mit dem Ausgangsanschluss O4 der Abtastschaltung 700 gekoppelten Eingangsanschluss, und der Wechselrichter 12 umfasst einen mit dem Ausgangsanschluss O3 der Abtastschaltung 700 gekoppelten Eingangsanschluss. Bei einer Konfiguration umfasst der Transistor Tc2 i) eine mit dem Ausgangsanschluss des Wechselrichters 11 gekoppelte Gate-Elektrode, ii) eine mit dem ersten Versorgungsanschluss (zum Beispiel dem GND-Anschluss) gekoppelte Source-Elektrode und iii) eine mit der Drain-Elektrode des Transistors Tc1 gekoppelte Drain-Elektrode. Bei einer Konfiguration umfasst der Transistor Tc4 i) eine mit dem Ausgangsanschluss des Wechselrichters 12 gekoppelte Gate-Elektrode, ii) eine mit dem ersten Versorgungsanschluss gekoppelte Source-Elektrode und iii) eine mit der Drain-Elektrode des Transistors Tc3 gekoppelte Drain-Elektrode. Bei einer Konfiguration bilden die Wechselrichter 13 und 14 kreuzgekoppelte Wechselrichter zwischen den Ausgangsanschlüssen O5, O6 der Regenerierungsschaltung 800 aus.
Bei einigen Ausführungsbeispielen empfängt der Transistor Tc1 an der Gate-Elektrode das abgetastete Signal 535A, und der Transistor Tc3 empfängt an der Gate-Elektrode das abgetastete Signal 535B. Bei einigen Ausführungsbeispielen empfängt der Wechselrichter 12 an dem Eingangsanschluss das abgetastete Signal 535A, und der Wechselrichter 11 empfängt an dem Eingangsanschluss das abgetastete Signal 535B. Außerdem empfängt der Transistor Tc2 bei einigen Ausführungsbeispielen an der Gate-Elektrode ein invertiertes abgetastetes Signal 870B mit einer invertierten Phase des abgetasteten Signals 535B, und der Transistor Tc4 empfängt an der Gate-Elektrode ein invertiertes abgetastetes Signal 870A mit einer invertierten Phase des abgetasteten Signals 535A.
Bei einer Erscheinungsform empfangen die Transistoren Tc1, Tc2, Tc3, Tc4 die abgetasteten Signale von der Abtastschaltung 700 und verstärken die empfangenen Signale über die positive Rückkopplung mittels der kreuzgekoppelten Wechselrichter I3, I4. Bei einem Ansatz hält die Regenerierungsschaltung 800 die Spannungen an den Ausgangsanschlüssen O5, 06, während sich das Taktsignal 550 in einem Zustand „Low“ befindet, sodass eine Spannungsdifferenz an den Ausgangsanschlüssen O3, O4 nicht stark genug ist, um an den Ausgangsanschlüssen O5, O6 mittels der kreuzgekoppelten Wechselrichter 13, 14 gehaltene Spannungen zu übersteuern. Bei einem Ansatz ändert die Regenerierungsschaltung 800 die Spannungen an den Ausgangsanschlüssen O5, O6 gemäß den Spannungen an den Ausgangsanschlüssen O3, O4 der Abtastschaltung 700, während sich das Taktsignal 550 in einem Zustand „High“ befindet, sodass eine Spannungsdifferenz an den Ausgangsanschlüssen O3, O4 stark genug ist, um an den Ausgangsanschlüssen O5, O6 mittels der kreuzgekoppelten Wechselrichter I3, I4 gehaltene Spannungen zu übersteuern. Obwohl die Komparatorausgangssignale 575A, 575B nicht vollständig differenziell sind, ermöglichen es die Wechselrichter 11, 12, dass die Regenerierungsschaltung 800 mit den invertierten abgetasteten Signalen 870A, 870B betrieben wird.
Bei einer Erscheinungsform sind die Abtastschaltung 700 und die Regenerierungsschaltung 800 als CMOS-Schaltungsanordnungen (Complimentary Metal Oxide Semiconductor, komplementärer Metalloxid-Halbleiter) implementiert, die mit einem geringeren Formfaktor eine schnellere Abtastung und Verstärkung durchführen als herkömmliche Schaltungsanordnungen (zum Beispiel CML-Schaltungsanordnungen (Current Mode Logic, Stromschaltlogik)) oder CMOS-NOR-Schaltungsanordnungen).
Unter Bezugnahme auf 9A ist ein Zeitsteuerungsdiagramm veranschaulicht, das einen beispielhaften Betrieb der Schaltung der ersten Stufe 510 des Komparators 502 von 5 abbildet. Bei einem Beispiel lädt die Schaltung der ersten Stufe 510, als Reaktion auf einen Zustand „Low“ des Taktsignals 550, die Ausgangsanschlüsse so, dass die Vergleichssignale 518A, 518B bei der Spannung VDD liegen. Als Reaktion darauf, dass sich das Taktsignal 550 in einem Zustand „High“ befindet, entlädt die Schaltung der ersten Stufe 510 die Ausgangsanschlüsse der Schaltung der ersten Stufe 510 gemäß den Eingangssignalen 505A, 505B mit unterschiedlichen Geschwindigkeiten. Zum Beispiel ist eine Spannung des Eingangssignals 505A zu einem Zeitpunkt t1 niedriger als eine Spannung des Eingangssignals 505B, somit wird eine Spannung des Vergleichssignals 518B geringer als eine Spannung des Vergleichssignals 518A, weil die Schaltung der ersten Stufe 510 den Ausgangsanschluss O2 schneller entlädt als den Ausgangsanschluss O1. Zum Beispiel ist eine Spannung des Eingangssignals 505A zu einem Zeitpunkt t2 höher als eine Spannung des Eingangssignals 505B, somit wird eine Spannung des Vergleichssignals 518B höher als eine Spannung des Vergleichssignals 518A, weil die Schaltung der ersten Stufe 510 den Ausgangsanschluss O1 schneller entlädt als den Ausgangsanschluss O2.
Bei einem Beispiel beträgt eine Spitze-Spitze-Spannung von jedem der Eingangssignale 505A, 505B 150 mV, und eine Spitze-Spitze-Spannung von jedem von den Vergleichssignalen 518A, 518B, dem Taktsignal 550 und dem verzögerten Taktsignal 555 beträgt 800 mV (bzw. VDD).
Unter Bezugnahme auf 9B ist ein Zeitsteuerungsdiagramm veranschaulicht, das einen beispielhaften Betrieb eines SR-Latch 520 abbildet. Bei einem Beispiel tastet das SR-Latch 520, als Reaktion auf das Taktsignal, die Komparatorausgangssignale 575A, 575B ab und verstärkt die abgetasteten Signale, um die Amplitudensieb-Ausgangssignale 545A, 545B zu erhalten. Bei einem Beispiel tastet das SR-Latch 520 als Reaktion darauf, dass sich das Taktsignal in einem Zustand „High“ befindet, die Komparatorausgangssignale 575A, 575B ab und verstärkt die abgetasteten Signale. Als Reaktion darauf, dass sich das Taktsignal in einem Zustand „Low“ befindet, erhält das SR-Latch 520 die Spannungen der Amplitudensieb-Ausgangssignale 545A, 545B aufrecht. Zum Beispiel ist als Reaktion darauf, dass sich das Taktsignal 550 in dem Zustand „High“ befindet, eine Spannung des Komparatorausgangssignals 575B zu einem Zeitpunkt t3 höher als eine Spannung des Komparatorausgangssignals 575A, folglich generiert das SR-Latch 520 das Amplitudensieb-Ausgangssignal 545A mit einer höheren Spannung als der des Amplitudensieb-Ausgangssignals 545B. Das SR-Latch 520 erhält die Amplitudensieb-AusgangsSignale 545A, 545B aufrecht, bis ein Impuls des Komparatorausgangssignals 575A erkannt wird. Zum Beispiel ist als Reaktion darauf, dass sich das Taktsignal 550 in dem Zustand „High“ befindet, eine Spannung des Komparatorausgangssignals 575B zu einem Zeitpunkt t4 niedriger als eine Spannung des Komparatorausgangssignals 575A, folglich generiert das SR-Latch 520 das Amplitudensieb-Ausgangssignal 545A mit einer niedrigeren Spannung als der des Amplitudensieb-Ausgangssignals 545B.
Bei einem Beispiel beträgt eine Spitze-Spitze-Spannung von jedem von dem Taktsignal 550 und den Amplitudensieb-Ausgangssignalen 545A, 545B 800 mV (bzw. VDD).
Unter Bezugnahme auf 9C ist ein beispielhaftes Augendiagramm ohne einen Takt-Kickback-Ausgleich veranschaulicht. Unter Bezugnahme auf 9D ist ein beispielhaftes Augendiagramm mit einem Takt-Kickback-Ausgleich veranschaulicht. Bei einem Beispiel wird ein verzögertes Taktsignal 555 angewendet, um einen Takt-Kickback-Ausgleich durchzuführen. Ohne den Takt-Kickback-Ausgleich verschlechtert ein Impuls des Taktsignals 550 das Eingangssignal des Komparators 502 zum Beispiel über eine parasitäre Kopplung, wie in 9C gezeigt. Durch Einspeisen des verzögerten Taktsignals 555 werden aufgrund eines Impulses des Taktsignals 550 über eine parasitäre Kapazität verbreitete Verzerrungen verringert. Folglich ist eine Augenöffnung 990 mit dem Takt-Kickback-Ausgleich im Vergleich zu einer Augenöffnung 980 ohne den Takt-Kickback-Ausgleich verbessert.
Unter Bezugnahme auf 10 ist ein Ablaufdiagramm veranschaulicht, das einen beispielhaften Prozess 1000 des Abtastens eines Eingangssignals mit einem Takt-Kickback-Ausgleich abbildet. Bei einigen Ausführungsbeispielen wird der Prozess 1000 mittels des Amplitudensiebs 500 von 5 durchgeführt. Bei einigen Ausführungsbeispielen wird der Prozess 1000 mittels anderer Entitäten durchgeführt. Bei einigen Ausführungsbeispielen umfasst der Prozess 1000 mehr, weniger oder andere Schritte, als in 10 gezeigt.
Bei einigen Ausführungsbeispielen empfängt das Amplitudensieb 500 bei 1010 ein Eingangssignal. Bei einigen Ausführungsbeispielen stammt das Eingangssignal von einer weiteren Kommunikationsvorrichtung 110. Bei einigen Ausführungsbeispielen ist das Eingangssignal mit einem PAM4-Protokoll konform. Bei einigen Ausführungsbeispielen wird zu dem Eingangssignal ein Rückkopplungssignal addiert, um die ISI von einem benachbarten Symbol zu verringern.
Bei einigen Ausführungsbeispielen vergleicht das Amplitudensieb 500 bei 1020 das veränderte Eingangssignal mit einem Schwellenwert (zum Beispiel einer Spannung eines Referenzsignals). Bei einigen Ausführungsbeispielen empfängt das Amplitudensieb 500 ein Taktsignal und vergleicht, als Reaktion auf einen Impuls (zum Beispiel steigende Flanke, fallende Flanke, Zustand „High“ oder Zustand „Low“) des Taktsignals, das veränderte Eingangssignal mit dem Schwellenwert. Bei einigen Ausführungsbeispielen setzt das Amplitudensieb 500, als Reaktion auf einen Zustand „Low“ des Taktsignals, Spannungen an Zwischenanschlüssen (zum Beispiel den Ausgangsanschlüssen O1, O2 der Schaltung der ersten Stufe 600) zurück. Bei einigen Ausführungsbeispielen lädt das Amplitudensieb 500, als Reaktion auf den Zustand „Low“ des Taktsignals, die Zwischenanschlüsse (zum Beispiel die Ausgangsanschlüsse O1, O2 der Schaltung der ersten Stufe 600). Bei einigen Ausführungsbeispielen erkennt das Amplitudensieb 500, als Reaktion auf einen Zustand „High“ des Taktsignals, eine Differenz zwischen den differenziellen Eingangssignalen bzw. PAM4-Eingangssignalen und dem Schwellenwert.
Bei einigen Ausführungsbeispielen speist das Amplitudensieb 500 bei 1030 ein verzögertes Taktsignal ein, um das Eingangssignal zu verändern. Bei einigen Ausführungsbeispielen verzögert das Amplitudensieb 500 das Taktsignal um einen Betrag, der einer Zeitverzögerung entspricht, damit das Taktsignal Transistoren erreicht (zum Beispiel die Transistoren Ta1, Ta2, Ta3, Ta4 von 6.). Demgemäß werden bei einigen Ausführungsbeispielen Verzerrungen aufgrund des Verbreitens des Taktsignals über parasitäre Kapazitäten der Transistoren verringert.
Bei einigen Ausführungsbeispielen generiert das Amplitudensieb 500 bei 1040 an den Zwischenanschlüssen (zum Beispiel den Ausgangsanschlüssen 01, 02 der Schaltung der ersten Stufe 600) ein Vergleichssignal des Eingangssignals gemäß dem Vergleich. Bei einigen Ausführungsbeispielen entlädt das Amplitudensieb 500, als Reaktion auf den Zustand „High“ des Taktsignals, die Zwischenanschlüsse gemäß der Spannungsdifferenz zwischen den differenziellen Eingangssignalen bzw. PAM4-Eingangssignalen im Verhältnis zu dem Schwellenwert. Bei einigen Ausführungsbeispielen entlädt sich bei den differenziellen PAM4-Eingangssignalen ein Ausgangsanschluss, der mit einem Eingangssignal mit einer höheren Spannung als der des anderen Eingangssignals verbunden ist, schneller als der mit dem anderen Eingangssignal verbundene, andere Anschluss. Folglich gibt das Vergleichssignal mittels einer Spannungsdifferenz einen Pegel der differenziellen PAM4-Eingangssignale während des Entladens an.
Das Amplitudensieb 500 tastet bei 1050 das Vergleichssignal gemäß einem ersten Zustand des Taktsignals 550 ab. Bei einigen Ausführungsbeispielen erkennt das Amplitudensieb 500 an den Zwischenanschlüssen eine Spannungsdifferenz, zum Beispiel aufgrund verschiedener Entladungsgeschwindigkeiten, und verstärkt bei 1060 das abgetastete Signal bzw. die abgetastete Spannungsdifferenz.
Unter Bezugnahme auf 11 ist ein Schemadiagramm veranschaulicht, das einen beispielhaften spekulativen Abgriff 1100 mit einem Decodierer 1120 abbildet. Bei einer Implementierung ist der spekulative Abgriff 1100 implementiert, um den spekulativen Abgriff 220 und den Decodierer 230 zu ersetzen. Bei einer Implementierung umfasst der spekulative Abgriff 1100 die 4:1-Multiplexer 1110A, 1110B, 1110C, den 3-Bit-Thermometer-in-2-Bit-Binär-Decodierer 1120, das Zwei-Bit-Latch 1130 und den Zwei-Bit-Wechselrichter INV. Bei einer Implementierung werden diese Komponenten zusammen betrieben, um die Bits d0, d1, d2...d11 eines Amplitudensieb-Ausgangssignals zu empfangen und ein decodiertes Signal 1125 zu generieren. Bei einer Implementierung entsprechen die Bits d0, d1, d2...d11 jeweils den Ausgangsbits 430LA, 430KA...430BA, 430AA von 4, oder sie entsprechen jeweils den Ausgangsbits 430LB, 430KB...430BB, 430AB von 4.
Bei einer Implementierung umfasst jeder Multiplexer 1110 i) vier mit den Ausgangsanschlüssen entsprechender Amplitudensiebe gekoppelte Eingangsanschlüsse (11, 10, 01, 00), ii) Zwei-Bit-Steueranschlüsse Sel(1:0), iii) invertierte Zwei-Bit-Steueranschlüsse Selb(1:0) und iv) einen Ausgangsanschluss. Bei einer Implementierung sind Zwei-Bit-Steueranschlüsse Sel(1:0) der Multiplexer 1110A, 1110B, 1110C mit Ausgangsanschlüssen des Zwei-Bit-Latch 1130 gekoppelt, und die invertierten Zwei-Bit-Steueranschlüsse Selb(1:0) der Multiplexer 1110A, 1110B, 1110C sind mit Ausgangsanschlüssen des Zwei-Bit-Wechselrichters INV gekoppelt, wobei die Eingangsanschlüsse des Zwei-Bit-Wechselrichters INV mit Ausgangsanschlüssen des Zwei-Bit-Latch 1130 gekoppelt sind. Ausgangsanschlüsse der Multiplexer 1110A, 1110B, 1110C sind mit Eingangsanschlüssen des Decodierers 1120 gekoppelt, und Ausgangsanschlüsse des Decodierers 1120 sind mit Eingangsanschlüssen des Zwei-Bit-Latch 1130 gekoppelt. Das Zwei-Bit-Latch 1130 umfasst Takteingangsanschlüsse, um das Taktsignal 1170 zu empfangen.
Bei einer Implementierung empfängt jeder der Multiplexer 1110A, 11 10B, 1110C an den Eingangsanschlüssen entsprechende vier Bits von Amplitudensieb-Ausgangssignalen und wählt an den Steueranschlüssen gemäß dem Zwei-Bit-Steuersignal 1135 ein Bit von den empfangenen Bits der Amplitudensieb-Ausgangssignale und an den invertierten Steueranschlüssen das invertierte Zwei-Bit-Steuersignal 1138 aus. Bei einer Implementierung wählen die Multiplexer 1110A, 1110B, 1110C Bits gemäß einem früheren Symbol aus. Wenn davon ausgegangen wird, dass das frühere Symbol dem Wert ,3' des PAM4-Signals in 3 entspricht, geben die Multiplexer 1110A, 1110B, 1110C die Bits d11, d7, d3 des Amplitudensieb-Ausgangssignals aus, die einen Spannungspegel des Eingangssignals im Hinblick auf drei mit 2+3α, 3α und -2+3α verbundene Referenzspannungen angeben. Bei einer Implementierung empfängt der Decodierer 1120 eine Untermenge der von den Multiplexern 1110 an den Eingangsanschlüssen ausgewählten Amplitudensieb-Ausgangssignale 1115, decodiert die drei in dem Thermometer-Code vorliegenden Bits in Zwei-Bit-Binärcode und gibt das decodierte Zwei-Bit-Signal 1125 an den Ausgangsanschlüssen aus. Bei einer Implementierung empfängt das Zwei-Bit-Latch 1130 an den Eingangsanschlüssen das decodierte Zwei-Bit-Signal 1125, speichert die empfangenen Bits und gibt, als Reaktion auf einen Impuls des Taktsignals 1170 an dem Taktanschluss, die zuvor gespeicherten Bits an den Ausgangsanschlüssen als Steuersignal 1135 aus. Bei einer Implementierung empfängt der Zwei-Bit-Wechselrichter INV das Zwei-Bit-Steuersignal 1135 und invertiert die Phase des Steuersignals 1135, um das invertierte Steuersignal 1138 zu generieren.
Bei einer Implementierung erfährt der spekulative Abgriff 1100 eine Verzögerung in dem Rückkopplungspfad 1180. Zum Beispiel umfasst der Rückkopplungspfad 1180 die Multiplexer 1110, den Decodierer 1120, das Latch 1130 und den Wechselrichter INV. Bei einer Implementierung verringert die Verzögerung in dem Rückkopplungspfad 1180 die Betriebsgeschwindigkeit des Empfängers.
Unter Bezugnahme auf 12 ist ein Schemadiagramm veranschaulicht, das ein Beispiel für einen verbesserten spekulativen Abgriff 1200 abbildet. Bei einigen Ausführungsbeispielen umfasst der spekulative Abgriff 1200 die Multiplexer 1210A, 1210B, 1210C, 1260A, 1260B, 1260C und die Drei-Bit-Latches 1230A, 1230B. Bei einigen Ausführungsbeispielen ist der spekulative Abgriff 1200 als der spekulative Abgriff 220A oder 220B von 2 implementiert. Bei einigen Ausführungsbeispielen ist der spekulative Abgriff 1200 implementiert, um differenzielle PAM4-Signale zu verarbeiten, wobei Ausgangsanschlüsse der Multiplexer 1210 direkt, ohne jeglichen Decodierer und jeglichen Wechselrichter dazwischen, mit Eingangsanschlüssen der entsprechenden Latches 1230 gekoppelt sind und die Ausgangsanschlüsse der Latches 1230 direkt mit Steueranschlüssen der entsprechenden Multiplexer 1210 gekoppelt sind. Bei einigen Ausführungsbeispielen entsprechen die Bits d0, d1, d2...d11 jeweils den Ausgangsbits 430LA, 430KA...430BA, 430AA von 4, und die Bits d0b, d1b...d11b entsprechen jeweils den Ausgangsbits 430LB, 430KB...430BB, 430AB von 4.
Bei einigen Ausführungsbeispielen umfasst jeder Multiplexer 1210 i) vier mit Ausgangsanschlüssen entsprechender Amplitudensiebe gekoppelte Eingangsanschlüsse (zum Beispiel 111, 011, 001, 000), ii) Drei-Bit-Steueranschlüsse Sel(2:0), iii) invertierte Drei-Bit Steueranschlüsse Selb(2:0) und iv) einen Ausgangsanschluss. Bei einigen Ausführungsbeispielen sind die Ausgangsanschlüsse der Multiplexer 1210A, 1210B, 1210C direkt mit Eingangsanschlüssen des Drei-Bit-Latch 1230A gekoppelt. Bei einigen Ausführungsbeispielen sind die Drei-Bit-Steueranschlüsse Sel(2:0) der Multiplexer 1210A, 1210B, 1210C direkt mit Ausgangsanschlüssen des Drei-Bit-Latch 1230A gekoppelt, und die invertierten Drei-Bit-Steueranschlüsse Selb(2:0) der Multiplexer 1210A, 1210B, 1210C sind direkt mit Ausgangsanschlüssen des Drei-Bit-Latch 1230B gekoppelt. Analog sind bei einigen Ausführungsbeispielen die Ausgangsanschlüsse der Multiplexer 1260A, 1260B, 1260C direkt mit Eingangsanschlüssen des Drei-Bit-Latch 1230B gekoppelt. Bei einigen Ausführungsbeispielen sind die Drei-Bit-Steueranschlüsse Sel(2:0) der Multiplexer 1260A, 1260B, 1260C direkt mit Ausgangsanschlüssen des Drei-Bit-Latch 1230A gekoppelt, und die invertierten Drei-Bit-Steueranschlüsse Selb(2:0) der Multiplexer 1260A, 1260B, 1260C sind direkt mit Ausgangsanschlüssen des Drei-Bit-Latch 1230B gekoppelt.
Bei einigen Ausführungsbeispielen empfängt jeder der Multiplexer 1210A, 1210B, 1210C an den Eingangsanschlüssen entsprechende vier Bits des Amplitudensieb-Ausgangssignals (zum Beispiel die Bits 430LA, 430KA...430BA, 430AA), und er wählt gemäß dem Drei-Bit-Steuersignal 1240A an den Steueranschlüssen und dem invertierten Drei-Bit-Steuersignal 1240B an den invertierten Steueranschlüssen ein Bit der empfangenen Bits der Amplitudensieb-Ausgangssignale aus. Analog empfängt bei einigen Ausführungsbeispielen jeder der Multiplexer 1260A, 1260B, 1260C an den Eingangsanschlüssen entsprechende vier Bits des Amplitudensieb-Ausgangssignals (zum Beispiel die Bits 430LB, 430KB...430BB, 430AB), und er wählt gemäß dem Drei-Bit-Steuersignal 1240A an den Steueranschlüssen und dem invertierten Drei-Bit-Steuersignal 1240B an den invertierten Steueranschlüssen ein Bit der empfangenen Bits der Amplitudensieb-Ausgangssignale aus. Bei einer Erscheinungsform handelt es sich bei an dem Satz von Multiplexern 1210A, 1210B, 1210C empfangenen Eingangssignalen und bei an dem Satz von Multiplexern 1260A, 1260B, 1260C empfangenen Eingangssignalen um Differenzialsignale. Zum Beispiel weist ein an dem Multiplexer 1210A empfangenes Bit d11 eine invertierte Phase des an dem Multiplexer 1260A empfangenen Bits d11b auf.
Bei einigen Ausführungsbeispielen empfängt das Drei-Bit-Latch 1230A an den Eingangsanschlüssen das Multiplexer-Ausgangssignal 1280A einschließlich ausgewählter Bits des Amplitudensieb-Ausgangssignals, speichert die empfangenen Bits und gibt, als Reaktion auf einen Impuls des Taktsignals 1270 an dem Taktanschluss, die zuvor gespeicherten Bits an den Ausgangsanschlüssen als Drei-Bit-Steuersignal 1240A aus. Analog empfängt bei einigen Ausführungsbeispielen das Drei-Bit-Latch 1230B an den Eingangsanschlüssen das Multiplexer-Ausgangssignal 1280B einschließlich ausgewählter Bits des Amplitudensieb-Ausgangssignals, speichert die empfangenen Bits und gibt, als Reaktion auf einen Impuls des Taktsignals 1270 an dem Taktanschluss, die zuvor gespeicherten Bits an den Ausgangsanschlüssen als invertiertes Drei-Bit-Steuersignal 1240B aus. Bei einigen Ausführungsbeispielen werden das Steuersignal 1240A, das invertierte Steuersignal 1240B oder eine Kombination aus den Signalen 1240A, 1240B dem Decodierer 230 als Ausgangssignal des spekulativen Abgriffs 225 bereitgestellt.
Zweckmäßigerweise verbessert der spekulative Abgriff 1200 die Betriebsgeschwindigkeit durch Weglassen des Wechselrichters und eines Decodierers in dem Rückkopplungspfad 1290. Zum Beispiel wird die Betriebsgeschwindigkeit des spekulativen Abgriffs 1200 im Vergleich zu dem spekulativen Abgriff 1100 von 11 um 40 % verbessert.
Unter Bezugnahme auf 13 ist ein Schemadiagramm veranschaulicht, das einen beispielhaften Multiplexer 1300 abbildet. Bei einigen Ausführungsbeispielen ist der Multiplexer 1300 als einer der Multiplexer 1210A, 1201B, 1210C, 1260A, 1260B, 1260C von 12 implementiert. Bei einigen Ausführungsbeispielen umfasst der Multiplexer 1300 die 2:1-Multiplexer 1310, 1320, 1330. Diese Komponenten werden zusammen betrieben, um ein 4:1-Multiplexen durchzuführen. Bei einigen Ausführungsbeispielen umfasst der Multiplexer 1300 mehr, weniger oder andere Komponenten, als in 13 gezeigt.
Bei einigen Ausführungsbeispielen umfasst der Multiplexer 1310 i) einen mit dem Eingangsanschluss In3 des Multiplexers 1300 gekoppelten, ersten Eingangsanschluss, ii) einen mit dem Eingangsanschluss In2 des Multiplexers 1300 gekoppelten, zweiten Eingangsanschluss, iii) einen mit dem Anschluss Sel(2) gekoppelten Steueranschluss, iv) einen mit dem Anschluss Selb(2) gekoppelten, invertierten Steueranschluss und v) einen Ausgangsanschluss. Bei einigen Ausführungsbeispielen umfasst der Multiplexer 1320 i) einen mit dem Eingangsanschluss In1 des Multiplexers 1300 gekoppelten, ersten Eingangsanschluss, ii) einen mit dem Eingangsanschluss In0 des Multiplexers 1300 gekoppelten, zweiten Eingangsanschluss, iii) einen mit dem Anschluss Sel(0) gekoppelten Steueranschluss, iv) einen mit dem Anschluss Selb(0) gekoppelten, invertierten Steueranschluss und v) einen Ausgangsanschluss. Bei einigen Ausführungsbeispielen umfasst der Multiplexer 1330 i) einen mit einem Ausgangsanschluss des Multiplexers 1310 gekoppelten Eingangsanschluss, ii) einen mit einem Ausgangsanschluss des Multiplexers 1320 gekoppelten, zweiten Eingangsanschluss, iii) einen mit dem Anschluss Sel(1) gekoppelten Steueranschluss, iv) einen mit dem Anschluss Selb(1) gekoppelten, invertierten Steueranschluss und v) einen mit einem Ausgangsanschluss OUT_MUX des Multiplexers 1300 gekoppelten Ausgangsanschluss.
Bei einer Konfiguration wählt der Multiplexer 1300 gemäß den an den Anschlüssen Sel<2:0> und Selb<2:0> empfangenen Steuersignalen eines der an den Eingangsanschlüssen In0, In1, In2, In3 empfangenen Signale aus und gibt das ausgewählte Signal an dem Ausgangsanschluss OUT_MUX aus. Bei einer Erscheinungsform wählt der Multiplexer 1300 ein Signal wie in der Tabelle unten gezeigt aus.

Sel<2:0> 111 110 101 100 011 010 001 000

OUT IN3 IN3 IN1 IN0 IN2 IN2 IN1 IN0

Dadurch, dass es möglich ist, den Multiplexer 1300 gemäß Drei-Bit-Steuersignalen mit Redundanz, anstelle von Zwei-Bit-Steuersignalen, zu betreiben, werden die Multiplexer 1210A, 1210B, 1210C, 1260A, 1260B, 1260C gemäß direkten Ausgaben von den Latches 1230A, 1230B ohne jeglichen Decodierer betrieben. Folglich ist bei einigen Ausführungsbeispielen die Betriebsgeschwindigkeit der Vorrichtung 200 verbessert.
Unter Bezugnahme auf 14 ist ein Ablaufdiagramm veranschaulicht, das einen beispielhaften Prozess 1400 des Empfangens von Signalen mittels eines Empfängers abbildet. Bei einigen Ausführungsbeispielen wird der Prozess 1400 mittels der Empfängervorrichtung 200 von 2 durchgeführt. Bei einigen Ausführungsbeispielen wird der Prozess 1400 mittels anderer Entitäten durchgeführt. Bei einigen Ausführungsbeispielen umfasst der Prozess 1400 mehr, weniger oder andere Schritte, als in 14 gezeigt.
Bei einigen Ausführungsbeispielen empfängt die Vorrichtung 200 bei 1410 ein Eingangssignal. Bei einigen Ausführungsbeispielen stammt das Eingangssignal von einer weiteren Kommunikationsvorrichtung 110. Bei einigen Ausführungsbeispielen ist das Eingangssignal mit einem PAM4-Protokoll konform. Bei einigen Ausführungsbeispielen wird zu dem Eingangssignal ein Rückkopplungssignal addiert, um die ISI von einem benachbarten Symbol zu verringern.
Bei einigen Ausführungsbeispielen generiert die Vorrichtung 200 bei 1420 ein Amplitudensieb-Ausgangssignal, das digital einen Pegel des Eingangssignals angibt. Bei einem Beispiel gibt das Amplitudensieb-Ausgangssignal den Pegel des Eingangssignals in einem Thermometer-Code an. Wenn zum Beispiel in 4 der Spannungspegel des Eingangssignals dem Wert 1+3α entspricht, stellt der erst Satz von Bits 430AA, 430BA, 430CA...430LA den Wert ,0000 1111 1111' dar.
Bei einigen Ausführungsbeispielen wählt die Vorrichtung 200 bei 1430 eine Anzahl von Bits des Amplitudensieb-Ausgangssignals auf der Grundlage von ausgewählten Bits eines früheren Amplitudensieb-Ausgangssignals aus. Bei einer Erscheinungsform geht ein früheres Amplitudensieb-Ausgangssignal eines Amplitudensieb-Ausgangssignals dem Amplitudensieb-Ausgangssignal um ein oder mehrere Symbole voraus. Durch Auswählen der Anzahl von Bits des Amplitudensieb-Ausgangssignals auf der Grundlage der ausgewählten Bits des früheren Amplitudensieb-Ausgangssignals ohne einen Decodierer wird die Betriebsgeschwindigkeit der Vorrichtung 200 verbessert.
Bei einigen Ausführungsbeispielen decodiert die Vorrichtung 200 bei 1440 die ausgewählten, in einer ersten digitalen Darstellung vorliegenden Bits des Amplitudensieb-Ausgangssignals in eine zweite digitale Darstellung. Bei einigen Ausführungsbeispielen decodiert die Vorrichtung 200 die ausgewählten, in einem Thermometer-Code vorliegenden Bits des Amplitudensieb-Ausgangssignals in einen Binärcode.
Bei einigen Ausführungsbeispielen generiert die Vorrichtung 200 bei 1450 gemäß den decodierten Bits des Amplitudensieb-Ausgangssignals ein Rückkopplungssignal. Bei einigen Ausführungsbeispielen wird das Rückkopplungssignal zu einem nachfolgenden Symbol des Eingangssignals addiert, um die ISI zu verringern.
Unter Bezugnahme auf 15 ist ein Schemadiagramm veranschaulicht, das einen beispielhaften Rückkopplungsabgriff 1500 abbildet. Bei einer Implementierung umfasst der Rückkopplungsabgriff 1500 ein Latch 1505, einen Eintakt-zu-Differenzialsignal-Wandler 1510 und einen Verstärker 1550. Bei einer Implementierung empfängt der Eintakt-zu-Differenzialsignal-Wandler 1510 von dem Latch 1505 ein Latch-Ausgangssignal 1515 und wandelt das Latch-Ausgangssignal 1515 in die Differenzialsignale 1535A, 1535B um. Bei einer Implementierung verstärkt der Verstärker 1550 die Differenzialsignale 1535A, 1535B, um die Rückkopplungssignale 1565A, 1565B zu erhalten. Bei einer Implementierung ist der Rückkopplungsabgriff 1500 Bestandteil des Rückkopplungsgenerators 240A oder des Rückkopplungsgenerators 240B. Bei einem Beispiel sind die Rückkopplungssignale 1565A, 1565B Bestandteile des Rückkopplungssignals 242A, des Rückkopplungssignals 245A, des Rückkopplungssignals 242B oder des Rückkopplungssignals 245B.
Bei einer Implementierung umfasst das Latch 1505 einen mit einem Ausgangsanschluss eines Latch in einem vorhergehenden Abgriff gekoppelten Eingangsanschluss und einen Taktanschluss, um ein Taktsignal zu empfangen. Bei einer Implementierung empfängt das Latch, zum Beispiel als Reaktion auf einen Zustand „High“ des Taktsignals an dem Eingangsanschluss, ein Signal und speichert es, und es erhält, zum Beispiel als Reaktion auf einen Zustand „Low“ des Taktsignals, das gespeicherte Signal an dem Ausgangsanschluss aufrecht. Bei einer Implementierung wird das Latch 1505 eines ersten Abgriffs weggelassen, weil der Rückkopplungsabgriff 1500 das Latch 1230A oder 1230B des spekulativen Abgriffs 1200 mitbenutzt.
Bei einer Implementierung umfasst der Eintakt-zu-Differenzialsignal-Wandler 1510i) einen mit dem Ausgangsanschluss des Latch 1505 gekoppelten Eingangsanschluss, ii) einen ersten Ausgangsanschluss und iii) einen zweiten Ausgangsanschluss. Bei einer Implementierung ist ein Eingangsanschluss des Eintakt-zu-Differenzialsignal-Wandlers 1510 eines ersten Abgriffs mit einem Ein-Bit-Ausgangsanschluss des Decodierers 230A oder des Decodierers 230B gekoppelt. Bei einer Implementierung umfasst der Eintakt-zu-Differenzialsignal-Wandler 1510 einen P-Transistor Td1 und einen N-Transistor Td2, die in einer Topologie mit Übertragungs-Gate miteinander gekoppelt sind. Bei einer Implementierung ist eine Gate-Elektrode des P-Transistors Td1 mit einem ersten Versorgungsanschluss gekoppelt, an dem eine erste Versorgungsspannung (zum Beispiel 0 V) geliefert wird, eine Gate-Elektrode des N-Transistors Td3 ist mit einem zweiten Versorgungsanschluss gekoppelt, an dem eine zweite Versorgungsspannung (zum Beispiel VDD) geliefert wird. Bei einer Implementierung weisen die Transistoren Td1, Td2 zwischen dem Eingangsanschluss des Eintakt-zu-Differenzialsignal-Wandlers 1510 und dem ersten Ausgangsanschluss des Eintakt-zu-Differenzialsignal-Wandlers 1510 gekoppelte Drain-Elektroden und Source-Elektroden auf. Außerdem umfasst bei einer Implementierung der Eintakt-zu-Differenzialsignal-Wandler 1510 einen Wechselrichter 115 mit i) einem mit dem Eingangsanschluss des Eintakt-zu-Differenzialsignal-Wandlers 1510 gekoppelten Eingangsanschluss und ii) einem mit dem zweiten Ausgangsanschluss des Eintakt-zu-Differenzialsignal-Wandlers 1510 gekoppelten Ausgangsanschluss. Bei einer Implementierung verzögert das mittels der Transistoren Td1, Td2 ausgebildete Übertragungs-Gate das Latch-Ausgangssignal 1515 (oder ein Bit des decodierten Signals 235A oder 235B), um ein phasengleiches Signal 1535A ohne Invertieren einer Phase zu erhalten, und der Wechselrichter 115 invertiert die Phase des Latch-Ausgangssignals 1515, um ein Signal mit invertierter Phase 1535B zu erhalten.
Bei einer Implementierung umfasst der Verstärker 1550 mit Ausgangsanschlüssen des Eintakt-zu-Differenzialsignal-Wandlers 1510 gekoppelte Eingangsanschlüsse. Bei einer Imple-. mentierung empfängt der Verstärker 1550 an den Eingangsanschlüssen die Differenzialsignale 1535A, 1535B und verstärkt die Differenzialsignale 1535A, 1535B, um die Rückkopplungssignale 1565A, 1565B zu erhalten.
Unter Bezugnahme auf 16 ist ein Zeitsteuerungsdiagramm veranschaulicht, das einen beispielhaften Betrieb des Rückkopplungsabgriffs 1500 von 15 abbildet. Bei einer Implementierung sind die Kreuzungspunkte P1, P2 der Signale 1535A, 1535B nicht aufeinander abgestimmt. Die derart unabgeglichenen Kreuzungspunkte P1, P2 verzerren ein Augendiagramm und verschlechtern die Empfindlichkeit. Jedoch erlaubt der Eintakt-zu-Differenzialsignal-Wandler 1510 es nicht, dass ein einzelner Kreuzungspunkt unabhängig gesteuert wird. Dies bedeutet, dass das Ändern der Verzögerung des Übertragungs-Gates oder des Wechselrichters 115 die Kreuzungspunkte P1, P2 gemeinsam ändert. Folglich ist es schwierig, einen Kreuzungspunkt mit dem Eintakt-zu-Differenzialsignal-Wandler 1510 abzugleichen.
Unter Bezugnahme auf 17 ist ein Schemadiagramm veranschaulicht, das einen beispielhaften Rückkopplungsabgriff 1700 mit einer Kreuzungspunkt-Steuereinheit 1720 abbildet. Bei einigen Ausführungsbeispielen ist der Rückkopplungsabgriff 1700 dem Rückkopplungsab-griff 1500 ähnlich, mit der Ausnahme, dass der Rückkopplungsabgriff 1700 eine Kreuzungspunkt-Steuereinheit 1720 umfasst und anstelle des Eintakt-zu-Differenzialsignal-Wandlers 1510 einen Eintakt-zu-Differenzialsignal-Wandler 1710 umfasst. Bei einigen Ausführungsbeispielen ist die Kreuzungspunkt-Steuereinheit 1720 zwischen dem Eingangsanschluss des Eintakt-zu-Differenzialsignal-Wandlers 1710 und einer Gate-Elektrode des Transistors Td1 des Eintakt-zu-Differenzialsignal-Wandlers 1710 gekoppelt. Bei einigen Ausführungsbeispielen ist der Eintakt-zu-Differenzialsignal-Wandler 1710 dem Eintakt-zu-Differenzialsignal-Wandler 1510 ähnlich, mit der Ausnahme, dass eine Gate-Elektrode des Transistors Td1 mit dem Ausgangsanschluss der Kreuzungspunkt-Steuereinheit 1720 gekoppelt ist, ein Transistor Td3 hinzugefügt wurde und dass der Eintakt-zu-Differenzialsignal-Wandler 1710 die Differenzialsignale 1735A, 1735B generiert. Daher wird die wiederholte Beschreibung davon in dem vorliegenden Dokument der Kürze halber weggelassen.
Bei einem Ausführungsbeispiel umfasst die Kreuzungspunkt-Steuereinheit 1720 i) einen mit dem Eingangsanschluss des Eintakt-zu-Differenzialsignal-Wandlers 1710 gekoppelten Eingangsanschluss und ii) einen mit der Gate-Elektrode des Transistors Td1 gekoppelten Ausgangsanschluss. Bei dieser Konfiguration empfängt die Kreuzungspunkt-Steuereinheit 1720 an dem Eingangsanschluss das Latch-Ausgangssignal 1515 (oder ein Bit des decodierten Signals 235A oder 235B), verzögert das Latch-Ausgangssignal 1515 (oder ein Bit des decodierten Signals 235A oder 235B), um ein Verzögerungssteuersignal 1725 zu erhalten, und gibt das Verzögerungssteuersignal 1725 an dem Ausgangsanschluss aus. Bei einigen Ausführungsbeispielen ist der Verzögerungsbetrag mittels der Kreuzungspunkt-Steuereinheit 1720 vorbestimmt oder einstellbar.
Bei einer Erscheinungsform umfasst der Transistor Td3 eine mit dem Ausgangsanschluss des Wechselrichters 115 gekoppelte Gate-Elektrode, eine mit den Transistoren Td1, Td2 gekoppelte Drain-Elektrode und eine mit dem zweiten Versorgungsanschluss, an dem die zweite Versorgungsspannung (zum Beispiel VDD) geliefert wird, gekoppelte Source-Elektrode. Somit führt der Transistor Td3 als Reaktion darauf, dass sich das Signal 1735B in einem Zustand „Low“ (zum Beispiel 0 V) befindet, einen Pull-Up-Vorgang durch.
Bei einigen Ausführungsbeispielen erlaubt die Kreuzungspunkt-Steuereinheit 1720 die Anpassung eines Pull-Down-Vorgangs für das Signal 1735A ohne Störung des Pull-Up-Vorgangs für das Signal 1735A. Wenn bei einem Beispiel die Spannung des Latch-Ausgangssignals 1515 (bzw. eines Bits des decodierten Signals 235A oder 235B) abfällt, wird der Transistor Td1 abgeschaltet, bis die Spannung des Latch-Ausgangssignals 1515 (bzw. eines Bits des decodierten Signals 235A oder 235B) unter eine Spannung VDD abfällt, von der ein Schwellenwert des Transistors Td1 subtrahiert wird. Folglich wird bei einigen Ausführungsbeispielen eine fallende Flanke des Signals 1735A verzögert, ohne dass dabei eine steigende Flanke des Signals 1735A abgeändert wird.
Obwohl die Kreuzungspunkt-Steuereinheit 1720 und der Eintakt-zu-Differenzialsignal-Wandler 1710 so konfiguriert sind, dass sie das Anpassen eines Pull-Down-Vorgangs für das Signal 1735A ohne Störung des Pull-Up-Vorgangs für das Signal 1735A ermöglichen, sind bei einigen Ausführungsbeispielen die Kreuzungspunkt-Steuereinheit 1720 und der Eintakt-zu-Differenzialsignal-Wandler 1710 auf eine andere Weise konfiguriert, als in 17 gezeigt, um das Anpassen des Pull-Up-Vorgangs für das Signal 1735A ohne Störung des Pull-Down-Vorgangs für das Signal 1735A zu erlauben. Zum Beispiel ist bei einigen Ausführungsbeispielen ein Ausgangsanschluss der Kreuzungspunkt-Steuereinheit 1720 mit einer Gate-Elektrode des Transistors Td2 anstelle des Transistors Td1 gekoppelt, eine Gate-Elektrode des Transistors Td1 ist mit dem ersten Versorgungsanschluss gekoppelt, an dem die erste Versorgungsspannung (zum Beispiel 0 V oder GND) geliefert wird, und der Transistor Td3 ist so konfiguriert, dass er anstelle eines Pull-Up-Vorgangs einen Pull-Down-Vorgang durchführt.
Unter Bezugnahme auf 18 ist ein Zeitsteuerungsdiagramm veranschaulicht, das einen beispielhaften Betrieb des Rückkopplungsabgriffs 1700 von 17 abbildet. Wie in 18 gezeigt, ermöglicht die Kreuzungspunkt-Steuereinheit 1720 die unabhängige Steuerung eines Pull-Down-Vorgangs derart, dass die Kreuzungspunkte P3, P4 der Signale 1735A, 1735B im Vergleich zu den Kreuzungspunkten P1, P2 der Signale 1535A, 1535B von 16 besser abgeglichen sind. Folglich ist bei einigen Ausführungsbeispielen eine Empfindlichkeit der Empfängervorrichtung 200 verbessert.
Unter Bezugnahme auf 19 ist ein Ablaufdiagramm veranschaulicht, das einen beispielhaften Prozess 1900 des Umwandelns eines Eintaktsignals in Differenzialsignale abbildet. Bei einigen Ausführungsbeispielen wird der Prozess 1900 mittels des Rückkopplungsabgriffs 1700 von 17 durchgeführt. Bei einigen Ausführungsbeispielen wird der Prozess 1900 mittels anderer Entitäten (zum Beispiel anderer Eintakt-zu-Differenzialsignal-Wandler) durchgeführt. Bei einigen Ausführungsbeispielen umfasst der Prozess 1900 mehr, weniger oder andere Schritte, als in 19 gezeigt.
Bei einigen Ausführungsbeispielen empfängt der Rückkopplungsabgriff 1700 bei 1910 ein an einen Eingang eines Eintakt-zu-Differenzialsignal-Wandlers angelegtes Eingangssignal. Bei einigen Ausführungsbeispielen handelt es sich bei dem Eingangssignal um eine Ausgabe des Latch 1505, eine Ein-Bit-Ausgabe des Decodierers 230 oder einer anderen Schaltungsanordnung.
Bei einigen Ausführungsbeispielen generiert der Rückkopplungsabgriff 1700 bei 1920 gemäß dem empfangenen Eingangssignal ein Kreuzungspunkt-Steuersignal. Bei einem Ansatz verzögert der Rückkopplungsabgriff 1700 das Eingangssignal, um das Kreuzungspunkt-Steuersignal zu erhalten. Bei einigen Ausführungsbeispielen ist der Verzögerungsbetrag vorbestimmt oder einstellbar.
Bei einigen Ausführungsbeispielen legt der Rückkopplungsabgriff 1700 bei 1930 das Kreuzungspunkt-Steuersignal an einen Eintakt-zu-Differenzialsignal-Wandler an und wandelt bei 1940 das Eingangssignal gemäß dem Kreuzungspunkt-Steuersignal in die Differenzialsignale um. Bei einem Ansatz umfasst der Eintakt-zu-Differenzsignal-Wandler ein Übertragungs-Gate mit i) einem P-Transistor mit einer Gate-Elektrode, um das Kreuzungspunkt-Steuersignal zu empfangen und ii) einem N-Transistor mit einer Gate-Elektrode, an der eine Versorgungsspannung (zum Beispiel VDD) geliefert wird. Bei einigen Ausführungsbeispielen wird durch Anlegen des Kreuzungspunkt-Steuersignals nur an den P-Transistor, nicht aber an den N-Transistor, eine fallende Flanke eines Signals von den Differenzialsignalen angepasst, ohne dass dadurch eine steigende Flanke des Signals abgeändert wird.
Obwohl bei verschiedenen, in dem vorliegenden Dokument offenbarten Ausführungsbeispiele ein oder mehrere Latches für Zeitsteuerungsschaltungen implementiert wurden, sind bei einigen Ausführungsbeispielen ein oder mehrere Flipflops implementiert, um die Funktionalität der Latches zu ersetzen. Bei einigen Ausführungsbeispielen ist ein Flipflop über zwei oder mehr Latches implementiert.
Bei einigen Ausführungsbeispielen umfasst ein Signal mehrere Bits. Bei einigen Ausführungsbeispielen bilden zwei oder mehr Ein-Bit-Signale das zwei oder mehr Bits umfassende Signal. Demgemäß bilden bei einigen Ausführungsbeispielen zwei oder mehr Ein-Bit-Komponenten eine zwei oder mehr Bits umfassende Komponente. Zum Beispiel bilden drei Ein-Bit-Latches ein Drei-Bit-Latch. Bei einem weiteren Beispiel bilden zwölf Ein-Bit-Ausgangsanschlüsse einen Zwölf-Bit-Ausgangsanschluss.
Verschiedene in dem vorliegenden Dokument offenbarte Ausführungsbeispiele betreffen eine Vorrichtung für eine Hochgeschwindigkeits-Kommunikationsvorrichtung. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung einen ersten Satz von Amplitudensieben mit Eingangsanschlüssen, um ein erstes Eingangssignal zu empfangen. Bei einigen Ausführungsbeispielen ist der erste Satz von Amplitudensieben so konfiguriert, dass er ein erstes Amplitudensieb-Ausgangssignal generiert, das Ausgaben des ersten Satzes von Amplitudensieben umfasst. Bei einigen Ausführungsbeispielen gibt das erste Amplitudensieb-Ausgangssignal digital einen Pegel des ersten Eingangssignals an. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung einen ersten spekulativen Abgriff mit Eingangsanschlüssen, die mit Ausgangsanschlüssen des ersten Satzes von Amplitudensieben gekoppelt sind. Bei einigen Ausführungsbeispielen ist der erste spekulative Abgriff so konfiguriert, dass er auf der Grundlage eines zweiten Amplitudensieb-Ausgangssignals Ausgaben einer Untermenge des ersten Satzes von Amplitudensieben auswählt. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung einen ersten Decodierer mit Eingangsanschlüssen, die mit Ausgangsanschlüssen des ersten spekulativen Abgriffs gekoppelt sind. Bei einigen Ausführungsbeispielen ist der erste Decodierer so konfiguriert, dass er die ausgewählten, in einer ersten digitalen Darstellung vorliegenden Ausgaben der Untermenge des ersten Satzes von Amplitudensieben in eine zweite digitale Darstellung decodiert. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung einen ersten Rückkopplungsgenerator mit Eingangsanschlüssen, die mit Ausgangsanschlüssen des ersten Decodierers gekoppelt sind, und mit Ausgangsanschlüssen, die mit den Eingangsanschlüssen des ersten Satzes von Amplitudensieben gekoppelt sind. Bei einigen Ausführungsbeispielen ist der erste Rückkopplungsgenerator so konfiguriert, dass er gemäß den in der zweiten Darstellung vorliegenden, decodierten Ausgaben der Untermenge des ersten Satzes von Amplitudensieben ein erstes Rückkopplungssignal generiert und das erste Rückkopplungssignal an seinen Ausgangsanschlüssen ausgibt. Bei einigen Ausführungsbeispielen verändert das erste Rückkopplungssignal das erste Eingangssignal.
Bei einigen Ausführungsbeispielen umfasst der erste spekulative Abgriff einen ersten Satz von Multiplexern, die mit Ausgangsanschlüssen des ersten Satzes von Amplitudensieben gekoppelte Eingangsanschlüsse umfassen, und einen ersten Satz von Latches, die mit Ausgangsanschlüssen des ersten Satzes von Multiplexern gekoppelte Eingangsanschlüsse umfassen.
Bei einigen Ausführungsbeispielen umfasst der erste spekulative Abgriff keinen Decodierer zwischen dem ersten Satz von Multiplexern und dem ersten Satz von Latches.
Bei einigen Ausführungsbeispielen umfasst die Vorrichtung ferner einen zweiten Satz von Amplitudensieben, die Eingangsanschlüsse zum Empfangen eines zweiten Eingangssignals umfassen. Bei einigen Ausführungsbeispielen ist der zweite Satz von Amplitudensieben so konfiguriert, dass er das zweite Amplitudensieb-Ausgangssignal generiert, das Ausgaben des zweiten Satzes von Amplitudensieben umfasst. Bei einigen Ausführungsbeispielen gibt das zweite Amplitudensieb-Ausgangssignal digital einen Pegel des zweiten Eingangssignals an. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung ferner einen zweiten spekulativen Abgriff, der mit Ausgangsanschlüssen des zweiten Satzes von Amplitudensieben gekoppelte Eingangsanschlüsse umfasst. Bei einigen Ausführungsbeispielen ist der zweite spekulative Abgriff so konfiguriert, dass er auf der Grundlage des ersten Amplitudensieb-Ausgangssignals Ausgaben einer Untermenge des zweiten Satzes von Amplitudensieben auswählt. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung ferner einen zweiten Decodierer, der mit Ausgangsanschlüssen des zweiten spekulativen Abgriffs gekoppelte Eingangsanschlüsse umfasst. Bei einigen Ausführungsbeispielen ist der zweite Decodierer so konfiguriert, dass er die ausgewählten, in der ersten digitalen Darstellung vorliegenden Ausgaben der Untermenge des zweiten Satzes von Amplitudensieben in die zweite digitale Darstellung decodiert. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung ferner einen zweiten Rückkopplungsgenerator mit Eingangsanschlüssen, die mit Ausgangsanschlüssen des zweiten Decodierers gekoppelt sind, und mit Ausgangsanschlüssen, die mit den Eingangsanschlüssen des zweiten Satzes von Amplitudensieben gekoppelt sind. Bei einigen Ausführungsbeispielen ist der zweite Rückkopplungsgenerator so konfiguriert, dass er gemäß den in der zweiten Darstellung vorliegenden, decodierten Ausgaben der Untermenge des zweiten Satzes von Amplitudensieben ein zweites Rückkopplungssignal generiert und das zweite Rückkopplungssignal an seinen Ausgangsanschlüssen ausgibt. Bei einigen Ausführungsbeispielen verändert das zweite Rückkopplungssignal das zweite Eingangssignal.
Bei einigen Ausführungsbeispielen ist der erste spekulative Abgriff so konfiguriert, dass er die Ausgaben der Untermenge des ersten Satzes von Amplitudensieben gemäß den ausgewählten Ausgaben der Untermenge des zweiten Satzes von Amplitudensieben auswählt. Bei einigen Ausführungsbeispielen ist der zweite spekulative Abgriff so konfiguriert, dass er die Ausgaben der Untermenge des zweiten Satzes von Amplitudensieben gemäß den ausgewählten Ausgaben der Untermenge des ersten Satzes von Amplitudensieben auswählt.
Bei einigen Ausführungsbeispielen umfasst der zweite spekulative Abgriff einen zweiten Satz von Multiplexern, die mit Ausgangsanschlüssen des zweiten Satzes von Amplitudensieben gekoppelte Eingangsanschlüsse umfassen, und einen zweiten Satz von Latches, die mit Ausgangsanschlüssen des zweiten Satzes von Multiplexern gekoppelte Eingangsanschlüsse umfassen.
Bei einigen Ausführungsbeispielen sind die Ausgangsanschlüsse des ersten Satzes von Multiplexern direkt mit den Eingangsanschlüssen des ersten Satzes von Latches gekoppelt. Bei einigen Ausführungsbeispielen sind die Ausgangsanschlüsse des zweiten Satzes von Multiplexern direkt mit den Eingangsanschlüssen des zweiten Satzes von Latches gekoppelt. Bei einigen Ausführungsbeispielen sind Ausgangsanschlüsse des ersten Satzes von Latches direkt mit Steueranschlüssen des zweiten Satzes von Multiplexern gekoppelt. Bei einigen Ausführungsbeispielen sind Ausgangsanschlüsse des zweiten Satzes von Latches direkt mit Steueranschlüssen des ersten Satzes von Multiplexern gekoppelt.
Bei einigen Ausführungsbeispielen wird jeder Multiplexer des ersten Satzes von Multiplexern gemäß Ausgaben des zweiten Satzes von Latches gesteuert, und jeder Multiplexer des zweiten Satzes von Multiplexern wird gemäß Ausgaben des ersten Satzes von Latches gesteuert.
Bei einigen Ausführungsbeispielen ist der erste Satz von Latches gemäß einem Taktsignal getaktet, und der zweite Satz von Latches ist gemäß einer Umkehrung des Taktsignals getaktet.
Bei einigen Ausführungsbeispielen umfasst die Vorrichtung einen ersten Rückkopplungsabgriff mit Eingangsanschlüssen, die mit den Ausgangsanschlüssen des ersten Decodierers gekoppelt sind, und mit Ausgangsanschlüssen, die mit den Eingangsanschlüssen des zweiten Satzes von Amplitudensieben gekoppelt sind. Bei einigen Ausführungsbeispielen ist der erste Rückkopplungsabgriff so konfiguriert, dass er gemäß den decodierten Ausgaben der Untermenge des ersten Satzes von Amplitudensieben ein drittes Rückkopplungssignal generiert und das dritte Rückkopplungssignal an seinen Ausgangsanschlüssen ausgibt. Bei einigen Ausführungsbeispielen verändert das dritte Rückkopplungssignal das zweite Eingangssignal. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung einen zweiten Rückkopplungsabgriff mit Eingangsanschlüssen, die mit den Ausgangsanschlüssen des zweiten Decodierers gekoppelt sind, und mit Ausgangsanschlüssen, die mit den Eingangsanschlüssen des ersten Satzes von Amplitudensieben gekoppelt sind. Bei einigen Ausführungsbeispielen ist der zweite Rückkopplungsabgriff so konfiguriert, dass er gemäß den decodierten Ausgaben der Untermenge des zweiten Satzes von Amplitudensieben ein viertes Rückkopplungssignal generiert und das vierte Rückkopplungssignal an seinen Ausgangsanschlüssen ausgibt. Bei einigen Ausführungsbeispielen verändert das vierte Rückkopplungssignal das erste Eingangssignal.
Bei einigen Ausführungsbeispielen umfasst der erste Rückkopplungsgenerator einen Eintakt-zu-Differenzialsignal-Wandler mit i) einem mit einem entsprechenden Ausgangsanschluss von den Ausgangsanschlüssen des ersten Decodierers gekoppelten Eingangsanschluss und ii) differenziellen Ausgangsanschlüssen. Bei einigen Ausführungsbeispielen ist der Eintakt-zu-Differenzialsignal-Wandler so konfiguriert, dass er ein Eintaktsignal an dem Eingangsanschluss des Eintakt-zu-Differenzialsignal-Wandlers in Differenzialsignale umwandelt und die Differenzialsignale über die differenziellen Ausgangsanschlüsse ausgibt. Bei einigen Ausführungsbeispielen verändern die Differenzialsignale das erste Eingangssignal.
Bei einigen Ausführungsbeispielen umfasst der erste Rückkopplungsgenerator ferner eine Kreuzungspunkt-Steuereinheit, die mit dem Eingangsanschluss des Eintakt-zu-Differenzialsignal-Wandlers und mit einem Steueranschluss des Eintakt-zu-Differenzialsignal-Wandlers gekoppelt ist. Bei einigen Ausführungsbeispielen ist die Kreuzungspunkt-Steuereinheit so konfiguriert, dass sie einen von einem Pull-Up- oder einem Pull-Down-Vorgang für ein erstes Signal von den Differenzialsignalen verzögert, ohne den anderen von dem Pull-Up- oder dem Pull-Down-Vorgang für das erste Signal zu verzögern.
Bei einigen Ausführungsbeispielen umfasst die Kreuzungspunkt-Steuereinheit Verzögerungsschaltungen.
Bei einigen Ausführungsbeispielen umfasst die Vorrichtung einen zwischen einem von den differenziellen Ausgangsanschlüssen und dem anderen von den differenziellen Ausgangsanschlüssen gekoppelten Pull-Up-Transistor.
Bei einigen Ausführungsbeispielen umfasst der Eintakt-zu-Differenzialsignal-Wandler einen P-Transistor und einen N-Transistor, die zwischen dem Eingangsanschluss des Eintakt-zu-Differenzialsignal-Wandlers und einem von den differenziellen Ausgangsanschlüssen parallel zueinander geschaltet sind. Bei einigen Ausführungsbeispielen ist eine Gate-Elektrode des P-Transistors mit einem Ausgangsanschluss der Kreuzungspunkt-Steuereinheit gekoppelt. Bei einigen Ausführungsbeispielen ist eine Gate-Elektrode des N-Transistors mit einem Versorgungsanschluss gekoppelt, an dem eine Versorgungsspannung geliefert wird.
Bei einigen Ausführungsbeispielen ist das Eingangssignal mit einem PAM4-Protokoll (Pulse Amplitude Modulated, pulsamplitudenmoduliert) konform.
Bei einigen Ausführungsbeispielen umfasst der erste spekulative Abgriff einen Multiplexer zum Auswählen einer der ausgewählten Ausgaben der Untermenge des ersten Satzes von Amplitudensieben gemäß einer redundanten Anzahl von Bits des zweiten Amplitudensieb-Ausgangssignals.
Verschiedene in dem vorliegenden Dokument offenbarte Ausführungsbeispiele betreffen eine Vorrichtung für eine Hochgeschwindigkeitskommunikation. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung ein Latch und einen mit dem Latch gekoppelten Eintakt-zu-Differenzialsignal-Wandler. Bei einigen Ausführungsbeispielen ist der Eintakt-zu-Differenzialsignal-Wandler so konfiguriert, dass er ein Eintaktsignal von dem Latch in Differenzialsignale umwandelt. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung eine zwischen dem Latch und dem Eintakt-zu-Differenzialsignal-Wandler gekoppelte Kreuzungspunkt-Steuereinheit. Bei einigen Ausführungsbeispielen ist die Kreuzungspunkt-Steuereinheit so konfiguriert, dass sie einen von einem Pull-Up- oder einem Pull-Down-Vorgang für ein erstes Signal von den Differenzialsignalen verzögert, ohne den anderen von dem Pull-Up- oder dem Pull-Down-Vorgang für das erste Signal zu verzögern.
Bei einigen Ausführungsbeispielen umfasst der Eintakt-zu-Differenzialsignal-Wandler einen ersten Transistor mit einer mittels der Kreuzungspunkt-Steuereinheit gesteuerten Gate-Elektrode und einen zweiten Transistor mit einer mit einem Versorgungsanschluss, an dem eine Versorgungsspannung geliefert wird, gekoppelten Gate-Elektrode. Bei einigen Ausführungsbeispielen sind der erste Transistor und der zweite Transistor parallel zueinander geschaltet.
Bei einigen Ausführungsbeispielen handelt es sich bei der Vorrichtung um einen Rückkopplungsabgriff.
Verschiedene in dem vorliegenden Dokument offenbarte Ausführungsbeispiele betreffen eine Hochgeschwindigkeitskommunikation. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung einen Satz von Amplitudensieben, die so konfiguriert sind, dass sie ein Amplitudensieb-Ausgangssignal generieren, das digital einen Pegel eines mittels des Satzes von Amplitudensieben empfangenen Eingangssignals angibt. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung einen mit dem Satz von Amplitudensieben gekoppelten, spekulativen Abgriff. Bei einigen Ausführungsbeispielen ist der spekulative Abgriff so konfiguriert, dass er auf der Grundlage eines früheren Amplitudensieb-Ausgangssignals Bits des Amplitudensieb-Ausgangssignals auswählt. Bei einigen Ausführungsbeispielen umfasst der spekulative Abgriff einen Multiplexer, um gemäß einer redundanten Anzahl von Bits aus den ausgewählten Bits des früheren Amplitudensieb-Ausgangssignals ein Bit aus den ausgewählten Bits auszuwählen. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung einen mit dem spekulativen Abgriff gekoppelten Decodierer. Bei einigen Ausführungsbeispielen ist der Decodierer so konfiguriert, dass er die ausgewählten, in einer ersten digitalen Darstellung vorliegenden Bits des Amplitudensieb-Ausgangssignals in eine zweite digitale Darstellung decodiert. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung einen mit dem Decodierer gekoppelten Rückkopplungsgenerator. Bei einigen Ausführungsbeispielen ist der Rückkopplungsgenerator so konfiguriert, dass er gemäß den decodierten Bits des Amplitudensieb-Ausgangssignals ein-Rückkopplungssignal generiert. Bei einigen Ausführungsbeispielen verändert das Rückkopplungssignal das Eingangssignal.
Verschiedene in dem vorliegenden Dokument offenbarte Ausführungsbeispiele betreffen eine Vorrichtung für eine Hochgeschwindigkeitskommunikation. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung einen Komparator mit einem ersten Eingangsanschluss, um ein erstes Eingangssignal zu empfangen, einem Referenzanschluss, um ein Referenzsignal zu empfangen, und einem Taktanschluss, um ein Taktsignal zu empfangen. Bei einigen Ausführungsbeispielen ist der Komparator so konfiguriert, dass er gemäß einem Impuls des Taktsignals das erste Eingangssignal mit dem Referenzsignal vergleicht. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung eine mit dem ersten Eingangsanschluss des Komparators gekoppelte Kickback-Unterdrückungsschaltung. Bei einigen Ausführungsbeispielen ist die Kickback-Unterdrückungsschaltung so konfiguriert, dass sie ein verzögertes Taktsignal in den ersten Eingangsanschluss des Komparators einspeist. Bei einigen Ausführungsbeispielen ist das verzögerte Taktsignal im Verhältnis zu dem Taktsignal verzögert.
Bei einigen Ausführungsbeispielen ist der Komparator so konfiguriert, dass er, als Reaktion auf einen ersten Zustand des Taktsignals, eine Spannung an einem Ausgangsanschluss des Komparators zurücksetzt und, als Reaktion auf einen zweiten Zustand des Taktsignals, gemäß dem Vergleich des ersten Eingangssignals mit dem Referenzsignal die Spannung an dem Ausgangsanschluss des Komparators verändert.
Bei einigen Ausführungsbeispielen ist der Komparator so konfiguriert, dass er, als Reaktion auf einen ersten Zustand des Taktsignals, einen Ausgangsanschluss des Komparators lädt und, als Reaktion auf einen zweiten Zustand des Taktsignals, gemäß dem Vergleich des ersten Eingangssignals mit dem Referenzsignal den Ausgangsanschluss des Komparators entlädt.
Bei einigen Ausführungsbeispielen umfasst der Komparator ferner einen ersten, zwischen dem ersten Eingangsanschluss des Komparators und der Kickback-Unterdrückungsschaltung gekoppelten Kondensator. Bei einigen Ausführungsbeispielen ist die Kickback-Unterdrückungsschaltung so konfiguriert, dass sie das verzögerte Taktsignal über den ersten Kondensator in den ersten Eingangsanschluss einspeist.
Bei einigen Ausführungsbeispielen handelt es sich bei dem ersten Kondensator um einen MOS-Kondensator (Metal Oxide Semiconductor, Metalloxid-Halbleiter) oder einen MOM-Kondensator (Metal Oxide Metal, Metalloxid-Metall).
Bei einigen Ausführungsbeispielen umfasst der Komparator ferner einen zweiten Eingangsanschluss, um ein zweites Eingangssignal zu empfangen. Bei einigen Ausführungsbeispielen ist der Komparator so konfiguriert, dass er, als Reaktion auf einen ersten Zustand des Taktsignals, einen Ausgangsanschluss des Komparators und einen weiteren Ausgangsanschluss des Komparators lädt und, als Reaktion auf einen zweiten Zustand des Taktsignals, gemäß i) einer ersten Differenz zwischen dem ersten Eingangssignal und dem Referenzsignal und ii) einer zweiten Differenz zwischen dem zweiten Eingangssignal und dem Referenzsignal den Ausgangsanschluss des Komparators und den weiteren Ausgangsanschluss des Komparators mit unterschiedlichen Geschwindigkeiten entlädt.
Bei einigen Ausführungsbeispielen ist die Kickback-Unterdrückungsschaltung so konfiguriert, dass sie das verzögerte Taktsignal in den zweiten Eingangsanschluss des Komparators einspeist.
Bei einigen Ausführungsbeispielen ist die Kickback-Unterdrückungsschaltung so konfiguriert, dass sie das verzögerte Taktsignal in den Referenzanschluss des Komparators einspeist.
Bei einigen Ausführungsbeispielen sind die Eingangsimpedanzen des ersten Eingangsanschlusses, des zweiten Eingangsanschlusses und des Referenzanschlusses aufeinander abgestimmt.
Bei einigen Ausführungsbeispielen umfasst der Komparator ferner einen ersten Transistor mit i) einer Source-Elektrode, ii) einer mit dem ersten Eingangsanschluss gekoppelten Gate-Elektrode und iii) einer Drain-Elektrode. Bei einigen Ausführungsbeispielen umfasst der Komparator ferner einen zweiten Transistor mit i) einer mit der Source-Elektrode des ersten Transistors gekoppelten Source-Elektrode, ii) einer mit dem Referenzanschluss gekoppelten Gate-Elektrode und iii) einer Drain-Elektrode. Bei einigen Ausführungsbeispielen umfasst der Komparator ferner einen dritten Transistor mit i) einer Source-Elektrode, ii) einer mit dem zweiten Eingangsanschluss gekoppelten Gate-Elektrode und iii) einer mit der Drain-Elektrode des zweiten Transistors gekoppelten Drain-Elektrode. Bei einigen Ausführungsbeispielen umfasst der Komparator ferner einen vierten Transistor mit i) einer mit der Source-Elektrode des dritten Transistors gekoppelten Source-Elektrode, ii) einer mit dem Referenzanschluss gekoppelten Gate-Elektrode und iii) einer mit der Drain-Elektrode des ersten Transistors gekoppelten Drain-Elektrode.
Bei einigen Ausführungsbeispielen umfasst der Komparator ferner einen fünften Transistor mit i) einer mit dem Taktanschluss gekoppelten Gate-Elektrode und ii) einer mit der Source-Elektrode des ersten Transistors und der Source-Elektrode des zweiten Transistors gekoppelten Drain-Elektrode. Bei einigen Ausführungsbeispielen umfasst der Komparator ferner einen sechsten Transistor mit i) einer mit dem Taktanschluss gekoppelten Gate-Elektrode und ii) einer mit der Source-Elektrode des dritten Transistors und der Source-Elektrode des vierten Transistors gekoppelten Drain-Elektrode.
Bei einigen Ausführungsbeispielen umfasst der Komparator ferner einen siebten Transistor mit i) einer mit dem Taktanschluss gekoppelten Gate-Elektrode und ii) einer mit der Drain-Elektrode des zweiten Transistors und der Drain-Elektrode des dritten Transistors gekoppelten Drain-Elektrode. Bei einigen Ausführungsbeispielen umfasst der Komparator ferner einen achten Transistor mit i) einer mit dem Taktanschluss gekoppelten Gate-Elektrode und ii) einer mit der Drain-Elektrode des ersten Transistors und der Drain-Elektrode des vierten Transistors gekoppelten Drain-Elektrode.
Bei einigen Ausführungsbeispielen umfasst die Vorrichtung ferner ein SR-Latch, das so konfiguriert ist, dass es eine Spannungsdifferenz an einem ersten Ausgangsanschluss und einem zweiten Ausgangsanschluss des Komparators erhöht. Bei einigen Ausführungsbeispielen umfasst das SR-Latch eine mit dem ersten Ausgangsanschluss und dem zweiten Ausgangsanschluss des Komparators gekoppelte Abtastschaltung. Bei einigen Ausführungsbeispielen ist die Abtastschaltung so konfiguriert, dass sie die Spannungsdifferenz an dem ersten Ausgangsanschluss und dem zweiten Ausgangsanschluss des Komparators gemäß dem Taktsignal abtastet. Bei einigen Ausführungsbeispielen umfasst das SR-Latch eine mit einem ersten Ausgangsanschluss und einem zweiten Ausgangsanschluss der Abtastschaltung gekoppelte Regenerierungsschaltung. Bei einigen Ausführungsbeispielen verstärkt die Regenerierungsschaltung die von der Abtastschaltung kommende, abgetastete Spannungsdifferenz.
Bei einigen Ausführungsbeispielen umfasst die Abtastschaltung kreuzgekoppelte Transistoren, die mit dem ersten Ausgangsanschluss und dem zweiten Ausgangsanschluss der Abtastschaltung gekoppelt sind, und einen mit den kreuzgekoppelten Transistoren in Reihe geschalteten Schalttransistor. Bei einigen Ausführungsbeispielen ist der Schalttransistor so konfiguriert, dass er einen Stromfluss durch die kreuzgekoppelten Transistoren gemäß dem Taktsignal aktiviert oder deaktiviert.
Bei einigen Ausführungsbeispielen umfasst die Abtastschaltung ferner einen ersten Transistor mit einer i) mit dem ersten Ausgangsanschluss des Komparators gekoppelten Gate-Elektrode und ii) einer mit dem zweiten Ausgangsanschluss der Abtastschaltung und den kreuzgekoppelten Transistoren gekoppelten Drain-Elektrode. Bei einigen Ausführungsbeispielen umfasst die Abtastschaltung ferner einen zweiten Transistor mit i) einer mit dem zweiten Ausgangsanschluss des Komparators gekoppelten Gate-Elektrode und ii) einer mit dem ersten Ausgangsanschluss der Abtastschaltung und den kreuzgekoppelten Transistoren gekoppelten Drain-Elektrode.
Bei einigen Ausführungsbeispielen umfasst die Regenerierungsschaltung ferner einen ersten Transistor und einen zweiten Transistor, die an einem ersten Ausgangsanschluss der Regenerierungsschaltung miteinander gekoppelt sind. Bei einigen Ausführungsbeispielen umfasst die Regenerierungsschaltung ferner einen dritten Transistor und einen vierten Transistor, die an einem zweiten Ausgangsanschluss der Regenerierungsschaltung miteinander gekoppelt sind. Bei einigen Ausführungsbeispielen wird der erste Transistor gemäß einer Spannung an dem ersten Ausgangsanschluss der Abtastschaltung gesteuert. Bei einigen Ausführungsbeispielen wird der vierte Transistor gemäß einem Kehrwert der Spannung an dem ersten Ausgangsanschluss der Abtastschaltung gesteuert. Bei einigen Ausführungsbeispielen wird der dritte Transistor gemäß einer Spannung an dem zweiten Ausgangsanschluss der Abtastschaltung gesteuert. Bei einigen Ausführungsbeispielen wird der zweite Transistor gemäß einem Kehrwert der Spannung an dem zweiten Ausgangsanschluss der Abtastschaltung gesteuert. Bei einigen Ausführungsbeispielen umfasst die Regenerierungsschaltung ferner kreuzgekoppelte Wechselrichter, die zwischen dem ersten Ausgangsanschluss und dem zweiten Ausgangsanschluss der Regenerierungsschaltung gekoppelt sind.
Bei einigen Ausführungsbeispielen handelt es sich bei der Vorrichtung um eine Amplitudensiebschaltung.
Verschiedene in dem vorliegenden Dokument offenbarte Ausführungsbeispiele betreffen eine Vorrichtung für eine Hochgeschwindigkeitskommunikation. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung eine Abtastschaltung, die so konfiguriert, dass sie eine Spannungsdifferenz an Eingangsanschlüssen der Abtastschaltung gemäß einem Taktsignal abtastet. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung eine mit Ausgangsanschlüssen der Abtastschaltung gekoppelte Regenerierungsschaltung. Bei einigen Ausführungsbeispielen ist die Regenerierungsschaltung so konfiguriert, dass sie die abgetastete Spannungsdifferenz verstärkt. Bei einigen Ausführungsbeispielen umfasst die Regenerierungsschaltung einen ersten Transistor und einen zweiten Transistor, die an einem ersten Ausgangsanschluss der Regenerierungsschaltung miteinander gekoppelt sind. Bei einigen Ausführungsbeispielen umfasst die Regenerierungsschaltung einen dritten Transistor und einen vierten Transistor, die an einem zweiten Ausgangsanschluss der Regenerierungsschaltung miteinander gekoppelt sind. Bei einigen Ausführungsbeispielen wird der erste Transistor gemäß einer Spannung an einem ersten Ausgangsanschluss der Abtastschaltung gesteuert. Bei einigen Ausführungsbeispielen wird der vierte Transistor gemäß einem Kehrwert der Spannung an dem ersten Ausgangsanschluss der Abtastschaltung gesteuert. Bei einigen Ausführungsbeispielen wird der dritte Transistor gemäß einer Spannung an einem zweiten Ausgangsanschluss der Abtastschaltung gesteuert. Bei einigen Ausführungsbeispielen wird der zweite Transistor gemäß einem Kehrwert der Spannung an dem zweiten Ausgangsanschluss der Abtastschaltung gesteuert. Bei einigen Ausführungsbeispielen unterscheidet sich die Spannung an dem ersten Ausgangsanschluss der Abtastschaltung von dem Kehrwert der Spannung an dem zweiten Ausgangsanschluss der Abtastschaltung.
Bei einigen Ausführungsbeispielen umfasst die Regenerierungsschaltung ferner einen zwischen dem ersten Ausgangsanschluss der Regenerierungsschaltung und einer Gate-Elektrode des vierten Transistors gekoppelten, ersten Wechselrichter und einen zwischen dem zweiten Ausgangsanschluss der Regenerierungsschaltung und einer Gate-Elektrode des zweiten Transistors gekoppelten, zweiten Wechselrichter.
Bei einigen Ausführungsbeispielen handelt es sich bei der Vorrichtung um eine Latch-Schaltung.
Verschiedene in dem vorliegenden Dokument offenbarte Ausführungsbeispiele betreffen eine Vorrichtung. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung eine Schaltung der ersten Stufe, die so konfiguriert ist, dass sie, als Reaktion auf ein Taktsignal, Ausgangsanschlüsse der Schaltung der ersten Stufe gemäß einer Spannungsdifferenz von Eingangssignalen mit verschiedenen Entladegeschwindigkeiten entlädt. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung eine mit der Schaltung der ersten Stufe gekoppelte Schaltung der zweiten Stufe. Bei einigen Ausführungsbeispielen ist die Schaltung der zweiten Stufe so konfiguriert, dass sie Spannungen an den Ausgangsanschlüssen der Schaltung der ersten Stufe gemäß den unterschiedlichen Entladungsgeschwindigkeiten abtastet und gemäß den abgetasteten Spannungen ein erstes Impulssignal und ein zweites Impulssignal generiert. Bei einigen Ausführungsbeispielen geben das erste Impulssignal und das zweite Impulssignal an, welcher Ausgangsanschluss von den Ausgangsanschlüssen der Schaltung der ersten Stufe schneller entladen wird. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung eine mit der Schaltung der zweiten Stufe gekoppelte Abtastschaltung. Bei einigen Ausführungsbeispielen ist die Abtastschaltung so konfiguriert, dass sie, als Reaktion auf einen ersten Zustand des Taktsignals, gemäß einer Spannungsdifferenz zwischen dem ersten Impulssignal und dem zweiten Impulssignal ein Ausgangssignal generiert und, als Reaktion auf einen zweiten Zustand des Taktsignals, das Ausgangssignal aufrechterhält. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung eine mit der Abtastschaltung gekoppelte und zum Verstärken des Ausgangssignals konfigurierte Regenerierungsschaltung.
Verschiedene in dem vorliegenden Dokument offenbarte Ausführungsbeispiele betreffen eine Vorrichtung für eine Hochgeschwindigkeitskommunikation. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung einen Komparator, der so konfiguriert ist, dass er ein Eingangssignal an einem Eingangsanschluss mit einem Referenzsignal an einem Referenzanschluss gemäß einem Impuls eines Taktsignals an einem Taktanschluss vergleicht und gemäß dem Vergleich ein Ausgangssignal generiert, das einen Pegel des Eingangssignals angibt. Bei einigen Ausführungsbeispielen umfasst die Vorrichtung eine mit dem Komparator gekoppelte Kickback-Unterdrückungsschaltung. Bei einigen Ausführungsbeispielen ist die Kickback-Unterdrückungsschaltung so konfiguriert, dass sie ein verzögertes Taktsignal in den Eingangsanschluss einspeist. Bei einigen Ausführungsbeispielen ist das verzögerte Taktsignal im Verhältnis zu dem Taktsignal verzögert.
Computer- und Netzwerkumgebung
Nachdem spezifische Ausführungsbeispiele der vorliegenden Lösung erörtert wurden, kann es hilfreich sein, Aspekte der Betriebsumgebung sowie der zugehörigen Systemkomponenten (zum Beispiel Hardwareelemente) in Zusammenhang mit den in dem vorliegenden Dokument beschriebenen Verfahren und Systemen zu beschreiben. Unter Bezugnahme auf 20A ist ein Ausführungsbeispiel einer Netzwerkumgebung abgebildet. Kurz zusammengefasst umfasst die Netzwerkumgebung ein Kommunikationssystem, das eine oder mehrere Netzwerkvorrichtungen 2006, eine oder mehrere Kommunikationsvorrichtungen 2002 und einen Knoten 2092 umfasst. Die Kommunikationsvorrichtungen 2002 können zum Beispiel Laptop-Computer 2002, Tablets 2002, PCs 2002 und/oder Mobiltelefonvorrichtungen 2002 umfassen. Bei einigen Ausführungsbeispielen ist die Vorrichtung 2002, die Netzwerkvorrichtung 2006, der Knoten 2092 oder eine beliebige Kombination daraus als die Kommunikationsvorrichtung 110 von 1 implementiert. Die Einzelheiten eines Ausführungsbeispiels einer jeweiligen Kommunikationsvorrichtung und/oder Netzwerkvorrichtung sind unter Bezugnahme auf 20B und 20C ausführlicher beschrieben. Bei der Netzwerkumgebung kann es sich um eine Adhoc-Netzwerkumgebung, eine Netzwerkumgebung mit Infrastruktur, eine Teilnetzumgebung usw. handeln.
Die Netzwerkvorrichtungen 2006 können über lokale Netzwerkverbindungen mit dem Knoten 2092 wirkverbunden sein. Der Knoten 2092, der einen Router, ein Gateway, einen Switch, eine Bridge, ein Modem, eine Systemsteuereinheit, eine Appliance usw. umfassen kann, kann eine lokale Netzwerkverbindung für das Kommunikationssystem bereitstellen. Jede von den Netzwerkvorrichtungen 2006 kann eine mit ihr verbundene Antenne oder ein Antennenfeld umfassen, um mit den Kommunikationsvorrichtungen 2002 in ihrem Bereich zu kommunizieren. Die Kommunikationsvorrichtungen 2002 können sich bei einer bestimmten Netzwerkvorrichtung 2006 registrieren, um Dienste von dem Kommunikationssystem (zum Beispiel über eine SU-MIMO- oder MU-MIMO-Konfiguration ((Single-User Multiple-Input and Multiple-Output, Einzelnutzer-Mehrfacheingang und Mehrfachausgang bzw. Multi-User Multiple-Input and Multiple-Output, Mehrfachnutzer-Mehrfacheingang und Mehrfachausgang)) zu empfangen. Bei Direktverbindungen (zum Beispiel bei Punkt-zu-Punkt-Kommunikation) können einige Kommunikationsvorrichtungen 2002 direkt über einen zugeteilten Kanal und ein zugeteiltes Kommunikationsprotokoll kommunizieren. Einige der Kommunikationsvorrichtungen 2002 können in Bezug auf die Netzwerkvorrichtung 2006 mobil oder relativ statisch sein.
Bei einigen Ausführungsbeispielen umfasst eine Netzwerkvorrichtung 2006 eine Vorrichtung oder ein Modul (einschließlich einer Kombination aus Hardware und Software), die bzw. das es den Kommunikationsvorrichtungen 2002 erlaubt, unter Verwendung von WiFi oder anderen Standards eine Verbindung zu einem drahtgebundenen Netzwerk herzustellen. Eine Netzwerkvorrichtung 2006 kann für den Betrieb in einem drahtlosen lokalen Netzwerk (WLAN) konfiguriert, ausgelegt und/oder gebaut sein. Eine Netzwerkvorrichtung 2006 kann bei einigen Ausführungsbeispielen als eigenständige Vorrichtung (zum Beispiel über ein drahtgebundenes Netzwerk) eine Verbindung zu einem Router herstellen. Bei anderen Ausführungsbeispielen kann eine Netzwerkvorrichtung eine Komponente eines Routers sein. Eine Netzwerkvorrichtung 2006 kann für mehrere Vorrichtungen 2002 Zugang zu einem Netzwerk bereitstellen. Eine Netzwerkvorrichtung 2006 kann zum Beispiel über eine drahtgebundene Ethernet-Verbindung, eine drahtlose WiFi-Verbindung oder über beides eine Verbindung zu den Vorrichtungen 2002 herstellen. Eine Netzwerkvorrichtung 2006 kann so gebaut und/oder konfiguriert sein, dass sie einen Standard für das Senden und Empfangen von Daten unter Verwendung einer oder mehrerer Funkfrequenzen unterstützt. Diese Standards und die von ihnen genutzten Frequenzen können von dem IEEE definiert sein (zum Beispiel IEEE-802.11-Standards). Eine Netzwerkvorrichtung kann so konfiguriert sein und/oder verwendet werden, dass sie öffentliche Internet-Hotspots und/oder ein internes Netz unterstützt, um die Signalreichweite des WiFi des Netzes zu erhöhen.
Bei einigen Ausführungsbeispielen können die Netzwerkvorrichtungen 2006 (zum Beispiel in Haushalten oder in Gebäuden) für drahtlose Netze (zum Beispiel IEEE 802.11, Bluetooth, ZigBee, beliebige andere Typen von auf Funkfrequenzen basierenden Netzwerkprotokollen und/oder Varianten davon) verwendet werden. Jede der Kommunikationsvorrichtungen 2002 kann eine eingebaute Funkeinrichtung umfassen und/oder ist mit einer solchen gekoppelt. Solche Kommunikationsvorrichtungen 2002 und/oder Netzwerkvorrichtungen 2006 können entsprechend den verschiedenen Erscheinungsformen der Offenbarung, wie sie in dem vorliegenden Dokument dargestellt sind, betrieben werden, um eine Verbesserung der Leistung, eine Verringerung der Kosten und/oder der Größe und/oder eine Verbesserung von Breitband-Anwendungen zu erzielen. Jede Kommunikationsvorrichtung 2002 kann die Fähigkeit aufweisen, als Client-Knoten zu funktionieren, der über eine oder mehrere Netzwerkvorrichtungen 2006 Zugriff auf Ressourcen (zum Beispiel Daten und eine Verbindung zu Netzwerkknoten, wie beispielsweise Servern) erhalten möchte.
Die Netzwerkverbindungen können eine beliebige Art und/oder Form von Netzwerken bzw. Netzen umfassen, und sie können beliebige der folgenden Elemente umfassen: ein Punkt-zu-Punkt-Netzwerk, ein Broadcast-Netzwerk, ein Telekommunikationsnetz, ein Datenkommunikationsnetzwerk und ein Computernetzwerk. Bei der Topologie des Netzwerks kann es sich um eine Bus-, Stern- oder Ring-Netzwerktopologie handeln. Das Netzwerk kann eine beliebige solcher Netzwerktopologien aufweisen, die den Fachleuten mit normalen Kenntnissen auf diesem Gebiet bekannt sind, und die in der Lage sind, die in dem vorliegenden Dokument beschriebenen Vorgänge zu unterstützen. Bei einigen Ausführungsbeispielen können unterschiedliche Arten von Daten über unterschiedliche Protokolle übertragen werden. Bei anderen Ausführungsbeispielen können dieselben Arten von Daten über unterschiedliche Protokolle übertragen werden.
Der Knoten 2092, die Kommunikationsvorrichtung(en) 2002 und Netzwerkvorrichtung(en) 2006 können als beliebige Art und Form einer Computervorrichtung, wie beispielsweise ein Computer, eine Netzwerkvorrichtung oder eine Appliance, bereitgestellt werden, die in der Lage ist, in einer beliebigen Art und Form von Netzwerk zu kommunizieren und die in dem vorliegenden Dokument beschriebenen Vorgänge durchzuführen, oder als solche ausgeführt werden. 20B und 20C bilden Blockdiagramme einer Computervorrichtung 2000 ab, die beim Ausführen eines Ausführungsbeispiels des Knotens 2092, der Kommunikationsvorrichtungen 2002 oder der Netzwerkvorrichtung 2006 hilfreich ist. Wie in 20B und 20C gezeigt, umfasst jede Computervorrichtung 2000 eine zentrale Verarbeitungseinheit (CPU) 2021 und eine Hauptspeichereinheit 2022. Wie in 20B gezeigt, kann eine Computervorrichtung 2000 eine Speichervorrichtung 2028, eine Installationsvorrichtung 2016, eine Netzwerkschnittstelle 2018, eine E/A-Steuereinheit 2023, Anzeigevorrichtungen 2024a bis 2024n, eine Tastatur 2026 und eine Zeigevorrichtung 2027, wie beispielsweise eine Maus, umfassen. Die Speichervorrichtung 2028 kann ein Betriebssystem und/oder Software umfassen, ohne darauf beschränkt zu sein. Wie in 20C gezeigt, kann jede Computervorrichtung 2000 außerdem zusätzliche optionale Elemente umfassen, wie einen Speicheranschluss 2003, eine Bridge 2070, eine oder mehrere Eingabe-/Ausgabevorrichtungen 2030a bis 2030n (im Allgemeinen mit dem Bezugszeichen 2030 bezeichnet) und einen mit der zentralen Verarbeitungseinheit 2021 in Verbindung stehenden Cache-Speicher 2040.
Bei der zentralen Verarbeitungseinheit 2021 handelt es sich um eine beliebige Logik-Schaltungsanordnung, die auf aus der Hauptspeichereinheit 2022 abgerufene Anweisungen reagiert und diese verarbeitet. Bei vielen Ausführungsbeispielen ist die zentrale Verarbeitungseinheit 2021 mittels einer Mikroprozessoreinheit vorgesehen, wie beispielsweise denjenigen, die von Intel Corporation aus Santa Clara, Kalifornien (USA) hergestellt werden; denjenigen, die von International Business Machines aus White Plains, New York (USA) hergestellt werden; oder denjenigen, die von Advanced Micro Devices aus Sunnyvale, Kalifornien (USA) hergestellt werden. Die Computervorrichtung 2000 kann auf einem beliebigen dieser Prozessoren oder auf einem beliebigen anderen Prozessor basieren, der in der Lage ist, wie in dem vorliegenden Dokument beschrieben betrieben zu werden.
Bei der Hauptspeichereinheit 2022 kann es sich um einen oder mehrere Speicherchips handeln, die in der Lage sind, Daten zu speichern, und einen direkten Zugriff auf eine beliebige Speicherposition durch den Mikroprozessor 2021 erlauben, wie zum Beispiel ein beliebiger Typ oder eine beliebige Variante von SRAM (Static Random Access Memory, statischer Speicher mit wahlfreiem Zugriff), DRAM (Dynamic Random Access Memory, dynamischer Speicher mit wahlfreiem Zugriff), FRAM (Ferroelectric RAM, ferroelektrisches RAM), NAND-Flash-Speicher, NOR-Flash-Speicher und SSD (Solid State Drives, Solid-State-Laufwerke). Der Hauptspeicher 2022 kann auf einem beliebigen der oben beschriebenen Speicher-Chips basieren oder auf beliebigen anderen verfügbaren Speicher-Chips, die in der Lage sind, wie in dem vorliegenden Dokument beschrieben betrieben zu werden. Bei dem in 20B gezeigten Ausführungsbeispiel kommuniziert der Prozessor 2021 über einen Systembus 2050 (dieser ist unten ausführlicher beschrieben) mit dem Hauptspeicher 2022. 20C bildet ein Ausführungsbeispiel einer Computervorrichtung 2000 ab, bei welcher der Prozessor über einen Speicheranschluss 2003 direkt mit dem Hauptspeicher 2022 kommuniziert. In 20C kann es sich bei dem Hauptspeicher 2022 zum Beispiel um DRDRAM handeln.
20C bildet ein Ausführungsbeispiel ab, bei dem der Hauptprozessor 2021 über einen sekundären Bus, der manchmal auch als Backside-Bus bezeichnet wird, direkt mit dem Cache-Speicher 2040 kommuniziert. Bei weiteren Ausführungsbeispielen kommuniziert der Hauptprozessor 2021 unter Verwendung des Systembusses 2050 mit dem Cache-Speicher 2040. Der Cache-Speicher 2040 weist typischerweise eine kürzere Antwortzeit auf als der Hauptspeicher 2022 und wird zum Beispiel mittels SRAM, BSRAM oder EDRAM vorgesehen. Bei dem in 20C gezeigten Ausführungsbeispiel kommuniziert der Prozessor 2021 über einen lokalen Systembus 2050 mit verschiedenen E/A-Vorrichtungen 2030. Es können verschiedene Busse verwendet werden, um die zentrale Verarbeitungseinheit 2021 mit beliebigen der E/A-Vorrichtungen 2030 zu verbinden, zum Beispiel ein VESA VL-Bus, ein ISA-Bus, ein EISA-Bus, ein MCA-Bus (MicroChannel Architecture), ein PCI-Bus, ein PCI-X-Bus, ein PCI-Express-Bus oder ein NuBus. Bei Ausführungsbeispielen, bei denen es sich bei der E/A-Vorrichtung um eine Video-Anzeigevorrichtung 2024 handelt, kann der Prozessor 2021 zur Kommunikation mit der Anzeigevorrichtung 2024 einen AGP (Advanced Graphics Port) verwenden. 20C bildet ein Ausführungsbeispiel eines Computers 2000 ab, bei dem der Hauptprozessor 2021 direkt mit der E/A-Vorrichtung 2030b kommunizieren kann, zum Beispiel über eine HYPERTRANSPORT-, RA-PIDIO- oder INFINIBAND-Kommunikationstechnologie. 20C bildet außerdem ein Ausführungsbeispiel ab, bei dem lokale Busse und direkte Kommunikation gemischt sind: Der Prozessor 2021 kommuniziert unter Verwendung eines lokalen Interconnect-Busses mit der E/A-Vorrichtung 2030a, während er mit der E/A-Vorrichtung 2030b direkt kommuniziert.
In der Computervorrichtung 2000 kann eine große Vielfalt von E/A-Vorrichtungen 2030a bis 2030n vorhanden sein. Eingabevorrichtungen umfassen Tastaturen, Mäuse, Trackpads, Trackballs, Mikrofone, Dial-Vorrichtungen, Touchpads, Touchscreens und Zeichentabletts. Ausgabevorrichtungen umfassen Video-Anzeigevorrichtungen, Lautsprecher, Tintenstrahldrucker, Laserdrucker, Beamer und Sublimationsdrucker. Die E/A-Vorrichtungen können, wie in 20B gezeigt, mittels einer E/A-Steuereinheit 2023 gesteuert werden. Die E/A-Steuereinheit kann eine oder mehrere E/A-Vorrichtungen, wie beispielsweise eine Tastatur 2026 und eine Zeigevorrichtung 2027, zum Beispiel eine Maus oder einen optischen Stift, steuern. Des Weiteren kann eine E/A-Vorrichtung auch Speicher und/oder ein Installationsmedium 2016 für die Computervorrichtung 2000 vorsehen. Bei noch weiteren Ausführungsbeispielen kann die Computervorrichtung 2000 USB-Anschlüsse (nicht gezeigt) vorsehen, um Handheld-USB-Speichervorrichtungen, wie die Vorrichtungen der USB-Flash-Laufwerk-Serie, die von Twintech Industry, Inc. aus Los Alamitos, Kalifornien (USA) hergestellt wird, aufzunehmen.
Unter nochmaliger Bezugnahme auf 20B kann die Computervorrichtung 2000 eine beliebige geeignete Installationsvorrichtung 2016 unterstützen, wie beispielsweise ein Plattenlaufwerk, ein CD-ROM-Laufwerk, ein CD-R/RW-Laufwerk, ein DVD-ROM-Laufwerk, ein Flash-Speicherlaufwerk, Bandlaufwerke verschiedener Formate, eine USB-Vorrichtung, ein Festplattenlaufwerk, eine Netzwerkschnittstelle oder eine beliebige andere Vorrichtung, die zum Installieren von Software und Programmen geeignet ist. Die Computervorrichtung 2000 kann ferner eine Speichervorrichtung umfassen, wie beispielsweise ein oder mehrere Festplattenlaufwerke oder RAIDs (Redundant Arrays of Independent Disks) zum Speichern eines Betriebssystems und weiterer zugehöriger Software und zum Speichern von Anwendungs-Softwareprogrammen, wie beispielsweise einem beliebigen Programm oder beliebiger Software 2020 zum Implementieren der in dem vorliegenden Dokument beschriebenen Systeme und Verfahren (zum Beispiel für diese konfiguriert und/oder ausgelegt). Optional könnten beliebige der Installationsvorrichtungen 2016 auch als Speichervorrichtung verwendet werden. Zusätzlich können das Betriebssystem und die Software von einem bootfähigen Medium aus ausgeführt werden.
Des Weiteren kann die Computervorrichtung 2000 eine Netzwerkschnittstelle 2018 zum Bilden einer Schnittstelle mit dem Netzwerk 2004 über eine Vielfalt von Verbindungen, einschließlich, aber nicht beschränkt auf, Standard-Telefonleitungen, LAN- oder WAN-Verbindungen (zum Beispiel 802.11, T1, T3, 56 KBit/s, X.25, SNA, DECNET), Breitbandverbindungen (zum Beispiel ISDN, Frame Relay, ATM, Gigabit Ethernet, Ethernet-over-SONET), drahtlose Verbindungen oder einige Kombinationen beliebiger oder aller der oben Genannten umfassen. Verbindungen können unter Verwendung einer Vielfalt von Kommunikationsprotokollen (zum Beispiel TCP/IP, IPX, SPX, NetBIOS, Ethernet, ARCNET, SONET, SDH, FDDI (Fiber Distributed Data Interface), RS232, IEEE 802.11, IEEE 802.11a, IEEE 802.11b, IEEE 802.11g, IEEE 802.11n, IEEE 802.11ac, IEEE 802.11ad, CDMA, GSM, WiMax und asynchrone Direktverbindungen) hergestellt werden. Bei einem Ausführungsbeispiel kommuniziert die Computervorrichtung 2000 über eine beliebige Art und/oder Form von Gateway oder Tunnelungsprotokoll, wie beispielsweise SSL (Secure Socket Layer) oder TLS (Transport Layer Security), mit anderen Computervorrichtungen 2000'. Die Netzwerkschnittstelle 2018 kann einen eingebauten Netzwerkadapter, eine Netzwerkschnittstellenkarte, eine PCMCIA-Netzwerkkarte, einen Card-Bus-Netzwerkadapter, einen Drahtlos-Netzwerkadapter, einen USB-Netzwerkadapter, ein Modem oder eine beliebige andere Vorrichtung umfassen, die geeignet ist, eine Schnittstelle zwischen der Computervorrichtung 2000 und einer beliebigen anderen Art von Netzwerk zu bilden, das in der Lage ist, eine Kommunikation durchzuführen und die in dem vorliegenden Dokument beschriebenen Vorgänge durchzuführen.
Bei einigen Ausführungsbeispielen kann die Computervorrichtung 2000 eine oder mehrere Anzeigevorrichtungen 2024a bis 2024n umfassen oder mit diesen verbunden sein. Solchermaßen können beliebige der E/A-Vorrichtungen 2030a bis 2030n und/oder die E/A-Steuereinheit 2023 eine beliebige Art und/oder Form geeigneter Hardware, Software oder einer Kombination aus Hardware und Software zum Unterstützen, Aktivieren oder Vorsehen der Verbindung und der Verwendung der Anzeigevorrichtung(en) 2024a bis 2024n durch die Computervorrichtung 2000 umfassen. Zum Beispiel kann die Computervorrichtung 2000 eine beliebige Art und/oder Form von Videoadapter, Videokarte, Treiber und/oder Bibliothek umfassen, um eine Schnittstelle zu der bzw. den Anzeigevorrichtung(en) 2024a bis 2024n zu bilden, mit diesen zu kommunizieren, eine Verbindung zu diesen herzustellen oder diese anderweitig zu nutzen. Bei einem Ausführungsbeispiel kann ein Videoadapter mehrere Anschlüsse umfassen, um eine Schnittstelle mit der bzw. den Anzeigevorrichtung(en) 2024a bis 2024n zu bilden. Bei anderen Ausführungsbeispielen kann die Computervorrichtung 2000 mehrere Videoadapter umfassen, wobei jeder Videoadapter mit der bzw. den Anzeigevorrichtung(en) 2024a bis 2024n verbunden ist. Bei einigen Ausführungsbeispielen kann ein beliebiger Teil des Betriebssystems der Computervorrichtung 2000 zur Verwendung mehrerer Anzeigevorrichtungen 2024a bis 2024n konfiguriert sein. Ein Fachmann mit normalen Kenntnissen auf dem Gebiet wird die verschiedenen Möglichkeiten und Ausführungsbeispiele erkennen und verstehen, über die eine Computervorrichtung 2000 so konfiguriert werden kann, dass sie eine oder mehrere Anzeigevorrichtungen 2024a bis 2024n aufweist.
Bei weiteren Ausführungsbeispielen kann es sich bei einer E/A-Vorrichtung 2030 um eine Bridge zwischen dem Systembus 2050 und einem externen Kommunikationsbus handeln, wie beispielsweise einem USB-Bus, einem Apple Desktop-Bus, einer seriellen RS-232-Verbindung, einem SCSI-Bus, einem FireWire-Bus, einem FireWire 800-Bus, einem Ethernet-Bus, einem AppleTalk-Bus, einem Gigabit Ethernet-Bus, einem ATM-Bus (Asynchronous Transfer Mode), einem FibreChannel-Bus, einem SAS-Bus (Serial Attached SCSI (Small Computer System Interface)), einer USB-Verbindung oder einem HDMI-Bus.
Eine Computervorrichtung 2000 der Art, wie sie in 20B und 20C abgebildet ist, kann unter der Steuerung eines Betriebssystems betrieben werden, das die Planung von Aufgaben und den Zugriff auf Systemressourcen steuert. Die Computervorrichtung 2000 kann ein beliebiges Betriebssystem ausführen, wie beispielsweise eine beliebige der Versionen des Betriebssystems MICROSOFT WINDOWS, die verschiedenen Releases der Betriebssysteme Unix und Linux, eine beliebige Version von MAC OS für Macintosh-Computer, ein beliebiges eingebettetes Betriebssystem, ein beliebiges Echtzeit-Betriebssystem, ein beliebiges Open-Source-Betriebssystem, ein beliebiges proprietäres Betriebssystem, ein beliebiges Betriebssystem für mobile Computervorrichtungen oder ein beliebiges anderes Betriebssystem, das in der Lage ist, auf der Computervorrichtung ausgeführt zu werden und die in dem vorliegenden Dokument beschriebenen Vorgänge durchzuführen. Typische Betriebssysteme umfassen, sind aber nicht beschränkt auf: Android, hergestellt von Google Inc.; WINDOWS 7 und 8, hergestellt von Microsoft Corporation aus Redmond, Washington (USA); MAC OS, hergestellt von Apple Computer aus Cupertino, Kalifornien (USA); WebOS, hergestellt von Research In Motion (RIM); OS/2, hergestellt von International Business Machines aus Armonk, New York (USA); und Linux, ein frei erhältliches Betriebssystem, das von Caldera Corp. aus Salt Lake City, Utah (USA), vertrieben wird, oder eine beliebige Art und/oder Form eines Unix-Betriebssystems, sowie weitere.
Bei dem Computersystem 2000 kann es sich um eine beliebige Workstation, ein beliebiges Telefon, einen beliebigen Desktop-Computer, einen beliebigen Laptop- oder Notebook-Computer, einen beliebigen Server, einen beliebigen Handheld-Computer, ein beliebiges Mobiltelefon oder eine beliebige andere tragbare Telekommunikationsvorrichtung, eine beliebige Medienabspielvorrichtung, ein beliebiges Spielesystem, eine beliebige mobile Computervorrichtung oder eine beliebige andere Art und/oder Form von Computer-, Telekommunikations- oder Medienvorrichtung handeln, die in der Lage ist, eine Kommunikation durchzuführen. Das Computersystem 2000 weist eine ausreichende Prozessorleistung und Speicherkapazität auf, um die in dem vorliegenden Dokument beschriebenen Vorgänge durchzuführen.
Bei einigen Ausführungsbeispielen kann die Computervorrichtung 2000 verschiedene Prozessoren, Betriebssysteme und Eingabevorrichtungen umfassen, die mit der Vorrichtung konsistent sind. Zum Beispiel handelt es sich bei einem Ausführungsbeispiel bei der Computervorrichtung 2000 um ein Smartphone, eine mobile Vorrichtung, ein Tablet oder einen digitalen Personal Assistant. Bei noch weiteren Ausführungsbeispielen handelt es sich bei der Computervorrichtung 2000 um eine auf Android basierende mobile Vorrichtung, ein von Apple Computer aus Cupertino, Kalifornien (USA), hergestelltes iPhone-Smartphone oder um eine Handheld-Vorrichtung oder ein Smartphone, die bzw. das auf Blackberry oder WebOS basiert, wie beispielsweise die Vorrichtungen, die von Research In Motion Limited hergestellt werden. Darüber hinaus kann es sich bei der Computervorrichtung 2000 um eine beliebige Workstation, einen beliebigen Desktop-Computer, einen beliebigen Laptop- oder Notebook-Computer, einen beliebigen Server, einen beliebigen Handheld-Computer, ein beliebiges Mobiltelefon, einen beliebigen anderen Computer oder eine beliebige andere Form von Computer- oder Telekommunikationsvorrichtung handeln, die in der Lage ist, eine Kommunikation durchzuführen und eine ausreichende Prozessorleistung und Speicherkapazität aufweist, um die in dem vorliegenden Dokument beschriebenen Vorgänge durchzuführen.
Obwohl die Offenbarung gegebenenfalls auf einen oder mehrere „Nutzer“ bzw. „Benutzer“ Bezug nehmen kann, können sich solche „Nutzer“ bzw. „Benutzer“ auf mit einem Nutzer oder Benutzer verbundene Vorrichtungen beziehen, zum Beispiel konsistent mit den Begriffen „Nutzer“ und „Mehrfachnutzer“, die zum Beispiel typischerweise in dem Kontext einer MU-MIMO-Umgebung (Multi-User Multiple-Input and Multiple-Output, Mehrfachnutzer-Mehrfacheingang und Mehrfachausgang) verwendet werden.
Obwohl Beispiele von oben beschriebenen Kommunikationssystemen Vorrichtungen und Netzwerkvorrichtungen umfassen können, die gemäß dem PAM4-DFE-Protokoll betrieben werden können, sollte es sich verstehen, dass Ausführungsbeispiele der beschriebenen Systeme und Verfahren gemäß anderen Standards betrieben werden können.
Es sei angemerkt, dass in bestimmten Passagen dieser Offenbarung Bezug auf Begriffe wie „erster“/„erste“/„erstes“ und „zweiter“/„zweite“/„zweites“ in Verbindung mit Vorrichtungen, einer Betriebsart, Übertragungsketten, Antennen usw. genommen werden kann, um diese Elemente zu identifizieren oder eines dieser Elemente von einem anderen oder von weiteren zu unterscheiden. Es ist nicht beabsichtigt, dass diese Begriffe Einheiten (zum Beispiel eine erste Vorrichtung und eine zweite Vorrichtung) lediglich zeitlich oder entsprechend einer Reihenfolge miteinander in Beziehung setzen, obwohl diese Einheiten in einigen Fällen eine solche Beziehung beinhalten können. Auch beschränken diese Begriffe die Anzahl der möglichen Einheiten (zum Beispiel Vorrichtungen) nicht, die innerhalb eines Systems oder einer Umgebung betrieben werden können.
Es sollte sich verstehen, dass die oben beschriebenen Systeme mehrere von beliebigen oder alle von diesen Komponenten vorsehen können und dass diese Komponenten entweder auf einer eigenständigen Maschine oder, bei einigen Ausführungsbeispielen, auf mehreren Maschinen in einem verteilten System vorgesehen sein können. Zusätzlich können die oben beschriebenen Systeme und Verfahren als eines oder mehrere computerlesbare Programme oder als ausführbare Anweisungen vorgesehen sein, die auf oder in einem oder mehreren Erzeugnissen verwirklicht sind. Bei dem Erzeugnis kann es sich um eine Diskette, eine Festplatte, eine CD-ROM, eine Flash-Speicherkarte, ein PROM, ein RAM, ein ROM oder ein Magnetband handeln. Im Allgemeinen können die computerlesbaren Programme in einer beliebigen Programmiersprache, wie beispielsweise LISP, PERL, C, C++, C#, PROLOG oder in einer beliebigen Bytecode-Sprache, wie beispielsweise JAVA, implementiert sein. Die Softwareprogramme oder ausführbaren Anweisungen können in oder auf einem oder mehreren Erzeugnissen als Objektcode gespeichert sein.

Claims

Vorrichtung, die Folgendes umfasst: einen ersten Satz von Amplitudensieben, die Eingangsanschlüsse zum Empfangen eines ersten Eingangssignals umfassen, wobei der erste Satz von Amplitudensieben so konfiguriert ist, dass er ein erstes Amplitudensieb-Ausgangssignal generiert, das Ausgaben des ersten Satzes von Amplitudensieben umfasst, wobei das erste Amplitudensieb-Ausgangssignal digital einen Pegel des ersten Eingangssignals angibt; einen ersten spekulativen Abgriff, der mit Ausgangsanschlüssen des ersten Satzes von Amplitudensieben gekoppelte Eingangsanschlüsse umfasst, wobei der erste spekulative Abgriff so konfiguriert ist, dass er auf der Grundlage eines zweiten Amplitudensieb-Ausgangssignals Ausgaben einer Untermenge des ersten Satzes von Amplitudensieben auswählt; einen ersten Decodierer, der mit Ausgangsanschlüssen des ersten spekulativen Abgriffs gekoppelte Eingangsanschlüsse umfasst, wobei der erste Decodierer so konfiguriert ist, dass er die ausgewählten, in einer ersten digitalen Darstellung vorliegenden Ausgaben der Untermenge des ersten Satzes von Amplitudensieben in eine zweite digitale Darstellung decodiert; und einen ersten Rückkopplungsgenerator, der Folgendes umfasst: mit Ausgangsanschlüssen des ersten Decodierers gekoppelte Eingangsanschlüsse und mit den Eingangsanschlüssen des ersten Satzes von Amplitudensieben gekoppelte Ausgangsanschlüsse, wobei der erste Rückkopplungsgenerator so konfiguriert ist, dass er gemäß den decodierten Ausgaben der Untermenge des ersten Satzes von Amplitudensieben ein erstes Rückkopplungssignal generiert und das erste Rückkopplungssignal an seinen Ausgangsanschlüssen ausgibt.
Vorrichtung nach Anspruch 1, wobei der erste spekulative Abgriff Folgendes umfasst: einen ersten Satz von Multiplexern, die mit Ausgangsanschlüssen des ersten Satzes von Amplitudensieben gekoppelte Eingangsanschlüsse umfassen, und einen ersten Satz von Latches, die mit Ausgangsanschlüssen des ersten Satzes von Multiplexern gekoppelte Eingangsanschlüsse umfassen.
Vorrichtung nach Anspruch 2, wobei der erste spekulative Abgriff keinen Decodierer zwischen dem ersten Satz von Multiplexern und dem ersten Satz von Latches umfasst.
Vorrichtung nach Anspruch 2, die ferner Folgendes umfasst: einen zweiten Satz von Amplitudensieben, die Eingangsanschlüsse zum Empfangen eines zweiten Eingangssignals umfassen, wobei der zweite Satz von Amplitudensieben so konfiguriert ist, dass er das zweite Amplitudensieb-Ausgangssignal generiert, das Ausgaben des zweiten Satzes von Amplitudensieben umfasst, wobei das zweite Amplitudensieb-Ausgangssignal digital einen Pegel des zweiten Eingangssignals angibt; einen zweiten spekulativen Abgriff, der mit Ausgangsanschlüssen des zweiten Satzes von Amplitudensieben gekoppelte Eingangsanschlüsse umfasst, wobei der zweite spekulative Abgriff so konfiguriert ist, dass er auf der Grundlage des ersten Amplitudensieb-Ausgangssignals Ausgaben einer Untermenge des zweiten Satzes von Amplitudensieben auswählt; einen zweiten Decodierer, der mit Ausgangsanschlüssen des zweiten spekulativen Abgriffs gekoppelte Eingangsanschlüsse umfasst, wobei der zweite Decodierer so konfiguriert ist, dass er die ausgewählten, in der ersten digitalen Darstellung vorliegenden Ausgaben der Untermenge des zweiten Satzes von Amplitudensieben in die zweite digitale Darstellung decodiert; und einen zweiten Rückkopplungsgenerator, der Folgendes umfasst: mit Ausgangsanschlüssen des zweiten Decodierers gekoppelte Eingangsanschlüsse und mit den Eingangsanschlüssen des zweiten Satzes von Amplitudensieben gekoppelte Ausgangsanschlüsse, wobei der zweite Rückkopplungsgenerator so konfiguriert ist, dass er gemäß den decodierten Ausgaben der Untermenge des zweiten Satzes von Amplitudensieben ein zweites Rückkopplungssignal generiert und das zweite Rückkopplungssignal an seinen Ausgangsanschlüssen ausgibt.
Vorrichtung nach Anspruch 4, wobei der erste spekulative Abgriff so konfiguriert ist, dass er die Ausgaben der Untermenge des ersten Satzes von Amplitudensieben gemäß den ausgewählten Ausgaben der Untermenge des zweiten Satzes von Amplitudensieben auswählt, und wobei der zweite spekulative Abgriff so konfiguriert ist, dass er die Ausgaben der Untermenge des zweiten Satzes von Amplitudensieben gemäß den ausgewählten Ausgaben der Untermenge des ersten Satzes von Amplitudensieben auswählt.
Vorrichtung nach Anspruch 4, wobei der zweite spekulative Abgriff Folgendes umfasst: einen zweiten Satz von Multiplexern, die mit Ausgangsanschlüssen des zweiten Satzes von Amplitudensieben gekoppelte Eingangsanschlüsse umfassen, und einen zweiten Satz von Latches, die mit Ausgangsanschlüssen des zweiten Satzes von Multiplexern gekoppelte Eingangsanschlüsse umfassen.
Vorrichtung nach Anspruch 6, wobei die Ausgangsanschlüsse des ersten Satzes von Multiplexern direkt mit den Eingangsanschlüssen des ersten Satzes von Latches gekoppelt sind und wobei die Ausgangsanschlüsse des zweiten Satzes von Multiplexern direkt mit den Eingangsanschlüssen des zweiten Satzes von Latches gekoppelt sind.
Vorrichtung nach Anspruch 7, wobei Ausgangsanschlüsse des ersten Satzes von Latches direkt mit Steueranschlüssen des zweiten Satzes von Multiplexern gekoppelt und wobei Ausgangsanschlüsse des zweiten Satzes von Latches direkt mit Steueranschlüssen des ersten Satzes von Multiplexern gekoppelt sind.
Vorrichtung, die Folgendes umfasst: ein Latch; einen mit dem Latch gekoppelten Eintakt-zu-Differenzialsignal-Wandler, wobei der Eintakt-zu-Differenzialsignal-Wandler so konfiguriert ist, dass er ein Eintaktsignal von dem Latch in Differenzialsignale umwandelt; und eine zwischen dem Latch und dem Eintakt-zu-Differenzialsignal-Wandler gekoppelte Kreuzungspunkt-Steuereinheit, wobei die Kreuzungspunkt-Steuereinheit so konfiguriert ist, dass sie einen von einem Pull-Up- oder Pull-Down-Vorgang eines ersten Signals von den Differenzialsignalen verzögert, ohne den anderen von dem Pull-Up- oder Pull-Down-Vorgang des ersten Signals zu verzögern.
Vorrichtung, die Folgendes umfasst: einen Satz von Amplitudensieben, die so konfiguriert sind, dass sie ein Amplitudensieb-Ausgangssignal generieren, das digital einen Pegel eines mittels des Satzes von Amplitudensieben empfangenen Eingangssignals angibt; einen mit dem Satz von Amplitudensieben gekoppelten, spekulativen Abgriff, wobei der spekulative Abgriff so konfiguriert ist, dass er Bits des Amplitudensieb-Ausgangssignals auf der Grundlage ausgewählter Bits eines früheren Amplitudensieb-Ausgangssignals auswählt, wobei der spekulative Abgriff einen Multiplexer umfasst, um gemäß einer redundanten Anzahl von Bits der ausgewählten Bits des früheren Amplitudensieb-Ausgangssignals ein Bit von den ausgewählten Bits auszuwählen; und einen mit dem spekulativen Abgriff gekoppelten Decodierer, wobei der Decodierer so konfiguriert ist, dass er die ausgewählten, in einer ersten digitalen Darstellung vorliegenden Bits des Amplitudensieb-Ausgangssignals in eine zweite digitale Darstellung decodiert.