CN111384981B - 高速接收器 - Google Patents

Abstract

本发明涉及一种高速接收器。本文中揭示用于高速通信的系统及方法。在一个方面中，所述系统包含一组限幅器，所述组限幅器经配置以产生限幅器输出信号，所述限幅器输出信号以数字方式指示由所述组限幅器接收的输入信号的电平。所述系统包含耦合到所述组限幅器的推测性分接头，其中所述推测性分接头经配置以基于前一限幅器输出信号的所选择位而选择所述限幅器输出信号的位。所述系统包含耦合到所述推测性分接头的解码器，其中所述解码器经配置以将呈第一数字表示的所述限幅器输出信号的所述所选择位解码成第二数字表示。所述系统包含耦合到所述解码器的反馈产生器，其中所述反馈产生器经配置以根据所述限幅器输出信号的所述经解码位而产生反馈信号。

Description

高速接收器

技术领域

本发明一般来说涉及用于通信的系统及方法。更明确地说，本发明涉及用于基于经脉冲振幅调制的信号而改进接收器的通信速度的系统及方法

背景技术

通信技术的普及使得多个装置能够彼此通信。举例来说，两个计算装置交换内容数据(例如，文本、图像、视频等)。在一种方法中，以经编码格式交换内容数据以改进带宽。举例来说，发射器根据脉冲振幅调制(PAM)协议对内容数据进行编码且发射经编码数据。PAM协议根据脉冲的振幅而表示数据值。举例来说，脉冲的100mV振幅指示逻辑值‘0’，脉冲的200mV振幅指示逻辑值‘1’，脉冲的300mV振幅指示逻辑值‘2’，且脉冲的400mV振幅指示逻辑值‘3’。因此，单个脉冲可传达多个信息位，借此改进通信带宽。

通过PAM协议进行的通信给接收器设计带来了困难。举例来说，接收器从所接收的数据检测脉冲的振幅，且解码所接收数据以获得内容数据。感测高速数据(例如，超过50Gbps)的振幅及根据所感测振幅而解码数据涉及复杂且具挑战性的过程。举例来说，接收器所接收的信号会因符号间干扰(ISI)而经受失真。具体来说，信号的符号中的能量会分散遍布到邻近符号。在某一实施方案中，接收器包含用以补偿此失真的电路。然而，用以补偿由ISI所致的失真的电路会使接收器性能(例如，速度)降级且消耗额外硬件资源。

发明内容

本发明的一方面涉及一种设备，所述设备包括：第一组限幅器，其包括用以接收第一输入信号的输入端口，所述第一组限幅器经配置以产生包括所述第一组限幅器的输出的第一限幅器输出信号，所述第一限幅器输出信号以数字方式指示所述第一输入信号的电平；第一推测性分接头，其包括耦合到所述第一组限幅器的输出端口的输入端口，所述第一推测性分接头经配置以基于第二限幅器输出信号而选择所述第一组限幅器的一子组的输出；第一解码器，其包括耦合到所述第一推测性分接头的输出端口的输入端口，所述第一解码器经配置以将呈第一数字表示的所述第一组限幅器的所述子组的所述所选择输出解码成第二数字表示；及第一反馈产生器，其包括：输入端口，其耦合到所述第一解码器的输出端口，及输出端口，其耦合到所述第一组限幅器的所述输入端口，所述第一反馈产生器经配置以根据所述第一组限幅器的所述子组的所述经解码输出而产生第一反馈信号且在其输出端口处输出所述第一反馈信号。

在本发明的另一方面中，一种设备包括：锁存器；单端/差分转换器，其耦合到所述锁存器，所述单端/差分转换器经配置以将来自所述锁存器的单端信号转换成差分信号；及交叉点控制器，其耦合在所述锁存器与所述单端/差分转换器之间，所述交叉点控制器经配置以使所述差分信号中的第一信号的上拉或下拉中的一者延迟，而不使所述第一信号的所述上拉或所述下拉中的另一者延迟。

在本发明的又一方面中，一种设备包括：一组限幅器，其经配置以产生限幅器输出信号，所述限幅器输出信号以数字方式指示由所述组限幅器接收的输入信号的电平；推测性分接头，其耦合到所述组限幅器，所述推测性分接头经配置以基于前一限幅器输出信号的所选择位而选择所述限幅器输出信号的位，所述推测性分接头包含多路复用器以根据所述前一限幅器输出信号的所述所选择位中的冗余数目个位而选择所述所选择位中的一位；及解码器，其耦合到所述推测性分接头，所述解码器经配置以将呈第一数字表示的所述限幅器输出信号的所述所选择位解码成第二数字表示。

附图说明

通过连同附图一起参考详细说明，本发明的各种目标、方面、特征及优点将变得更明了且更好理解，其中在通篇中，相似参考字符识别对应元件。在图式中，相似参考编号通常指示相同、功能上类似及/或结构上类似的元件。

图1是描绘实例性通信环境的图式；

图2是描绘实例性接收器装置的图式；

图3是描绘实例性PAM4信号的图式；

图4是描绘一组限幅器的图式；

图5是描绘实例性限幅器的图式；

图6是描绘比较器的实例性第一级电路的图式；

图7是描绘实例性感测电路的图式；

图8是描绘实例性再生电路的图式；

图9A是描绘比较器的实例性操作的时序图；

图9B是描绘SR锁存器的实例性操作的时序图；

图9C是不具有时钟回扫补偿的眼图；

图9D是具有时钟回扫补偿的眼图；

图10是描绘具有时钟回扫补偿的感测输入信号的实例性过程的流程图；

图11是描绘包含解码器的实例性推测性分接头的图式；

图12是描绘实例性推测性分接头的图式；

图13是描绘实例性多路复用器的图式；

图14是描绘接收器的实例性操作的流程图；

图15是描绘实例性反馈分接头的图式；

图16是描绘图15的反馈分接头的实例性操作的时序图；

图17是描绘具有交叉点控制器的实例性反馈分接头的图式；

图18是描绘图17的反馈分接头的实例性操作的时序图；

图19是描绘将单端信号转换成差分信号的实例的流程图；

图20A是描绘包含与一或多个装置或站通信的一或多个网络装置的网络环境的实施例的框图；且

图20B及20C是描绘结合本文中所描述的方法及系统有用的计算装置的实施例的框图。

在附图及以下说明中陈述方法及系统的各种实施例的细节。

具体实施方式

出于阅读以下对各种实施例的说明的目的，对说明书的章节的以下说明及其相应内容可为有帮助的：

-章节A描述高速接收器的实施例；且

-章节B描述可用于实践本文中所描述的实施例的网络环境及计算环境。

A.高速接收器

本文中揭示用于高速通信的系统(或设备)、方法及非暂时性计算机可读媒体的各种方面。

在一个方面中，一种系统包含一组限幅器，所述组限幅器经配置以产生限幅器输出信号，所述限幅器输出信号以数字方式指示由所述组限幅器接收的输入信号的电平。在一些实施例中，所述系统包含耦合到所述组限幅器的推测性分接头，其中所述推测性分接头经配置以基于前一限幅器输出信号的所选择位而选择所述限幅器输出信号的位。在一些实施例中，所述系统包含耦合到所述推测性分接头的解码器，其中所述解码器经配置以将呈第一数字表示的所述限幅器输出信号的所述所选择位解码成第二数字表示。在一些实施例中，所述系统包含耦合到所述解码器的反馈产生器，其中所述反馈产生器经配置以根据所述限幅器输出信号的所述经解码位而产生反馈信号。在一个方面中，所述反馈信号修改所述输入信号的后一符号以减少由ISI所致的失真。

有利地，在一些实施例中，通过基于前一限幅器输出信号的所选择位而选择限幅器输出信号的位来改进系统的操作速度。在一个方面中，限幅器输出信号的前一限幅器输出信号比所述限幅器输出信号靠前一或多个符号。在一些实施例中，前一限幅器输出信号的所选择位是从耦合到所述组限幅器的推测性分接头或从耦合到另一组限幅器的另一推测性分接头接收。在一些实施例中，所述组限幅器根据时钟信号而操作，在此处，另一组限幅器根据经90度相移时钟信号或经180度相移时钟信号而操作。通过基于前一限幅器输出信号而非所述组限幅器的经解码输出而选择限幅器输出信号的位，所述组限幅器的关键路径延迟在一些实施例中得以减小，因此系统的操作速度得以改进。

在一个方面中，推测性分接头利用控制信号(或前一限幅器输出信号)的冗余位来减小关键路径延迟。在一些实施例中，推测性分接头包含多路复用器，所述多路复用器从限幅器输出信号的小于可由控制信号(或前一限幅器输出信号)表示的不同值的总数的数目个位进行选择。举例来说，推测性分接头包含根据具有八个不同可表示值的3位控制信号而操作的4-1多路复用器。尽管通过利用控制信号的冗余，2位控制信号足以控制4-1多路复用器，但在一些实施例中，推测性分接头在推测性分接头与产生控制信号的组件(例如，所述推测性分接头或另一推测性分接头)之间不具有解码器的情况下操作以减小关键路径延迟。

在一个方面中，推测性分接头经控制且输出呈差分表示的数据以改进操作速度。在一些实施例中，推测性分接头基于呈差分表示的前一限幅器输出信号的所选择位而选择限幅器输出信号的位。因此，避免了与产生限幅器输出信号的经反相信号相关联的任何延迟，因此所述组限幅器的关键路径延迟得以减小。

在一个方面中，每一限幅器包含具有时钟回扫补偿的经改进比较器。在一些实施例中，比较器根据时钟信号的脉冲将输入端口处的输入信号与参考端口处的参考信号进行比较，且根据所述比较而产生指示输入信号的电平的输出信号。在一些实施例中，比较器包含或耦合到回扫消除电路，所述回扫消除电路将经延迟时钟信号注入到输入端口。在一个方面中，使经延迟时钟信号相对于时钟信号延迟。在不具有回扫消除电路的情况下，举例来说，在一些实施例中，通过寄生耦合，时钟信号的脉冲使比较器的输入信号、输出信号或输入信号与输出信号的组合降级。通过采用将经延迟时钟信号注入到输入端口的回扫消除电路，由时钟信号的脉冲的寄生耦合所致的降级得以减轻。因此，在一些实施例中，比较器的灵敏度得以改进。在一个方面中，比较器的灵敏度为使限幅器可靠地操作是最小输入振幅。

在一个方面中，每一限幅器包含耦合到比较器的经改进SR锁存器。在一些实施例中，SR锁存器包含感测电路及再生电路。在一些实施例中，感测电路根据时钟信号的脉冲而感测比较器的输出信号，且再生电路放大来自感测电路的所感测信号。在一个方面中，SR锁存器实施为利用减少的硬件资源(例如，芯片面积)执行比常规电路(例如，CMOS NOR电路)更快的感测及放大的互补金属氧化物半导体(CMOS)电路。

尽管本文中所揭示的各种实施例是相对于PAM4协议而描述，但本文中所揭示的一般原理适用于任何通信协议。

参考图1，图解说明描绘实例性通信环境100的图式。在图1中，通信环境100包含通过网络115而彼此通信地耦合的通信装置110A及通信装置110B。在一些实施例中，网络115是有线网络、无线网络或有线网络与无线网络的组合。在一些实施例中，这些组件通过网络115而彼此通信以交换内容数据(例如，文本、图像、视频等)。在一些实施例中，通信环境100包含任何数目个通信装置110。

在一些实施例中，通信装置110A包含发射器120(本文中还称为“发射器电路120”)，且通信装置110B包含接收器130(本文中还称为“接收器电路130”)。在一些实施例中，发射器120根据PAM协议而编码内容数据，且通过网络115而发射内容数据。在一些实施例中，接收器130从另一通信装置110的发射器120接收经编码数据，且解码所接收数据以获得内容数据。

参考图2，图解说明描绘实例性接收器设备200的示意图。在一些实施例中，接收器设备200实施为图1的接收器130。在一些实施例中，接收器设备200包含限幅器210A、210B(本文中还称为“限幅器电路210”)、推测性分接头220A、220B(本文中还称为“推测性分接头电路220”)、解码器230A、230B(本文中还称为“解码器电路230”)、反馈产生器240A、240B(本文中还称为“反馈产生器电路240”)及加法器270A、270B。这些组件一起操作以接收输入信号202，且根据输入信号202而产生经解码信号235A、235B。在一些实施例中，输入信号202是来自另一装置(例如，通信装置110)的PAM4信号。在一些实施例中，接收器设备200包含比图2中所展示更多的组件、比图2中所展示更少的组件或与图2中所展示不同的组件。

在一些实施例中，接收器设备200执行决策反馈均衡。在一种方法中，通过来自反馈产生器240A、240B的反馈信号242A、245A、242B、245B而修改输入信号202。在一些实施例中，加法器270A接收输入信号202及反馈信号242A、245B，且将反馈信号242A、245B加到输入信号202以获得经修改输入信号205A。在一些实施例中，加法器270B接收输入信号202及反馈信号242B、245A，且将反馈信号242B、245A加到输入信号202以获得经修改输入信号205B。在不具有反馈信号242A、245A、242B、245B的情况下，由接收器设备200接收的输入信号202会因符号间干扰(ISI)而经受失真。举例来说，输入信号202的前一符号中的能量会分散遍布到后一符号。在一些实施例中，预测由输入信号的前一符号所致的失真，且根据所预测失真将补偿施加到输入信号202的后一符号以获得具有减少的失真的经修改输入信号205A、205B。

一组限幅器210A是接收经修改输入信号205A且产生指示经修改输入信号205A的电平的限幅器输出信号215A的电路。在一个配置中，所述组限幅器210A包含输入端口、时钟端口及输出端口。在此配置中，所述组限幅器210A在输入端口处接收经修改输入信号205A，且在时钟端口处接收时钟信号CLK。在一些实施例中，所述组限幅器210A根据时钟信号CLK的脉冲而产生限幅器输出信号215A，且在输出端口处输出限幅器输出信号215A。在一个实例中，所述组限幅器210A响应于时钟信号CLK的上升边缘、下降边缘、高状态(或逻辑‘1’)或低状态(或逻辑‘0’)而对经修改输入信号205A进行取样，且产生呈温度计代码的指示所取样信号的电压电平的限幅器输出信号215A。举例来说，限幅器输出信号215A以12个位指示所取样信号的电压电平，由于具有一个分接头ISI，因此PAM4信号可具有十二个电平中的一者，举例来说，如下文关于图3所描述。所述组限幅器210A将限幅器输出信号215A提供到推测性分接头220A。下文关于图2到10提供限幅器210的详细实施方案及操作。

推测性分接头220A是接收限幅器输出信号215A且选择限幅器输出信号215A的位的电路。在一个配置中，推测性分接头220A包含：i)输入端口，其耦合到所述组限幅器210A的输出端口；ii)控制端口，其耦合到推测性分接头220B的输出端口；iii)时钟端口；及iv)输出端口。在此配置中，推测性分接头220A在输入端口处接收限幅器输出信号215A，在控制端口处接收推测性分接头220B的输出，且在时钟端口处接收时钟信号CLK。在一些实施例中，推测性分接头220A根据控制端口处的来自推测性分接头220B的推测性分接头输出信号225B而选择所述组限幅器210A的一子组的输出或选择限幅器输出信号215A的位，且在输出端口处输出所选择输出作为推测性分接头输出信号225A。在一个实例中，限幅器输出信号具有十二个位，且推测性分接头输出信号225A具有三个位。在一些实施例中，推测性分接头220A响应于时钟信号CLK的脉冲而存储限幅器输出信号215A的所选择位，且将所存储位提供到解码器230A及推测性分接头220B。在一些实施例中，推测性分接头220B的输出对应于所述组限幅器210B的一子组的所选择输出。在一些实施例中，所述组限幅器210A根据时钟信号CLK而操作，且所述组限幅器210B根据经反相时钟信号CLKB而操作，使得经修改输入信号205A包含奇数符号且经修改输入信号205B包含偶数符号。因此，在一个方面中，推测性分接头220B的输出对应于推测性分接头220A的输出之前的一个符号。在一个方面中，推测性分接头220A与推测性分接头220B形成反馈环路，其中所述反馈环路中不具有任何解码器。下文关于图11到14提供推测性分接头220的详细实施方案及操作。

解码器230A是解码推测性分接头输出信号225A且产生经解码信号235A的电路。在一个配置中，解码器230A包含：i)输入端口，其耦合到推测性分接头220A的输出端口；及ii)输出端口。在此配置中，解码器230A在输入端口处接收作为推测性分接头输出信号225A的所述组限幅器210A的子组的所选择输出。在一些实施例中，解码器230A解码推测性分接头输出信号225A以获得经解码信号235A，且在输出端口处输出经解码信号235A。在一个方面中，解码器230A将呈温度计代码的推测性分接头输出信号225A解码成二进制代码以获得经解码信号235A。举例来说，解码器230A将推测性分接头输出信号225A的三个温度计位解码成经解码信号235A的两个二进制位。

反馈产生器240A是接收经解码信号235A且产生反馈信号242A、245A的电路。在一个配置中，反馈产生器240A包含：i)输入端口，其耦合到解码器230A的输出端口；ii)时钟端口；及iii)输出端口，其耦合到限幅器210A、210B的输入端口。在此配置中，反馈产生器240A在输入端口处接收经解码信号235A，且在时钟端口处接收时钟信号CLK。在一些实施例中，反馈产生器240A根据经解码信号235A及时钟信号CLK而产生反馈信号242A、245A，且在输出端口处输出反馈信号242A、245A。在一个实施方案中，反馈信号242A修改输入信号202以获得经修改输入信号205A，且反馈信号245A修改输入信号202以获得经修改输入信号205B。在一个方面中，基于反馈信号242A、245A而修改输入信号202允许减轻由ISI所致的失真。在一些实施例中，反馈产生器240A包含一或多个分接头，所述一或多个分接头包含锁存器、单端/差分转换器及放大器。下文关于图15到19提供反馈产生器240A的详细实施方案及操作。

在一些实施例中，相对于加法器270A、所述组限幅器210A、推测性分接头220A、解码器230A及反馈产生器240A根据输入信号202、经修改输入信号205A、限幅器输出信号215A、推测性分接头输出信号225A、时钟信号CLK、经解码信号235A及反馈信号242A、245A的配置及操作，加法器270B、所述组限幅器210B、推测性分接头220B、解码器230B及反馈产生器240B一起以类似方式根据输入信号202、经修改输入信号205B、限幅器输出信号215B、推测性分接头输出信号225B、经反相时钟信号CLKB、经解码信号235B及反馈信号242B、245B而配置及操作。因此，本文中为简洁起见，省略其重复说明。

尽管图2中所展示的设备200采用半时钟速率架构，其中加法器270A、所述组限幅器210A、推测性分接头220A、解码器230A及反馈产生器240A根据时钟信号CLK而操作，且加法器270B、所述组限幅器210B、推测性分接头220B、解码器230B及反馈产生器240B根据经反相时钟信号CLKB而操作，但在其它实施例中，设备200采用不同架构。举例来说，设备200采用全时钟速率架构，其中省略或停用加法器270B、所述组限幅器210B、推测性分接头220B、解码器230B及反馈产生器240B，且推测性分接头220A根据前一推测性分接头输出信号225A而操作。关于另一实例，设备200通过采用额外加法器、额外组限幅器、额外推测性分接头、额外解码器及额外反馈产生器而采用四分之一时钟速率架构。

参考图3，图解说明描绘实例性PAM4信号的图式。在一些实施例中，输入信号202表示为四个可用电平中的一者。在一些实施例中，输入信号的前一符号使输入信号的后一符号失真。通过将前一符号的效应建模为α，根据以下方程式而表达针对非零分接头1的经修改输入信号：

y(n)＝x(n)+αx(n-1)

其中y(n)是由设备200接收的输入信号202，x(n)是由发射器(例如，通信装置110A)发射的在符号n处的信号，x(n-1)是由发射器发射的在前一符号n-1处的信号，且α是基于符号n而建模前一符号n-1的效应(例如，ISI)的系数。如图3中所展示，在一些实施例中，输入信号202的电平的总可用数目为16，其中采用12个阈值来区分针对给定前一符号n-1的不同电平。

参考图4，图解说明描绘一组限幅器400的示意图。在一些实施例中，组限幅器400包含限幅器410A、410B、...、410L，其中每一限幅器410X具有：i)输入端口，其用以接收输入信号405A、405B；ii)参考端口，其用以接收参考信号420XA、420XB；iii)时钟端口，其用以接收时钟信号470；及iv)输出端口，其用以输出位430XA、430XB。在一个实例中，针对PAM4 DFE应用，L为12。在一个方面中，输入信号405A、405B是PAM4信号，且每一限幅器410根据时钟信号470的脉冲而产生指示输入信号405A、405B的电压差是大于还是小于参考信号420XA、420XB的电压差的限幅器输出信号的差分位430XA、430XB。在一些实施例中，所述组限幅器400实施为所述组限幅器210A或所述组限幅器210B。在所述组限幅器400实施为图2的所述组限幅器210A的情形中，输入信号405A、405B对应于例如呈差分表示的经修改输入信号205A，时钟信号470对应于时钟信号CLK，且一组位430AA、430BA、430CA、...、430LA及一组位430AB、430BB、430CB、...、430LB对应于图2的限幅器输出信号215A的差分表示。

在一些实施例中，根据PAM4信号的对应阈值，参考信号420XA、420XB是预定的。举例来说，限幅器410A的参考信号420AA、420AB的电压差对应于2+3α，限幅器410B的参考信号420BA、420BB的电压差对应于2+α，限幅器410C的参考信号420CA、420CB的电压差对应于2-α，且限幅器410D的参考信号420DA、420DB的电压差对应于2-3α。举例来说，限幅器410E的参考信号420EA、420EB的电压差对应于3α，限幅器410F的参考信号420FA、420FB的电压差对应于α，限幅器410G的参考信号420GA、420GB的电压差对应于-α，且限幅器410H的参考信号420HA、420HB的电压差对应于-3α。举例来说，限幅器410I的参考信号420IA、420IB的电压差对应于-2+3α，限幅器410J的参考信号420JA、420JB的电压差对应于-2+α，限幅器410K的参考信号420KA、420KB的电压差对应于-2-α，且限幅器410L的参考信号420LA、420LB的电压差对应于-2-3α。

在一些实施例中，第一组位430AA、430BA、430CA、...、430LA以数字表示指示输入信号405A的电压电平，且第二组位430AB、430BB、430CB、...、430LB以数字表示指示输入信号405B的电压电平。在一个实例中，如果输入信号405A的电压电平对应于1+3α，那么第一组位430AA、430BA、430CA、...、430LA表示‘0000 1111 1111’，这是因为输入信号405A、405B的电压差高于对应于3α的电压差，但小于对应于2-3α的电压差。类似地，在一个实例中，如果输入信号405A、405B的电压差对应于1-3α，那么第一组位430AA、430BA、430CA、...、430LA表示‘0000 0001 1111’，这是因为输入信号405A、405B的电压差高于对应于-3α的电压差，但小于对应于-α的电压差。

尽管每一限幅器410根据参考信号的电压差而操作，但在其它实施例中，每一限幅器410根据对应单个参考电压而操作。

参考图5，图解说明描绘实例性限幅器500的示意图。在一些实施例中，限幅器500包含比较器502(本文中还称为“比较器电路502”)及SR锁存器520(本文中还称为“SR锁存器电路520”)。在一个实施例中，比较器502包含第一级电路510、第二级电路570及回扫消除电路580。这些组件一起操作以接收参考信号515A、515B、输入信号505A、505B及时钟信号550，且产生指示输入信号505A、505B的电压差是否超过参考信号515A、515B的电压差的限幅器输出信号545A、545B。在一些实施例中，限幅器500实施为图4的限幅器410。在一个方面中，限幅器500接收具有减小的振幅(例如，150mV)的输入信号505A、505B，且产生呈数字表示的具有较大振幅(例如，介于0V与供电电压VDD之间)的限幅器输出信号545A、545B。在一些实施例中，输入信号505A、505B对应于图4的输入信号405A、405B，时钟信号550对应于图4的时钟信号470，参考信号515A、515B对应于参考信号420XA、420XB，且限幅器输出信号545A、545B对应于图4的差分位430XA、430XB。

第一级电路510是根据时钟信号550的脉冲将输入信号505A、505B与参考信号515A、515B进行比较的电路。在一个配置中，第一级电路510包含：i)输入端口，其用以接收输入信号505A、505B；ii)参考端口，其用以接收参考信号515A、515B；iii)时钟端口，其用以接收时钟信号550；iv)延迟时钟端口，其用以接收经延迟时钟信号555；及v)输出端口，其用以供应输出比较信号518A、518B。在此配置中，第一级电路510相对于参考信号515A、515B而执行对输入信号505A、505B的前端感测。在一些实施例中，第一级电路510根据时钟信号550的脉冲将输入信号505A、505B的电压差与参考端口处的参考信号515A、515B的电压差进行比较，且产生指示输入信号505A、505B的电压差是否超过参考信号515A、515B的电压差的输出比较信号518A、518B。

在一些实施例中，第一级电路510经配置以响应于时钟信号550的状态(例如，低状态，逻辑‘0’或0V)而使第一级电路510的输出端口处的电压复位。在一些实施例中，第一级电路510响应于时钟信号550的状态(例如，低状态，逻辑‘0’或0V)而对第一级电路510的输出端口进行充电。此外，响应于时钟信号550的状态(例如，高状态，或逻辑‘1’或VDD)，第一级电路510根据以下内容以不同速率将第一级电路510的输出端口放电：i)输入信号505A、505B之间的第一电压差；及ii)参考信号515A、515B之间的第二电压差。下文关于图6及9A提供第一级电路510的详细实施方案及操作。

在一个方面中，回扫消除电路580执行时钟回扫补偿。在一些实施例中，回扫消除电路580包含：i)输入端口，其用以接收时钟信号550；及ii)输出端口，其耦合到第一级电路510的经延迟时钟端口。在一些实施例中，回扫消除电路580包含延迟电路，所述延迟电路使时钟信号550延迟以获得经延迟时钟信号555且将经延迟时钟信号555注入到第一级电路510的经延迟时钟端口。在不具有回扫消除电路580的情况下，举例来说，通过寄生耦合，时钟信号550的脉冲使第一级电路510的输入信号、输出信号或输入信号与输出信号的组合降级。在一些实施例中，通过采用将经延迟时钟信号555注入到第一级电路510的回扫消除电路580，由时钟信号的脉冲的寄生耦合所致的降级得以减轻。因此，通过时钟回扫补偿，第一级电路510的灵敏度得以改进。

在一些实施例中，第二级电路570包含：i)输入端口，其耦合到第一级电路510的输出端口；及ii)输出端口。在一些实施例中，第二级电路570对输出比较信号518A、518B执行放大或再生。在一个方面中，第二级电路570感测输出比较信号518A、518B的电压差，且产生指示输出比较信号518A、518B中的哪一者更高的比较器输出信号575A、575B。在一些实施例中，比较器输出信号575A、575B是在0V与供电电压VDD之间摆动的脉冲，其中0V对应于逻辑值0，且供电电压VDD对应于逻辑值‘1’(或高状态)。在一个方面中，第二级电路570根据下表而产生比较器输出信号575A、575B：

因此，在一些实施例中，第二级电路570产生指示输入信号505A、505B的电压差是否超过参考信号515A、515B的电压差的比较器输出信号575A、575B，且将比较器输出信号575A、575B输出到SR锁存器520。

在一些实施例中，SR锁存器520包含感测电路530及再生电路540。在一个配置中，感测电路530包含：i)输入端口，其耦合到第二级电路570的输出端口；ii)时钟端口；及iii)输出端口。在一个配置中，再生电路540包含：i)输入端口，其耦合到感测电路530的输出端口；及ii)输出端口。在此配置中，感测电路530响应于时钟信号550的脉冲而感测比较器输出信号575A、575B之间的电压差以获得所感测信号535A、535B，且在输出端口处输出所感测信号535A、535B。此外，在此配置中，再生电路540放大所感测信号535A、535B以获得限幅器输出信号545A、545B，且在输出端口处输出限幅器输出信号545A、545B。在一个方面中，SR锁存器520实施为利用减少的硬件资源执行比常规电路(例如，CMOS NOR电路)更快的感测及放大的互补金属氧化物半导体(CMOS)电路。下文关于图7、8及9B提供SR锁存器520的详细实施方案及操作。

参考图6，图解说明描绘比较器的实例性第一级电路600的示意图。在一些实施例中，第一级电路600实施为图5的第一级电路510。在一些实施例中，第一级电路600包含晶体管Ta1、Ta2、Ta3、Ta4、Ta5、Ta6、Ta7、Ta8。在一些实施例中，第一级电路600包含或耦合到电容器C1、C2、C3、C4。在一些实施例中，电容器C1、C2、C3、C4实施为金属氧化物半导体(MOS)电容器或金属氧化物金属(MOM)电容器。在一些实施例中，电容器C1、C2、C3、C4实施为回扫消除电路580的部分，或耦合在比较器的第一级电路600与回扫消除电路580之间。这些组件一起操作以接收输入信号505A、505B、时钟信号550及经延迟时钟信号555，将输入信号505A、505B与参考信号515A、515B进行比较，及根据所述比较及时钟信号550的脉冲而产生比较信号518A、518B。在一些实施例中，注入经延迟时钟信号555以执行时钟回扫补偿。在其它实施例中，比较器的第一级电路600包含比图6中所展示更多的组件、比图6中所展示更少的组件或与图6中所展示不同的组件。在一些实施例中，晶体管Ta1、Ta2、Ta3、Ta4、Ta5、Ta6为N型晶体管(例如，NMOS)，且晶体管Ta7、Ta8为P型晶体管(例如，PMOS)。在其它实施例中，晶体管Ta1、Ta2、Ta3、Ta4、Ta5、Ta6、Ta7、Ta8以与图6中所展示不同类型的晶体管实施。

在一个配置中，晶体管Ta1包含：i)栅极电极、ii)源极电极及iii)漏极电极。在一个配置中，晶体管Ta2包含：i)栅极电极；ii)源极电极，其耦合到Ta1的源极电极；及iii)漏极电极。在一个配置中，晶体管Ta3包含：i)栅极电极；ii)源极电极；及iii)漏极电极，其耦合到晶体管Ta2的漏极电极。在一个配置中，晶体管Ta4包含：i)栅极电极；ii)源极电极，其耦合到晶体管Ta3的源极电极；及iii)漏极电极，其耦合到晶体管Ta1的漏极电极。在一个配置中，晶体管Ta5包含：i)栅极电极；ii)源极电极，其耦合到第一供电端口(例如，接地端口)；及iii)漏极电极，其耦合到晶体管Ta1、Ta2的源极电极。在一个配置中，晶体管Ta6包含：i)栅极电极；ii)源极电极，其耦合到第一供电端口；及iii)漏极电极，其耦合到晶体管Ta3、Ta4的源极电极。在一个配置中，晶体管Ta7包含：i)栅极电极；ii)源极电极，其耦合到第二供电端口(例如，VDD端口)；及iii)漏极电极，其耦合到晶体管Ta2、Ta3的漏极电极。在一个配置中，晶体管Ta8包含：i)栅极电极，其耦合到晶体管Ta7的栅极电极；ii)源极电极，其耦合到第二供电端口；及iii)漏极电极，其耦合到晶体管Ta1、Ta4的漏极电极。在一些实施例中，晶体管Ta1、Ta4、Ta8的漏极电极耦合到第一级电路600的输出端口O1，且晶体管Ta2、Ta3、Ta7的漏极电极耦合到第一级电路600的输出端口O2。

在此配置中，晶体管Ta1在栅极电极处接收输入信号505A，且晶体管Ta3在栅极电极处接收输入信号505B。另外，晶体管Ta2在栅极电极处接收参考信号515A，且晶体管Ta4在栅极电极处接收参考信号515B。此外，晶体管Ta5、Ta6、Ta7、Ta8在栅极电极处接收时钟信号550。在一个方面中，第一级电路600响应于呈低状态(例如，逻辑‘0’或0V)的时钟信号550而使输出端口O1、O2处的电压复位。在一些实施例中，第一级电路600响应于呈低状态(例如，逻辑‘0’或0V)的时钟信号550而对输出端口O1、O2进行充电。在一种方法中，响应于时钟信号550的低状态(例如，逻辑‘0’或0V)，启用晶体管Ta7、Ta8且停用晶体管Ta5、Ta6，因此，将输出端口O1、O2的电压增大(举例来说)到供电电压VDD。在一种方法中，响应于时钟信号550的高状态(例如，逻辑‘1’或VDD)，停用晶体管Ta7、Ta8且启用晶体管Ta5、Ta6，因此，将输出端口O1、O2的电压减小(举例来说)到0V。在一种方法中，放电速率相对于参考信号515A、515B根据输入信号505A、505B而改变。举例来说，如果输入信号505A、505B的电压差高于参考信号515A、515B的电压差，那么输出端口O1比输出端口O2更快地被放电。

在一个方面中，举例来说，通过寄生耦合，时钟信号550的脉冲使第一级电路600的输入信号、输出信号或输入信号与输出信号的组合降级。举例来说，在一个方面中，施加到晶体管Ta5、Ta6、Ta7、Ta8的栅极电极的时钟信号550传播穿过晶体管Ta1到Ta8的寄生电容器(例如，Cgs或Cgd)，借此使第一级电路600的灵敏度降级。

在一些实施例中，通过在输入端口或晶体管Ta1、Ta2、Ta3、Ta4的栅极电极处注入经延迟时钟信号555，由时钟信号550的寄生耦合所致的降级得以减轻。在一些实施例中，第一级电路600包含或耦合到电容器C1、C2、C3、C4以用于注入经延迟时钟信号555。在一些实施例中，电容器C1、C2、C3、C4具有基本上相同电容。在一个实施方案中，电容器C1的第一电极耦合到晶体管Ta1的栅极电极，且电容器C1的第二电极耦合到回扫消除电路580的输出端口。类似地，在一个实施方案中，电容器C2的第一电极耦合到晶体管Ta3的栅极电极，且电容器C2的第二电极耦合到回扫消除电路580的输出端口。类似地，在一个实施方案中，电容器C3的第一电极耦合到晶体管Ta2的栅极电极，且电容器C3的第二电极耦合到回扫消除电路580的输出端口。此外，在一个实施方案中，电容器C4的第一电极耦合到晶体管Ta4的栅极电极，且电容器C4的第二电极耦合到回扫消除电路580的输出端口。在此配置中，通过电容器C1、C2、C3、C4而供应经延迟时钟信号555。在一种方法中，经延迟时钟信号555相对于时钟信号550延迟达针对时钟信号550的时间延迟，以通过寄生电容器传播到晶体管Ta1、Ta2、Ta3、Ta4的源极电极、漏极电极或源极电极与漏极电极的组合，使得晶体管Ta1、Ta2、Ta3、Ta4根据输入信号505A、505B而导电或放电，其中来自时钟信号550的影响减小。

在一些实施例中，第一级电路600的输入端口(或晶体管Ta1、Ta2、Ta3、Ta4的栅极电极)处的输入阻抗经匹配以确保经延迟时钟信号555被同时供应到第一级电路600的输入端口。

参考图7，图解说明描绘实例性感测电路700的图式。在一些实施例中，感测电路700实施为图5的感测电路530。在一些实施例中，感测电路700包含晶体管Tb1、Tb2、Tb3、Tb4、Tb5、Tb6、Tb7、Tb8、Tsw。这些组件一起操作以接收比较器输出信号575A、575B及时钟信号550，且放大比较器输出信号575A、575B的电压差以产生所感测信号535A、535B。在其它实施例中，感测电路700包含比图7中所展示更多的组件、比图7中所展示更少的组件或与图7中所展示不同的组件。在一些实施例中，晶体管Tb1、Tb2、Tb3、Tb4、Tsw为N型晶体管(例如，NMOS)，且晶体管Tb5、Tb6、Tb7、Tb8为P型晶体管(例如，PMOS)。在其它实施例中，晶体管Tb1、Tb2、Tb3、Tb4、Tb5、Tb6、Tb7、Tb8、Tsw以与图7中所展示不同类型的晶体管实施。

在一个配置中，晶体管Tb1包含：i)栅极电极，其耦合到感测电路700的第一输入端口；ii)源极电极，其耦合到第一供电端口(例如，GND端口)；及iii)漏极电极。在一个配置中，晶体管Tb2包含：i)栅极电极，其耦合到感测电路700的第二输入端口；ii)源极电极，其耦合到第一供电端口；及iii)漏极电极。在一个配置中，晶体管Tb3包含：i)栅极电极，其耦合到晶体管Tb2的漏极电极；ii)源极电极；及iii)漏极电极，其耦合到晶体管Tb1的漏极电极。在一个配置中，晶体管Tb4包含：i)栅极电极，其耦合到晶体管Tb1的漏极电极；ii)源极电极，其耦合到晶体管Tb3的源极电极；及iii)漏极电极，其耦合到晶体管Tb2的漏极电极。在一个配置中，晶体管Tb5包含：i)栅极电极；ii)源极电极，其耦合到第二供电端口(例如，VDD端口)；及iii)漏极电极，其耦合到晶体管Tb1的漏极电极。在一个配置中，晶体管Tb6包含：i)栅极电极；ii)源极电极，其耦合到第二供电端口；及iii)漏极电极，其耦合到晶体管Tb2的漏极电极。在一个配置中，晶体管Tb7包含：i)栅极电极，其耦合到晶体管Tb2的漏极电极；ii)源极电极，其耦合到第二供电端口；及iii)漏极电极，其耦合到晶体管Tb1的漏极电极。在一个配置中，晶体管Tb8包含：i)栅极电极，其耦合到晶体管Tb1的漏极电极；ii)源极电极，其耦合到第二供电端口；及iii)漏极电极，其耦合到晶体管Tb2的漏极电极。在一个配置中，晶体管Tsw包含：i)栅极电极；ii)源极电极，其耦合到第一供电端口；及iii)漏极电极，其耦合到晶体管Tb3、Tb4的源极电极。在一些实施例中，晶体管Tb2、Tb4、Tb6、Tb8的漏极电极耦合到感测电路700的输出端口O3，且晶体管Tb1、Tb3、Tb5、Tb7的漏极电极耦合到感测电路700的输出端口O4。

在此配置中，晶体管Tb3、Tb4、Tb7、Tb8形成交叉耦合晶体管710，所述交叉耦合晶体管的强度根据开关晶体管Tsw而增大或减小。在一个实例中，晶体管Tb1在栅极电极处接收比较器输出信号575A，且晶体管Tb2在栅极电极处接收比较器输出信号575B。另外，晶体管Tb5、Tb6、Tsw在栅极电极处接收时钟信号550。

在一个方面中，感测电路700响应于时钟信号550的低状态(例如，逻辑‘0’或0V)而使输出端口O3、O4处的电压复位。在一些实施例中，感测电路700响应于时钟信号550的低状态(例如，逻辑‘0’或0V)而对输出端口O3、O4进行充电。在一种方法中，响应于时钟信号550的低状态(例如，逻辑‘0’或0V)，启用晶体管Tb5、Tb6且电流不流过晶体管Tb3、Tb4，因此，交叉耦合晶体管710的再生强度得以减小。在一种方法中，响应于时钟信号550的高状态(例如，逻辑‘1’或VDD)，停用晶体管Tb5、Tb6且电流流过晶体管Tb3、Tb4或晶体管Tb3、Tb4的组合，因此，交叉耦合晶体管710的再生强度得以增大。在一个方面中，响应于呈高状态的时钟信号550的脉冲而感测比较器输出信号575A、575B之间的电压差，且放大所感测电压差。在一种方法中，响应于呈高状态的时钟信号550，感测电路700通过根据比较器输出信号575A、575B以不同速率将输出端口O3、O4放电而执行感测。举例来说，如果比较器输出信号575A的电压高于比较器输出信号575B的电压，那么输出端口O4比输出端口O3更快地被放电，使得所感测信号535A的电压变得高于所感测信号535B的电压。

参考图8，图解说明描绘实例性再生电路800的示意图。在一些实施例中，再生电路800实施为图5的再生电路540。在一些实施例中，再生电路800包含晶体管Tc1、Tc2、Tc3、Tc4及反相器I1、I2、I3、I4。这些组件一起操作以接收所感测信号535A、535B，且放大所感测信号535A、535B的电压差以产生限幅器输出信号545A、545B。在其它实施例中，再生电路800包含比图8中所展示更多的组件、比图8中所展示更少的组件或与图8中所展示不同的组件。在一些实施例中，晶体管Tc2、Tc4为N型晶体管(例如，NMOS)，且晶体管Tc1、Tc3为P型晶体管(例如，PMOS)。在其它实施例中，晶体管Tc1、Tc2、Tc3、Tc4以与图8中所展示不同类型的晶体管实施。

在一个配置中，晶体管Tc1包含：i)栅极电极，其耦合到感测电路700的输出端口O3；ii)源极电极，其耦合到第二供电端口(例如，VDD端口)；及iii)漏极电极。在一个配置中，晶体管Tc3包含：i)栅极电极，其耦合到感测电路700的输出端口O4；ii)源极电极，其耦合到第二供电端口；及iii)漏极电极。在一个配置中，反相器I1包含耦合到感测电路700的输出端口O4的输入端口，且反相器I2包含耦合到感测电路700的输出端口O3的输入端口。在一个配置中，晶体管Tc2包含：i)栅极电极，其耦合到反相器I1的输出端口；ii)源极电极，其耦合到第一供电端口(例如，GND端口)；及iii)漏极电极，其耦合到晶体管Tc1的漏极电极。在一个配置中，晶体管Tc4包含：i)栅极电极，其耦合到反相器I2的输出端口；ii)源极电极，其耦合到第一供电端口；及iii)漏极电极，其耦合到晶体管Tc3的漏极电极。在一个配置中，反相器I3与I4在再生电路800的输出端口O5、O6之间形成交叉耦合反相器。

在一些实施例中，晶体管Tc1在栅极电极处接收所感测信号535A，且晶体管Tc3在栅极电极处接收所感测信号535B。在一些实施例中，反相器I2在输入端口处接收所感测信号535A，且反相器I1在输入端口处接收所感测信号535B。此外，在一些实施例中，晶体管Tc2在栅极电极处接收具有所感测信号535B的经反相相位的经反相所感测信号870B，且晶体管Tc4在栅极电极处接收具有所感测信号535A的经反相相位的经反相所感测信号870A。

在一个方面中，晶体管Tc1、Tc2、Tc3、Tc4从感测电路700接收所感测信号，且通过交叉耦合反相器I3、I4通过正反馈而放大所接收信号。在一种方法中，再生电路800保持输出端口O5、O6处的电压，而时钟信号550呈低状态，使得输出端口O3、O4处的电压差不足以强到覆设由交叉耦合反相器I3、I4保持的输出端口O5、O6处的电压。在一种方法中，再生电路800根据感测电路700的输出端口O3、O4处的电压而改变输出端口O5、O6处的电压，而时钟信号550呈高状态，这是因为输出端口O3、O4处的电压差强到足以覆设由交叉耦合反相器I3、I4保持的输出端口O5、O6处的电压。尽管比较器输出信号575A、575B不是完全差分的，但反相器I1、I2使得再生电路800能够利用经反相所感测信号870A、870B来操作。

在一个方面中，感测电路700及再生电路800实施为以较小形状因子执行比常规电路(例如，电流型逻辑(CML)或CMOS NOR电路)更快的感测及放大的互补金属氧化物半导体(CMOS)电路。

参考图9A，图解说明描绘图5的比较器502的第一级电路510的实例性操作的时序图。在一个实例中，响应于时钟信号550的低状态，第一级电路510对输出端口进行充电，使得比较信号518A、518B处于VDD。响应于呈高状态的时钟信号550，第一级电路510根据输入信号505A、505B以不同速率将第一级电路510的输出端口放电。举例来说，在时间t1处，输入信号505A的电压低于输入信号505B的电压，因此比较信号518B的电压变得小于比较信号518A的电压，这是因为第一级电路510将输出端口O2比输出端口O1更快地放电。举例来说，在时间t2处，输入信号505A的电压高于输入信号505B的电压，因此比较信号518B的电压变得高于比较信号518A的电压，这是因为第一级电路510将输出端口O1比输出端口O2更快地放电。

在一个实例中，输入信号505A、505B中的每一者的峰值间电压为150mV，且比较信号518A、518B、时钟信号550及经延迟时钟信号555中的每一者的峰值间电压为800mV(或VDD)。

参考图9B，图解说明描绘SR锁存器520的实例性操作的时序图。在一个实例中，SR锁存器520响应于时钟信号而感测比较器输出信号575A、575B且放大所感测信号以获得限幅器输出信号545A、545B。在一个实例中，SR锁存器520响应于呈高状态的时钟信号而感测比较器输出信号575A、575B且放大所感测信号。响应于呈低状态的时钟信号，SR锁存器520维持限幅器输出信号545A、545B的电压。举例来说，在时间t3处，响应于呈高状态的时钟信号550，比较器输出信号575B的电压高于比较器输出信号575A的电压，因此SR锁存器520产生具有比限幅器输出信号545B高的电压的限幅器输出信号545A。SR锁存器520维持限幅器输出信号545A、545B，直到比较器输出信号575A的脉冲被检测为止。举例来说，在时间t4处，响应于呈高状态的时钟信号550，比较器输出信号575B的电压低于比较器输出信号575A的电压，因此SR锁存器520产生具有比限幅器输出信号545B低的电压的限幅器输出信号545A。

在一个实例中，时钟信号550及限幅器输出信号545A、545B中的每一者的峰值间电压为800mV(或VDD)。

参考图9C，图解说明不具有时钟回扫补偿的实例性眼图。参考图9D，图解说明具有时钟回扫补偿的实例性眼图。在一个实例中，施加经延迟时钟信号555以执行时钟回扫补偿。在不具有时钟回扫补偿的情况下，举例来说，通过寄生耦合，时钟信号550的脉冲使比较器502的输入信号降级，如图9C中所展示。通过注入经延迟时钟信号555，由时钟信号550的脉冲传播穿过寄生电容所致的失真得以减少。因此，与不具有时钟回扫补偿的眼张开度980相比，具有时钟回扫补偿的眼张开度990得以改进。

参考图10，图解说明描绘具有时钟回扫补偿的感测输入信号的实例性过程1000的流程图。在一些实施例中，过程1000由图5的限幅器500执行。在一些实施例中，过程1000由其它实体执行。在一些实施例中，过程1000包含比图10中所展示更多的步骤、比图10中所展示更少的步骤或与图10中所展示不同的步骤。

在一些实施例中，限幅器500接收1010输入信号。在一些实施例中，输入信号是来自另一通信装置110。在一些实施例中，输入信号遵从PAM4协议。在一些实施例中，将反馈信号加到输入信号以减少来自邻近符号的ISI。

在一些实施例中，限幅器500将经修改输入信号与阈值(例如，参考信号的电压)进行比较1020。在一些实施例中，响应于时钟信号的脉冲(例如，上升边缘、下降边缘、高状态或低状态)，限幅器500接收时钟信号，且将经修改输入信号与阈值进行比较。在一些实施例中，响应于时钟信号的低状态，限幅器500使中间端口(例如，第一级电路600的输出端口O1、O2)处的电压复位。在一些实施例中，响应于时钟信号的低状态，限幅器500对中间端口(例如，第一级电路600的输出端口O1、O2)进行充电。在一些实施例中，响应于时钟信号的高状态，限幅器500检测差分输入信号或PAM4输入信号与阈值之间的差。

在一些实施例中，限幅器500注入1030经延迟时钟信号以修改输入信号。在一些实施例中，限幅器500使时钟信号延迟对应于针对时钟信号的时间延迟的量以到达晶体管(例如，图6的晶体管Ta1、Ta2、Ta3、Ta4)。因此，在一些实施例中，由时钟信号传播穿过晶体管的寄生电容所致的失真得以减少。

在一些实施例中，限幅器500根据所述比较而在中间端口(例如，第一级电路600的输出端口O1、O2)处产生1040输入信号的比较信号。在一些实施例中，响应于时钟信号的高状态，限幅器500根据差分输入信号或PAM4输入信号与阈值之间的电压差而将中间端口放电。在一些实施例中，针对差分PAM4输入信号，与具有比其它输入信号高的电压的输入信号相关联的输出端口比与其它输入信号相关联的其它端口更快地放电。因此，在放电期间，比较信号通过电压差而指示差分PAM4输入信号的电平。

限幅器500根据时钟信号550的第一状态而感测1050比较信号。在一些实施例中，限幅器500检测(举例来说)由不同放电速率所致的中间端口处的电压差，且放大1060所感测信号或所感测电压差。

参考图11，图解说明描绘包含解码器1120的实例性推测性分接头1100的示意图。在一个实施方案中，推测性分接头1100经实施以替换推测性分接头220及解码器230。在一个实施方案中，推测性分接头1100包含4-1多路复用器1110A、1110B、1110C、3位温度计/2位二进制解码器1120、两位锁存器1130及两位反相器INV。在一个实施方案中，这些组件一起操作以接收限幅器输出信号的位d0、d1、d2、...、d11且产生经解码信号1125。在一个实施方案中，位d0、d1、d2、...、d11分别对应于图4的输出位430LA、430KA、...、430BA、430AA，或分别对应于图4的输出位430LB、430KB、...、430BB、430AB。

在一个实施方案中，每一多路复用器1110包含：i)四个输入端口(11、10、01、00)，其耦合到对应限幅器的输出端口；ii)两位控制端口Sel(1:0)；iii)两位经反相控制端口Selb(1:0)；及iv)输出端口。在一个实施方案中，多路复用器1110A、1110B、1110C的两位控制端口Sel(1:0)耦合到两位锁存器1130的输出端口，且多路复用器1110A、1110B、1110C的两位经反相控制端口Selb(1:0)耦合到两位反相器INV的输出端口，其中两位反相器INV的输入端口耦合到两位锁存器1130的输出端口。多路复用器1110A、1110B、1110C的输出端口耦合到解码器1120的输入端口，且解码器1120的输出端口耦合到两位锁存器1130的输入端口。两位锁存器1130包含时钟输入端口以接收时钟信号1170。

在一个实施方案中，多路复用器1110A、1110B、1110C中的每一者在输入端口处接收限幅器输出信号的对应四个位，且根据控制端口处的两位控制信号1135及经反相控制端口处的两位经反相控制信号1138而选择限幅器输出信号的所接收位中的一个位。在一个实施方案中，多路复用器1110A、1110B、1110C选择对应于前一符号的位。假设前一符号对应于图3中的PAM4信号的‘3’，多路复用器1110A、1110B、1110C输出限幅器输出信号的位d11、d7、d3，所述位相对于与2+3α、3α及-2+3α相关联的三个参考电压而指示输入信号的电压电平。在一个实施方案中，解码器1120在输入端口处接收限幅器输出信号1115的由多路复用器1110选择的子组，将呈温度计代码的三个位解码成两位二进制代码，且在输出端口处输出两位经解码信号1125。在一个实施方案中，两位锁存器1130在输入端口处接收两位经解码信号1125，存储所接收位，且响应于时钟端口处的时钟信号1170的脉冲，在输出端口处输出先前所存储位作为控制信号1135。在一个实施方案中，两位反相器INV接收两位控制信号1135，且使控制信号1135的相位反相以产生经反相控制信号1138。

在一个实施方案中，推测性分接头1100在反馈路径1180中遭受延迟。举例来说，反馈路径1180包含多路复用器1110、解码器1120、锁存器1130及反相器INV。在一个实施方案中，反馈路径1180中的延迟会减小接收器操作速度。

参考图12，图解说明描绘经改进推测性分接头1200的实例的示意图。在一些实施例中，推测性分接头1200包含多路复用器1210A、1210B、1210C、1260A、1260B、1260C及三位锁存器1230A、1230B。在一些实施例中，推测性分接头1200实施为图2的推测性分接头220A或220B。在一些实施例中，推测性分接头1200经实施以处理差分PAM4信号，其中多路复用器1210的输出端口直接耦合到对应锁存器1230的输入端口，而其间不具有任何解码器及任何反相器，且锁存器1230的输出端口直接耦合到对应多路复用器1210的控制端口。在一些实施例中，位d0、d1、d2、...、d11分别对应于图4的输出位430LA、430KA、...、430BA、430AA，且位d0b、d1b、...、d11b分别对应于图4的输出位430LB、430KB、...、430BB、430AB。

在一些实施例中，每一多路复用器1210包含：i)四个输入端口(例如，111、011、001、000)，其耦合到对应限幅器的输出端口；ii)三位控制端口Sel(2:0)；iii)三位经反相控制端口Selb(2:0)；及iv)输出端口。在一些实施例中，多路复用器1210A、1210B、1210C的输出端口直接耦合到三位锁存器1230A的输入端口。在一些实施例中，多路复用器1210A、1210B、1210C的三位控制端口Sel(2:0)直接耦合到三位锁存器1230A的输出端口，且多路复用器1210A、1210B、1210C的三位经反相控制端口Selb(2:0)直接耦合到三位锁存器1230B的输出端口。类似地，在一些实施例中，多路复用器1260A、1260B、1260C的输出端口直接耦合到三位锁存器1230B的输入端口。在一些实施例中，多路复用器1260A、1260B、1260C的三位控制端口Sel(2:0)直接耦合到三位锁存器1230A的输出端口，且多路复用器1260A、1260B、1260C的三位经反相控制端口Selb(2:0)直接耦合到三位锁存器1230B的输出端口。

在一些实施例中，多路复用器1210A、1210B、1210C中的每一者在输入端口处接收限幅器输出信号的对应四个位(例如，位430LA、430KA、...、430BA、430AA)，且根据控制端口处的三位控制信号1240A及经反相控制端口处的三位经反相控制信号1240B而选择限幅器输出信号的所接收位中的一个位。类似地，在一些实施例中，多路复用器1260A、1260B、1260C中的每一者在输入端口处接收限幅器输出信号的对应四个位(例如，位430LB、430KB、...、430BB、430AB)，且根据控制端口处的三位控制信号1240A及经反相控制端口处的三位经反相控制信号1240B而选择限幅器输出信号的所接收位中的一个位。在一个方面中，所述组多路复用器1210A、1210B、1210C处所接收的输入信号及所述组多路复用器1260A、1260B、1260C处所接收的输入信号是差分信号。举例来说，多路复用器1210A处所接收的位d11具有多路复用器1260A处所接收的位d11b的经反相相位。

在一些实施例中，三位锁存器1230A在输入端口处接收包含限幅器输出信号的所选择位的多路复用器输出信号1280A，存储所接收位，且响应于时钟端口处的时钟信号1270的脉冲，在输出端口处输出先前所存储位作为三位控制信号1240A。类似地，在一些实施例中，三位锁存器1230B在输入端口处接收包含限幅器输出信号的所选择位的多路复用器输出信号1280B，存储所接收位，且响应于时钟端口处的时钟信号1270的脉冲，在输出端口处输出先前所存储位作为三位经反相控制信号1240B。在一些实施例中，将控制信号1240A、经反相控制信号1240B或信号1240A、1240B的组合作为推测性分接头输出信号225提供到解码器230。

有利地，推测性分接头1200通过在反馈路径1290中省略反相器及解码器而改进操作速度。举例来说，与图11的推测性分接头1100相比，推测性分接头1200的操作速度改进了40％。

参考图13，图解说明描绘实例性多路复用器1300的示意图。在一些实施例中，多路复用器1300实施为图12的多路复用器1210A、1201B、1210C、1260A、1260B、1260C中的一者。在一些实施例中，多路复用器1300包含2-1多路复用器1310、1320、1330。这些组件一起操作以执行4-1多路复用。在一些实施例中，多路复用器1300包含比图13中所展示更多的组件、比图13中所展示更少的组件或与图13中所展示不同的组件。

在一些实施例中，多路复用器1310包含：i)第一输入端口，其耦合到多路复用器1300的输入端口In3；ii)第二输入端口，其耦合到多路复用器1300的输入端口In2；iii)控制端口，其耦合到Sel(2)端口；iv)经反相控制端口，其耦合到Selb(2)端口；及v)输出端口。在一些实施例中，多路复用器1320包含：i)第一输入端口，其耦合到多路复用器1300的输入端口In1；ii)第二输入端口，其耦合到多路复用器1300的输入端口In0；iii)控制端口，其耦合到Sel(0)端口；iv)经反相控制端口，其耦合到Selb(0)端口；及v)输出端口。在一些实施例中，多路复用器1330包含：i)第一输入端口，其耦合到多路复用器1310的输出端口；ii)第二输入端口，其耦合到多路复用器1320的输出端口；iii)控制端口，其耦合到Sel(1)端口；iv)经反相控制端口，其耦合到Selb(1)端口；及v)输出端口，其耦合到多路复用器1300的输出端口OUT_MUX。

在一个配置中，多路复用器1300根据端口Sel<2:0>及Selb<2:0>处所接收的控制信号而选择输入端口In0、In1、In2、In3处所接收的信号中的一者，且在输出端口OUT_MUX处输出所选择信号。在一个方面中，多路复用器1300如下表中所展示而选择信号。

Sel<2:0>	111	110	101	100	011	010	001	000
									OUT	IN3	IN3	IN1	IN0	IN2	IN2	IN1	IN0

通过使得多路复用器1300能够根据具有冗余的三位控制信号而非两位控制信号而操作，多路复用器1210A、1210B、1210C、1260A、1260B、1260C在不具有任何解码器的情况下直接根据来自锁存器1230A、1230B的输出而操作。因此，在一些实施例中，设备200的操作速度得以改进。

参考图14，图解说明描绘接收器接收信号的实例性过程1400的流程图。在一些实施例中，过程1400由图2的接收器设备200执行。在一些实施例中，过程1400由其它实体执行。在一些实施例中，过程1400包含比图14中所展示更多的步骤、比图14中所展示更少的步骤或与图14中所展示不同的步骤。

在一些实施例中，设备200接收1410输入信号。在一些实施例中，输入信号是来自另一通信装置110。在一些实施例中，输入信号遵从PAM4协议。在一些实施例中，将反馈信号加到输入信号以减少来自邻近符号的ISI。

在一些实施例中，设备200产生1420以数字方式指示输入信号的电平的限幅器输出信号。在一个实例中，限幅器输出信号以温度计代码指示输入信号的电平。举例来说，在图4中，如果输入信号的电压电平对应于1+3α，那么第一组位430AA、430BA、430CA、...、430LA表示‘0000 1111 1111’。

在一些实施例中，设备200基于前一限幅器输出信号的所选择位而选择1430限幅器输出信号的若干个位。在一个方面中，限幅器输出信号的前一限幅器输出信号比所述限幅器输出信号靠前一或多个符号。在不具有解码器的情况下，通过基于前一限幅器输出信号的所选择位而选择限幅器输出信号的若干个位，设备200的操作速度得以改进。

在一些实施例中，设备200将呈第一数字表示的限幅器输出信号的所选择位解码1440成第二数字表示。在一些实施例中，设备200将呈温度计代码的限幅器输出信号的所选择位解码成二进制代码。

在一些实施例中，设备200根据限幅器输出信号的经解码位而产生1450反馈信号。在一些实施例中，将反馈信号加到输入信号的后一符号以减少ISI。

参考图15，图解说明描绘实例性反馈分接头1500的示意图。在一个实施方案中，反馈分接头1500包含锁存器1505、单端/差分转换器1510及放大器1550。在一个实施方案中，单端/差分转换器1510从锁存器1505接收锁存器输出信号1515，且将锁存器输出信号1515转换成差分信号1535A、1535B。在一个实施方案中，放大器1550放大差分信号1535A、1535B以获得反馈信号1565A、1565B。在一个实施方案中，反馈分接头1500是反馈产生器240A或反馈产生器240B的部分。在一个实例中，反馈信号1565A、1565B是反馈信号242A、反馈信号245A、反馈信号242B或反馈信号245B的部分。

在一个实施方案中，锁存器1505包含：输入端口，其耦合到前一分接头中的锁存器的输出端口；及时钟端口，其用以接收时钟信号。在一个实施方案中，锁存器响应于(举例来说)时钟信号的高状态而在输入端口处接收信号并存储信号，且响应于(举例来说)时钟信号的低状态而在输出端口处维持所存储信号。在一个实施方案中，省略第一分接头的锁存器1505，这是因为反馈分接头1500共享推测性分接头1200的锁存器1230A或1230B。

在一个实施方案中，单端/差分转换器1510包含：i)输入端口，其耦合到锁存器1505的输出端口；ii)第一输出端口；及iii)第二输出端口。在一个实施方案中，第一分接头的单端/差分转换器1510的输入端口耦合到解码器230A或解码器230B的单位输出端口。在一个实施方案中，单端/差分转换器1510包含彼此耦合成传输门拓扑的P型晶体管Td1及N型晶体管Td2。在一个实施方案中，P型晶体管Td1的栅极电极耦合到第一供电端口，在所述第一供电端口处供应第一供电电压(例如，0V)，N型晶体管Td3的栅极电极耦合到第二供电端口，在所述第二供电端口处供应第二供电电压(例如，VDD)。在一个实施方案中，晶体管Td1、Td2具有耦合在单端/差分转换器1510的输入端口与单端/差分转换器1510的第一输出端口之间的漏极电极及源极电极。此外，在一个实施方案中，单端/差分转换器1510包含反相器I15，所述反相器具有：i)输入端口，其耦合到单端/差分转换器1510的输入端口；及ii)输出端口，其耦合到单端/差分转换器1510的第二输出端口。在一个实施方案中，由晶体管Td1、Td2形成的传输门使锁存器输出信号1515(或经解码信号235A或235B的一个位)延迟以获得同相信号1535A而不使相位反相，且反相器I15使锁存器输出信号1515的相位反相以获得经反相相位信号1535B。

在一个实施方案中，放大器1550包含耦合到单端/差分转换器1510的输出端口的输入端口。在一个实施方案中，放大器1550在输入端口处接收差分信号1535A、1535B，且放大差分信号1535A、1535B以获得反馈信号1565A、1565B。

参考图16，图解说明描绘图15的反馈分接头1500的实例性操作的时序图。在一个实施方案中，信号1535A、1535B的交叉点P1、P2不匹配。此类不平衡交叉点P1、P2会使眼图失真且使灵敏度降级。然而，单端/差分转换器1510不允许独立地控制单个交叉点。即，改变传输门或反相器I15的延迟会一起改变交叉点P1、P2。因此，难以利用单端/差分转换器1510来调整交叉点。

参考图17，图解说明描绘具有交叉点控制器1720的实例性反馈分接头1700的示意图。在一些实施例中，反馈分接头1700类似于反馈分接头1500，只不过反馈分接头1700包含交叉点控制器1720且包含单端/差分转换器1710而非单端/差分转换器1510。在一些实施例中，交叉点控制器1720耦合在单端/差分转换器1710的输入端口与单端/差分转换器1710的晶体管Td1的栅极电极之间。在一些实施例中，单端/差分转换器1710类似于单端/差分转换器1510，只不过晶体管Td1的栅极电极耦合到交叉点控制器1720的输出端口、添加晶体管Td3且单端/差分转换器1710产生差分信号1735A、1735B。因此，本文中为简洁起见，省略其重复说明。

在一个实施例中，交叉点控制器1720包含：i)输入端口，其耦合到单端/差分转换器1710的输入端口；及ii)输出端口，其耦合到晶体管Td1的栅极电极。在此配置中，交叉点控制器1720在输入端口处接收锁存器输出信号1515(或经解码信号235A或235B的一个位)，使锁存器输出信号1515(或经解码信号235A或235B的一个位)延迟以获得延迟控制信号1725，且在输出端口处输出延迟控制信号1725。在一些实施例中，交叉点控制器1720做出的延迟量是预定的或可调整的。

在一个方面中，晶体管Td3包含：栅极电极，其耦合到反相器I15的输出端口；漏极电极，其耦合到晶体管Td1、Td2；及源极电极，其耦合到第二供电端口，在所述第二供电端口处供应第二供电电压(例如，VDD)。因此，响应于具有低状态(例如，0V)的信号1735B，晶体管Td3执行上拉。

在一些实施例中，交叉点控制器1720允许在不妨碍信号1735A的上拉的情况下调整信号1735A的下拉。在一个实例中，在锁存器输出信号1515(或经解码信号235A或235B的一个位)的电压下降的情形中，晶体管Td1被关断，直到锁存器输出信号1515(或经解码信号235A或235B的一个位)的电压下降到低于VDD减去晶体管Td1的阈值电压为止。因此，在一些实施例中，在不更改信号1735A的上升边缘的情况下，使信号1735A的下降边缘延迟。

尽管交叉点控制器1720及单端/差分转换器1710经配置以在不妨碍信号1735A的上拉的情况下实现对信号1735A的下拉的调整，但在一些实施例中，交叉点控制器1720及单端/差分转换器1710经以与图17中所展示不同的方式配置以允许在不妨碍信号1735A的下拉的情况下调整信号1735A的上拉。举例来说，交叉点控制器1720的输出端口耦合到晶体管Td2而非晶体管Td1的栅极电极，晶体管Td1的栅极电极耦合到第一供电端口，在所述第一供电端口处供应第一供电电压(例如，0V或GND)，且在一些实施例中，晶体管Td3经配置以执行下拉而非上拉。

参考图18，图解说明描绘图17的反馈分接头1700的实例性操作的时序图。如图18中所展示，交叉点控制器1720使得能够独立地控制下拉，使得与图16的信号1535A、1535B的交叉点P1、P2相比，信号1735A、1735B的交叉点P3、P4更加平衡。因此，在一些实施例中，接收器设备200的灵敏度得以改进。

参考图19，图解说明描绘将单端信号转换成差分信号的实例性过程1900的流程图。在一些实施例中，过程1900由图17的反馈分接头1700执行。在一些实施例中，过程1900由其它实体(例如，其它单端/差分转换器)执行。在一些实施例中，过程1900包含比图19中所展示更多的步骤、比图19中所展示更少的步骤或与图19中所展示不同的步骤。

在一些实施例中，反馈分接头1700接收1910施加到单端/差分转换器的输入的输入信号。在一些实施例中，输入信号是锁存器1505的输出、解码器230的单位输出或任何电路的输出。

在一些实施例中，反馈分接头1700根据所接收输入信号而产生1920交叉点控制信号。在一种方法中，反馈分接头1700使输入信号延迟以获得交叉点控制信号。在一些实施例中，延迟量是预定的或可调整的。

在一些实施例中，反馈分接头1700将交叉点控制信号施加1930到单端/差分转换器且根据交叉点控制信号而将输入信号转换1940成差分信号。在一种方法中，单端/差分转换器包含传输门，所述传输门具有：i)P型晶体管，其具有用以接收交叉点控制信号的栅极电极；及ii)N型晶体管，其具有被供应有供电电压(例如，VDD)的栅极电极。在一些实施例中，通过仅将交叉点控制信号施加到P型晶体管而不施加到N型晶体管，调整差分信号中的一信号的下降边缘而不更改所述信号的上升边缘。

尽管本文中所揭示的各种实施例实施一或多个锁存器来对电路进行计时，但在一些实施例中，一或多个触发器经实施以替换锁存器的功能性。在一些实施例中，触发器由两个或多于两个锁存器实施。

在一些实施例中，信号包含多个位。在一些实施例中，若干单位信号中的两个或多于两个单位信号构成包含两个或多于两个位的信号。因此，在一些实施例中，若干单位组分中的两个或多于两个单位组分构成包含两个或多于两个位的组分。举例来说，若干单位锁存器中的三个单位锁存器构成三位锁存器。针对另一实例，若干单位输出端口中的十二个单位输出端口构成十二位输出端口。

本文中所揭示的各种实施例涉及一种用于高速通信装置的设备。在一些实施例中，所述设备包含第一组限幅器，所述第一组限幅器包含用以接收第一输入信号的输入端口。在一些实施例中，所述第一组限幅器经配置以产生包括所述第一组限幅器的输出的第一限幅器输出信号。在一些实施例中，所述第一限幅器输出信号以数字方式指示所述第一输入信号的电平。在一些实施例中，所述设备包含第一推测性分接头，所述第一推测性分接头包含耦合到所述第一组限幅器的输出端口的输入端口。在一些实施例中，所述第一推测性分接头经配置以基于第二限幅器输出信号而选择所述第一组限幅器的一子组的输出。在一些实施例中，所述设备包含第一解码器，所述第一解码器包含耦合到所述第一推测性分接头的输出端口的输入端口。在一些实施例中，所述第一解码器经配置以将呈第一数字表示的所述第一组限幅器的所述子组的所述所选择输出解码成第二数字表示。在一些实施例中，所述设备包含第一反馈产生器，所述第一反馈产生器包含：输入端口，其耦合到所述第一解码器的输出端口；及输出端口，其耦合到所述第一组限幅器的输入端口。在一些实施例中，所述第一反馈产生器经配置以根据呈所述第二表示的所述第一组限幅器的所述子组的所述经解码输出而产生第一反馈信号，且在其输出端口处输出所述第一反馈信号。在一些实施例中，所述第一反馈信号修改所述第一输入信号。

在一些实施例中，所述第一推测性分接头包含：第一组多路复用器，其包括耦合到所述第一组限幅器的输出端口的输入端口；及第一组锁存器，其包括耦合到所述第一组多路复用器的输出端口的输入端口。

在一些实施例中，所述第一推测性分接头在所述第一组多路复用器与所述第一组锁存器之间不包含解码器。

在一些实施例中，所述设备进一步包含第二组限幅器，所述第二组限幅器包括用以接收第二输入信号的输入端口。在一些实施例中，所述第二组限幅器经配置以产生包括所述第二组限幅器的输出的所述第二限幅器输出信号。在一些实施例中，所述第二限幅器输出信号以数字方式指示所述第二输入信号的电平。在一些实施例中，所述设备进一步包含第二推测性分接头，所述第二推测性分接头包括耦合到所述第二组限幅器的输出端口的输入端口。在一些实施例中，所述第二推测性分接头经配置以基于所述第一限幅器输出信号而选择所述第二组限幅器的一子组的输出。在一些实施例中，所述设备进一步包含第二解码器，所述第二解码器包括耦合到所述第二推测性分接头的输出端口的输入端口。在一些实施例中，所述第二解码器经配置以将呈所述第一数字表示的所述第二组限幅器的所述子组的所述所选择输出解码成所述第二数字表示。在一些实施例中，所述设备进一步包含第二反馈产生器，所述第二反馈产生器包含：输入端口，其耦合到所述第二解码器的输出端口；及输出端口，其耦合到所述第二组限幅器的输入端口。在一些实施例中，所述第二反馈产生器经配置以根据呈所述第二表示的所述第二组限幅器的所述子组的所述经解码输出而产生第二反馈信号，且在其输出端口处输出所述第二反馈信号。在一些实施例中，所述第二反馈信号修改所述第二输入信号。

在一些实施例中，所述第一推测性分接头经配置以根据所述第二组限幅器的所述子组的所述所选择输出而选择所述第一组限幅器的所述子组的所述输出。在一些实施例中，所述第二推测性分接头经配置以根据所述第一组限幅器的所述子组的所述所选择输出而选择所述第二组限幅器的所述子组的所述输出。

在一些实施例中，所述第二推测性分接头包含：第二组多路复用器，其包括耦合到所述第二组限幅器的输出端口的输入端口；及第二组锁存器，其包括耦合到所述第二组多路复用器的输出端口的输入端口。

在一些实施例中，所述第一组多路复用器的所述输出端口直接耦合到所述第一组锁存器的输入端口。在一些实施例中，所述第二组多路复用器的所述输出端口直接耦合到所述第二组锁存器的输入端口。在一些实施例中，所述第一组锁存器的输出端口直接耦合到所述第二组多路复用器的控制端口。在一些实施例中，所述第二组锁存器的输出端口直接耦合到所述第一组多路复用器的控制端口。

在一些实施例中，所述第一组多路复用器中的每一多路复用器是根据所述第二组锁存器的输出而控制，且所述第二组多路复用器中的每一多路复用器是根据所述第一组锁存器的输出而控制。

在一些实施例中，所述第一组锁存器是根据时钟信号而计时，且所述第二组锁存器是根据所述时钟信号的逆信号而计时。

在一些实施例中，所述设备包含第一反馈分接头，所述第一反馈分接头包含：输入端口，其耦合到所述第一解码器的输出端口；及输出端口，其耦合到所述第二组限幅器的输入端口。在一些实施例中，所述第一反馈分接头经配置以根据所述第一组限幅器的所述子组的所述经解码输出而产生第三反馈信号，且在其输出端口处输出所述第三反馈信号。在一些实施例中，所述第三反馈信号修改所述第二输入信号。在一些实施例中，所述设备包含第二反馈分接头，所述第二反馈分接头包含：输入端口，其耦合到所述第二解码器的输出端口；及输出端口，其耦合到所述第一组限幅器的输入端口。在一些实施例中，所述第二反馈分接头经配置以根据所述第二组限幅器的所述子组的所述经解码输出而产生第四反馈信号，且在其输出端口处输出所述第四反馈信号。在一些实施例中，所述第四反馈信号修改所述第一输入信号。

在一些实施例中，所述第一反馈产生器包含单端/差分转换器，所述单端/差分转换器包含：i)输入端口，其耦合到所述第一解码器的所述输出端口中的对应输出端口；及ii)差分输出端口。在一些实施例中，所述单端/差分转换器经配置以将所述单端/差分转换器的所述输入端口处的单端信号转换成差分信号，且通过所述差分输出端口而输出所述差分信号。在一些实施例中，所述差分信号修改所述第一输入信号。

在一些实施例中，所述第一反馈产生器进一步包含交叉点控制器，所述交叉点控制器耦合到所述单端/差分转换器的输入端口及所述单端/差分转换器的控制端口。在一些实施例中，所述交叉点控制器经配置以使所述差分信号中的第一信号的上拉或下拉中的一者延迟，而不使所述第一信号的所述上拉或所述下拉中的另一者延迟。

在一些实施例中，所述交叉点控制器包括延迟电路。

在一些实施例中，所述设备包含上拉晶体管，所述上拉晶体管耦合在所述差分输出端口中的一者与所述差分输出端口中的另一者之间。

在一些实施例中，所述单端/差分转换器包含彼此并联耦合在所述单端/差分转换器的输入端口与所述差分输出端口中的一者之间的P型晶体管及N型晶体管。在一些实施例中，所述P型晶体管的栅极电极耦合到所述交叉点控制器的输出端口。在一些实施例中，所述N型晶体管的栅极电极耦合到供电端口，在所述供电端口处供应供电电压。

在一些实施例中，所述输入信号遵从脉冲振幅调制(PAM)4协议。

在一些实施例中，所述第一推测性分接头包含多路复用器，以根据所述第二限幅器输出信号的冗余数目个位而选择所述第一组限幅器的所述子组的所述所选择输出中的一者。

本文中所揭示的各种实施例涉及一种用于高速通信的设备。在一些实施例中，所述设备包含锁存器及耦合到所述锁存器的单端/差分转换器。在一些实施例中，所述单端/差分转换器经配置以将来自所述锁存器的单端信号转换成差分信号。在一些实施例中，所述设备包含耦合在所述锁存器与所述单端/差分转换器之间的交叉点控制器。在一些实施例中，所述交叉点控制器经配置以使所述差分信号中的第一信号的上拉或下拉中的一者延迟，而不使所述第一信号的所述上拉或所述下拉中的另一者延迟。

在一些实施例中，所述单端/差分转换器包含：第一晶体管，其具有受所述交叉点控制器控制的栅极电极；及第二晶体管，其具有耦合到供电端口的栅极电极，在所述供电端口处供应供电电压。在一些实施例中，所述第一晶体管与所述第二晶体管彼此并联地耦合。

在一些实施例中，所述设备是反馈分接头。

本文中所揭示的各种实施例涉及一种用于高速通信的设备。在一些实施例中，所述设备包含一组限幅器，所述组限幅器经配置以产生限幅器输出信号，所述限幅器输出信号以数字方式指示由所述组限幅器接收的输入信号的电平。在一些实施例中，所述设备包含耦合到所述组限幅器的推测性分接头。在一些实施例中，所述推测性分接头经配置以基于前一限幅器输出信号而选择所述限幅器输出信号的位。在一些实施例中，所述推测性分接头包含多路复用器以根据所述前一限幅器输出信号的所述所选择位中的冗余数目个位而选择所述所选择位中的一位。在一些实施例中，所述设备包含耦合到所述推测性分接头的解码器。在一些实施例中，所述解码器经配置以将呈第一数字表示的所述限幅器输出信号的所述所选择位解码成第二数字表示。在一些实施例中，所述设备包含耦合到所述解码器的反馈产生器。在一些实施例中，所述反馈产生器经配置以根据所述限幅器输出信号的所述经解码位而产生反馈信号。在一些实施例中，所述反馈信号修改所述输入信号。

本文中所揭示的各种实施例涉及一种用于高速通信的设备。在一些实施例中，所述设备包含比较器，所述比较器包含：第一输入端口，其用以接收第一输入信号；参考端口，其用以接收参考信号；及时钟端口，其用以接收时钟信号。在一些实施例中，所述比较器经配置以根据所述时钟信号的脉冲而将所述第一输入信号与所述参考信号进行比较。在一些实施例中，所述设备包含耦合到所述比较器的所述第一输入端口的回扫消除电路。在一些实施例中，所述回扫消除电路经配置以将经延迟时钟信号注入到所述比较器的所述第一输入端口。在一些实施例中，使所述经延迟时钟信号相对于所述时钟信号延迟。

在一些实施例中，所述比较器经配置以响应于所述时钟信号的第一状态而使所述比较器的输出端口处的电压复位，且响应于所述时钟信号的第二状态根据所述第一输入信号与所述参考信号的所述比较而修改所述比较器的所述输出端口处的所述电压。

在一些实施例中，所述比较器经配置以响应于所述时钟信号的第一状态对所述比较器的输出端口进行充电，且响应于所述时钟信号的第二状态根据所述第一输入信号与所述参考信号的所述比较将所述比较器的所述输出端口放电。

在一些实施例中，所述比较器进一步包含耦合在所述比较器的所述第一输入端口与所述回扫消除电路之间的第一电容器。在一些实施例中，所述回扫消除电路经配置以通过所述第一电容器将所述经延迟时钟信号注入到所述第一输入端口。

在一些实施例中，所述第一电容器是金属氧化物半导体(MOS)电容器或金属氧化物金属(MOM)电容器。

在一些实施例中，所述比较器进一步包含用以接收第二输入信号的第二输入端口。在一些实施例中，所述比较器经配置以响应于所述时钟信号的第一状态对所述比较器的一输出端口及所述比较器的另一输出端口进行充电，且响应于所述时钟信号的第二状态，根据以下内容以不同速率将所述比较器的所述输出端口及所述比较器的所述另一输出端口放电：i)所述第一输入信号与所述参考信号之间的第一差；及ii)所述第二输入信号与所述参考信号之间的第二差。

在一些实施例中，所述回扫消除电路经配置以将所述经延迟时钟信号注入到所述比较器的所述第二输入端口。

在一些实施例中，所述回扫消除电路经配置以将所述经延迟时钟信号注入到所述比较器的所述参考端口。

在一些实施例中，匹配所述第一输入端口、所述第二输入端口及所述参考端口的输入阻抗。

在一些实施例中，所述比较器进一步包含第一晶体管，所述第一晶体管包含：i)源极电极；ii)栅极电极，其耦合到所述第一输入端口；及iii)漏极电极。在一些实施例中，所述比较器进一步包含第二晶体管，所述第二晶体管包含：i)源极电极，其耦合到所述第一晶体管的所述源极电极；ii)栅极电极，其耦合到所述参考端口；及iii)漏极电极。在一些实施例中，所述比较器进一步包含第三晶体管，所述第三晶体管包含：i)源极电极；ii)栅极电极，其耦合到所述第二输入端口；及iii)漏极电极，其耦合到所述第二晶体管的所述漏极电极。在一些实施例中，所述比较器进一步包含第四晶体管，所述第四晶体管包含：i)源极电极，其耦合到所述第三晶体管的所述源极电极；ii)栅极电极，其耦合到所述参考端口；及iii)漏极电极，其耦合到所述第一晶体管的所述漏极电极。

在一些实施例中，所述比较器进一步包含第五晶体管，所述第五晶体管包含：i)栅极电极，其耦合到所述时钟端口；及ii)漏极电极，其耦合到所述第一晶体管的所述源极电极及所述第二晶体管的所述源极电极。在一些实施例中，所述比较器进一步包含第六晶体管，所述第六晶体管包含：i)栅极电极，其耦合到所述时钟端口；及ii)漏极电极，其耦合到所述第三晶体管的所述源极电极及所述第四晶体管的所述源极电极。

在一些实施例中，所述比较器进一步包含第七晶体管，所述第七晶体管包含：i)栅极电极，其耦合到所述时钟端口；及ii)漏极电极，其耦合到所述第二晶体管的所述漏极电极及所述第三晶体管的所述漏极电极。在一些实施例中，所述比较器进一步包含第八晶体管，所述第八晶体管包含：i)栅极电极，其耦合到所述时钟端口；及ii)漏极电极，其耦合到所述第一晶体管的所述漏极电极及所述第四晶体管的所述漏极电极。

在一些实施例中，所述设备进一步包含SR锁存器，所述SR锁存器经配置以增大所述比较器的第一输出端口及第二输出端口处的电压差。在一些实施例中，所述SR锁存器包含耦合到所述比较器的所述第一输出端口及所述第二输出端口的感测电路。在一些实施例中，所述感测电路经配置以根据所述时钟信号而感测所述比较器的所述第一输出端口及所述第二输出端口处的所述电压差。在一些实施例中，所述SR锁存器包含耦合到所述感测电路的第一输出端口及第二输出端口的再生电路。在一些实施例中，所述再生电路放大来自所述感测电路的所述所感测电压差。

在一些实施例中，所述感测电路包含：交叉耦合晶体管，其耦合到所述感测电路的所述第一输出端口及所述第二输出端口；及开关晶体管，其串联耦合到所述交叉耦合晶体管。在一些实施例中，所述开关晶体管经配置以根据所述时钟信号而使电流流过所述交叉耦合晶体管或禁止电流流过所述交叉耦合晶体管。

在一些实施例中，所述感测电路进一步包含第一晶体管，所述第一晶体管包含：i)栅极电极，其耦合到所述比较器的所述第一输出端口；及ii)漏极电极，其耦合到所述感测电路的所述第二输出端口及所述交叉耦合晶体管。在一些实施例中，所述感测电路进一步包含第二晶体管，所述第二晶体管包含：i)栅极电极，其耦合到所述比较器的所述第二输出端口；及ii)漏极电极，其耦合到所述感测电路的所述第一输出端口及所述交叉耦合晶体管。

在一些实施例中，所述再生电路进一步包括彼此耦合在所述再生电路的第一输出端口处的第一晶体管及第二晶体管。在一些实施例中，所述再生电路进一步包含彼此耦合在所述再生电路的第二输出端口处的第三晶体管及第四晶体管。在一些实施例中，所述第一晶体管是根据所述感测电路的所述第一输出端口处的电压而控制。在一些实施例中，所述第四晶体管是根据所述感测电路的所述第一输出端口处的所述电压的逆电压而控制。在一些实施例中，所述第三晶体管是根据所述感测电路的所述第二输出端口处的电压而控制。在一些实施例中，所述第二晶体管是根据所述感测电路的所述第二输出端口处的所述电压的逆电压而控制。在一些实施例中，所述再生电路进一步包含耦合在所述再生电路的所述第一输出端口与所述第二输出端口之间的交叉耦合反相器。

在一些实施例中，所述设备是限幅器电路。

本文中所揭示的各种实施例涉及一种用于高速通信的设备。在一些实施例中，所述设备包含感测电路，所述感测电路经配置以根据时钟信号而感测所述感测电路的输入端口处的电压差。在一些实施例中，所述设备包含耦合到所述感测电路的输出端口的再生电路。在一些实施例中，所述再生电路经配置以放大所感测电压差。在一些实施例中，所述再生电路包含彼此耦合在所述再生电路的第一输出端口处的第一晶体管及第二晶体管。在一些实施例中，所述再生电路包含彼此耦合在所述再生电路的第二输出端口处的第三晶体管及第四晶体管。在一些实施例中，所述第一晶体管是根据所述感测电路的第一输出端口处的电压而控制。在一些实施例中，所述第四晶体管是根据所述感测电路的所述第一输出端口处的所述电压的逆电压而控制。在一些实施例中，所述第三晶体管是根据所述感测电路的第二输出端口处的电压而控制。在一些实施例中，所述第二晶体管是根据所述感测电路的所述第二输出端口处的所述电压的逆电压而控制。在一些实施例中，所述感测电路的所述第一输出端口处的所述电压不同于所述感测电路的所述第二输出端口处的所述电压的所述逆电压。

在一些实施例中，所述再生电路进一步包含：第一反相器，其耦合在所述再生电路的所述第一输出端口与所述第四晶体管的栅极电极之间；及第二反相器，其耦合在所述再生电路的所述第二输出端口与所述第二晶体管的栅极电极之间。

在一些实施例中，所述设备是锁存器电路。

本文中所揭示的各种实施例涉及一种设备。在一些实施例中，所述设备包含第一级电路，所述第一级电路经配置以响应于时钟信号根据输入信号的电压差以不同放电速率将所述第一级电路的输出端口放电。在一些实施例中，所述设备包含耦合到所述第一级电路的第二级电路。在一些实施例中，所述第二级电路经配置以根据所述不同放电速率而感测所述第一级电路的所述输出端口处的电压，且根据所述所感测电压而产生第一脉冲信号及第二脉冲信号。在一些实施例中，所述第一脉冲信号及所述第二脉冲信号指示所述第一级电路的所述输出端口中的哪一输出端口更快地被放电。在一些实施例中，所述设备包含耦合到所述第二级电路的感测电路。在一些实施例中，所述感测电路经配置以响应于所述时钟信号的第一状态根据所述第一脉冲信号与所述第二脉冲信号之间的电压差而产生输出信号，且响应于所述时钟信号的第二状态而维持所述输出信号。在一些实施例中，所述设备包含再生电路，所述再生电路耦合到所述感测电路且经配置以放大所述输出信号。

本文中所揭示的各种实施例涉及一种用于高速通信的设备。在一些实施例中，所述设备包含比较器，所述比较器经配置以根据时钟端口处的时钟信号的脉冲将输入端口处的输入信号与参考端口处的参考信号进行比较，且根据所述比较而产生指示所述输入信号的电平的输出信号。在一些实施例中，所述设备包含耦合到所述比较器的回扫消除电路。在一些实施例中，所述回扫消除电路经配置以将经延迟时钟信号注入到所述输入端口。在一些实施例中，使所述经延迟时钟信号相对于所述时钟信号延迟。

B.计算及网络环境

已论述本解决方案的具体实施例，结合本文中所描述的方法及系统一起描述操作环境以及相关联系统组件(例如，硬件元件)的方面可为有帮助的。参考图20A，描绘网络环境的实施例。简要概括起来为，网络环境包含通信系统，所述通信系统包含一或多个网络装置2006、一或多个通信装置2002及节点2092。举例来说，通信装置2002可包含膝上型计算机2002、平板计算机2002、个人计算机2002及/或蜂窝式电话装置2002。在一些实施例中，装置2002、网络装置2006、节点2092或任何组合实施为图1的通信装置110。参考图20B及20C更详细地描述每一通信装置及/或网络装置的实施例的细节。网络环境可为特定网络环境、基础设施网络环境、子网环境等。

网络装置2006可经由局域网连接而操作地耦合到节点2092。节点2092(其可包含路由器、网关、交换器、桥接器、调制解调器、系统控制器、器具等)可为通信系统提供局域网连接。网络装置2006中的每一者可具有相关联天线或天线阵列以与其区域中的通信装置2002通信。通信装置2002可向特定网络装置2006登记以从通信系统接收服务(例如，经由SU-MIMO或MU-MIMO配置)。对于直接连接(例如，点对点通信)，一些通信装置2002可直接经由所分配通道及通信协议而通信。通信装置2002中的某些通信装置相对于网络装置2006可为移动的或相对静态的。

在一些实施例中，网络装置2006包含允许通信装置2002使用Wi-Fi或其它标准而连接到有线网络的装置或模块(包含硬件与软件的组合)。网络装置2006可经配置、设计及/或构建而用于在无线局域网(WLAN)中操作。在一些实施例中，网络装置2006可作为独立装置连接到路由器(例如，经由有线网络)。在其它实施例中，网络装置可为路由器的组件。网络装置2006可为多个装置2002提供对网络的访问。举例来说，网络装置2006可通过有线以太网连接、无线Wi-Fi连接或两者而连接到装置2002。网络装置2006可经构建及/或经配置以支持用于使用一或多个射频来发送及接收数据的标准。那些标准及其使用的频率可由IEEE(例如，IEEE 802.11标准)定义。网络装置可经配置以及/或用于支持公共因特网热点，及/或在内部网络上扩展网络的Wi-Fi信号范围。

在一些实施例中，网络装置2006可用于(例如，家用或室内)无线网络(例如，IEEE802.11、蓝牙、ZigBee、任何其它类型的基于射频的网络协议及/或其变化形式)。通信装置2002中的每一者可包含内建无线电及/或耦合到无线电。此类通信装置2002及/或网络装置2006可根据如本文中所呈现的本发明的各个方面而操作以增强性能、减小成本及/或大小、及/或增强宽带应用。每一通信装置2002可能够充当客户端节点，从而经由一或多个网络装置2006寻求对资源(例如，数据及到例如服务器的联网节点的连接)的存取。

网络连接可包含任何类型及/或形式的网络，且可包含以下各项中的任一者：点对点网络、广播网络，电信网络、数据通信网络及计算机网络。网络的拓扑可为总线、星形或环形网络拓扑。网络可具有如所属领域的技术人员已知的能够支持本文中所描述的操作的任何此类网络拓扑。在一些实施例中，不同类型的数据可经由不同协议而发射。在其它实施例中，相同类型的数据可经由不同协议而发射。

节点2092、通信装置2002及网络装置2006可部署为任何类型及形式的计算装置及/或在任何类型及形式的计算装置上执行，所述计算装置例如能够在任何类型及形式的网络上通信及执行本文中所描述的操作的计算机、网络装置或器具。图20B及20C描绘用于实践节点2092、通信装置2002或网络装置2006的实施例的计算装置2000的框图。如图20B及20C中所展示，每一计算装置2000包含中央处理单元2021及主存储器单元2022。如图20B中所展示，计算装置2000可包含存储装置2028、安装装置2016、网络接口2018、I/O控制器2023、显示装置2024a到2024n、键盘2026及指向装置2027，例如鼠标。存储装置2028可包含但不限于操作系统及/或软件。如图20C中所展示，每一计算装置2000还可包含额外任选元件，例如存储器端口2003、桥接器2070、一或多个输入/输出装置2030a到2030n(一般使用参考编号2030指代)及与中央处理单元2021通信的高速缓冲存储器2040。

中央处理单元2021是对从主存储器单元2022提取的指令做出响应且处理所述指令的任何逻辑电路。在许多实施例中，中央处理单元2021由微处理器单元提供，例如：由加利福尼亚州圣克拉拉市的英特尔公司(Intel Corporation)制造的微处理器单元；由纽约州白原市的国际商业机器公司(International Business Machines)制造的微处理器单元；或由加利福尼亚州森尼韦尔市的超微半导体公司(Advanced Micro Devices)制造的微处理器单元。计算装置2000可基于这些处理器中的任一者或能够如本文中所描述而操作的任何其它处理器。

主存储器单元2022可为能够存储数据且允许微处理器2021直接存取任何存储位置的一或多个存储器芯片，例如任何类型或变体的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、铁电RAM(FRAM)、NAND快闪、NOR快闪及固态驱动器(SSD)。主存储器2022可基于以上所描述存储器芯片中的任一者或能够如本文中所描述而操作的任何其它可用存储器芯片。在图20B中所展示的实施例中，处理器2021经由系统总线2050(下文更详细地描述)与主存储器2022通信。图20C描绘其中处理器经由存储器端口2003直接与主存储器2022通信的计算装置2000的实施例。举例来说，在图20C中，主存储器2022可为DRDRAM。

图20C描绘其中主处理器2021经由二级总线(有时称为后端总线)直接与高速缓冲存储器2040通信的实施例。在其它实施例中，主处理器2021使用系统总线2050与高速缓冲存储器2040通信。高速缓冲存储器2040通常具有比主存储器2022更快的响应时间且由(举例来说)SRAM、BSRAM或EDRAM提供。在图20C中所展示的实施例中，处理器2021经由局部系统总线2050与各种I/O装置2030通信。可使用各种总线将中央处理单元2021连接到I/O装置2030中的任一者，举例来说，VESA VL总线、ISA总线、EISA总线、微通道架构(MCA)总线、PCI总线、PCI-X总线、PCI高速总线或NuBus。对于其中I/O装置为视频显示器2024的实施例，处理器2021可使用高级图形端口(AGP)来与显示器2024通信。图20C描绘其中主处理器2021可例如经由HYPERTRANSPORT、RAPIDIO或INFINIBAND通信技术直接与I/O装置2030b通信的计算机2000的实施例。图20C还描绘其中混合局部总线与直接通信的实施例：处理器2021使用局部互连总线与I/O装置2030a通信而直接与I/O装置2030b通信。

计算装置2000中可存在各种各样的I/O装置2030a到2030n。输入装置包含键盘、鼠标、轨迹板、轨迹球、麦克风、转盘、触摸垫、触摸屏及绘图板。输出装置包含视频显示器、扬声器、喷墨式打印机、激光打印机、投影仪及染料热升华打印机。I/O装置可受如图20B中所展示的I/O控制器2023控制。I/O控制器可控制一或多个I/O装置，例如键盘2026及指向装置2027，例如，鼠标或光学笔。此外，I/O装置还可为计算装置2000提供存储及/或安装媒体2016。在仍其它实施例中，计算装置2000可提供USB连接(未展示)以接纳手持式USB存储装置，例如由加利福尼亚州洛斯阿拉米托斯市的双德工业公司(Twintech Industry,Inc.)制造的装置的USB快闪驱动线。

再次参考图20B，计算装置2000可支持任何适合安装装置2016，例如磁盘驱动器、CD-ROM驱动器、CD-R/RW驱动器、DVD-ROM驱动器、快闪存储器驱动器、各种格式的磁带驱动器、USB装置、硬盘驱动器、网络接口或适合安装软件及程序的任何其它装置。计算装置2000可进一步包含存储装置，例如一或多个硬盘驱动器或独立磁盘冗余阵列，所述存储装置用于存储操作系统及其它相关软件且用于存储应用软件程序，例如用于实施(例如，经配置及/或经设计用于实施)本文中所描述的系统及方法的任何程序或软件2020。任选地，安装装置2016中的任一者还可用作存储装置。另外，操作系统及软件可从可启动媒体运行。

此外，计算装置2000可包含网络接口2018以通过多种连接而介接到网络2004，所述多种连接包含但不限于：标准电话线、LAN或WAN链路(例如，802.11、T1、T3、56kb、X.25、SNA、DECNET)、宽带连接(例如，ISDN、帧中继、ATM、千兆位以太网、Ethernet-over-SONET)，无线连接或以上中的任一者或全部的某一组合。连接可使用多种通信协议(例如，TCP/IP、IPX、SPX、NetBIOS、以太网、ARCNET、SONET、SDH、光纤分布式数据接口(FDDI)、RS232、IEEE802.11、IEEE 802.11a、IEEE 802.11b、IEEE 802.11g、IEEE 802.11n、IEEE 802.11ac、IEEE802.11ad、CDMA、GSM、WiMax及直接异步连接)而建立。在一个实施例中，计算装置2000经由例如安全套接层(SSL)或传输层安全(TLS)等任何类型及/或形式的网关或穿隧协议与其它计算装置2000’通信。网络接口2018可包含内建网络适配器、网络接口卡、PCMCIA网络卡、卡总线网络适配器、无线网络适配器、USB网络适配器、调制解调器，或适合将计算装置2000介接到能够通信及执行本文中所描述的操作的任何类型的网络的任何其它装置。

在一些实施例中，计算装置2000可包含或连接到一或多个显示装置2024a到2024n。因此，I/O装置2030a到2030n中的任一者及/或I/O控制器2023可包含任何类型及/或形式的适合硬件、软件或硬件与软件的组合以通过计算装置2000而支持、启用或提供显示装置2024a到2024n的连接及使用。举例来说，计算装置2000可包含任何类型及/或形式的视频适配器、视频卡、驱动器及/或库以介接、通信、连接或以其它方式使用显示装置2024a到2024n。在一个实施例中，视频适配器可包含用以介接到显示装置2024a到2024n的多个连接器。在其它实施例中，计算装置2000可包含多个视频适配器，其中每一视频适配器连接到显示装置2024a到2024n。在一些实施例中，计算装置2000的操作系统的任何部分可经配置用于使用多个显示器2024a到2024n。所属领域的技术人员将认识到并了解计算装置2000可经配置以具有一或多个显示装置2024a到2024n的各种方式及实施例。

在其它实施例中，I/O装置2030可为系统总线2050与外部通信总线之间的桥接器，例如USB总线、苹果桌面总线、RS-232串行连接、SCSI总线、火线总线、火线800总线、以太网总线、AppleTalk总线、千兆位以太网总线、异步传输模式总线、光纤通道总线、串行附接小型计算机系统接口总线、USB连接或HDMI总线。

图20B及20C中所描绘的类别的计算装置2000可在操作系统的控制下操作，所述操作系统控制任务的调度及对系统资源的存取。计算装置2000可运行任何操作系统，例如MICROSOFT WINDOWS操作系统的各版本中的任一者、Unix及Linux操作系统的不同发行版次、用于Macintosh计算机的MAC OS的任何版本、任何嵌入式操作系统、任何实时操作系统、任何开源操作系统、任何专有操作系统、用于移动计算装置的任何操作系统，或能够在计算装置上运行及执行本文中所描述的操作的任何其它操作系统。典型操作系统包含但不限于：谷歌公司(Google Inc.)生产的Android；华盛顿州雷德蒙德市的微软公司(MicrosoftCorporation)生产的WINDOWS 7及8；加利福尼亚州库比蒂诺市的苹果计算机公司(AppleComputer)生产的MAC OS；黑莓公司(Research In Motion(RIM))生产的WebOS；纽约州阿蒙克市的国际商业机器公司(International Business Machines)生产的OS/2；及Linux，即犹他州盐湖市的卡尔德拉公司(Caldera Corp.)分销的可免费使用操作系统；或任何类型及/或形式的Unix操作系统；以及其它。

计算机系统2000可为任何工作站、电话、桌上型计算机、膝上型计算机或笔记型计算机、服务器、手持式计算机、移动电话或其它便携式电信装置、媒体播放装置、游戏系统、移动计算装置，或能够通信的任何其它类型及/或形式的计算、电信或媒体装置。计算机系统2000具有足以执行本文中所描述的操作处理器能力及存储器容量。

在一些实施例中，计算装置2000可具有不同处理器、操作系统及与装置一致的输入装置。举例来说，在一个实施例中，计算装置2000为智能电话、移动装置、平板计算机或个人数字助理。在仍其它实施例中，计算装置2000为基于Android的移动装置、由加利福尼亚州库比蒂诺市的苹果计算机公司(Apple Computer)制造的iPhone智能电话，或Blackberry或基于WebOS的手持式装置或智能电话，例如由黑莓有限公司(Research In MotionLimited)制造的装置。此外，计算装置2000可为任何工作站、桌上型计算机、膝上型计算机或笔记型计算机、服务器、手持式计算机、移动电话、任何其它计算机，或能够通信且具有足以执行本文中所描述的操作的处理器能力及存储器容量的其它形式的计算或电信装置。

尽管本发明可提及一或多个“用户”，但此类“用户”可指例如与通常在多用户多输入多输出(MU-MIMO)环境的脉络中使用的术语“用户”及“多用户”一致的用户相关联装置。

尽管上文所描述的通信系统的实例可包含根据PAM4 DFE协议而操作的装置及网络装置，但应理解，所描述的系统及方法的实施例可根据其它标准而操作。

应注意，出于识别或区分一者与另一者或其它者的目的，本发明的某些节段可结合装置、操作模式、发射链、天线等提及例如“第一”及“第二”的术语。这些术语不旨在仅仅在时间上或根据一顺序而关联实体(例如，第一装置及第二装置)，尽管在一些情形中，这些实体可包含此关系。这些术语也不限制可在系统或环境内操作的可能实体(例如，装置)的数目。

应理解，上文所描述的系统可提供那些组件中的任一者或每一者的多个组件，且这些组件可设置在独立机器上或在一些实施例中设置在分布式系统中的多个机器上。另外，上文所描述的系统及方法可作为一或多个计算机可读程序或者体现于一或多个制品上或一或多个制品中的可执行指令而提供。所述制品可为软盘、硬盘、CD-ROM、快闪存储器卡、PROM、RAM、ROM或磁带。一般来说，计算机可读程序可以例如LISP、PERL、C、C++、C#、PROLOG的任何编程语言实施或以例如JAVA的任何字节代码语言实施。软件程序或可执行指令可作为目标代码存储在一或多个制品上或一或多个制品中。

虽然对方法及系统的前述书面说明使得所属领域的技术人员能够做出及使用目前被认为是其最佳模式的内容，但所属领域的技术人员将理解及了解本文中的具体实施例、方法及实例的变化、组合及等效内容的存在。因此，本发明方法及系统不应受以上所描述的实施例、方法及实例限制，而是受本发明的范围及精神内的所有实施例及方法限制。

Claims (13)

1.一种用于通信的设备，其包括：

第一组限幅器，其包括用以接收第一输入信号的输入端口，所述第一组限幅器经配置以产生包括所述第一组限幅器的输出的第一限幅器输出信号，所述第一限幅器输出信号以数字方式指示所述第一输入信号的电平；

第一推测性分接头，其包括耦合到所述第一组限幅器的输出端口的输入端口，所述第一推测性分接头经配置以基于第二限幅器输出信号而选择所述第一组限幅器的一子组的输出，其中所述第一推测性分接头包括：

第一组多路复用器，其包括耦合到所述第一组限幅器的输出端口的输入端口，及

第一组锁存器，其包括耦合到所述第一组多路复用器的输出端口的输入端口；

第一解码器，其包括耦合到所述第一推测性分接头的输出端口的输入端口，所述第一解码器经配置以将呈第一数字表示的所述第一组限幅器的所述子组的所述所选择输出解码成第二数字表示；

第一反馈产生器，其包括：

输入端口，其耦合到所述第一解码器的输出端口，及

输出端口，其耦合到所述第一组限幅器的所述输入端口，所述第一反馈产生器经配置以根据所述第一组限幅器的所述子组的所述经解码输出而产生第一反馈信号且在其输出端口处输出所述第一反馈信号；

第二组限幅器，其包括用以接收第二输入信号的输入端口，所述第二组限幅器经配置以产生包括所述第二组限幅器的输出的所述第二限幅器输出信号，所述第二限幅器输出信号以数字方式指示所述第二输入信号的电平；

第二推测性分接头，其包括耦合到所述第二组限幅器的输出端口的输入端口，所述第二推测性分接头经配置以基于所述第一限幅器输出信号而选择所述第二组限幅器的一子组的输出；

第二解码器，其包括耦合到所述第二推测性分接头的输出端口的输入端口，所述第二解码器经配置以将呈所述第一数字表示的所述第二组限幅器的所述子组的所述所选择输出解码成所述第二数字表示；及

第二反馈产生器，其包括：

输入端口，其耦合到所述第二解码器的输出端口，及

输出端口，其耦合到所述第二组限幅器的所述输入端口，所述第二反馈产生器经配置以根据所述第二组限幅器的所述子组的所述经解码输出而产生第二反馈信号且在其输出端口处输出所述第二反馈信号。

2.根据权利要求1所述的设备，

其中所述第一推测性分接头经配置以根据所述第二组限幅器的所述子组的所述所选择输出而选择所述第一组限幅器的所述子组的所述输出，且

其中所述第二推测性分接头经配置以根据所述第一组限幅器的所述子组的所述所选择输出而选择所述第二组限幅器的所述子组的所述输出。

3.根据权利要求1所述的设备，其中所述第二推测性分接头包括：

第二组多路复用器，其包括耦合到所述第二组限幅器的输出端口的输入端口，及

第二组锁存器，其包括耦合到所述第二组多路复用器的输出端口的输入端口。

4.根据权利要求3所述的设备，

其中所述第一组多路复用器的所述输出端口直接耦合到所述第一组锁存器的所述输入端口，且

其中所述第二组多路复用器的所述输出端口直接耦合到所述第二组锁存器的所述输入端口。

5.根据权利要求4所述的设备，

其中所述第一组锁存器的输出端口直接耦合到所述第二组多路复用器的控制端口，且

其中所述第二组锁存器的输出端口直接耦合到所述第一组多路复用器的控制端口。

6.根据权利要求3所述的设备，

其中所述第一组多路复用器中的每一多路复用器是根据所述第二组锁存器的输出而控制，且

其中所述第二组多路复用器中的每一多路复用器是根据所述第一组锁存器的输出而控制。

7.根据权利要求3所述的设备，

其中所述第一组锁存器是根据时钟信号而计时，且

其中所述第二组锁存器是根据所述时钟信号的逆信号而计时。

8.根据权利要求1所述的设备，其进一步包括

第一反馈分接头，其包括：

输入端口，其耦合到所述第一解码器的所述输出端口，及

输出端口，其耦合到所述第二组限幅器的所述输入端口，所述第一反馈分接头经配置以根据所述第一组限幅器的所述子组的所述经解码输出而产生第三反馈信号且在其输出端口处输出所述第三反馈信号，所述第三反馈信号用以修改所述第二输入信号；及

第二反馈分接头，其包括：

输入端口，其耦合到所述第二解码器的所述输出端口，及

输出端口，其耦合到所述第一组限幅器的所述输入端口，所述第二反馈分接头经配置以根据所述第二组限幅器的所述子组的所述经解码输出而产生第四反馈信号且在其输出端口处输出所述第四反馈信号，所述第四反馈信号用以修改所述第一输入信号。

9.一种用于通信的设备，其包括：

第一组限幅器，其包括用以接收第一输入信号的输入端口，所述第一组限幅器经配置以产生包括所述第一组限幅器的输出的第一限幅器输出信号，所述第一限幅器输出信号以数字方式指示所述第一输入信号的电平；

第一推测性分接头，其包括耦合到所述第一组限幅器的输出端口的输入端口，所述第一推测性分接头经配置以基于第二限幅器输出信号而选择所述第一组限幅器的一子组的输出；

第一解码器，其包括耦合到所述第一推测性分接头的输出端口的输入端口，所述第一解码器经配置以将呈第一数字表示的所述第一组限幅器的所述子组的所述所选择输出解码成第二数字表示；以及

第一反馈产生器，其包括：

输入端口，其耦合到所述第一解码器的输出端口，及

输出端口，其耦合到所述第一组限幅器的所述输入端口，所述第一反馈产生器经配置以根据所述第一组限幅器的所述子组的所述经解码输出而产生第一反馈信号且在其输出端口处输出所述第一反馈信号，其中所述第一反馈产生器包括：

单端/差分转换器，其包括：

输入端口，其耦合到所述第一解码器的所述输出端口中的对应输出端口，及

差分输出端口，所述单端/差分转换器经配置以将所述单端/差分转换器的所述输入端口处的单端信号转换成差分信号且通过所述差分输出端口而输出所述差分信号，所述差分信号用以修改所述第一输入信号。

10.根据权利要求9所述的设备，其中所述第一反馈产生器进一步包括：

交叉点控制器，其耦合到所述单端/差分转换器的所述输入端口及所述单端/差分转换器的控制端口，所述交叉点控制器经配置以使所述差分信号中的第一信号的上拉或下拉中的一者延迟，而不使所述第一信号的所述上拉或所述下拉中的另一者延迟。

11.根据权利要求10所述的设备，其进一步包括：

上拉晶体管，其耦合在所述差分输出端口中的一者与所述差分输出端口中的另一者之间。

12.根据权利要求10所述的设备，其中所述单端/差分转换器包括：

P型晶体管及N型晶体管，其彼此并联地耦合在所述单端/差分转换器的所述输入端口与所述差分输出端口中的一者之间，所述P型晶体管的栅极电极耦合到所述交叉点控制器的输出端口，所述N型晶体管的栅极电极耦合到供电端口，在所述供电端口处供应供电电压。

13.根据权利要求9所述的设备，其进一步包括耦合到所述单端/差分转换器的所述差分输出端口的放大器，所述放大器用以放大所述差分信号。

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