CN105322942B - 半导体装置的接收器电路 - Google Patents

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Abstract

一种半导体装置的接收器电路可以包括：锁存单元，锁存单元包括差分输入端子和差分输出端子。接收器电路也可以包括控制单元，控制单元配置成根据先前数据选择性复位被耦接在输入端子与输出端子之间的第一和第二中间节点。

Description

半导体装置的接收器电路
相关申请的交叉引用
本申请主张在2014年7月7日向韩国知识产权局提出的申请号为10-2014-0084574的韩国申请的优先权，在此通过引用将其整体并入此文。
技术领域
各种实施例涉及半导体装置，尤其涉及半导体装置的接收器电路。
背景技术
半导体装置包括接收器电路，以从半导体装置的外接收数据。
为了提升半导体装置的性能，接收器电路可能需要被设计成对输入噪音不敏感并且以低电流操作，以拥有高接收效率。
发明内容
在本发明一实施例中，一种半导体装置的接收器电路可以包括：锁存单元，该锁存单元被配置成根据通过差分输入端子输入的二数据之间的差来改变差分输出端子的逻辑电平；以及复位单元，该复位单元被配置成通过响应于控制信号而选择性复位第一和第二中间节点来执行均衡功能。该半导体装置的接收器电路也可以包括控制单元，该控制单元被配置成根据复位条件和先前输入数据来产生控制信号。
在本发明一实施例中，一种半导体装置的接收器电路可以包括：锁存单元，该锁存单元包括差分输入端子和差分输出端子；以及控制单元，该控制单元被配置成根据先前数据选择性复位被耦接在输入端子与输出端子之间的第一和第二中间节点。
在本发明一实施例中，一种半导体装置的接收器电路可以包括：锁存单元，该锁存单元被配置成根据通过差分输入端子输入的第一数据与第二数据之间的差来改变差分输出端子的逻辑电平；以及反馈信号发生单元，该反馈信号发生单元被配置成将通过锁存差分输出端子的输出而获得的信号输出作为差分反馈信号。该半导体装置的接收器电路也可以包括复位单元，该复位单元被配置成响应于控制信号而通过选择性复位第一和第二中间节点来执行均衡功能；以及控制单元，该控制单元被配置成响应于差分反馈信号和时钟信号而产生控制信号。
附图说明
图1是根据一实施例的半导体装置的接收器电路的表现的电路图。
图2是根据一实施例的半导体装置的接收器电路的表现的电路图。
图3是用于说明图2的接收器电路的操作的波形图。
图4图示系统的示例的表现的框图，该系统采用了根据上述关于图1～3所讨论的实施例的接收器电路。
具体实施方式
在下文中将通过多种实施例参考附图来如下描述根据本发明的半导体装置的接收器电路。
多种实施例可以涉及能够提高接收效率和减少电流消耗的半导体装置的接收器电路。
参考图1，接收器电路100，例如根据本发明实施例的半导体装置，可以包括锁存单元200和复位单元300，接收器电路还可以包括均衡单元400和反馈信号发生单元500。
锁存单元200可以被配置成改变差分输出端子LAT/LATB的逻辑电平。当时钟信号CLK被激活到高电平(例如，电压电平和/或逻辑电平)时，所述逻辑电平的变化可以根据通过差分输入端子IN/INB接收(例如，第一输入端子IN和第二输入端子INB)的两个数据或两个或更多的数据(例如，第一数据和第二数据)之间的差来实施。
当时钟信号CLK被去激活到低电平(例如，电压电平和/或逻辑电平)时，锁存单元200和接地端子GND可以彼此去耦。
锁存单元200可以用交叉耦接锁存器实行，并且可以包括第一至第八晶体管201至208。
第一晶体管201和第三晶体管203可以分别被耦接在电源供应端子VDD与差分输出端子LAT/LATB之间(例如，第一输出端子LAT和第二输出端子的LATB)。
第二晶体管202的源极和漏极可以分别耦接到第一晶体管201的栅极和第三晶体管203的栅极。
第二晶体管202的栅极可以被配置成接收时钟信号CLK。
第四晶体管204和第五晶体管205可以分别被耦接在差分输出端子LAT/LAB与中间节点MIDB/MID之间(例如，第一中间节点MIDB和第二中间节点MID)。
中间节点MIDB/MIB可以包括在输出端子与输入端子之间(也就是，在差分输出端子的LAT/LATB与差分输入端子IN/INB之间)的节点，。
例如，中间节点MIDB/MIB可以包括第一节点MIDB和第二节点MIB，该第一节点MIDB被耦接在输出端子LAT与输入端子IN之间，该第二节点MID被耦接在输出端子LATB与输入端子INB之间。
第六晶体管206与第七晶体管207可以分别被耦接至中间节点MIDB/MID。
差分输入端子IN/INB可以分别被耦接至第六和第七晶体管206和207的栅极。
第八晶体管208的漏极可以共同连接到第六和第七晶体管206和207的源极。
第八晶体管208的栅极可以被配置成接收时钟信号CLK，第八晶体管208的源极可以被耦接到接地端子GND。
复位单元300可以被配置成当时钟信号CLK被去激活时将差分输出端子LAT/LATB与中间节点MIDB和MID复位到电源供应端子VDD的电平。
复位单元300可以包括第一至第四晶体管301至304。
第一晶体管301和第二晶体管302可以分别被耦接在电源供应端子VDD与差分输出端子LAT/LATB之间。
第三晶体管303和第四晶体管304可以分别被耦接在电源供应端子VDD与中间输出端子MIDB/MIB之间。
第一晶体管301的栅极可以耦接到第三晶体管303的栅极。该第三晶体管303的栅极可以被配置成接收时钟信号。
第二晶体管302的栅极可以耦接到第四晶体管304的栅极。该第四晶体管304的栅极可以被配置成接收时钟信号。
均衡单元400可以被配置成响应于差分反馈信号FEED/FEEDB而通过调整差分输出端子LAT/LATB的电压电平来执行均衡功能。
均衡单元400可以包括第一至第三晶体管401至403。
差分输出端子LAT/LATB可以分别耦接到第一和第二晶体管401和402。
第一晶体管401的栅极可以被配置成接收差分反馈信号FEED/FEEDB的反馈信号FEED，第二晶体管402的栅极可以被配置成接收差分反馈信号FEED/FEEDB的反馈信号FEED。
第三晶体管403的漏极可以共同耦接到第一晶体管401的源极和第二晶体管402的源极，第三晶体管403的源极可以被耦接到接地端子GND。第三晶体管403的栅极可以被配置成接收时钟信号CLK。
反馈信号发生单元500可以被配置成产生通过锁存先前输入数据而获得的信号(也就是，通过锁存差分输出端子LAT/LATB的输出而获得的信号)作为差分反馈信号FEED/FEEDB。
反馈信号发生单元500可以包括第一至第四反相器501、502、505、和508与第一至第四晶体管503、504、506、和507。
第一和第二反相器501和502可以被配置成反相并输出差分输出端子LAT/LATB的逻辑电平。
第三反相器505和第一到第四晶体管503、504、506、和507可以被配置成响应于差分输出端子LAT/LATB的逻辑电平和信号LAT1B和LAT1的逻辑电平而改变差分反馈信号FEED/FEEDB的电平，信号LAT1B和LAT1的逻辑电平通过反相差分输出端子的LAT/LATB的逻辑电平而获得。
例如，第一晶体管503的栅极和第三晶体管506的栅极可以分别从差分输出端子的LAT/LATB接收信号。第二晶体管504的栅极和第四晶体管507的栅极可以分别接收信号LAT1和LAT1B。第三反相器505的输入可以被耦接在第一晶体管503与第二晶体管504之间。第三反相器505的输出可以被耦接在第三和第四晶体管506与507之间。第一晶体管503和第三晶体管506也可以被耦接到电源供应端子VDD。第二晶体管504和第四晶体管507可以耦接到接地端子GND。
参考图2，根据一实施例的半导体装置的接收器电路101可以包括锁存单元200、复位单元700、反馈信号发生单元800、和控制单元900。
锁存单元200可以被配置成改变差分输出端子LAT/LATB的逻辑电平。当时钟信号CLK被激活到高电平时，所述逻辑电平的变化可以根据通过差分输入端子IN/INB接收的两个数据或两个或更多的数据之间的差来实施。
当时钟信号CLK被去激活到低电平时，锁存单元200和接地端子GND可以彼此去耦。
锁存单元200可以用交叉耦接锁存器实现，并且可以包括第一至第八晶体管201至208。
第一晶体管201和第三晶体管203可以被分别耦接在电源供应端子VDD与差分输出端子的LAT/LATB之间。
第二晶体管202的源极和漏极可以分别耦接到第一晶体管201的栅极和第三晶体管203的栅极。
第二晶体管202的栅极可以被配置成接收时钟信号CLK。
第四晶体管204和第五晶体管205可以分别被耦接在差分输出端子LAT/LAB与中间节点MIDB/MID之间。
中间节点MIDB/MIB可以包括在输出端子与输入端子之间(也就是，在差分输出端子LAT/LATB与差分输入端子IN/INB之间)的节点。
第六和第七晶体管206和207的漏极可以被耦接到各自的中间节点MIDB/MID。
差分输入端子IN/INB可以被耦接到第六和第七晶体管206和207各自的栅极。
第八晶体管208的栅极可以被共同耦接到第六和第七晶体管206和207的源极。
第八晶体管208的栅极可以被配置成接收时钟信号CLK，第八晶体管208的源极可以被耦接到接地端子GND。
复位单元700可以被配置成通过响应于控制信号OUTFEED/OUTBFEED而选择性复位中间节点MIDB/MID来实施均衡功能。
例如，复位单元700可以通过选择性地复位中间节点MIDB/MIB中的任一个来执行均衡功能。中间节点MIDB/MIB的任一个可以响应于所述控制信号OUTFEED/OUTBFEED而被复位到电源端子VDD的电平。
此外，复位单元700可以被配置成复位所述差分输出端子的LAT/LATB。差分输出端子LAT/LATB可以响应于时钟信号CLK而被复位到电源端子VDD的电平。
复位单元700可以包括第一至第四晶体管701至704。
第一晶体管701的源极可以被耦接到电源供应端子VDD。第一晶体管701的漏极可以被耦接到差分输出端子LAT/LATB中的输出端子LAT。第一晶体管701的栅极可以被配置成接收时钟信号CLK。
第二晶体管702的源极可以被耦接到电源供应端子VDD。第二晶体管702的漏极可以被耦接到差分输出端子的LAT/LATB中的输出端子LATB。第二晶体管702的栅极可以接收时钟信号CLK。
第三晶体管703的源极可以被耦接到电源供应端子VDD。第三晶体管703的漏极可以被耦接到中间节点MID/MIDB种的中间节点MIDB。第三晶体管703的栅极可以接收控制信号OUTFEED/OUTBFEED中的控制信号OUTFEED。
第四晶体管704的源极可以被耦接到电源供应端子VDD。第四晶体管704的漏极可以被耦接到中间节点MID/MIDB中的中间节点MID。第四晶体管704的栅极可以接收控制信号OUTFEED/OUTBFEED中的控制信号OUTFEED。
反馈信号发生单元800可以被配置成输出通过锁存先前输入数据而获得的信号(也就是，通过锁存差分输出端子LAT/LATB的输出而获得的信号)，作为差分反馈信号OUT/OUTB。。
反馈信号发生单元800可以包括第一至第四反相器801、802、805、和808和第一至第四晶体管803、804、806、和807。
第一和第二反相器801和802可以被配置成反相并输出差分输出端子LAT/LATB的逻辑电平。。
第三反相器805和第一到第四晶体管803、804、806、及807可以被配置成响应于差分输出端子LAT/LATB的逻辑电平和信号LAT1B和LAT1的逻辑电平而改变差分反馈信号OUT/OUTB的逻辑电平，信号LAT1B和LAT1的逻辑电平通过反相差分输出端子LAT/LATB的逻辑电平而获得。
例如，第一晶体管803的栅极和第三晶体管806的栅极可以分别从差分输出端子LAT/LATB接收信号。第二晶体管804的栅极和第四晶体管807的栅极可以分别接收信号LAT1和LAT1B。第三反相器805的输入可以被耦接在第一晶体管803与第二晶体管804之间。第三反相器805的输出可以被耦接在第三和第四晶体管807和807之间。第一晶体管803和第三晶体管806也可以被耦接到电源端子VDD。第二晶体管804和第四晶体管807可以耦接到接地端子GND。
控制单元900可以被配置成产生控制信号OUTFEED/OUTBFEED，以根据先前输入数据在接收器电路101的复位条件期间选择性复位中间节点MID/MIDB，。
控制单元900可以使用差分反馈信号OUT/OUTB作为先前输入数据。
差分反馈信号OUT/OUTB可以包括通过锁存先前输入数据而获得的信号。
控制单元900可以使用反相时钟信号CLKB作为接收器电路101的复位条件。
接收器电路101可以在时钟信号CLK被去激活(也就是，在低电平周期期间)时被复位。在时钟信号CLK的低电平期间，反相时钟信号CLKB可以保持高电平。
控制单元900可以组合差分反馈信号OUT/OUTB和反相时钟信号CLKB，并产生控制信号OUTFEED/OUTBFEED。
控制单元900可以包括：第一NAND栅901和第二NAND栅902。
第一NAND栅901可以产生控制信号OUTFEED。控制信号OUTFEED可以通过用第一NAND栅901对反馈信号OUTB与反相时钟信号CLKB实施NAND运算而被产生。
第二NAND栅902可以产生控制信号OUTBFEED。控制信号OUTFEED可以通过用第二NAND栅902对反馈信号OUT与反相时钟信号CLKB实施NAND运算而被产生。
根据实施例，接收器电路101的操作将参照图3来描述。
参考图3，数据是通过输入端子IN被输入，并且时钟信号CLK和反相时钟信号CLKB被接收。
在第一时刻t0中，反相时钟信号CLKB转变到高电平。
在第一时刻t0中，先前数据，也就是，反馈信号OUT和反馈信号OUTB分别是在低电平和高电平时。
由于反相时钟信号CLKB在高电平、反馈信号OUT在低电平、并且反馈信号OUTB在高电平，控制单元900在高电平输出控制信号OUTFEED，并在低电平输出控制信号OUTBFEED。
由于控制信号OUTFEED在高电平且控制信号OUTBFEED在低电平，复位单元700仅仅将第一和第二中间节点MIDB和MID中的第二中间节点MID复位到电源供应端子VDD的电平。
第一中间节点MIDB的电压电平因由锁存单元200的输入数据接收操作所引起的电压变化而下降，并变得低于电源供应端子VDD的电平。
也就是，根据图2中输出端子LAT和输入端子IN的电压变化和被耦接到输出端子LAT和输入端子IN的晶体管，第一中间节点MIDB的电压电平变得低于电源供应端子VDD的电平。
如第一中间节点MIDB的电压电平变得低于电源供应端子VDD的电平，而第二中间节点MID被复位到电源供应端子VDD的电平，均衡功能，也就是，DFE(判定反馈均衡)功能可以被实施。
然后，在第二时刻t1，通过锁存在第一时刻t0输入的高电平数据而获得的反馈信号OUT转变到高电平，且反馈信号OUTB转变到低电平。
在第三时刻t3，反相时钟信号CLKB转变到高电平，反馈信号OUT在高电平，以及反馈信号OUTB在低电平。因此，控制单元900输出控制信号OUTFEED在低电平，并输出控制信号OUTBFEED在高电平。
由于控制信号OUTFEED是在低电平和控制信号OUTBFEED是在高电平，复位单元700仅仅将第一和第二中间节点MIDB和MID中的第一中间节点MIDB复位到电源供应端子VDD的电平。
第二中间节点MID的电压电平因由锁存单元200的输入数据接收操作所引起的电压变化而下降，并变得比电源供应端子VDD的电平更低。
也就是，根据图2中输出端子LATB和输入端子INB的电压变化和被耦接到输出端子LATB和输入端子INB的晶体管，第二中间节点MID的电压电平变得比电源供应端子VDD的电平更低。
根据一实施例，接收器电路101可以使用用于复位功能的电路结构根据先前数据电平选择性复位第一和第二中间节点MIDB和MID中的任一个，而无需向差分输出端子LAT/LATB添加独立的用于均衡的晶体管。因此，接收器电路101可以同时实施复位和均衡功能。
由于复位和均衡功能每次通过用于复位功能的电路结构被接收，接收效率可以被提高，并且消耗电流可以被减少。
上述讨论的接收器电路(见图1-3)在存储器件、处理器和计算机系统的设计上特别有用。举例来说，参照图4，图示运用根据所述实施例的接收器电路的系统的框图，总体上由附图标记1000标示。系统1000可以包括一个或多个处理器或中央处理器(CPU)1100。中央处理器1100可以独立使用或与其他中央处理器结合使用。尽管CPU1100将被称作主要为单数形式，本领域技术人员可以了解的是，具有任意数量的物理或逻辑的中央处理器的系统将可以被实现。
芯片组1150可操作地耦接至中央处理器1100，芯片组1150为中央处理器1100与系统1000的其他组件之间信号的通信路径。其他组件可以包括存储器控制器1200、输入/输出(“I/O”)总线1250以及磁盘驱动器控制器1300。根据系统1000的配置，许多不同信号中的任一个都可以通过芯片组1150传输，本领域技术人员可以理解所述信号遍及系统1000的路线可以被容易地调整，无须变更系统的基本特性。
承上所述，存储器控制器1200可操作地耦接至芯片组1150。存储器控制器1200可以包括上述参照图1～3所讨论的至少一种接收器电路。因此，存储器控制器1200可以通过芯片组1150接收自处理器1100提供的请求。在替代实施例中，存储器控制器1200集成到芯片组1150中。存储器控制器1200也可以可操作地耦接至一个或多个存储器件1350。在一实施例中，存储器件1350可以包括至少一个以上参照图1至图3所讨论的接收器电路，存储器件1350可以包括多个字线与多个位线，以定义多个存储器单元。存储器件1350可以为多种工业标准存储器类型中的任意一种，包括(但不限于)单列直插式存储器模块(SIMMs,single inline memory modules)和双列直插式存储器模块(DIMMs,dual inline memorymodules)。此外，存储器件1350可以通过储存指令与数据两种而便于安全的移除外部数据储存装置。
芯片组1150也可以耦接至I/O总线1250。I/O总线1250可以用作从芯片组1150至I/O装置1410、1420和1430的信号通信路径。所述I/O装置1410、1420和1430可以包括鼠标1410、视频显示器1410或键盘1430。I/O总线1250可以运用各类通信协议中的任一种来与所述I/O装置1410、1420和1430通信。此外，I/O总线1250可以被集成到芯片组1150中。
磁盘驱动器控制器1450(例如内部磁盘驱动器)也可操作地耦接至芯片组1150。磁盘驱动器控制器1450可以用作芯片组1150与一个或多个内部磁盘驱动器1450之间的通信路径。内部磁盘驱动器1450可以通过存储指令与数据两种而便于外部数据储存装置的断开。磁盘驱动器控制器1300和所述内部磁盘驱动器1450可以虚拟上使用任何通信协议类型(包括上面针对I/O总线1250而提到的那些中的全部)彼此通信或与芯片组1150通信。
值得一提的是，关于图4描述的系统1000仅是运用以上关于图1至3所讨论的接收器电路的系统的一个示例。在替代实施例中，例如移动电话或数字相机，部件可以不同于图4中所述的实施例。
虽然上面已经说明了各种具体实施例，不过本领域技术人员将明白所说明的具体实施例仅为范例。因此，此处说明的半导体装置不应受限于所说明的具体实施例。而是，当与上述说明与附图结合时，此处叙述的半导体装置应只受限于随后的权利要求。
通过以上说明可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体装置的接收器电路，包括：
锁存单元，被配置成根据通过差分输入端子输入的二数据之间的差来改变差分输出端子的逻辑电平；
复位单元，被配置成响应于控制信号而通过选择性复位第一中间节点和第二中间节点来执行均衡功能；以及
控制单元，被配置成根据复位条件和先前输入数据来产生所述控制信号。
技术方案2.如技术方案1所述的接收器电路，其中所述复位单元被配置成将在所述第一中间节点和第二中间节点之中选中的任一中间节点复位至电源供应端子的电平。
技术方案3.如技术方案2所述的接收器电路，其中另一中间节点的电压电平下降至低于所述电源供应端子的电平的低电平。
技术方案4.如技术方案1所述的接收器电路，其中所述复位单元响应于时钟信号而将所述差分输出端子复位至所述电源供应端子的电平。
技术方案5.如技术方案1所述的接收器电路，其中所述控制单元使用时钟信号作为所述复位条件。
技术方案6.如技术方案1所述的接收器电路，其中所述控制单元使用通过锁存所述差分输出端子的输出而得到的信号作为所述先前输入数据。
技术方案7.如技术方案1所述的接收器电路，其中所述控制单元被配置成通过将时钟信号与通过锁存所述差分输出端子的输出而获得的信号进行组合来产生所述控制信号。
技术方案8.一种半导体装置的接收器电路，包括：
锁存单元，包括差分输入端子和差分输出端子；以及
控制单元，被配置成根据先前数据选择性复位第一中间节点和第二中间节点。
技术方案9.如技术方案8所述的接收器电路，其中所述控制单元被配置成将所述第一中间节点和第二中间节点中的任一个复位至电源供应端子的电平。
技术方案10.如技术方案9所述的接收器电路，其中另一中间节点的电压电平下降至低于所述电源供应端子的电平的低电平。
技术方案11.如技术方案8所述的接收器电路，其中所述差分输出端子响应于时钟信号而被复位至所述电源供应端子的电平。
技术方案12.如技术方案8所述的接收器电路，其中所述控制单元被配置成根据通过锁存所述差分输出端子的输出而得到的信号来确定所述先前数据。
技术方案13.如技术方案12所述的接收器电路，其中所述控制单元被配置成：响应于通过将时钟信号与通过锁存所述差分输出端子的输出而得到的信号进行组合而得到的结果，选择性复位所述第一中间节点和第二中间节点。
技术方案14.一种半导体装置的接收器电路，包括：
锁存单元，被配置成根据通过差分输入端子输入的第一数据与第二数据之间的差来改变差分输出端子的逻辑电平；
反馈信号发生单元，被配置成将通过锁存所述差分输出端子的输出而获得的信号输出作为差分反馈信号；
复位单元，被配置成响应于控制信号而通过选择性复位第一中间节点和第二中间节点来执行均衡功能；以及
控制单元，被配置成响应于所述差分反馈信号和时钟信号而产生所述控制信号。
技术方案15.如技术方案14所述的接收器电路，其中所述复位单元被配置成将在所述第一中间节点和第二中间节点之中选中的任一中间节点复位至电源供应端子的电平。
技术方案16.如技术方案15所述的接收器电路，其中另一中间节点的电压电平下降至低于所述电源供应端子的电平的低电平。
技术方案17.如技术方案14所述的接收器电路，其中所述复位单元被配置成响应于时钟信号而将所述差分输出端子复位至所述电源供应端子的电平。
技术方案18.如技术方案1所述的接收器电路，其中所述第一中间节点被耦接在所述差分输入端子之一与所述差分输出端子之一之间；
其中所述第二中间节点被耦接在所述差分输入端子中的不同于所述第一中间节点耦接的差分输入端子的一个差分输入端子与所述差分输出端子中的不同于所述第一中间节点耦接的差分输出端子的一个差分输出端子之间。
技术方案19.如技术方案8所述的接收器电路，其中所述第一中间节点被耦接在所述差分输入端子之一与所述差分输出端子之一之间；
其中所述第二中间节点被耦接在所述差分输入端子中的不同于所述第一中间节点耦接的差分输入端子的一个差分输入端子与所述差分输出端子中的不同于所述第一中间节点耦接的差分输出端子的一个差分输出端子之间。
技术方案20.如技术方案14所述的接收器电路，其中所述第一中间节点被耦接在所述差分输入端子之一与所述差分输出端子之一之间；
其中所述第二中间节点被耦接在所述差分输入端子中的不同于所述第一中间节点耦接的差分输入端子的一个差分输入端子与所述差分输出端子中的不同于所述第一中间节点耦接的差分输出端子的一个差分输出端子之间。

Claims (19)

1.一种半导体装置的接收器电路，包括：
锁存单元，被配置成根据通过差分输入端子输入的二数据之间的差来改变差分输出端子的逻辑电平；
复位单元，被配置成响应于控制信号而通过选择性复位第一中间节点和第二中间节点之中的一种来执行均衡功能；以及
控制单元，被配置成根据复位条件和先前输入数据来产生所述控制信号。
2.如权利要求1所述的接收器电路，其中所述复位单元被配置成响应于所述控制信号而仅将所述第一中间节点和第二中间节点之中的一种复位。
3.如权利要求2所述的接收器电路，其中另一中间节点的电压电平下降至低于电源供应端子的电平的低电平。
4.如权利要求1所述的接收器电路，其中所述复位单元响应于时钟信号而将所述差分输出端子复位至电源供应端子的电平。
5.如权利要求1所述的接收器电路，其中所述控制单元使用时钟信号作为所述复位条件。
6.如权利要求1所述的接收器电路，其中所述控制单元使用通过锁存所述差分输出端子的输出而得到的信号作为所述先前输入数据。
7.如权利要求1所述的接收器电路，其中所述控制单元被配置成通过将时钟信号与通过锁存所述差分输出端子的输出而获得的信号进行组合来产生所述控制信号。
8.如权利要求1所述的接收器电路，其中所述第一中间节点被耦接在所述差分输入端子之一与所述差分输出端子之一之间；
其中所述第二中间节点被耦接在所述差分输入端子中的不同于所述第一中间节点耦接的差分输入端子的一个差分输入端子与所述差分输出端子中的不同于所述第一中间节点耦接的差分输出端子的一个差分输出端子之间。
9.一种半导体装置的接收器电路，包括：
锁存单元，包括差分输入端子和差分输出端子；以及
控制单元，被配置成根据先前数据选择性复位第一中间节点和第二中间节点之中的一种，
其中所述控制单元被配置成响应于控制信号而仅将所述第一中间节点和第二中间节点之中的一种复位。
10.如权利要求9所述的接收器电路，其中另一中间节点的电压电平下降至低于电源供应端子的电平的低电平。
11.如权利要求9所述的接收器电路，其中所述差分输出端子响应于时钟信号而被复位至电源供应端子的电平。
12.如权利要求9所述的接收器电路，其中所述控制单元被配置成根据通过锁存所述差分输出端子的输出而得到的信号来确定所述先前数据。
13.如权利要求12所述的接收器电路，其中所述控制单元被配置成：响应于通过将时钟信号与通过锁存所述差分输出端子的输出而得到的信号进行组合而得到的结果，选择性复位所述第一中间节点和第二中间节点之中的一种。
14.如权利要求9所述的接收器电路，其中所述第一中间节点被耦接在所述差分输入端子之一与所述差分输出端子之一之间；
其中所述第二中间节点被耦接在所述差分输入端子中的不同于所述第一中间节点耦接的差分输入端子的一个差分输入端子与所述差分输出端子中的不同于所述第一中间节点耦接的差分输出端子的一个差分输出端子之间。
15.一种半导体装置的接收器电路，包括：
锁存单元，被配置成根据通过差分输入端子输入的第一数据与第二数据之间的差来改变差分输出端子的逻辑电平；
反馈信号发生单元，被配置成将通过锁存所述差分输出端子的输出而获得的信号输出作为差分反馈信号；
复位单元，被配置成响应于控制信号而通过选择性复位第一中间节点和第二中间节点之中的一种来执行均衡功能；以及
控制单元，被配置成响应于所述差分反馈信号和时钟信号而产生所述控制信号。
16.如权利要求15所述的接收器电路，其中所述复位单元被配置成响应于所述控制信号而仅将所述第一中间节点和第二中间节点之中的一种复位。
17.如权利要求16所述的接收器电路，其中另一中间节点的电压电平下降至低于电源供应端子的电平的低电平。
18.如权利要求15所述的接收器电路，其中所述复位单元被配置成响应于时钟信号而将所述差分输出端子复位至电源供应端子的电平。
19.如权利要求15所述的接收器电路，其中所述第一中间节点被耦接在所述差分输入端子之一与所述差分输出端子之一之间；
其中所述第二中间节点被耦接在所述差分输入端子中的不同于所述第一中间节点耦接的差分输入端子的一个差分输入端子与所述差分输出端子中的不同于所述第一中间节点耦接的差分输出端子的一个差分输出端子之间。
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