TWI657661B - 半導體裝置之接收器電路 - Google Patents

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Abstract

一種半導體裝置之接收器電路可包含：一鎖存單元，該鎖存單元包括差動輸入端子及差動輸出端子。該接收器電路也可包含一控制單元，該控制單元設置成選擇性重置第一及第二中間節點，該第一及第二中間節點根據先前數據被耦接在該輸入端子與該輸出端子之間。

Description

半導體裝置之接收器電路
本說明書內多種實施例係關於半導體裝置，尤其係關於半導體裝置之一接收器電路。
本發明主張的優先權為在2014年7月7日向韓國智慧財產局提出申請的申請案，其韓國申請案號為10-2014-0084574，在此併入其全部參考內容。
一半導體裝置包含一接收器電路，以從該半導體裝置之外接收數據。
為了提升半導體裝置的效能，該接收器電路或許需要被設計成對輸入噪音不敏感及操作於低電流，以擁有一高接收效率。
根據本發明一實施例，一半導體裝置之一接收器電路可包含：一鎖存單元，該鎖存單元被設置成根據透過差動輸入端子輸入之二數據之間的差改變差動輸出端子之邏輯位準；以及一重置單元，該重置單元被設置成藉由選擇性重置第一及第二中間節點實施一均衡功能，以回應控制訊號。一半導體裝置之接收器電路也可包含一控制單元，該控制單元被設置成根據一重置條件及先前輸入數據產生該等控制訊號。
根據本發明一實施例，一半導體裝置之一接收器電路可包 含：一鎖存單元，該鎖存單元包括差動輸入端子及差動輸出端子；以及一控制單元，該控制單元被設置成選擇性重置第一和第二中間節點，該第一及第二中間節點根據先前數據被耦接在該輸入端子與該輸出端子之間。
根據本發明一實施例，一鎖存單元，該鎖存單元被設置成根據透過差動輸入端子輸入之二數據之間的差改變差動輸出端子之邏輯位準；以及一反饋訊號產生單元，該反饋訊號產生單元被設置成輸出訊號，該訊號藉由鎖存差動輸出端子之輸出而獲得，作為差動反饋訊號。一半導體裝置之接收器電路也可包含一重置單元，該重置單元被設置成藉由選擇性重置第一及第二中間節點實施一均衡功能，以回應控制訊號；以及一控制單元，該控制單元被設置成產生該控制訊號，回應差動反饋訊號及一時脈訊號。
100‧‧‧接收器電路
101‧‧‧接收器電路
200‧‧‧鎖存單元
201‧‧‧第一電晶體
202‧‧‧第二電晶體
203‧‧‧第三電晶體
204‧‧‧第四電晶體
205‧‧‧第五電晶體
206‧‧‧第六電晶體
207‧‧‧第七電晶體
208‧‧‧第八電晶體
300‧‧‧重置單元
301‧‧‧第一電晶體
302‧‧‧第二電晶體
303‧‧‧第三電晶體
304‧‧‧第四電晶體
400‧‧‧均衡單元
401‧‧‧第一電晶體
402‧‧‧第二電晶體
403‧‧‧第三電晶體
500‧‧‧反饋訊號產生單元
501‧‧‧第一反相器
502‧‧‧第二反相器
503‧‧‧第一電晶體
504‧‧‧第二電晶體
505‧‧‧第三反相器
506‧‧‧第三電晶體
507‧‧‧第四電晶體
508‧‧‧第四反相器
700‧‧‧重置單元
701‧‧‧第一電晶體
702‧‧‧第二電晶體
703‧‧‧第三電晶體
704‧‧‧第四電晶體
800‧‧‧反饋訊號產生單元
801‧‧‧第一反相器
802‧‧‧第二反相器
803‧‧‧第一電晶體
804‧‧‧第二電晶體
805‧‧‧第三反相器
806‧‧‧第三電晶體
807‧‧‧第四電晶體
808‧‧‧第四反相器
900‧‧‧控制單元
901‧‧‧第一NAND閘
902‧‧‧第二NAND閘
VDD‧‧‧電源供應端子
GND‧‧‧接地端子
CLK‧‧‧時脈訊號
CLKB‧‧‧反相時脈訊號
MIDB‧‧‧第一中間節點
MID‧‧‧第二中間節點
IN‧‧‧第一輸入端子
INB‧‧‧第二輸入端子
LAT‧‧‧第一輸出端子
LATB‧‧‧第二輸出端子
LAT1‧‧‧訊號
LAT1B‧‧‧訊號
FEED‧‧‧反饋訊號
FEEDB‧‧‧反饋訊號
OUT‧‧‧反饋訊號
OUTB‧‧‧反饋訊號
OUTFEED‧‧‧控制訊號
OUTBFEED‧‧‧控制訊號
t0‧‧‧第一時刻
t1‧‧‧第二時刻
t2‧‧‧第三時刻
1000‧‧‧系統
1100‧‧‧處理器
1150‧‧‧晶片組
1200‧‧‧記憶體控制器
1250‧‧‧輸入/輸出匯流排
1300‧‧‧磁碟機控制器
1350‧‧‧記憶體裝置
1410‧‧‧I/O裝置(滑鼠)
1420‧‧‧I/O裝置(視訊顯示器)
1430‧‧‧I/O裝置(鍵盤)
1450‧‧‧內部磁碟機
〔圖1〕係根據本發明一實施例之一半導體裝置之一接收器電路之一代表的一電路圖。
〔圖2〕係根據本發明一實施例之一半導體裝置之一接收器電路之一代表的一電路圖。
〔圖3〕係用於說明圖2之接收器電路之操作的一波形圖。
〔圖4〕係例示與上述討論之關於圖1~3的實施例一致之運用該接收器電路之一系統之一代表之一例的一方塊圖。
底下將透過多種實施例及參考附圖以根據本發明敘述一半 導體裝置之一接收器電路。
多種實施例可被應用於一半導體裝置之一接收器電路，該接收器電路能夠提高接收效率及減少電流消耗。
參考圖1，一接收器電路100，例如在半導體裝置中，根據本發明一實施例可以包含一鎖存單元200和一重置單元300，該接收器電路還可以包括一均衡單元400及一反饋訊號產生單元500。
該鎖存單元200可以被配置成改變差動輸出端子LAT/LATB之邏輯位準。當一時脈訊號CLK被啟用到一高位準(例如，電壓位準和/或邏輯位準)時，差動輸出端子LAT/LATB之邏輯位準的變化可根據兩個數據或兩個或更多的數據(例如，第一數據和第二數據)之間的差來實施，該等數據透過差動輸入端子IN/INB被接收(例如，一第一輸入端子IN及一第二輸入端子INB)。
當該時脈訊號CLK被停用到一低位準(例如，電壓位準和/或邏輯位準)時，該鎖存單元200和一接地端子GND可彼此解耦。
該鎖存單元200可用一交叉耦合鎖存器實行，並且可包含第一至第八電晶體201至208。
該第一電晶體201和該第三電晶體203可分別被耦合在一電源供應端子VDD和差動輸出端子LAT/LATB之間(例如，一第一輸出端子LAT和一第二輸出端子的LATB)。
該第二電晶體202的源極和汲極可分別耦合到第一電晶體201的閘極及第三電晶體203的閘極。
該第二電晶體202的閘極可被配置成接收該時脈訊號CLK。
該第四電晶體204和該第五電晶體205可分別被耦合在差動輸出端子的LAT/LAB與該等中間節點MIDB/MID之間(例如，一第一中間節點MIDB及一第二中間節點MID)。
該等中間節點MIDB/MID可包含在該輸出端子與該輸入端子之間的節點，也就是，在差動輸出端子的LAT/LATB與差動輸入端子IN/INB之間。
例如，該等中間節點MIDB/MID可包括一第一節點MIDB及一第二節點MID，該第一節點MIDB被耦合在該輸出端子LAT與該輸入端子IN之間，該第二節點MID被耦合在該輸出端子LATB與該輸入端子INB之間。
該第六電晶體206與該第七電晶體207可分別被耦合到該等中間節點MIDB/MID上。
差動輸入端子IN/INB可分別被耦合到該第六電晶體206的閘極和該第七電晶體207的閘極。
該第八電晶體208的汲極可以共同連接到該第六電晶體206的源極和該第七電晶體207的源極。
該第八電晶體208的閘極可被配置成接收該時脈訊號CLK，該第八電晶體208的源極可被耦合到該接地端子GND。
當該時脈訊號CLK被停用，該重置單元300可被配置成重置差動輸出端子LAT/LATB與該等中間節點MIDB和MID到該電源供應端子VDD的位準。
該重置單元300可包括第一電晶體301、第二電晶體302、第三電晶體303及第四電晶體304。
該第一電晶體301和該第二電晶體302可分別被耦合在該電源供應端子VDD與差動輸出端子LAT/LATB之間。
該第三電晶體303和該第四電晶體304可分別被耦合在該電源供應端子VDD和該中間節點MIDB/MID之間。
該第一電晶體301的閘極可耦合到該第三電晶體303的閘極，該第三電晶體303的閘極可以被配置成接收一時脈訊號。
該第二電晶體302的閘極可耦合到該第四電晶體304的閘極，該第四電晶體304的閘極可以被配置成接收一時脈訊號。
該均衡單元400可被配置成藉由調整差動輸出端子LAT/LATB的電壓位準實施一均衡功能，回應差動反饋訊號FEED/FEEDB。
該均衡單元400可包括第一電晶體401、第二電晶體402及第三電晶體403。
差動輸出端子LAT/LATB可分別耦合到該第一電晶體401和該第二電晶體402。
該第一電晶體401的閘極可被配置成接收差動反饋訊號FEED/FEEDB的反饋訊號FEED，該第二電晶體402的閘極可被配置成接收差動反饋訊號FEED/FEEDB的反饋訊號FEEDB。
該第三電晶體403的汲極可共同耦合到該第一電晶體401的源極及該第二電晶體402的源極，該第三電晶體403的源極可被耦合到接地端子GND。該第三電晶體403的閘極可被配置成接收該時脈訊號CLK。
反饋訊號產生單元500可被配置成產生訊號，該訊號藉由鎖存先前輸入數據而獲得，也就是，該訊號藉由鎖存差動輸出端子LAT/LATB 的輸出而獲得，作為差動反饋訊號FEED/FEEDB。
反饋訊號產生單元500可包含第一反相器501、第二反相器502、第三反相器505、第四反相器508、第一電晶體503、第二電晶體504、第三電晶體506及第四電晶體507。
該第一反相器501和該第二反相器502可被配置成反相並輸出差動輸出端子LAT/LATB之邏輯位準。
該第三反相器505和第一電晶體503、第二電晶體504、第三電晶體506及第四電晶體507可以被配置成改變差動反饋訊號FEED/FEEDB的位準，以回應差動輸出端子LAT/LATB之邏輯位準及該訊號LAT1B和LAT1之邏輯位準，該等訊號LAT1B和LAT1之邏輯位準藉由反相差動輸出端子的LAT/LATB之邏輯位準而獲得。
例如，該第一電晶體503的閘極及該第三電晶體506的閘極可分別從差動輸出端子LAT/LATB接收訊號。該第二電晶體504的閘極和該第四電晶體507的閘極可分別接收該訊號LAT1和LAT1B。該第三反相器505的輸入可被耦合在該第一電晶體503與該第二電晶體504之間。該第三反相器505的輸出可被耦合在該第三和第四電晶體506與507之間。該第一電晶體503和該第三電晶體506可被耦合到電源供應端子VDD。該第二電晶體504和第四電晶體507可耦合到一接地端子GND。
參考圖2，一半導體裝置之一接收器電路101根據一實施例可包含一鎖存單元200、一重置單元700、一反饋訊號產生單元800、及一控制單元900。
該鎖存單元200可被配置成改變差動輸出端子LAT/LATB之 邏輯位準。當一時脈訊號CLK被啟用到一高位準，差動輸出端子LAT/LATB之邏輯位準的變化可根據兩個數據或兩個或更多的數據之間的差來實施，該等數據透過差動輸入端子IN/INB被接收。
當該時脈訊號CLK被停用到一低位準，該鎖存單元200和一接地端子GND可以彼此解耦。
該鎖存單元200可用一交叉耦合鎖存器實現，並且可以包含第一電晶體201、第二電晶體202、第三電晶體203、第四電晶體204、第五電晶體205、第六電晶體206、第七電晶體207及第八電晶體208。
該第一電晶體201和該第三電晶體203可被分別耦接在一電源供應端子VDD和差動輸出端子的LAT/LATB之間。
該第二電晶體202的源極和汲極可分別耦合到該第一電晶體201的閘極和該第三電晶體203的閘極。
該第二電晶體202的閘極可被配置成接收該時脈訊號CLK。
該第四電晶體204和該第五電晶體205可分別被耦合在差動輸出端子LAT/LATB與中間節點MIDB/MID之間。
該等中間節點MIDB/MID可包括在該輸出端子與該輸入端子之間的節點，也就是，在差動輸出端子LAT/LATB與差動輸入端子IN/INB之間。
該第六電晶體206的汲極和該第七電晶體207的汲極可被耦合到各自的中間節點MIDB/MID。
差動輸入端子IN/INB可被耦合到該第六電晶體206和該第七電晶體207各自的閘極。
該第八電晶體208的閘極可被共同耦接到該第六電晶體206的源極和該第七電晶體207的源極。
該第八電晶體208的閘極可被配置成接收該時脈訊號CLK，該第八電晶體208的源極可被耦合到該接地端子GND。
該重置單元700可被配置成藉由選擇性重置該等中間節點MIDB/MID之任一實施均衡功能，回應該等控制訊號OUTFEED/OUTBFEED。
例如，該重置單元700可以藉由選擇性地重置該等中間節點MIDB/MIB中的任一項執行均衡功能。該等中間節點MIDB/MID的任一項可重置到該電源端子VDD的位準，以回應該等控制訊號OUTFEED/OUTBFEED。
此外，該重置單元700可以被配置成重置差動輸出端子LAT/LATB。差動輸出端子的LAT/LATB可以重置到該電源端子VDD的位準，以回應該時脈訊號CLK。
該重置單元700可包含第一電晶體701、第二電晶體702、第三電晶體703及第四電晶體704。
該第一電晶體701的源極可被耦合到電源供應端子VDD。該第一電晶體701的汲極可被耦合到差動輸出端子LAT/LATB的輸出端子LAT。該第一電晶體701的閘極可被配置成接收該時脈訊號CLK。
該第二電晶體702的源極可被耦合到電源供應端子VDD。該第二電晶體702的汲極可被耦合到差動輸出端子的LAT/LATB的輸出端子LATB。該第二電晶體702的閘極可接收該時脈訊號CLK。
該第三電晶體703的源極可被耦合到電源供應端子VDD。該第三電晶體703的汲極可被耦合到該等中間節點MID/MIDB的中間節點MIDB。該第三電晶體703的閘極可接收該等控制訊號OUTFEED/OUTBFEED的控制訊號OUTFEED。
該第四電晶體704的源極可被耦合到電源供應端子VDD。該第四電晶體704的汲極可被耦合到該等中間節點MID/MIDB的中間節點MID。該第四電晶體704的閘極可接收該等控制訊號OUTFEED/OUTBFEED的控制訊號OUTBFEED。
該反饋訊號產生單元800可被設置成產生訊號，該訊號藉由鎖存先前輸入數據而獲得，也就是，該等訊號藉由鎖存差動輸出端子LAT/LATB的輸出而獲得，作為差動反饋訊號OUT/OUTB。。
該反饋訊號產生單元800可包括第一至第四反相器801、802、805、及808和第一至第四電晶體803、804、806、及807。
該第一反相器801和該第二反相器和802可被配置成反相並輸出差動輸出端子LAT/LATB之邏輯位準。
該第三反相器805及第一到第四電晶體803、804、806、及807可被配置成改變差動反饋訊號OUT/OUTB之邏輯位準，回應差動輸出端子LAT/LATB之邏輯位準及訊號LAT1B及LAT1之邏輯位準，該訊號LAT1B及LAT1之邏輯位準藉由反相差動輸出端子LAT/LATB之邏輯位準而獲得。
例如，該第一電晶體803的閘極和該第三電晶體806的閘極可分別從差動輸出端子LAT/LATB接收訊號。該第二電晶體804的閘極和該第四電晶體807的閘極可分別接收訊號LAT1和LAT1B。該第三反相器805的輸 入可被耦合在該第一電晶體803與該第二電晶體804之間。該第三反相器805的輸出可被耦合在該第三和第四電晶體806和807之間。該第一電晶體803和該第三電晶體806可被耦合到電源端子VDD。該第二電晶體804和該第四電晶體807可耦合到一接地端子GND。
該控制單元900可被配置成產生該控制訊號OUTFEED/OUTBFEED，以根據先前輸入數據在該接收器電路101的一重置條件期間選擇性重置該等中間節點MID/MIDB。
該控制單元900可使用差動反饋訊號OUT/OUTB作為先前輸入數據。
差動反饋訊號OUT/OUTB可包含訊號，該等訊號藉由鎖存先前輸入數據而獲得。
該控制單元900可使用該反相時脈訊號CLKB作為該接收器電路101的一重置條件。
當該時脈訊號CLK被停用時，該接收器電路101可被重置，也就是，在該低位準週期期間。在該時脈訊號CLK的低位準期間，該反相時脈訊號CLKB可保持高位準。
該控制單元900可結合差動反饋訊號OUT/OUTB和該反相時脈訊號CLKB，並產生該等控制訊號OUTFEED/OUTBFEED。
該控制單元900可包含：一第一NAND閘901和一第二NAND閘902。
該第一NAND閘901可產生該控制訊號OUTFEED。該控制訊號OUTFEED可藉由該第一NAND閘901對該反饋訊號OUTB與該反相時脈 訊號CLKB實施一NAND運算而被產生。
該第二NAND閘902可以產生該控制訊號OUTBFEED。該控制訊號OUTBFEED可藉由該第二NAND閘902對該反饋訊號OUT與該反相時脈訊號CLKB實施一NAND運算而被產生。
根據一實施例，該接收器電路101的操作將參照圖3來描述。
參考圖3，數據是透過該輸入端子IN被輸入，並透過一時脈訊號CLK及該反相時脈訊號CLKB被接收。
在一第一時刻t0中，該反相時脈訊號CLKB轉變到一高位準。
在該第一時刻t0中，先前數據，也就是，一反饋訊號OUT和一反饋訊號OUTB分別是在一低位準和高位準時。
由於該反相時脈訊號CLKB在一高位準、該反饋訊號OUT在一低位準、該反饋訊號OUTB在一高位準，該控制單元900在該高位準輸出該控制訊號OUTFEED，並在該低位準輸出該控制訊號OUTBFEED。
由於該控制訊號OUTFEED在該高位準且該控制訊號OUTBFEED在該低位準，該重置單元700只有重置的該第一和第二中間節點MIDB和MID的第二中間節點MID到該電源供應端子VDD的位準。
該第一中間節點MIDB的電壓位準藉由一電壓變化而下降，該電壓變化由該鎖存單元200的該輸入數據接收操作所引起，並變得比電源供應端子VDD的位準更低。
也就是，圖2中，根據該輸出端子LAT和該輸入端子IN的電壓變化及該電晶體被耦合到該輸出端子LAT和該輸入端子IN，該第一中間節點MIDB的電壓位準變得比電源供應端子VDD的位準更低。
如在該第一中間節點MIDB的電壓位準變得比電源供應端子VDD的位準更低，而在該第二中間節點MID被重置到該電源供應端子VDD的位準，均衡功能，也就是，一DFE(判定反饋均衡)功能可被實施。
然後，在一第二時刻t1中，該反饋訊號OUT藉由鎖存該高位準數據而獲得，該高位準數據在該第一時刻t0轉變到該高位準時被輸入，該反饋訊號OUTB轉變到該低位準。
在第三時刻t2中，該反相時脈訊號CLKB轉變到該高位準，該反饋訊號OUT在高位準，該反饋訊號OUTB在低位準。因此，該控制單元900輸出該控制訊號OUTFEED在該低位準，並輸出該控制訊號OUTBFEED在高位準。
由於控制訊號OUTFEED是在低位準及該控制訊號OUTBFEED是在高位準，該重置單元700只有重置該第一和第二中間節點MIDB和MID的第一中間節點MIDB到該電源供應端子VDD的位準。
該第二中間節點MID的電壓位準藉由一電壓變化而下降，該電壓變化由該鎖存單元200的該輸入數據接收操作所引起，並變得比電源供應端子VDD的位準更低。
也就是，圖2中，根據該輸出端子LATB和該輸入端子INB的電壓變化及該電晶體被耦合到該輸出端子LATB和該輸入端子INB，該第二中間節點MID的電壓位準變得比電源供應端子VDD的位準更低。
根據一實施例，該接收器電路101可根據先前數據位準選擇性重設在該第一和第二中間節點MIDB和MID之任一，使用重置功能的電路結構，而無需添加分開的用於均衡到差動輸出端子LAT/LATB的電晶體。因 此，該接收器電路101可同時實施重置和均衡功能。
由於該重置和均衡功能透過用於重置功能的電路結構的時間被接收，該接收效率可被提高，並且該消耗電流可被減少。
上述討論之接收器電路(見圖1-3)特別有用於記憶體裝置、處理器及電腦系統之設計。舉例來說，參照圖4，係例示運用該接收器電路的一系統方塊圖，該系統方塊圖與實施例所示一致且大致上藉由一元件符號1000所指定。該系統1000可包含一或多個處理器或中央處理器(CPU)1100。 該中央處理器1100可獨立使用或與其他中央處理器結合使用。當該處理器1100將被稱作主要為單一形式時，本發明所屬技術領域中具有通常知識者可了解的是，具有任意數量之物理或邏輯的中央處理器之一系統將可被實現。
一晶片組1150可操作地耦合至該中央處理器1100，該晶片組1150為該中央處理器1100與該系統1000的其他組件之間訊號的一通訊通路。其他組件可包含一記憶體控制器1200、一輸入/輸出(I/O,input/output)匯流排1250以及一磁碟機控制器1300。根據該系統1000的組態，許多不同訊號的任一個都可透過該晶片組1150傳輸，本領域通常知識者可理解該等訊號的路線遍及該系統1000可被容易地調整，無須變更系統之基本特性。
承上所述，該記憶體控制器1200可操作地耦合至該晶片組1150。該記憶體控制器1200可包含上述之半導體裝置之至少一(參照圖1~3)。因此，該記憶體控制器1200可接收該處理器1100透過該晶片組1150提供的一要求。該記憶體控制器1200也可耦合至一或多個記憶體裝置1350。於另一實施例，該記憶體控制器1200可被結合於該晶片組1150。該 記憶體控制器1200可操作地耦合該記憶體裝置1350之其一或至少一。於一實施例中，該記憶體裝置1350可包含上述關於圖1至3之半導體裝置之至少一，該記憶體裝置1350可包含複數個字元線與複數個位元線，以定義複數個記憶胞。該記憶體裝置1350可為任意工業標準記憶體類型之一，包含(但不限制其範圍)單列直插式內存模塊(SIMMs,single inline memory modules)及雙列直插式內存模塊(DIMMs,dual inline memory modules)。此外，該記憶體裝置1350可藉由儲存指令與資料以便於安全的移除一外部數據儲存設施。
該晶片組1150也可耦合至該I/O匯流排1250，該I/O匯流排1250可當成從該晶片組1150至該等I/O裝置1410、1420和1430的訊號之通訊通路。該等I/O裝置1410、1420和1430可包含一滑鼠1410、一視訊顯示器1410或一鍵盤1430。該I/O匯流排1250可運用各類通訊協定中的任一種，與該等I/O裝置1410、1420和1430通訊。此外，該I/O匯流排1250可被結合於該晶片組1150。
該磁碟機控制器1300(例如內部磁碟機)也可操作地耦合至該晶片組1150。該磁碟機控制器1300可當成該晶片組1150與一或多個內部磁碟機1450之間的通訊通路。該內部磁碟機1450可藉由指令或數據以便於該外部資料儲存設施的切斷連線。該磁碟機控制器1300和該等內部磁碟機1450可虛擬上使用任何通訊協定類型，彼此通訊或與該晶片組1150通訊，包含那些上述之全部關於該I/O匯流排1250。
值得一提的是，關於圖4之上述之系統1000僅是運用上述關於圖1至4之半導體裝置的一例。於其他實施例，例如行動電話或數位相機， 該部件可差異於圖4中所述的實施例。
雖然上面已經說明特定具體實施例，不過本領域通常知識者了解所說明的具體實施例僅為範例。因此，此處說明的半導體裝置不應受限於所說明的具體實施例。而是，當與上述說明與附圖結合時，此處敘述 的半導體裝置應該只受限於底下的申請專利範圍。

Claims (20)

  1. 一半導體裝置之一接收器電路，包括：一鎖存單元，該鎖存單元被設置成根據透過差動輸入端子輸入之二數據之間的差改變差動輸出端子之邏輯位準；一重置單元，該重置單元被設置成藉由選擇性重置第一及第二中間節點中之其一來實施一均衡功能，以回應控制訊號；以及一控制單元，該控制單元被設置成根據一重置條件及先前輸入數據產生該等控制訊號。
  2. 如請求項1所述之接收器電路，其中該重置單元被設置成僅重置自該第一及第二中間節點選擇的任一中間節點中之其一，以回應該控制訊號。
  3. 如請求項2所述之接收器電路，其中其他中間節點之一電壓位準下降至一低位準，該低位準低於一電源供應器端子之一位準。
  4. 如請求項1所述之接收器電路，其中該重置單元重置差動輸出端子為一電源供應器端子之一位準，以回應一時脈訊號。
  5. 如請求項1所述之接收器電路，其中該控制單元使用一時脈訊號作為該重置條件。
  6. 如請求項1所述之接收器電路，其中該控制單元使用訊號作為該先前輸入數據，該等訊號藉由鎖存差動輸出端子之輸出被得到。
  7. 如請求項1所述之接收器電路，其中該控制單元被設置成藉由結合一時脈訊號與鎖存差動輸出端子之輸出的訊號產生該等控制訊號。
  8. 如請求項1所述之接收器電路，其中該第一中間節點被耦接在差動輸入端子的其一與差動輸出端子的其一之間； 其中該第二中間節點被耦接在從不同於該第一中間節點被耦接之差動輸入端子的其一與從不同於該第一中間節點被耦接之差動輸出端子的其一之間。
  9. 一半導體裝置之一接收器電路，包括：一鎖存單元，該鎖存單元包括差動輸入端子及差動輸出端子；以及一重置單元，該重置單元被設置成根據先前數據選擇性重置第一及第二中間節點中之其一。
  10. 如請求項9所述之接收器電路，其中該重置單元被設置成僅重置該第一及第二中間節點中之其一，以回應該控制訊號。
  11. 如請求項10所述之接收器電路，其中其他中間節點之一電壓位準下降至一低位準，該低位準低於一電源供應器端子之一位準。
  12. 如請求項9所述之接收器電路，其中差動輸出端子被重置為一電源供應端子之一位準，以回應一時脈訊號。
  13. 如請求項9所述之接收器電路，其中該重置單元被設置成根據訊號決定該先前數據，該訊號藉由鎖存差動輸出端子之輸出被得到。
  14. 如請求項13所述之接收器電路，其中該重置單元被設置成選擇地重置該第一及第二中間節點中之其一，以回應結果，該等結果藉由結合一時脈訊號與該訊號而得到，該訊號藉由鎖存差動輸出端子之輸出被得到。。
  15. 如請求項9所述之接收器電路，其中該第一中間節點被耦接在差動輸入端子的其一與差動輸出端子的其一之間；以及其中該第二中間節點被耦接在從不同於該第一中間節點被耦接之 差動輸入端子的其一與從不同於該第一中間節點被耦接之差動輸出端子的其一之間。
  16. 一半導體裝置之一接收器電路，包括：一鎖存單元，該鎖存單元被設置成根據透過差動輸入端子輸入之一第一數據及一第二數據之間的差改變差動輸出端子之邏輯位準；一反饋訊號產生單元，該反饋訊號產生單元被設置成輸出訊號，該等訊號藉由鎖存差動輸出端子之輸出被得到，作為差動反饋訊號；一重置單元，該重置單元被設置成藉由選擇性重置第一及第二中間節點中之其一來實施一均衡功能，以回應控制訊號；以及一控制單元，該控制單元被設置成產生該控制訊號，回應差動反饋訊號及一時脈訊號。
  17. 如請求項16所述之接收器電路，其中該重置單元被設置成僅重置該第一及第二中間節點的任一中間節點中之其一，以回應該控制訊號。
  18. 如請求項17所述之接收器電路，其中其他中間節點之一電壓位準下降至一低位準，該低位準低於一電源供應器端子之一位準。
  19. 如請求項16所述之接收器電路，其中該重置單元被設置成重置差動輸出端子為一電源供應器端子之一位準，以回應該時脈訊號。
  20. 如請求項16所述之接收器電路，其中該第一中間節點被耦接在差動輸入端子的其一與差動輸出端子的其一之間；以及其中該第二中間節點被耦接在從不同於該第一中間節點被耦接之差動輸入端子的其一與從不同於該第一中間節點被耦接之差動輸出端子的其一之間。
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