KR20170025883A - 버퍼 회로, 이를 이용하는 리시버 및 시스템 - Google Patents

버퍼 회로, 이를 이용하는 리시버 및 시스템 Download PDF

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KR20170025883A
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심종주
계지연
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Abstract

버퍼 회로는 증폭부, 메인 로드부 및 서브 로드부를 포함할 수 있다. 상기 증폭부 및 메인 로드부는 제 1 및 제 2 입력 신호를 증폭하여 제 1 및 제 2 출력 신호를 생성할 수 있다. 상기 서브 로드부는 제 1 입력 신호에 기초하여 제 1 출력 신호의 라이징 시간과 폴링 시간 사이의 미스매치를 보상할 수 있다.

Description

버퍼 회로, 이를 이용하는 리시버 및 시스템 {BUFFER CIRCUIT, RECIEVER AND SYSTEM USING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 신호를 수신할 수 있는 버퍼 회로, 이를 이용하는 리시버 및 시스템에 관한 것이다.
퍼스널 컴퓨터, 태블릿 PC, 랩탑 컴퓨터, 스마트 폰과 같은 개인 전자제품들은 다양한 전자 구성요소로 구성될 수 있다. 상기 전자 제품 내의 서로 다른 두 개의 전자 구성요소는 짧은 시간 내에 많은 데이터를 처리할 수 있도록 고속으로 통신할 수 있다. 상기 전자 구성요소들 중 반도체 장치들은 트랜시버 및 리시버를 구비하여 서로 신호를 주고 받을 수 있다.
상기 반도체 장치들은 버스와 같은 신호 전송 라인으로 연결되어 신호를 주고 받을 수 있다. 반도체 장치의 성능이 발전하면서, 전력소모를 감소시키면서 고속으로 동작할 수 있는 반도체 장치가 개발되고 있다. 이에 따라, 상기 버스를 통해 전송되는 신호의 레벨 또는 진폭은 점점 감소하고 있다. 따라서, 신호 전송 라인을 통해 전송되는 신호를 정확하게 수신할 수 있는 개선된 리시버의 구조가 필요하다.
본 발명의 실시예는 출력 신호의 라이징 시간과 폴링 시간 사이의 미스매치를 보상할 수 있는 버퍼 회로, 이를 이용하는 반도체 장치 및 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 버퍼 회로는 제 1 및 제 2 입력 신호의 레벨에 따라 제 1 및 제 2 출력 노드의 전압 레벨을 변화시키는 증폭부; 상기 제 1 및 제 2 출력 노드로 전원전압을 공급하는 메인 로드부; 및 상기 제 1 입력 신호에 응답하여 상기 제 1 출력 노드로 상기 전원전압을 공급하는 서브 로드부를 포함할 수 있다.
본 발명의 실시예에 따른 버퍼 회로는 제 1 및 제 2 입력 신호의 레벨에 따라 제 1 및 제 2 출력 노드의 전압 레벨을 변화시키는 증폭부; 상기 제 1 및 제 2 출력 노드로 전원전압을 공급하는 메인 로드부; 상기 제 1 입력 신호에 응답하여 상기 제 1 출력 노드로 상기 전원전압을 공급하는 제 1 서브 로드부; 및 상기 제 2 입력 신호에 응답하여 상기 제 2 출력 노드로 상기 전원전압을 공급하는 제 2 서브 로드부를 포함할 수 있다.
본 발명의 실시예에 따른 버퍼 회로는 제 1 및 제 2 입력 신호의 레벨에 따라 제 1 및 제 2 출력 노드의 전압 레벨을 변화시키는 증폭부; 상기 제 1 및 제 2 출력 노드로 전원전압을 공급하는 메인 로드부; 및 복수의 선택 신호 및 상기 제 1 입력 신호에 기초하여 상기 제 1 출력 노드로 상기 전원전압을 공급하는 복수의 서브 로드부를 포함할 수 있다.
본 발명의 실시예는 시스템의 통신 성능을 향상시키고, 반도체 장치의 신뢰성을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 버퍼 회로의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 리시버의 구성을 보여주는 도면,
도 4는 종래의 버퍼 회로와 도 2에 도시된 버퍼 회로의 동작을 비교하여 보여주는 타이밍도,
도 5는 본 발명의 실시예에 따른 버퍼 회로의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 버퍼 회로의 구성을 보여주는 도면이다.
도 1에서, 본 발명의 실시예에 따른 시스템(1)은 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)를 포함할 수 있다. 상기 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)는 서로 통신하는 전자 구성요소일 수 있다. 일 실시예에서, 상기 제 1 반도체 장치(110)는 마스터 장치일 수 있고, 상기 제 2 반도체 장치(120)는 상기 제 1 반도체 장치(110)에 의해 제어되어 동작하는 슬레이브 장치일 수 있다. 예를 들어, 상기 제 1 반도체 장치(110)는 프로세서와 같은 호스트 장치일 수 있고, 프로세서는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor)를 포함할 수 있다. 또한 어플리게이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다. 상기 제 2 반도체 장치(120)는 메모리일 수 있고, 상기 메모리는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 1 및 제 2 반도체 장치(110, 120)는 신호 전송 라인(130)을 통해 서로 연결될 수 있다. 상기 제 1 반도체 장치(110)는 패드(111)를 포함하고, 상기 패드(111)가 상기 신호 전송 라인(130)과 연결될 수 있다. 상기 제 2 반도체 장치(120)는 패드(121)를 포함하고 상기 패드(121)가 상기 신호 전송 라인(130)과 연결될 수 있다. 상기 신호 전송 라인(130)은 채널, 링크 또는 버스일 수 있다. 상기 제 1 반도체 장치(110)는 트랜시버(TX, 112) 및 리시버(RX, 113)를 포함할 수 있다. 상기 트랜시버(112)는 상기 제 1 반도체 장치(110)의 내부 신호에 따라 출력 신호를 생성하고, 상기 출력 신호를 상기 신호 전송 라인(130)을 통해 상기 제 2 반도체 장치(120)로 전송할 수 있다. 상기 리시버(113)는 상기 신호 전송 라인(130)을 통해 상기 제 2 반도체 장치(120)로부터 전송된 신호를 수신하여 내부 신호를 생성할 수 있다. 마찬가지로, 상기 제 2 반도체 장치(120)는 트랜시버(TX, 122) 및 리시버(RX, 123)를 포함할 수 있다. 상기 트랜시버(122)는 상기 제 2 반도체 장치(120)의 내부 신호에 따라 출력 신호를 생성하고, 상기 출력 신호를 상기 신호 전송 라인(130)을 통해 상기 제 1 반도체 장치(110)로 전송할 수 있다. 상기 리시버(123)는 상기 신호 전송 라인(130)을 통해 상기 제 1 반도체 장치(110)로부터 전송된 신호를 수신하여 내부 신호를 생성할 수 있다.
도 2는 본 발명의 실시예에 따른 버퍼 회로(200)의 구성을 보여주는 도면이다. 도 2에 도시된 버퍼 회로(200)는 도 1에 도시된 리시버(113, 123) 적용될 수 있다. 도 2에서, 상기 버퍼 회로(200)는 증폭부(210), 메인 로드부(220) 및 서브 로드부(230)를 포함할 수 있다. 상기 증폭부(210)는 제 1 입력 신호(IN1) 및 제 2 입력 신호(IN2)를 수신할 수 있다. 상기 증폭부(210)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 차동 증폭하여 제 1 출력 신호(OUT1B) 및 제 2 출력 신호(OUT2B)를 생성할 수 있다. 상기 제 1 출력 신호(OUT1B)는 상기 제 1 출력 노드(ON1)로부터 출력될 수 있다. 상기 제 2 출력 신호(OUT2B)는 상기 제 2 출력 노드(ON2)로부터 출력될 수 있다. 상기 증폭부(210)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)의 레벨에 따라 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 입력 신호(IN2)는 상기 제 1 입력 신호(IN1)의 차동 신호일 수 있다. 또한, 상기 제 2 입력 신호(IN2)는 기준전압일 수 있다. 상기 기준전압은 상기 제 1 입력 신호(IN1)가 스윙하는 전압 범위의 절반에 해당하는 전압 레벨을 가질 수 있다.
상기 메인 로드부(220)는 상기 증폭부(210)로 전원전압(VDD)을 공급할 수 있다. 상기 메인 로드부(220)는 상기 제 1 및 제 2 출력 노드(ON1, ON2)를 통해 상기 증폭부(210)와 연결될 수 있다. 상기 메인 로드부(220)는 상기 전원전압(VDD)을 수신하고, 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 상기 전원전압(VDD)을 공급할 수 있다. 상기 메인 로드부(220)는 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 상기 전원전압(VDD)을 공급하고, 상기 증폭부(210)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)에 따라 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 변화시킴으로써, 상기 제 1 및 제 2 출력 신호(OUT1B, OUT2B)가 생성될 수 있다.
상기 서브 로드부(230)는 상기 제 1 출력 노드(OUT1B)와 연결될 수 있다. 상기 서브 로드부(230)는 상기 제 1 입력 신호(IN1)에 응답하여 상기 제 1 출력 노드(OUT1B)로 상기 전원전압(VDD)을 공급할 수 있다. 상기 서브 로드부(230)는 상기 제 1 입력 신호(IN1)가 로우 레벨일 때 상기 제 1 출력 노드(OUT1B)로 상기 전원전압(VDD)을 공급할 수 있다. 상기 서브 로드부(230)는 상기 제 1 출력 신호(OUT1B)가 로우 레벨에서 하이 레벨로 상승할 때 상기 제 1 출력 노드(ON1)로 전원전압(VDD)을 공급할 수 있다. 따라서, 상기 서브 로드부(230)는 상기 제 1 출력 신호(OUT1B)의 라이징 슬로프를 보다 가파르게 만들 수 있다.
도 2에서, 상기 버퍼 회로(200)는 로드 스위칭부(240)를 더 포함할 수 있다. 상기 로드 스위칭부(240)는 선택 신호(SEL)에 응답하여 상기 서브 로드부(230)의 동작을 차단시킬 수 있다. 상기 로드 스위칭부(240)는 상기 선택 신호(SEL)가 디스에이블되었을 때 상기 제 1 입력 신호(IN1)가 상기 서브 로드부(230)로 제공되는 것을 차단하여 상기 서브 로드부(230)가 동작하지 않도록 제어할 수 있다.
상기 버퍼 회로(200)는 인에이블부(250)를 더 포함할 수 있다. 상기 인에이블부(250)는 상기 전원전압(VDD)을 수신하여 상기 증폭부(210)의 전류 경로를 형성할 수 있다. 상기 인에이블부(250)는 상기 증폭부(210) 및 접지전압(VSS) 사이에 연결되어 상기 증폭부(210)로부터 상기 접지전압(VSS)까지의 전류 경로를 형성할 수 있다. 상기 인에이블부(250)는 상기 전원전압(VDD)을 수신하여 전류 경로를 형성하는 것으로 예시되었으나, 이에 한정하는 것은 아니다. 상기 인에이블부(250)는 특정 동작 또는 모드에서 생성되는 어떠한 인에이블 신호에 응답해서도 상기 전류 경로를 형성할 수 있다. 상기 인에이블 신호는 상기 전원전압에 대응하는 전압 레벨을 가질 수 있다.
도 2에서, 상기 증폭부(210)는 제 1 및 제 2 트랜지스터(T1, T2)를 포함할 수 있다. 상기 제 1 및 제 2 트랜지스터(T1, T2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T1)는 게이트로 상기 제 1 입력 신호(IN1)를 수신하고, 드레인이 상기 제 1 출력 노드(ON1)와 연결되며, 소스가 상기 인에이블부(250)와 연결될 수 있다. 상기 제 2 트랜지스터(T2)는 게이트로 상기 제 2 입력 신호(IN2)를 수신하고, 드레인이 상기 제 2 출력 노드(ON2)와 연결되며, 소스가 상기 인에이블부(250)와 연결될 수 있다. 상기 제 1 및 제 2 트랜지스터(T1, T2)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)의 레벨에 따라 상기 제 1 및 제 2 트랜지스터(T1, T2)를 통해 흐르는 전류량을 변화시켜 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 변화시킬 수 있다.
상기 메인 로드부(220)는 제 1 및 제 2 저항 소자(R1, R2)를 포함할 수 있다. 상기 제 1 및 제 2 저항 소자(R1, R2)는 수동 저항 소자일 수도 있고, 능동 저항 소자일 수도 있다. 상기 제 1 저항 소자(R1)는 일 단으로 상기 전원전압(VDD)을 수신하고, 타 단이 상기 제 1 출력 노드(ON1)와 연결될 수 있다. 상기 제 2 저항 소자(R2)는 일 단으로 상기 전원전압(VDD)을 수신하고, 타 단이 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 제 1 및 제 2 저항 소자(R1, R2)의 임피던스 값은 서로 동일할 수 있다.
상기 서브 로드부(230)는 제 3 트랜지스터(T3) 및 제 3 저항 소자(R3)를 포함할 수 있다. 상기 제 3 트랜지스터(T3)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(T3)는 게이트로 상기 제 1 입력 신호(IN1)를 수신하고, 소스가 상기 제 3 저항 소자(R3)와 연결되며, 드레인이 상기 제 1 출력 노드(ON1)와 연결될 수 있다. 상기 제 3 저항 소자(R3)는 일 단으로 상기 전원전압(VDD)을 수신하고, 타 단이 상기 제 3 트랜지스터(T3)의 드레인과 연결될 수 있다. 상기 제 3 저항 소자(R3)는 다양한 임피던스 값을 가질 수 있다. 예를 들어, 상기 제 3 저항 소자(R3)는 상기 제 1 및 제 2 저항 소자(R1, R2)와 동일한 임피던스 값을 가질 수 있고, 상기 제 1 출력 신호(OUT1B)의 파형을 조절하기 위해 상기 제 1 및 제 2 저항 소자(R1, R2)와 서로 다른 임피던스 값을 가질 수 있다.
상기 로드 스위칭부(240)는 제 1 인버터(IV1), 제 1 패스 게이트(PG1) 및 제 4 트랜지스터(T4)를 포함할 수 있다. 상기 제 1 인버터(IV1)는 상기 선택 신호(SEL)를 반전시킬 수 있다. 상기 제 1 패스 게이트(PG1)는 상기 제 1 입력 신호(IN1)를 수신할 수 있다. 상기 제 1 패스 게이트(PG1)는 상기 선택 신호(SEL) 및 상기 제 1 인버터(IV1)의 출력, 즉, 상기 선택 신호(SEL)의 반전신호에 응답하여 상기 제 1 입력 신호(IN1)를 상기 서브 로드부(230)로 선택적으로 제공할 수 있다. 예를 들어, 상기 제 1 패스 게이트(PG1)는 상기 선택 신호(SEL)가 인에이블되면 상기 제 1 입력 신호(IN1)를 상기 서브 로드부(230)로 출력하고, 상기 선택 신호(SEL)가 디스에이블되면 상기 제 1 입력 신호(IN1)를 상기 서브 로드부(230)로 출력하지 않을 수 있다. 상기 제 1 패스 게이트(PG1)는 상기 선택 신호(SEL)가 디스에이블되었을 때 상기 제 1 입력 신호(IN1)가 상기 서브 로드부(230)로 출력되는 것을 차단하여 상기 서브 로드부(230)가 동작하지 않도록 제어할 수 있다. 상기 제 4 트랜지스터(T4)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 4 트랜지스터(T4)는 게이트로 상기 선택 신호(SEL)를 수신하고, 소스로 상기 전원전압(VDD)을 수신하며, 드레인이 상기 제 1 패스 게이트(PG1)의 출력 단과 연결될 수 있다. 상기 제 4 트랜지스터(T4)는 상기 선택 신호(SEL)가 디스에이블 되었을 때 상기 제 1 패스 게이트(PG1)의 출력 단을 상기 전원전압(VDD) 레벨로 고정시킬 수 있다. 따라서, 상기 서브 로드부(230)의 제 3 트랜지스터(T3)를 턴오프시켜 상기 서브 로드부(230)가 동작하는 것을 추가적으로 차단할 수 있다.
상기 인에이블부(250)는 제 5 트랜지스터(T5) 및 제 4 저항 소자(R4)를 포함할 수 있다. 상기 제 5 트랜지스터(T5)는 게이트로 상기 전원전압(VDD)을 수신하고, 드레인이 상기 증폭부(210)와 연결되며, 소스가 상기 제 4 저항 소자(R4)와 연결될 수 있다. 상기 제 4 저항 소자(R4)는 일 단이 상기 제 5 트랜지스터(T5)와 연결되고, 타 단이 상기 접지전압(VSS)과 연결될 수 있다. 따라서, 상기 인에이블부(250)는 상기 증폭부(210)로부터 상기 접지전압(VSS)까지 전류 경로를 형성할 수 있다.
도 3은 본 발명의 실시예에 따른 리시버(3)의 구성을 보여주는 블록도이다. 도 3에서, 상기 리시버(3)는 제 1 스테이지 버퍼(310), 제 2 스테이지 버퍼(320), 슬라이서(330) 및 이퀄라이징부(340)를 포함할 수 있다. 상기 리시버(3)는 복수의 스테이지의 버퍼를 포함하여 입력 신호를 단계적으로 증폭하여 정확하게 신호를 수신할 수 있다. 상기 제 1 스테이지 버퍼(310)는 제 1 및 제 2 입력 신호(IN1, IN2)를 수신하고, 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 차동 증폭하여 제 1 및 제 2 출력 신호(OUT1B, OUT2B)를 생성할 수 있다. 도 2에 도시된 버퍼 회로(200)는 상기 제 1 스테이지 버퍼(310)로 적용될 수 있다.
상기 제 2 스테이지 버퍼(320)는 상기 제 1 스테이지 버퍼(310)로부터 출력되는 제 1 및 제 2 출력 신호(OUT1B, OUT2B)를 차동 증폭하여 중간 출력 신호(MOUT1, MOUT2)를 생성할 수 있다. 상기 슬라이서(330)는 상기 중간 출력 신호(MOUT1, MOUT2)를 버퍼링하여 최종 출력 신호(FOUT1, FOUT2)를 생성할 수 있다. 상기 이퀄라이징부(DFE, 340)는 결정 재입력 등화기(decision feedback equalizer)일 수 있고, 상기 이퀄라이징부(340)는 상기 최종 출력 신호(FOUT1, FOUT2)를 수신할 수 있다. 상기 이퀄라이징부(340)는 상기 최종 출력 신호(FOUT1, FOUT2)에 오류가 발생하였을 때 상기 제 1 및 제 2 출력 신호(OUT1B, OUT2B)를 보정함으로써, 상기 리시버(3)가 정확하게 신호를 수신할 수 있도록 한다.
도 3에서, 상기 리시버(3)는 2개의 스테이지를 포함하는 것으로 예시되었으나, 상기 리시버(3)는 3개 이상의 스테이지를 포함할 수 있다. 상기 리시버(3)는 복수개의 스테이지를 포함하기 때문에, 제 1 스테이지 버퍼(310)의 출력 단의 캐패시턴스는 매우 클 수 있다.
도 4는 종래의 버퍼 회로와 도 2에 도시된 버퍼 회로(200)의 동작을 비교하여 보여주는 타이밍도이다. 상기 버퍼 회로(200)는 상기 제 1 입력 신호(IN1)의 레벨에 따라 상기 제 1 출력 신호(OUT1B)를 생성할 수 있다. 상기 버퍼 회로(200)는 상기 제 1 입력 신호(IN1)가 로우 레벨일 때 하이 레벨의 제 1 출력 신호(OUT1B)를 생성할 수 있고, 상기 제 1 입력 신호(IN1)가 하이 레벨일 때 로우 레벨의 제 1 출력 신호(OUT1B)를 생성할 수 있다. 상기 제 1 입력 신호(IN1)가 로우 레벨에서 하이 레벨로 변화할 때 상기 제 1 출력 신호(OUT1B)는 하이 레벨에서 로우 레벨로 변화될 수 있다. 또한, 상기 제 1 입력 신호(IN1)가 하이 레벨에서 로우 레벨로 변화할 때, 상기 제 1 출력 신호(OUT1B)는 로우 레벨에서 하이 레벨로 변화할 수 있다. 이 때, 상기 서브 로드부(230)를 구비하지 않는 종래기술에 따르면 상기 제 1 출력 노드(ON1)의 높은 캐패시턴스로 인해 상기 제 1 출력 신호(OUT1B)가 상승하는 슬로프는 감소할 수 있다. 상기 제 1 출력 신호(OUT1B)의 상승 슬로프가 감소하면, 상기 제 1 출력 신호(OUT1B)의 레벨 변화 시점이 느려지고, 상기 제 1 출력 신호(OUT1B)의 천이 시점이 느려질 수 있다. 따라서, 상기 제 1 출력 신호(OUT1B)의 라이징 시간과 폴링 시간 사이에 미스매치가 발생하여, 도 3의 리시버(3)의 최종 출력 신호(FOUT1, FOUT2)의 신호 밀도를 감소시킬 수 있다. 본 발명의 실시예에서, 상기 서브 로드부(230)는 상기 제 1 입력 신호(IN1)가 로우 레벨일 때 상기 제 1 출력 노드(OUT1B)를 추가적으로 구동할 수 있다. 따라서, 상기 서브 로드부(230)는 상기 제 1 출력 신호(OUT1B)의 상승 슬로프를 증가시킬 수 있고, 상기 제 1 출력 신호(OUT1B)의 라이징 시간과 폴링 시간 사이의 미스매치를 감소시켜 최종 출력 신호(FOUT1, FOUT2)의 신호 밀도를 향상시킬 수 있다.
도 5는 본 발명의 실시예에 따른 버퍼 회로(500)의 구성을 보여주는 도면이다. 도 5에서, 상기 버퍼 회로(500)는 증폭부(510), 메인 로드부(520), 제 1 서브 로드부(530), 제 1 로드 스위칭부(540), 인에이블부(550), 제 2 서브 로드부(560) 및 제 2 로드 스위칭부(570)를 포함할 수 있다. 상기 버퍼 회로(500)는 상기 제 2 서브 로드부(560) 및 상기 제 2 로드 스위칭부(570)를 추가적으로 포함하는 것을 제외하고는 도 2에 도시된 버퍼 회로(200)와 실질적으로 동일한 구성을 가질 수 있다. 이하에서, 상기 버퍼 회로(200)의 구성요소와 실질적으로 동일한 구성요소에 대해서는 유사한 도면 부호가 기재되었고, 실질적으로 동일한 구성요소에 대한 상세한 설명은 하지 않기로 한다.
상기 제 2 서브 로드부(560)는 상기 제 2 입력 신호(IN2)에 응답하여 상기 제 2 출력 노드(OUT2B)를 추가적으로 구동할 수 있다. 상기 제 2 서브 로드부(560)는 상기 제 2 입력 신호(IN2)의 레벨에 따라 상기 제 2 출력 신호(OUTB2)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 입력 신호(IN2)는 상기 제 1 입력 신호의 차동 신호일 수 있다. 이 때, 상기 제 2 서브 로드부(560)는 상기 제 2 입력 신호(IN2)가 로우 레벨일 때 상기 제 2 출력 신호(OUT2B)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 서브 로드부(530)는 상기 제 1 출력 신호(OUT1B)가 로우 레벨에서 하이 레벨로 상승할 때 상기 제 1 출력 노드(ON1)로 전원전압을 공급할 수 있다. 마찬가지로, 상기 제 2 서브 로드부(560)는 상기 제 2 입력 신호(IN2)가 하이 레벨에서 로우 레벨로 하강할 때, 즉, 상기 제 2 출력 신호(OUT2B)가 로우 레벨에서 하이 레벨로 상승할 때 상기 제 2 출력 노드(ON2)로 전원전압(VDD)을 공급할 수 있다. 따라서, 상기 제 2 서브 로드부(560)는 상기 제 2 출력 신호(OUT2B)의 상승 슬로프를 증가시킬 수 있고, 상기 제 2 출력 신호(OUT2B)의 라이징 시간과 폴링 시간 사이의 미스매치를 보상할 수 있다.
상기 제 2 로드 스위칭부(570)는 선택 신호(SEL)에 응답하여 상기 제 2 서브 로드부(560)의 동작을 차단시킬 수 있다. 상기 제 2 로드 스위칭부(570)는 상기 선택 신호(SEL)가 인에이블되었을 때 상기 제 2 입력 신호(IN2)를 상기 제 2 서브 로드부(560)로 제공하여, 상기 제 2 서브 로드부(560)가 동작할 수 있도록 한다. 상기 제 2 로드 스위칭부(570)는 상기 선택 신호(SEL)가 디스에이블되었을 때 상기 제 2 입력 신호(IN2)가 상기 제 2 서브 로드부(560)로 제공되는 것을 차단하여, 상기 제 2 서브 로드부(560)가 동작하는 것을 방지할 수 있다.
상기 제 2 서브 로드부(560)는 제 6 트랜지스터(T6) 및 제 5 저항 소자(R5)를 포함할 수 있다. 상기 제 6 트랜지스터(T6)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 6 트랜지스터(T6)는 게이트로 상기 제 2 입력 신호(IN2)를 수신하고, 소스가 상기 제 5 저항 소자(R5)와 연결되며, 드레인이 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 제 5 저항 소자(R5)는 일 단으로 상기 전원전압(VDD)을 수신할 수 있고, 타 단이 상기 제 6 트랜지스터(T6)의 소스와 연결될 수 있다.
제 2 로드 스위칭부(570)는 제 2 인버터(IV2), 제 2 패스 게이트(PG2) 및 제 7 트랜지스터(T7)를 포함할 수 있다. 상기 제 2 인버터(IV2)는 상기 선택 신호(SEL)를 반전시킬 수 있다. 상기 제 2 패스 게이트(PG2)는 상기 제 2 입력 신호(IN2)를 수신할 수 있다. 상기 제 2 패스 게이트(PG2)는 상기 선택 신호(SEL) 및 상기 제 2 인버터(IV2)의 출력, 즉, 상기 선택 신호(SEL)의 반전신호에 응답하여 상기 제 2 입력 신호(IN2)를 선택적으로 상기 제 2 서브 로드부(560)로 출력할 수 있다. 상기 제 7 트랜지스터(T7)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 7 트랜지스터(T7)는 게이트로 상기 선택 신호(SEL)를 수신하고, 소스가 전원전압(VDD)을 수신하며 드레인이 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 제 7 트랜지스터(T7)는 상기 선택 신호(SEL)가 디스에이블되었을 때, 상기 제 2 서브 로드부(560)의 상기 제 6 트랜지스터(T6)로 상기 전원전압(VDD)을 제공하여 상기 제 2 서브 로드부(560)의 동작을 차단시킬 수 있다. 상기 버퍼 회로(500)는 상기 제 1 서브 로드부(530) 및 제 1 로드 스위칭부(540)를 이용하여 상기 제 1 출력 신호(OUT1B)의 라이징 시간과 폴링 시간 사이의 미스매치를 감소시킬 수 있고, 상기 제 2 서브 로드부(560) 및 제 2 로드 스위칭부(570)를 이용하여 상기 제 2 출력 신호(OUT2B))의 라이징 시간과 폴링 시간 사이의 미스매치를 감소시킬 수 있다.
도 6은 본 발명의 실시예에 따른 버퍼 회로(600)의 구성을 보여주는 도면이다. 도 6에서, 상기 버퍼 회로(600)는 증폭부(610), 메인 로드부(620), 복수의 서브 로드부(631, 632, 63n), 복수의 로드 스위칭부(641, 642, 64n) 및 인에이블부(650)를 포함할 수 있다. 상기 버퍼 회로(600)의 증폭부(610), 메인 로드부(620) 및 인에이블부(650)는 도 2에 도시된 버퍼 회로(200)의 구성요소와 실질적으로 동일하고, 실질적으로 동일한 구성요소에 대한 설명은 하지 않기로 한다. 상기 복수의 서브 로드부(631, 632, 63n)는 복수의 선택 신호(SEL1, SEL2, SELn) 및 제 1 입력 신호(IN1)에 응답하여 상기 제 1 출력 노드(ON1)로 상기 전원전압(VDD)을 공급할 수 있다. 상기 복수의 서브 로드부(631, 632, 63n)는 각각 상기 제 1 입력 신호(IN1)가 로우 레벨일 때 상기 제 1 출력 신호(OUT1B)의 전압 레벨을 변화시킬 수 있다. 상기 복수의 서브 로드부(631, 632, 63n)는 각각 상기 제 1 출력 신호(OUT1B)가 로우 레벨에서 하이 레벨로 상승할 때 상기 제 1 출력 노드(ON1)를 추가적으로 구동하여 상기 제 1 출력 신호(OUT1B)의 라이징 슬로프를 증가시킬 수 있다.
상기 버퍼 회로(600)는 상기 복수의 선택 신호(SEL1, SEL2, SELn)에 응답하여 동작하는 서브 로드부(631, 632, 63n)의 개수를 변화시킬 수 있다. 즉, 상기 복수의 선택 신호(SEL1, SEL2, SELn) 중 인에이블된 선택 신호의 개수에 따라 동작하는 서브 로드부의 개수가 변화될 수 있다. 상기 버퍼 회로(600)는 상기 복수의 선택 신호(SEL1, SEL2, SELn)에 응답하여 상기 복수의 서브 로드부(631, 632, 63n)로 상기 제 1 입력 신호(IN1)를 선택적으로 제공하는 복수의 로드 스위칭부(641, 642, 64n)를 더 포함할 수 있다. 상기 복수의 로드 스위칭부(641, 642, 64n)는 할당된 선택 신호(SEL1, SEL2, SELn)를 수신하고, 각각 하나의 서브 로드부(631, 632, 63n)와 연결될 수 있다. 상기 복수의 로드 스위칭부(641, 642, 64n)는 각각 할당된 선택 신호(SEL1, SEL2, SELn)가 인에이블되었을 때 상기 제 1 입력 신호(IN1)를 연결된 서브 로드부(631, 632, 63n)로 제공하여 상기 서브 로드부가 동작할 수 있도록 한다. 반대로, 상기 복수의 로드 스위칭부(641, 642, 64n)는 각각 할당된 선택 신호(SEL1, SEL2, SELn)가 디스에이블되었을 때, 상기 제 1 입력 신호(IN1)가 연결된 서브 로드부(631, 632, 63n)로 제공되는 것을 차단할 수 있다. 상기 복수의 서브 로드부(631, 632, 63n) 및 상기 복수의 로드 스위칭부(641, 642, 64n)는 각각 수신하는 신호를 제외하고는 도 2에 도시된 버퍼 회로(200)의 서브 로드부(230) 및 로드 스위칭부(240)와 실질적으로 동일한 구성을 가질 수 있다. 상기 버퍼 회로(600)는 복수의 서브 로드부(631, 632, 63n)를 구비하여 상기 제 1 출력 신호(OUT1B)의 라이징 슬로프를 다양하게 변화시킬 수 있으므로, 상기 제 1 출력 신호(OUT1B)의 라이징 시간과 폴링 시간 사이의 미스매치를 보다 정확하게 보상할 수 있다. 따라서, 상기 버퍼 회로(600)는 상기 버퍼 회로(600)를 포함하는 리시버 및 시스템이 보다 정확하게 신호를 수신할 수 있도록 한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (15)

  1. 제 1 및 제 2 입력 신호의 레벨에 따라 제 1 및 제 2 출력 노드의 전압 레벨을 변화시키는 증폭부;
    상기 제 1 및 제 2 출력 노드로 전원전압을 공급하는 메인 로드부; 및
    상기 제 1 입력 신호에 응답하여 상기 제 1 출력 노드로 상기 전원전압을 공급하는 서브 로드부를 포함하는 버퍼 회로.
  2. 제 1 항에 있어서,
    상기 서브 로드부는 상기 제 1 입력 신호가 로우 레벨일 때 상기 제 1 출력 노드로 상기 전원전압을 공급하는 버퍼 회로.
  3. 제 1 항에 있어서,
    상기 서브 로드부는 상기 제 1 출력 신호의 전압 레벨이 로우 레벨에서 하이 레벨로 상승할 때 상기 제 1 출력 노드로 상기 전원전압을 공급하는 버퍼 회로.
  4. 제 1 항에 있어서,
    선택 신호에 응답하여 상기 서브 로드부의 동작을 차단시키는 로드 스위칭부를 더 포함하는 버퍼 회로.
  5. 제 1 및 제 2 입력 신호의 레벨에 따라 제 1 및 제 2 출력 노드의 전압 레벨을 변화시키는 증폭부;
    상기 제 1 및 제 2 출력 노드로 전원전압을 공급하는 메인 로드부;
    상기 제 1 입력 신호에 응답하여 상기 제 1 출력 노드로 상기 전원전압을 공급하는 제 1 서브 로드부; 및
    상기 제 2 입력 신호에 응답하여 상기 제 2 출력 노드로 상기 전원전압을 공급하는 제 2 서브 로드부를 포함하는 버퍼 회로.
  6. 제 5 항에 있어서,
    상기 제 1 서브 로드부는 상기 제 1 입력 신호가 로우 레벨일 때 상기 제 1 출력 노드로 상기 전원전압을 공급하는 버퍼 회로.
  7. 제 5 항에 있어서,
    상기 제 1 서브 로드부는 상기 제 1 출력 신호의 전압 레벨이 로우 레벨에서 하이 레벨로 상승할 때 상기 제 1 출력 노드로 상기 전원전압을 공급하는 버퍼 회로.
  8. 제 5 항에 있어서,
    상기 제 2 서브 로드부는 상기 제 2 입력 신호가 로우 레벨일 때 상기 제 2 출력 노드로 상기 전원전압을 공급하는 버퍼 회로.
  9. 제 5 항에 있어서,
    상기 제 2 서브 로드부는 상기 제 2 출력 신호의 전압 레벨이 로우 레벨에서 하이 레벨로 상승할 때 상기 제 2 출력 노드로 전원전압을 공급하는 버퍼 회로.
  10. 제 5 항에 있어서,
    선택 신호에 응답하여 상기 제 1 서브 로드부의 동작을 차단시키는 제 1 로드 스위칭부; 및
    상기 선택 신호에 응답하여 상기 제 2 서브 로드부의 동작을 차단시키는 제 2 로드 스위칭부를 더 포함하는 버퍼 회로.
  11. 제 1 및 제 2 입력 신호의 레벨에 따라 제 1 및 제 2 출력 노드의 전압 레벨을 변화시키는 증폭부;
    상기 제 1 및 제 2 출력 노드로 전원전압을 공급하는 메인 로드부; 및
    복수의 선택 신호 및 상기 제 1 입력 신호에 기초하여 상기 제 1 출력 노드로 상기 전원전압을 공급하는 복수의 서브 로드부를 포함하는 버퍼 회로.
  12. 제 11 항에 있어서,
    상기 복수의 선택 신호에 따라 동작하는 서브 로드부의 개수가 변화되는 버퍼 회로.
  13. 제 11 항에 있어서,
    상기 복수의 서브 로드부는 각각 상기 제 1 입력 신호가 로우 레벨일 때 상기 제 1 출력 노드로 상기 전원전압을 공급하는 버퍼 회로.
  14. 제 11 항에 있어서,
    상기 복수의 서브 로드부는 각각 상기 제 1 출력 신호의 전압 레벨이 로우 레벨에서 하이 레벨로 상승할 때 상기 제 1 출력 노드로 상기 전원전압을 공급하는 버퍼 회로.
  15. 제 11 항에 있어서,
    상기 복수의 선택 신호에 따라 각각 상기 복수의 서브 로드부로 상기 제 1 입력 신호를 선택적으로 제공하는 복수의 로드 스위칭부를 더 포함하는 버퍼 회로.
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