KR20200051890A - 수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템 - Google Patents

수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템 Download PDF

Info

Publication number
KR20200051890A
KR20200051890A KR1020180134534A KR20180134534A KR20200051890A KR 20200051890 A KR20200051890 A KR 20200051890A KR 1020180134534 A KR1020180134534 A KR 1020180134534A KR 20180134534 A KR20180134534 A KR 20180134534A KR 20200051890 A KR20200051890 A KR 20200051890A
Authority
KR
South Korea
Prior art keywords
signal
negative
equalization
positive
input
Prior art date
Application number
KR1020180134534A
Other languages
English (en)
Other versions
KR102661493B1 (ko
Inventor
이현배
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180134534A priority Critical patent/KR102661493B1/ko
Priority to US16/433,974 priority patent/US10727884B2/en
Priority to CN201910801329.0A priority patent/CN111147093B/zh
Priority to CN202110695884.7A priority patent/CN113612489B/zh
Priority to TW108131051A priority patent/TWI805833B/zh
Publication of KR20200051890A publication Critical patent/KR20200051890A/ko
Priority to US16/903,951 priority patent/US10790864B1/en
Priority to KR1020230184905A priority patent/KR102661496B1/ko
Application granted granted Critical
Publication of KR102661493B1 publication Critical patent/KR102661493B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/10—Means associated with receiver for limiting or suppressing noise or interference
    • H04B1/1018—Means associated with receiver for limiting or suppressing noise or interference noise filters connected between the power supply and the receiver
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/10—Means associated with receiver for limiting or suppressing noise or interference
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/10—Means associated with receiver for limiting or suppressing noise or interference
    • H04B1/12—Neutralising, balancing, or compensation arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits
    • H04B1/18—Input circuits, e.g. for coupling to an antenna or a transmission line
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03114—Arrangements for removing intersymbol interference operating in the time domain non-adaptive, i.e. not adjustable, manually adjustable, or adjustable only during the reception of special signals
    • H04L25/03133—Arrangements for removing intersymbol interference operating in the time domain non-adaptive, i.e. not adjustable, manually adjustable, or adjustable only during the reception of special signals with a non-recursive structure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0091—Transmitter details

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
  • Reduction Or Emphasis Of Bandwidth Of Signals (AREA)

Abstract

수신 회로는 수신기, 노이즈 부스팅 회로 및 버퍼를 포함할 수 있다. 상기 수신기는 제 1 입력 신호 및 제 2 입력 신호를 증폭하여 정 증폭 신호 및 부 증폭 신호를 생성할 수 있다. 상기 노이즈 부스팅 회로는 상기 제 1 및 제 2 입력 신호에 기초하여 상기 정 증폭 신호 및 상기 부 증폭 신호의 전압 레벨을 조절할 수 있다. 상기 버퍼는 상기 정 증폭 신호 및 상기 부 증폭 신호를 증폭하여 출력 신호를 생성할 수 있다.

Description

수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템 {SIGNAL RECEIVING CIRCUIT, SEMICONDUCTOR APPARATUS AND SEMICONDUCTOR SYSTEM USING THE SAME}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 반도체 장치 및 반도체 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭과 데이터를 전송 및 수신하여 서로 통신할 수 있다. 컴퓨터 시스템의 동작 속도가 증가하면서, 반도체 장치의 동작 속도가 함께 증가하고 있다. 예를 들어, 반도체 장치들 사이에서 고속으로 데이터 통신이 수행될 수 있도록 클럭 신호의 주파수가 증가하고 있다.
반도체 장치들은 클럭 신호에 동기하여 외부 장치로 데이터를 전송하거나, 클럭 신호에 동기하여 외부 장치로부터 전송된 데이터를 수신할 수 있다. 클럭 신호의 주파수가 증가하면서 데이터를 전송 및 수신하기 위한 시간 마진이 계속 감소하고 있다. 또한, 감소된 마진에 비례하여 전송 및 수신되는 데이터의 아이(Eye) 또는 유효 윈도우(Valid window)도 감소되고 있다. 상기 반도체 장치들은 신호 전송 라인을 통해 외부 장치와 연결될 수 있다. 상기 신호 전송 라인을 통해 신호가 전송되는 경우, 신호 전송 라인에서 발생하는 리플렉션 (reflection)으로 인해 신호 무결성 (Signal Integrity)이 감소될 수 있다. 따라서, 리플렉션으로 인해 발생되는 포스트 커서 (post cursor) 성분을 보상하여 신호의 아이 또는 유효 윈도우를 증가시키기 위해 일반적으로 결정 피드백 등화 회로 (Decision Feedback Equalizer)를 사용할 수 있다.
본 발명의 실시예는 입력 신호의 노이즈를 부스팅시켜 입력 신호로부터 증폭된 신호의 전압 레벨을 보상할 수 있는 수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템을 제공할 수 있다.
본 발명의 실시예는 입력 신호에 기초하여 상기 입력 신호의 전압 레벨을 변화시킬 수 있는 수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 수신 회로는 제 1 입력 신호 및 제 2 입력 신호를 증폭하여 정 증폭 신호 및 부 증폭 신호를 생성하는 수신기; 상기 제 1 및 제 2 입력 신호에 기초하여 정 등화 신호 및 부 등화 신호를 생성하고, 상기 정 등화 신호 및 부 등화 신호에 기초하여 상기 정 증폭 신호 및 상기 부 증폭 신호의 전압 레벨을 조절하는 노이즈 부스팅 회로; 및 상기 정 증폭 신호 및 상기 부 증폭 신호를 증폭하여 출력 신호를 생성하는 버퍼를 포함할 수 있다.
본 발명의 실시예에 따른 수신 회로는 제 1 입력 신호 및 제 2 입력 신호를 기초하여 제 1 증폭 노드로 정 증폭 신호를 출력하고, 제 2 증폭 노드로 부 증폭 신호를 출력하는 수신기; 상기 제 1 및 제 2 입력 신호에 기초하여 상기 정 증폭 신호와 상보적으로 전압 레벨이 변화되는 제 1 노이즈 부스팅 신호와, 상기 부 증폭 신호와 상보적으로 전압 레벨이 변화되는 제 2 노이즈 부스팅 신호를 생성하고, 상기 제 1 및 제 2 노이즈 부스팅 신호를 상기 제 1 및 제 2 증폭 노드로 각각 출력하는 노이즈 부스팅 회로; 및 상기 제 1 및 제 2 증폭 노드의 전압 레벨에 기초하여 출력 신호를 생성하는 버퍼를 포함할 수 있다.
본 발명의 실시예에 따른 수신 회로는 제 1 입력 신호 및 제 2 입력 신호를 증폭하여 정 증폭 신호 및 부 증폭 신호를 생성하는 수신기; 상기 제 1 및 제 2 입력 신호에 기초하여 정 등화 신호 및 부 등화 신호를 생성하고, 상기 제 1 입력 신호가 전송되는 채널의 특성에 기초하여 상기 정 등화 신호 및 상기 부 등화 신호 중 하나에 기초하여 상기 정 증폭 신호의 전압 레벨을 변화시키고, 상기 정 등화 신호 및 상기 부 등화 신호 중 다른 하나에 기초하여 상기 부 증폭 신호의 전압 레벨을 변화시키는 노이즈 부스팅 회로; 및 상기 정 증폭 신호 및 상기 부 증폭 신호를 증폭하여 출력 신호를 생성하는 버퍼를 포함할 수 있다.
본 발명의 실시예는 입력 신호의 노이즈 및 입력 신호를 증폭하기 위해 사용되는 기준 전압의 오프셋을 보상할 수 있다. 따라서, 반도체 시스템이 고속으로 동작하더라도 정확한 통신을 수행할 수 있도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 수신 회로의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 등화 필터의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 합산기의 구성을 보여주는 도면,
도 5 및 도 6은 본 발명의 실시예에 따른 수신 회로의 동작을 보여주는 파형도,
도 7a, 도 7b 및 도 7c는 제 1 입력 신호에 노이즈가 발생했을 때, 상기 제 2 입력 신호의 전압 레벨에 따른 수신 회로의 동작을 보여주는 파형도,
도 8은 본 발명의 실시예에 따른 수신 회로의 구성을 보여주는 도면,
도 9 및 도 10은 본 발명의 실시예에 따른 수신 회로의 동작을 보여주는 파형도이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 시스템(1)은 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)를 포함할 수 있다. 상기 제 1 반도체 장치(110)는 상기 제 2 반도체 장치(120)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(110)는 다양한 종류의 호스트 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(110)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 상기 제 2 반도체 장치(120)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 2 반도체 장치(120)는 복수의 버스(131, 132)를 통해 상기 제 1 반도체 장치(110)와 연결될 수 있다. 상기 복수의 버스(131, 132)는 다양한 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 복수의 버스는 제 1 버스(131) 및 제 2 버스(132)를 포함할 수 있다. 상기 제 1 버스(131)는 단 방향 버스일 수 있고, 상기 제 1 반도체 장치(110)로부터 상기 제 2 반도체 장치(120)로 제 1 전송 신호(TS1)를 전송할 수 있다. 상기 제 2 버스(132)는 양 방향 버스일 수 있고, 상기 제 1 반도체 장치(110)로부터 상기 제 2 반도체 장치(120)로 제 2 전송 신호(TS2)를 전송하거나, 상기 제 2 반도체 장치(120)로부터 상기 제 1 반도체 장치(110)로 제 2 전송 신호(TS2)를 전송할 수 있다. 상기 제 1 버스(131)는 예를 들어, 클럭 버스 또는 커맨드 어드레스 버스일 수 있다. 상기 제 2 버스(132)는 예를 들어, 데이터 버스일 수 있다.
상기 제 1 반도체 장치(110)는 제 1 전송 회로(111), 제 2 전송 회로(113) 및 수신 회로(114)를 포함할 수 있다. 상기 제 1 전송 회로(111)는 상기 제 1 버스(131)와 연결될 수 있다. 상기 제 1 전송 회로(111)는 상기 제 1 반도체 장치(110)의 제 1 내부 신호(IS11)에 기초하여 상기 제 1 전송 신호(TS1)를 생성할 수 있다. 상기 제 1 전송 회로(111)는 상기 제 1 전송 신호(TS1)를 상기 제 1 버스(131)를 통해 상기 제 2 반도체 장치(120)로 전송할 수 있다. 상기 제 2 전송 회로(113)는 상기 제 2 버스(132)와 연결될 수 있다. 상기 제 2 전송 회로(113)는 상기 제 1 반도체 장치(110)의 제 2 내부 신호(IS12)에 기초하여 상기 제 2 전송 신호(TS2)를 생성할 수 있다. 상기 제 2 전송 회로(113)는 상기 제 2 전송 신호(TS2)를 상기 제 2 버스(132)를 통해 상기 제 2 반도체 장치(120)로 전송할 수 있다. 상기 수신 회로(114)는 상기 제 2 버스(132)와 연결될 수 있다. 상기 수신 회로(114)는 상기 제 2 버스(132)를 통해 상기 제 2 반도체 장치(120)로부터 전송된 상기 제 2 전송 신호(TS2)를 수신할 수 있다. 상기 수신 회로(114)는 상기 제 2 전송 신호(TS2)에 기초하여 상기 제 1 반도체 장치(110)의 제 2 내부 신호(IS12)를 생성할 수 있다.
상기 제 2 반도체 장치(120)는 제 1 수신 회로(122), 전송 회로(123) 및 제 2 수신 회로(124)를 포함할 수 있다. 상기 제 1 수신 회로(122)는 상기 제 1 버스(131)와 연결될 수 있다. 상기 제 1 수신 회로(122)는 상기 제 1 버스(131)를 통해 상기 제 1 반도체 장치(110)로부터 전송된 상기 제 1 전송 신호(TS1)를 수신할 수 있다. 상기 제 1 수신 회로(122)는 상기 제 1 전송 신호(TS1)에 기초하여 상기 제 2 반도체 장치(120)의 제 1 내부 신호(IS21)를 생성할 수 있다. 상기 전송 회로(123)는 상기 제 2 버스(132)와 연결될 수 있다. 상기 전송 회로(123)는 상기 제 2 반도체 장치(120)의 제 2 내부 신호(IS22)에 기초하여 상기 제 2 전송 신호(TS2)를 생성할 수 있다. 상기 전송 회로(123)는 상기 제 2 전송 신호(TS2)를 상기 제 2 버스(132)를 통해 상기 제 1 반도체 장치(110)로 전송할 수 있다. 상기 제 2 수신 회로(124)는 상기 제 2 버스(132)와 연결될 수 있다. 상기 제 2 수신 회로(124)는 상기 제 2 버스(132)를 통해 상기 제 1 반도체 장치(110)로부터 전송된 상기 제 2 전송 신호(TS2)를 수신할 수 있다. 상기 제 2 수신 회로(124)는 상기 제 2 전송 신호(TS2)에 기초하여 상기 제 2 반도체 장치(120)의 제 2 내부 신호(IS22)를 생성할 수 있다.
상기 제 1 전송 신호(TS1)는 싱글 엔디드 (single ended) 신호일 수도 있고, 상보 신호(TS1B)와 함께 전송되는 차동 신호일 수도 있다. 상기 제 1 전송 신호(TS1)가 싱글 엔디드 신호일 때, 상기 제 1 수신 회로(122)는 상기 제 1 전송 신호(TS1)로부터 상기 제 2 반도체 장치(120)의 제 1 내부 신호(IS21)를 생성하기 위해 제 1 기준 전압(VREF1)을 사용할 수 있다. 상기 제 1 수신 회로(122)는 상기 제 1 전송 신호(TS1)와 상기 제 1 기준 전압(VREF1)을 차동 증폭하여 상기 제 2 반도체 장치(120)의 제 1 내부 신호(IS21)를 생성할 수 있다. 상기 제 1 기준 전압(VREF1)은 상기 제 1 전송 신호(TS1)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다.
상기 제 2 전송 신호(TS2)는 싱글 엔디드 (single ended) 신호일 수도 있고, 상보 신호(TS2B)와 함께 전송되는 차동 신호일 수도 있다. 상기 제 2 전송 신호(TS2)가 싱글 엔디드 신호일 때, 상기 제 1 반도체 장치(110)의 제 2 수신 회로(114)는 상기 제 2 전송 신호(TS2)로부터 상기 제 1 반도체 장치(110)의 제 2 내부 신호(IS12)를 생성하기 위해 제 2 기준 전압(VREF2)을 사용할 수 있다. 상기 제 2 수신 회로(114)는 상기 제 2 전송 신호(TS2)와 상기 제 2 기준 전압(VREF2)을 차동 증폭하여 상기 제 1 반도체 장치(110)의 제 2 내부 신호(IS12)를 생성할 수 있다. 상기 제 2 기준 전압(VREF2)은 상기 제 2 전송 신호(TS2)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 제 2 반도체 장치(120)의 제 2 수신 회로(124)는 상기 제 2 전송 신호(TS2)로부터 상기 제 2 반도체 장치(120)의 제 2 내부 신호(IS22)를 생성하기 위해 상기 제 2 기준 전압(VREF2)을 사용할 수 있다. 상기 제 2 수신 회로(124)는 상기 제 2 전송 신호(TS2)와 상기 제 2 기준 전압(VREF2)을 차동 증폭하여 상기 제 2 반도체 장치(120)의 제 2 내부 신호(IS22)를 생성할 수 있다.
도 2는 본 발명의 실시예에 따른 수신 회로(200)의 구성을 보여주는 도면이다. 상기 수신 회로(200)는 도 1에 도시된 수신 회로(114), 제 1 수신 회로(122) 및 제 2 수신 회로(124) 중 적어도 하나로 적용될 수 있다. 도 2에서, 상기 수신 회로(200)는 제 1 입력 신호(IN1) 및 제 2 입력 신호(IN2)를 수신하여 출력 신호(OUT)를 생성할 수 있다. 상기 제 1 입력 신호(IN1)는 싱글 엔디드 신호일 수 있고, 상기 제 2 입력 신호(IN2)는 기준 전압일 수 있다. 상기 기준 전압은 상기 제 1 입력 신호(IN1)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 수신 회로(200)가 상기 제 1 수신 회로(122)로 적용되었을 때, 상기 제 1 입력 신호(IN1)는 상기 제 1 전송 신호(TS1)일 수 있고, 상기 제 2 입력 신호(IN2)는 상기 제 1 기준 전압(VREF1)일 수 있다. 일 실시예에서, 상기 제 1 및 제 2 입력 신호(IN1, IN2)는 서로 상보적인 레벨을 갖는 차동 신호일 수도 있다.
도 2에서, 상기 수신 회로(200)는 수신기(210, RX), 노이즈 부스팅 회로(220) 및 버퍼(230, BUF)를 포함할 수 있다. 상기 수신기(210)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 수신하고, 상기 제 1 및 제 2 입력 신호(IN1, IN2)에 기초하여 정 (positive) 증폭 신호(AOUT) 및 부 (negative) 증폭 신호(AOUTB)를 생성할 수 있다. 상기 수신기(210)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 차동 증폭하여 상기 정 증폭 신호(AOUT) 및 상기 부 증폭 신호(AOUTB)를 생성할 수 있다. 상기 수신기(210)는 제 1 증폭 노드(A1)로 상기 정 증폭 신호(AOUT)를 출력하고, 상기 제 2 증폭 노드(A2)로 상기 부 증폭 신호(AOUTB)를 출력할 수 있다. 예를 들어, 상기 정 증폭 신호(AOUT)는 상기 제 1 입력 신호(IN1)에 따라 변화되는 전압 레벨을 가질 수 있고, 상기 부 증폭 신호(AOUTB)는 상기 정 증폭 신호(AOUT)와 상보적인 레벨을 가질 수 있다. 공지된 어떠한 형태의 차동 증폭 회로라도 상기 수신기(210)로 적용될 수 있다.
상기 노이즈 부스팅 회로(220)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 수신할 수 있다. 상기 노이즈 부스팅 회로(220)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)에 기초하여 상기 정 증폭 신호(AOUT) 및 상기 부 증폭 신호(AOUTB)의 진폭을 변화시킬 수 있다. 상기 노이즈 부스팅 회로(220)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)에 기초하여 상기 정 증폭 신호(AOUT) 및 상기 부 증폭 신호(AOUTB)의 전압 레벨을 변화시킬 수 있다. 예를 들어, 상기 노이즈 부스팅 회로(220)는 상기 정 증폭 신호(AOUT) 및 상기 부 증폭 신호(AOUTB)의 전압 레벨을 변화시켜 상기 정 증폭 신호(AOUT) 및 상기 부 증폭 신호(AOUTB)의 진폭을 감소시킬 수 있다. 상기 노이즈 부스팅 회로(220)는 상기 제 1 입력 신호(IN1)의 레벨 변화에 따라 상기 부 증폭 신호(AOUTB)의 전압 레벨을 변화시켜 상기 부 증폭 신호(AOUTB)의 진폭을 변화시킬 수 있다. 상기 노이즈 부스팅 회로(220)는 상기 제 1 입력 신호(IN1)의 레벨 변화와 상보적인 레벨 변화에 따라 상기 정 증폭 신호(AOUT)의 전압 레벨을 변화시켜 상기 정 증폭 신호(AOUT)의 진폭을 변화시킬 수 있다. 상기 노이즈 부스팅 회로(220)는 상기 정 증폭 신호(AOUT) 및 상기 부 증폭 신호(AOUTB)의 진폭을 감소시켜 상기 상기 제 1 입력 신호(IN1)에 발생된 노이즈를 보상할 수 있다. 또한, 상기 노이즈 부스팅 회로(220)는 상기 제 2 입력 신호(IN2)에 오프셋이 발생하더라도 상기 제 1 입력 신호(IN1)와 대응되는 레벨을 갖는 상기 출력 신호(OUT)를 생성할 수 있다. 다시 말해, 상기 제 2 입력 신호가 기준 전압일 때, 상기 기준 전압의 레벨이 오프셋에 의해 변동되더라도, 상기 수신 회로가 상기 제 1 입력 신호(IN1)에 대응하는 출력 신호(OUT)를 생성할 수 있도록 한다.
상기 노이즈 부스팅 회로(220)는 상기 제 1 입력 신호(IN1) 및 제 2 입력 신호(IN2)를 수신하여 제 1 노이즈 부스팅 신호(NS) 및 제 2 노이즈 부스팅 신호(NSB)를 생성할 수 있다. 상기 제 1 노이즈 부스팅 신호(NS)는 상기 정 증폭 신호(AOUT)와 상보적으로 전압 레벨이 변화될 수 있다. 상기 제 2 노이즈 부스팅 신호(NSB)는 상기 부 증폭 신호(AOUTB)와 상보적으로 전압 레벨이 변화될 수 있다. 상기 노이즈 부스팅 회로(220)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)에 기초하여 정 등화 신호(EQ) 및 부 등화 신호(EQB)를 생성할 수 있다. 상기 노이즈 부스팅 회로(220)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 차동 증폭하여 상기 정 등화 신호(EQ) 및 상기 부 등화 신호(EQB)를 생성할 수 있다. 상기 정 등화 신호(EQ)의 전압 레벨 변화는 상기 정 증폭 신호(AOUT)의 전압 레벨 변화와 대응될 수 있다. 상기 부 등화 신호(EQB)의 전압 레벨 변화는 상기 부 증폭 신호(AOUTB)의 전압 레벨 변화와 대응될 수 있다. 하지만, 상기 정 등화 신호(EQ) 및 상기 부 등화 신호(EQB)는 상기 정 증폭 신호(AOUT) 및 상기 부 증폭 신호(AOUTB)에 비해 직류 이득 (DC gain)이 감소되고 교류 이득 (AC gain)이 증가된 신호일 수 있다. 상기 노이즈 부스팅 회로(220)는 상기 정 등화 신호(EQ)에 기초하여 상기 제 1 노이즈 부스팅 신호(NS)를 생성하고, 상기 부 등화 신호(EQB)에 기초하여 상기 제 2 노이즈 부스팅 신호(NSB)를 생성할 수 있다. 상기 제 1 및 제 2 노이즈 부스팅 신호(NS, NSB)는 상기 정 증폭 신호(AOUT) 및 상기 부 증폭 신호(AOUTB)에 비해 직류 이득이 감소되고 교류 이득이 증가된 상기 정 등화 신호(EQ) 및 상기 부 등화 신호(EQB)에 기초하여 생성되므로, 상기 정 증폭 신호(AOUT) 및 상기 부 증폭 신호(AOUT)보다 작은 진폭을 갖고, 레벨 변화 기울기가 큰 특성을 가질 수 있다. 따라서, 상기 노이즈 부스팅 회로(220)는 상기 정 증폭 신호(AOUT) 및 상기 부 증폭 신호(AOUTB)의 논리 레벨을 변화시키지 않고, 상기 제 1 입력 신호(IN1)의 노이즈 및 상기 제 2 입력 신호(IN2)의 오프셋에 따라 상기 정 증폭 신호(AOUT) 및 상기 부 증폭 신호(AOUTB)에 발생되는 전압 레벨 변화를 보상할 수 있다.
상기 노이즈 부스팅 회로(220)는 상기 제 1 증폭 노드(A1)로 상기 제 1 노이즈 부스팅 신호(NS)를 출력하고, 상기 제 2 증폭 노드(A2)로 상기 제 2 노이즈 부스팅 신호(NSB)를 출력할 수 있다. 상기 제 1 노이즈 부스팅 신호(NS)는 상기 제 1 증폭 노드(A1)에서 상기 정 증폭 신호(AOUT)와 혼합될 수 있다. 상기 제 2 노이즈 부스팅 신호(NSB)는 상기 제 2 증폭 노드(A2)에서 상기 부 증폭 신호(AOUTB)와 혼합될 수 있다.
상기 버퍼(230)는 상기 정 증폭 신호(AOUT) 및 상기 부 증폭 신호(AOUTB)를 수신하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 버퍼(230)는 상기 정 증폭 신호(AOUT) 및 상기 부 증폭 신호(AOUTB)를 차동 증폭하여 상기 정 증폭 신호(AOUT)에 대응하는 전압 레벨을 갖는 상기 출력 신호(OUT)를 생성할 수 있다. 공지된 어떠한 형태의 차동 증폭 회로라도 상기 버퍼(230)로 적용될 수 있다.
도 2에서, 상기 노이즈 부스팅 회로(220)는 등화 필터(221, EQ) 및 합산기(222, summer)를 포함할 수 있다. 상기 등화 필터(221)는 상기 제 1 및 제 2 입력 신호를 수신하여 상기 정 등화 신호(EQ) 및 부 등화 신호(EQB)를 생성할 수 있다. 상기 등화 필터(221)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 차동 증폭하여 상기 정 등화 신호(EQ) 및 부 등화 신호(EQB)를 생성할 수 있다. 상기 등화 필터(221)는 직류 이득을 감소시키고, 교류 이득을 증가시키는 특성을 가질 수 있다. 예를 들어, 상기 등화 필터(221)는 연속 시간 선형 등화기 (Continuous Time Linear Equalizer, CTLE)일 수 있다. 상기 연속 시간 선형 등화기는 입력된 신호로부터 직류 이득이 감소되지만 교류 이득이 증가된 신호를 생성할 수 있다. 상기 직류 이득은 상기 제 1 입력 신호(IN1)가 정상 상태(steady state) 전압 레벨을 유지할 때의 상기 등화 필터(100)의 이득을 의미할 수 있고, 상기 교류 이득은 상기 제 1 입력 신호(IN1)의 전압 레벨이 천이할 때 상기 등화 필터(100)의 이득을 의미할 수 있다.
상기 합산기(222)는 상기 정 등화 신호(EQ) 및 상기 부 등화 신호(EQB)를 수신할 수 있다. 상기 합산기(222)는 상기 정 등화 신호(EQ)에 기초하여 상기 정 증폭 신호(AOUT)의 전압 레벨을 변화시키고, 상기 정 증폭 신호(AOUT)의 진폭을 감소시킬 수 있다. 상기 합산기(222)는 상기 부 등화 신호(EQB)에 기초하여 상기 부 증폭 신호(AOUTB)의 전압 레벨을 변화시키고, 상기 부 증폭 신호(AOUTB)의 진폭을 감소시킬 수 있다. 상기 합산기(222)는 상기 정 등화 신호(EQ)에 기초하여 상기 제 1 노이즈 부스팅 신호(NS)를 생성하고, 상기 부 등화 신호(EQB)에 기초하여 상기 제 2 노이즈 부스팅 신호(NSB)를 생성할 수 있다. 상기 합산기(222)는 상기 제 1 증폭 노드(A1) 및 상기 제 2 증폭 노드(A2)와 연결될 수 있다. 상기 제 1 노이즈 부스팅 신호(NS)는 상기 제 1 증폭 노드(A1)로 출력되고, 상기 제 2 노이즈 부스팅 신호(NSB)는 상기 제 2 증폭 노드(A2)로 출력될 수 있다. 예를 들어, 상기 합산기(222)는 상기 정 등화 신호(EQ)에 기초하여 상기 제 1 증폭 노드(A1)의 전압 레벨을 하강시킬 수 있고, 상기 부 등화 신호(EQB)에 기초하여 상기 제 2 증폭 노드(A2)의 전압 레벨을 하강시킬 수 있다.
도 3은 본 발명의 실시예에 따른 등화 필터(300)의 구성을 보여주는 도면이다. 상기 등화 필터(300)는 도 2에 도시된 등화 필터(221)로 적용될 수 있다. 도 3에서, 상기 등화 필터(300)는 로드부(310), 제 1 입력부(321), 제 2 입력부(322), 소스 저항(330), 제 1 캐패시터(341), 제 2 캐패시터(342) 및 게인 부스터(350)를 포함할 수 있다. 상기 로드부(310)는 고전압 레일과 제 1 출력 노드(ON1) 및 제 2 출력 노드(ON2) 사이에 연결될 수 있다. 상기 고전압 레일(rail)을 통해 상기등화 필터(300)로 고전압(VDDH)이 인가될 수 있고, 상기 고전압(VDDH)은 상기 수신 회로(200) 및 상기 수신 회로(200)를 포함하는 반도체 장치의 전원전압일 수 있다. 상기 로드부(310)는 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 상기 고전압(VDDH)을 인가할 수 있다.
상기 제 1 입력부(321)는 상기 제 1 출력 노드(ON1) 및 제 1 공통 노드(CN1) 사이에 연결될 수 있다. 상기 제 1 공통 노드(CN1)는 저전압 레일과 연결될 수 있다. 상기 저전압 레일을 통해 상기 등화 필터(300)로 저전압(VDDL)이 인가될 수 있고, 상기 저전압(VDDL)은 상기 고전압(VDDH)보다 낮은 전압 레벨을 가질 수 있다. 예를 들어, 상기 저전압(VDDL)은 접지전압에 대응하는 전압 레벨을 가질 수 있다. 상기 제 1 입력부(321)는 도 2에 도시된 상기 제 1 입력 신호(IN1)를 수신할 수 있다. 상기 제 1 입력부(321)는 상기 제 1 입력 신호(IN1)에 기초하여 상기 제 1 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 출력 노드(ON1)를 통해 도 2에 도시된 부 등화 신호(EQB)가 출력될 수 있다.
상기 제 2 입력부(322)는 상기 제 2 출력 노드(ON2) 및 제 2 공통 노드(CN2) 사이에 연결될 수 있다. 상기 제 2 공통 노드(CN2)는 상기 저전압 레일과 연결될 수 있다. 상기 제 2 입력부(322)는 도 2에 도시된 상기 제 2 입력 신호(IN2)를 수신할 수 있다. 상기 제 2 입력부(322)는 상기 제 2 입력 신호(IN2)에 기초하여 상기 제 2 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 출력 노드(ON2)를 통해 도 2에 도시된 상기 정 등화 신호(EQ)가 출력될 수 있다.
상기 소스 저항(330)은 상기 제 1 공통 노드(CN1) 및 상기 제 2 공통 노드(CN2) 사이에 연결될 수 있다. 상기 소스 저항(330)은 상기 제 1 및 제 2 공통 노드(CN1, CN2) 사이의 전류 경로를 형성할 수 있다. 상기 소스 저항(330)은 상기 제 1 공통 노드(CN1)로부터 상기 제 2 공통 노드(CN2)로 전류가 흐르게 하거나 상기 제 2 공통 노드(CN2)로부터 상기 제 1 공통 노드(CN1)로 전류가 흐르게 하는 가상 접지(virtual ground)로서 기능할 수 있다. 상기 소스 저항(330)은 상기 등화 필터(300)의 이득을 조절할 수 있다. 예를 들어, 상기 소스 저항(330)은 상기 등화 필터(300)의 직류 이득을 감소시키고 상대적으로 상기 등화 필터(300)의 교류 이득을 증가시킬 수 있다.
상기 제 1 캐패시터(341)는 상기 제 1 공통 노드(CN1)와 상기 저전압 레일 사이에 연결될 수 있다. 상기 제 2 캐패시터(342)는 상기 제 2 공통 노드(CN2)와 상기 저전압 레일 사이에 연결될 수 있다. 상기 제 2 캐패시터(342)는 상기 제 1 캐패시터(341)와 동일한 캐패시턴스를 가질 수 있다. 상기 제 1 및 제 2 캐패시터(341, 342)는 상기 등화 필터(300)의 교류 이득을 조절하기 위해 구비될 수 있다. 일 실시예에서, 상기 제 2 캐패시터(342)는 상기 제 1 캐패시터(341)와 다른 캐패시턴스를 가질 수 있다. 예를 들어, 상기 제 1 캐패시터(341)의 캐패시턴스 (capacitance)는 상기 제 2 캐패시터(342)의 캐패시턴스보다 클 수 있다. 일 실시예에서, 상기 제 1 및 제 2 캐패시터(341, 342)는 상기 등화 필터(300)의 교류 이득의 크기 및/또는 대역폭을 조절하기 위해 가변 캐패시턴스를 갖는 프로그램 가능한 캐패시터로 구현될 수 있다. 상기 교류 이득의 대역폭은 증폭 회로가 일정 크기 이상의 이득을 얻을 수 있는 주파수 범위일 수 있다.
상기 등화 필터(300)는 제 1 전류원(361) 및 제 2 전류원(362)을 더 포함할 수 있다. 상기 제 1 전류원(361)은 상기 제 1 공통 노드(CN1)와 상기 저전압 레일 사이에서 상기 제 1 캐패시터(341)와 병렬로 연결될 수 있다. 상기 제 2 전류원(362)은 상기 제 2 공통 노드(CN2)와 상기 저전압 레일 사이에서 상기 제 2 캐패시터(342)와 병렬로 연결될 수 있다. 상기 제 1 및 제 2 전류원(361, 362)은 상기 제 1 입력 신호(IN1)가 정상 상태 전압 레벨을 가질 때 상기 제 1 및 제 2 공통 노드(CN1, CN2)로부터 상기 저전압 레일까지의 전류 경로를 각각 제공할 수 있다.
상기 게인 부스터(350)는 상기 제 1 입력 신호(IN1)를 수신할 수 있다. 상기 게인 부스터(350)는 상기 제 1 입력 신호(IN1)에 기초하여 상기 제 2 공통 노드(CN2)의 전압 레벨을 변화시킬 수 있다. 상기 게인 부스터(350)는 상기 제 1 입력 신호(IN1)의 레벨이 천이할 때 상기 제 2 공통 노드(CN2)의 전압 레벨을 변화시켜 상기 등화 필터(300)의 교류 이득을 증가시킬 수 있다. 예를 들어, 상기 게인 부스터(350)는 상기 제 1 입력 신호(IN1)가 로우 레벨에서 하이 레벨로 천이할 때, 상기 제 2 공통 노드(CN2)의 전압 레벨을 상승시킬 수 있다. 상기 게인 부스터(350)는 상기 제 1 입력 신호(IN1)가 하이 레벨에서 로우 레벨로 천이할 때, 상기 제 2 공통 노드(CN2)의 전압 레벨을 하강시킬 수 있다.
도 3에서, 상기 로드부(310)는 제 1 로드 저항(RL1) 및 제 2 로드 저항(RL2)을 포함할 수 있다. 상기 제 1 로드 저항(RL1)은 상기 고전압 레일과 상기 제 1 출력 노드(ON1) 사이에 연결될 수 있다. 상기 제 2 로드 저항(RL2)은 상기 고전압 레일과 상기 제 2 출력 노드(ON2) 사이에 연결될 수 있다. 상기 제 1 로드 저항(RL1)은 일 단이 상기 고전압 레일과 연결되어 상기 고전압(VDDH)을 수신하고, 타 단이 상기 제 1 출력 노드(ON1)와 연결될 수 있다. 상기 제 2 로드 저항(RL2)은 일 단이 상기 고전압 레일과 연결되어 상기 고전압(VDDH)을 수신하고, 타 단이 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 제 1 로드 저항(RL1)과 제 2 로드 저항(RL2)은 서로 동일한 저항 값을 가질 수 있다. 상기 제 1 및 제 2 로드 저항(RL1, RL2)은 상기 등화 필터(300)의 교류 이득의 대역폭을 조절할 수 있도록 가변 저항 값을 갖는 프로그램 가능한 저항 소자로 구현될 수 있다.
상기 제 1 입력부(321)는 제 1 트랜지스터(T31)를 포함할 수 있다. 예를 들어, 상기 제 1 트랜지스터(T31)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T31)는 게이트로 상기 제 1 입력 신호(IN1)를 수신하고, 드레인이 상기 제 1 출력 노드(ON1)와 연결되며, 소스가 상기 제 1 공통 노드(CN1)와 연결될 수 있다. 상기 제 2 입력부(322)는 제 2 트랜지스터(T32)를 포함할 수 있다. 예를 들어, 상기 제 2 트랜지스터(T32)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T32)는 게이트로 상기 제 2 입력 신호(IN2)를 수신하고, 드레인이 상기 제 2 출력 노드(ON2)와 연결되며, 소스가 상기 제 2 공통 노드(CN2)와 연결될 수 있다.
상기 게인 부스터(350)는 부스팅 캐패시터(BC)를 포함할 수 있다. 상기 부스팅 캐패시터(BC)는 상기 제 1 입력 신호(IN1)가 입력되는 노드, 즉, 상기 제 1 트랜지스터(T31)의 게이트와 상기 제 2 공통 노드(CN2) 사이에 연결될 수 있다. 상기 부스팅 캐패시터(BC)는 일 단으로 상기 제 1 입력 신호(IN1)를 수신하고, 타 단이 상기 제 2 공통 노드(CN2)와 연결될 수 있다. 상기 부스팅 캐패시터(BC)는 가변 캐패시턴스를 갖는 프로그램 가능한 캐패시터로 구현될 수 있다.
상기 등화 필터(300)는 제 1 로드 캐패시터(371) 및 제 2 로드 캐패시터(372)를 더 포함할 수 있다. 상기 제 1 로드 캐패시터(371)는 상기 제 1 출력 노드(ON1)와 연결될 수 있다. 상기 제 2 로드 캐패시터(372)는 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 제 1 및 제 2 로드 캐패시터(371, 372)는 동일한 캐패시턴스를 가질 수 있다. 일 실시예에서, 상기 제 1 및 제 2 출력 캐패시터(371, 372)는 상기 등화 필터(300)의 교류 이득의 대역폭을 조절할 수 있도록 가변 캐패시턴스를 갖는 프로그램 가능한 캐패시터로 구현될 수 있다.
상기 제 1 입력 신호(IN1)가 정상 상태 전압 레벨을 유지할 때 상기 소스 저항(330)을 통해 일정한 전류가 흐를 수 있고, 상기 제 1 및 제 2 전류원(361, 362)을 통해 상기 제 1 및 제 2 공통 노드(CN1, CN2)로부터 상기 저전압 레일로 일정한 전류가 흐르기 때문에, 상기 정 등화 신호(EQ) 및 상기 부 등화 신호(EQB)를 일정한 전압 레벨을 유지할 수 있다. 상기 제 1 입력 신호(IN1)가 로우 레벨에서 하이 레벨로 천이하면, 상기 제 1 트랜지스터(T31)가 턴온되어 상기 제 1 출력 노드(ON1)의 전압 레벨은 하강하고, 상기 제 1 공통 노드(CN1) 및 상기 제 1 캐패시터(341)로 유입되는 전류가 증가하여 상기 제 1 공통 노드(CN1)의 전압 레벨은 상승할 수 있다. 이 때, 상기 제 2 입력 신호(IN2)가 기준 전압일 때, 상기 제 2 공통 노드(CN2) 및 제 2 캐패시터(342)로 유입되는 전류의 양은 변화되지 않을 수 있고, 상기 제 2 공통 노드(CN2)는 일정한 전압 레벨을 유지할 수 있다. 따라서, 상기 제 1 출력 노드(ON1)는 상기 저전압(VDDL)의 레벨로 충분히 낮아지는 반면, 상기 제 2 출력 노드(ON2)는 상기 고전압(VDDH)의 레벨로 충분히 높아지지 않을 수 있고, 상기 부 등화 신호(EQB)에 피크가 형성되는 반면, 상기 정 등화 신호(EQ)에 피크가 형성되지 않을 수 있다. 본 발명의 실시예에서, 상기 게인 부스터(350)는 상기 제 1 입력 신호(IN1)에 기초하여 상기 제 2 공통 노드(CN2)의 전압 레벨을 변화시킬 수 있다. 상기 부스팅 캐패시터(BC)는 상기 제 1 입력 신호(IN1)가 하이 레벨로 천이하면, 상기 제 2 공통 노드(CN2)의 전압 레벨을 상승시킬 수 있다. 상기 제 2 공통 노드(CN2)의 전압 레벨이 상승되면, 상기 제 2 트랜지스터(T32)의 게이트 및 소스 사이의 전압 차이가 감소할 수 있고, 상기 제 2 트랜지스터(T32)를 통해 흐르는 전류의 양이 감소될 수 있다. 따라서, 상기 제 2 출력 노드(ON2)의 전압 레벨은 상기 고전압(VDDH)의 레벨로 충분히 상승될 수 있고, 상기 제 2 출력 노드(ON2)로부터 생성되는 상기 정 등화 신호(EQ)에 피크가 형성될 수 있다. 상기 등화 필터(300)는 상기 게인 부스터(350)를 구비하여 상기 출력 신호(OUT)의 교류 이득을 증가시킴으로써, 상기 부 등화 신호(EQB)의 교류 이득과 상기 정 등화 신호(EQ)의 교류 이득이 균형을 이룰 수 있게 한다.
상기 제 1 입력 신호(IN1)가 하이 레벨에서 로우 레벨로 천이하면, 상기 제 1 트랜지스터(T31)가 턴오프되어 상기 제 1 출력 노드(ON1)의 전압 레벨은 상승하고, 상기 제 1 공통 노드(CN1) 및 상기 제 1 캐패시터(341)로 유입되는 전류가 감소하여 상기 제 1 공통 노드(CN1)의 전압 레벨은 하강할 수 있다. 이 때, 상기 제 2 입력 신호(IN2)가 기준 전압일 때, 상기 제 2 공통 노드(CN2) 및 제 2 캐패시터(342)로 유입되는 전류의 양은 변화되지 않을 수 있고, 상기 제 2 공통 노드(CN2)는 일정한 전압 레벨을 유지할 수 있다. 따라서, 상기 제 1 출력 노드(ON1)는 상기 고전압(VDDH)의 레벨로 충분히 상승하는 반면, 상기 제 2 출력 노드(ON2)는 상기 저전압(VDDL)의 레벨로 충분히 하강하지 않을 수 있고, 상기 부 등화 신호(EQB)에 피크가 형성되는 반면, 상기 정 등화 신호(EQ)에 피크가 형성되지 않을 수 있다. 본 발명의 실시예에서, 상기 게인 부스터(350)는 상기 제 1 입력 신호(IN1)에 기초하여 상기 제 2 공통 노드(CN2)의 전압 레벨을 변화시킬 수 있다. 상기 부스팅 캐패시터(BC)는 상기 제 1 입력 신호(IN1)가 로우 레벨로 천이하면, 상기 제 2 공통 노드(CN2)의 전압 레벨을 하강시킬 수 있다. 상기 제 2 공통 노드(CN2)의 전압 레벨이 하강하면, 상기 제 2 트랜지스터(T32)의 게이트 및 소스 사이의 전압 차이가 증가할 수 있고, 상기 제 2 트랜지스터(T32)를 통해 흐르는 전류의 양이 증가될 수 있다. 따라서, 상기 제 2 출력 노드(ON2)의 전압 레벨은 상기 저전압(VDDL)의 레벨로 충분히 하강될 수 있고, 상기 제 2 출력 노드(ON2)로부터 생성되는 상기 정 등화 신호(EQ)에 피크가 형성될 수 있다. 상기 등화 필터(300)는 상기 게인 부스터(350)를 구비하여 상기 정 등화 신호(EQ)의 교류 이득을 증가시킴으로써, 상기 부 등화 신호(EQB)의 교류 이득과 상기 등화 신호(EQ)의 교류 이득이 균형을 이룰 수 있게 한다.
도 4는 본 발명의 실시예에 따른 합산기(400)의 구성을 보여주는 도면이다. 상기 합산기(400)는 도 2에 도시된 합산기(222)로 적용될 수 있다. 상기 합산기(400)는 제 1 전압 조절부(410) 및 제 2 전압 조절부(420)를 포함할 수 있다. 상기 제 1 전압 조절부(410)는 상기 정 등화 신호(EQ)를 수신할 수 있다. 상기 제 1 전압 조절부(410)는 상기 정 등화 신호(EQ)에 기초하여 상기 제 1 노이즈 부스팅 신호(NS)를 생성할 수 있다. 상기 제 1 전압 조절부(410)는 상기 정 등화 신호(EQ)에 기초하여 상기 제 1 노이즈 부스팅 신호(NS)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 노이즈 부스팅 신호(NS)는 도 2에 도시된 상기 제 1 증폭 노드(A1)로 제공될 수 있다. 상기 제 2 전압 조절부(420)는 상기 부 등화 신호(EQB)를 수신할 수 있다. 상기 제 2 전압 조절부(420)는 상기 부 등화 신호(EQB)에 기초하여 상기 제 2 노이즈 부스팅 신호(NSB)를 생성할 수 있다. 상기 제 2 전압 조절부(420)는 상기 부 등화 신호(EQB)에 기초하여 상기 제 2 노이즈 부스팅 신호(NSB)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 노이즈 부스팅 신호(NSB)는 도 2에 도시된 상기 제 2 증폭 노드(A2)로 제공될 수 있다.
상기 제 1 전압 조절부(410)는 제 1 트랜지스터(T41)를 포함할 수 있다. 예를 들어, 상기 제 1 트랜지스터(T41)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T41)의 게이트는 상기 정 등화 신호(EQ)를 수신하고, 소스가 가변 전류원(430)을 통해 상기 저전압(VDDL)이 공급되는 상기 저전압 레일과 연결될 수 있다. 상기 제 1 트랜지스터(T41)는 드레인으로 상기 제 1 노이즈 부스팅 신호(NS)를 출력할 수 있다. 상기 제 2 전압 조절부(420)는 제 2 트랜지스터(T42)를 포함할 수 있다. 예를 들어, 상기 제 2 트랜지스터(T42)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T42)의 게이트는 상기 부 등화 신호(EQB)를 수신하고, 소스가 가변 전류원(430)을 통해 상기 저전압(VDDL)이 공급되는 상기 저전압 레일과 연결될 수 있다. 상기 제 2 트랜지스터(T42)는 드레인으로 상기 제 2 노이즈 부스팅 신호(NSB)를 출력할 수 있다. 상기 가변 전류원(430)은 상기 제 1 및 제 2 노이즈 부스팅 신호(NS, NSB)의 전압 레벨의 변화량을 조절하기 위해 구비될 수 있다.
도 5 및 도 6은 본 발명의 실시예에 따른 수신 회로(200)의 동작을 보여주는 파형도이다. 도 5는 상기 노이즈 부스팅 회로(220)가 구비되지 않았을 때, 수신 회로의 동작을 보여줄 수 있다. 도 5에서, 상기 제 1 입력 신호(IN1)는 로우 레벨에서 하이 레벨로 천이한 후 다시 로우 레벨로 천이하는 신호인 것을 예시하였다. 상기 제 1 입력 신호(IN1)는 도 1에 도시된 제 1 버스(131) 또는 제 2 버스(132)를 통해 전송될 수 있으므로, 채널의 리플렉션 (reflection) 또는 인접하는 채널과의 크로스 토크에 의해 제 1 입력 신호(IN1)의 메인 커서 (main cursor)에 노이즈가 발생될 수 있다. 따라서, 도 5에 도시된 것과 같이 상기 제 1 입력 신호(IN1)의 하이 레벨 상태에서 전압 레벨이 하강되는 노이즈가 발생하거나, 상기 제 1 입력 신호(IN1)의 저전압 레벨 이하로 하강되는 노이즈가 발생될 수 있다. 또한, 상기 제 2 입력 신호(IN2)에 오프셋이 존재하는 경우, 상기 제 2 입력 신호(IN2)는 타겟 레벨 (target IN2)과 다른 전압 레벨을 가질 수 있다. 도 5에서, 오프셋이 존재하는 제 2 입력 신호(IN2)의 전압 레벨 (Offset IN2)은 타겟 레벨 (target IN2)보다 높은 것을 예시하였다. 상기 수신기(210)가 상기 제 1 입력 신호(IN1)의 노이즈를 상기 제 2 입력 신호(IN2)와 차동 증폭하는 경우, 상기 정 증폭 신호(AOUT)와 부 증폭 신호 사이(AOUTB)의 전압 레벨의 차이가 매우 작아지거나 전압 레벨이 역전되는 경우가 발생할 수 있고, 상기 버퍼(230)는 하이 레벨을 유지하는 출력 신호를 생성해야 함에도 불구하고, 상기 노이즈에 따라 로우 레벨로 천이되는 출력 신호(OUT)를 생성할 수 있다.
도 6에서, 상기 노이즈 부스팅 회로(220)는 상기 제 1 입력 신호(IN1)에 기초하여 상기 제 1 입력 신호(IN1)의 레벨 변화와 상보적으로 레벨이 변화되는 상기 제 1 노이즈 부스팅 신호(NS)를 생성할 수 있다. 상기 제 2 노이즈 부스팅 신호(NSB)는 상기 제 1 노이즈 부스팅 신호(NS)와 상보적인 레벨을 가질 수 있다. 상기 등화 필터(221)는 증가된 교류 이득과 감소된 직류 이득을 가질 수 있으므로, 상기 제 1 및 제 2 노이즈 부스팅 신호(NS, NSB)의 천이 기울기는 상기 정 증폭 신호(AOUT) 및 상기 부 증폭 신호(AOUTB)의 천이 기울기보다 클 수 있고, 상기 제 1 및 제 2 노이즈 부스팅 신호(NS, NSB)의 진폭은 상기 정 증폭 신호(AOUT) 및 상기 부 증폭 신호(AOUTB)보다 작을 수 있다. 상기 제 1 노이즈 부스팅 신호(NS)가 상기 정 증폭 신호(AOUT)와 혼합되고 상기 제 2 노이즈 부스팅 신호(NSB)가 상기 부 증폭 신호(AOUTB)와 혼합되면, 보상된 정 증폭 신호(AOUT')는 상기 노이즈에 의한 영향이 없이 하이 레벨의 정상 상태를 유지할 수 있고, 보상된 부 증폭 신호(AOUTB')는 로우 레벨의 정상 상태를 유지할 수 있다. 상기 버퍼(230)는 상기 보상된 정 증폭 신호(AOUT')와 상기 보상된 부 증폭 신호(AOUTB')를 차동 증폭하여 하이 레벨로 천이하여 하이 레벨의 정상 상태를 유지하는 출력 신호(OUT)를 생성할 수 있다.
도 7a, 도 7b 및 도 7c는 제 1 입력 신호(IN1)에 노이즈가 발생했을 때, 상기 제 2 입력 신호(IN2)의 전압 레벨에 따른 수신 회로의 동작을 보여주는 파형도이다. 도 7a는 하이 레벨로 천이된 제 1 입력 신호(IN1)에 노이즈가 발생되고, 상기 제 2 입력 신호(IN2)가 타겟 레벨(Target)보다 높은 레벨을 가질 경우의 출력 신호(OUT)의 파형을 보여준다. 상기 제 1 입력 신호(IN1)에 노이즈가 발생되면, 상기 정 증폭 신호(AOUT)와 상기 부 증폭 신호(AOUTB) 사이의 전압 레벨 차이가 작아질 수 있다. 상기 노이즈 부스팅 회로(220)를 구비하지 않는 경우, 상기 버퍼(230)는 로우 레벨을 유지하다가 하이 레벨의 천이되는 펄스(P1)를 포함하는 출력 신호(OUT)를 생성할 수 있고, 상기 제 1 입력 신호(IN1)에 대응하는 출력 신호(OUT)를 정상적으로 생성할 수 없다. 상기 노이즈 부스팅 회로(220)는 상기 정 증폭 신호(AOUT) 및 상기 부 증폭 신호(AOUTB)의 전압 레벨 변화와 상보적으로 전압 레벨이 변화되는 제 1 노이즈 부스팅 신호(NS) 및 제 2 노이즈 부스팅 신호(NSB)를 생성하여 상기 정 증폭 신호(AOUT)와 상기 부 증폭 신호(AOUTB)의 전압 레벨 차이를 증가시킬 수 있다. 상기 버퍼(230)는 보상된 정 증폭 신호(AOUT')와 보상된 부증폭 신호(AOUTB')를 증폭하여 로우 레벨의 정상 상태를 계속 유지하는 상기 출력 신호(OUT')를 생성할 수 있다.
도 7b는 로우 레벨로 천이된 제 1 입력 신호(IN1)에 노이즈가 발생되고, 상기 제 2 입력 신호(IN2)가 타겟 레벨(Target)보다 낮은 레벨을 가질 경우의 출력 신호(OUT)의 파형을 보여준다. 상기 제 1 입력 신호(IN1)에 노이즈가 발생되면, 상기 정 증폭 신호(AOUT)와 상기 부 증폭 신호(AOUTB) 사이의 전압 레벨 차이가 작아질 수 있다. 상기 노이즈 부스팅 회로(220)를 구비하지 않는 경우, 상기 버퍼(230)는 하이 레벨을 유지하다가 로우 레벨의 천이되는 펄스(P2)를 포함하는 출력 신호(OUT)를 생성할 수 있고, 상기 제 1 입력 신호(IN1)에 대응하는 출력 신호(OUT)를 정상적으로 생성할 수 없다. 상기 노이즈 부스팅 회로(220)는 상기 정 증폭 신호(AOUT) 및 상기 부 증폭 신호(AOUTB)의 전압 레벨 변화와 상보적으로 전압 레벨이 변화되는 제 1 노이즈 부스팅 신호(NS) 및 제 2 노이즈 부스팅 신호(NSB)를 생성하여 상기 정 증폭 신호(AOUT)와 상기 부 증폭 신호(AOUTB)의 전압 레벨 차이를 증가시킬 수 있다. 따라서, 상기 버퍼(230)는 보상된 정 증폭 신호(AOUT') 및 보상된 부 증폭 신호(AOUTB')를 증폭하여 하이 레벨의 정상 상태를 계속 유지하는 상기 출력 신호(OUT')를 생성할 수 있다.
도 7c는 로우 레벨로 천이된 제 1 입력 신호(IN1)에 노이즈가 발생되고, 상기 제 2 입력 신호(IN2)가 타겟 레벨(Target)을 가질 경우의 출력 신호(OUT)의 파형을 보여준다. 상기 제 2 입력 신호(IN2)가 타겟 레벨(Target)을 가질 경우, 도 7a 및 도 7b과 비교하여 상기 정 증폭 신호(AOUT)와 상기 부 증폭 신호(AOUTB)는 큰 레벨 차이를 가질 수 있다. 따라서, 상기 노이즈 부스팅 회로(220)가 구비되지 않은 경우에도, 상기 버퍼(230)는 노이즈 발생에 따라 낮은 레벨로 약간 출렁이는 형태를 가질 뿐 실질적으로 하이 레벨의 정상 상태를 갖는 상기 출력 신호(OUT)를 생성할 수 있다. 상기 노이즈 부스팅 회로(220)가 상기 정 증폭 신호(AOUT)와 상기 부 증폭 신호(AOUTB)의 전압 레벨을 변화시키는 경우, 상기 노이즈의 발생으로 인한 출렁임을 제거할 수 있다. 따라서, 상기 버퍼(230)는 보상된 정 증폭 신호(AOUT')와 보상된 부 증폭 신호(AOUTB')을 증폭하여 출렁이는 형태 없이 하이 레벨의 정상 상태를 명확하게 유지할 수 있는 출력 신호(OUT')를 생성할 수 있다.
도 8은 본 발명의 실시예에 따른 수신 회로(800)의 구성을 보여주는 도면이다. 상기 수신 회로(800)는 도 1에 도시된 수신 회로(114), 제 1 수신 회로(122) 및 제 2 수신 회로(124) 중 적어도 하나로 적용될 수 있다. 상기 수신 회로(800)는 수신기(810), 노이즈 증폭 회로(820) 및 버퍼(830)를 포함할 수 있다. 상기 수신 회로(800)는 노이즈 증폭 회로(820)의 구성을 제외하고는 도 2에 도시된 수신 회로(200)와 동일한 구성을 가질 수 있다. 동일한 구성요소에 대해서는 유사한 도면 부호가 기재되었고, 동일한 구성요소에 대한 중복되는 설명은 생략하기로 한다.
상기 노이즈 부스팅 회로(820)는 상기 제 1 입력 신호(IN1)가 전송되는 채널의 특성에 기초하여 상기 정 등화 신호(EQ) 및 상기 부 등화 신호(EQB) 중 하나에 기초하여 상기 제 1 노이즈 부스팅 신호(NS)를 생성하고, 상기 정 등화 신호(EQ) 및 상기 부 등화 신호(EQB) 중 다른 하나에 기초하여 상기 제 2 노이즈 부스팅 신호(NSB)를 생성할 수 있다. 상기 제 1 입력 신호(IN1)가 전송되는 채널의 특성은 제 1 특성 및 제 2 특성을 포함할 수 있다. 상기 제 1 및 제 2 특성은 예를 들어, 상기 제 1 입력 신호(IN1)의 프리 커서 (pre-cursor) 및/또는 메인 커서 (main cursor)의 특성에 기초하여 결정될 수 있다. 상기 노이즈 부스팅 회로(820)는 상기 채널의 특성이 제 1 특성일 때, 상기 정 등화 신호(EQ)에 기초하여 상기 제 1 노이즈 부스팅 신호(NS)를 생성하고, 상기 부 등화 신호(EQB)에 기초하여 상기 제 2 노이즈 부스팅 신호(NSB)를 생성할 수 있다. 반대로, 상기 채널의 특성이 제 2 특성일 때, 상기 노이즈 부스팅 회로(820)는 상기 부 등화 신호(EQB)에 기초하여 상기 제 1 노이즈 부스팅 신호(NS)를 생성하고, 상기 정 등화 신호(EQ)에 기초하여 상기 제 2 노이즈 부스팅 신호(NSB)를 생성할 수 있다. 상기 제 1 특성은 도 5 및 도 6에 도시된 것과 같이, 상기 제 1 입력 신호(IN1)의 하이 레벨 정상 상태에서 상기 제 1 입력 신호(IN1)의 전압 레벨이 하강하는 노이즈가 발생하거나, 상기 제 1 입력 신호(IN1)의 로우 레벨 정상 상태에서 상기 제 1 입력 신호(IN1)의 전압 레벨이 상승하는 노이즈가 발생하는 경우의 채널 특성일 수 있다. 상기 제 2 특성은 후술되는 도 9 및 도 10을 참조하여 설명하기로 한다.
상기 노이즈 증폭 회로(820)는 등화 필터(821), 입력 선택기(823) 및 합산기(822)를 포함할 수 있다. 상기 등화 필터(821) 및 합산기(822)는 도 2에 도시된 등화 필터(221) 및 합산기(222)와 동일한 구성을 가질 수 있다. 상기 등화 필터(821)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)에 기초하여 상기 정 등화 신호(EQ) 및 상기 부 등화 신호(EQB)를 생성할 수 있다. 상기 입력 선택기(823)는 상기 등화 필터(821)로부터 상기 정 등화 신호(EQ), 상기 부 등화 신호(EQB)를 수신하고, 채널 특성 신호(SIGN)를 더 수신할 수 있다. 상기 채널 특성 신호(SIGN)는 상기 제 1 입력 신호(IN1)가 전송되는 채널의 특성에 따라 서로 다른 로직 레벨을 가질 수 있다. 예를 들어, 상기 채널의 특성이 제 1 특성일 때, 상기 채널 특성 신호(SIGN)는 로직 하이 레벨을 가질 수 있고, 상기 채널의 특성이 제 2 특성일 때, 상기 채널 특성 신호(SIGN)는 로직 로우 레벨을 가질 수 있다. 상기 입력 선택기(823)는 상기 채널 특성 신호(SIGN)가 로직 하이 레벨일 때, 상기 정 등화 신호(EQ)를 제 1 입력 노드(I1)로 출력하고, 상기 부 등화 신호(EQB)를 제 2 입력 노드(I2)로 출력할 수 있다. 상기 입력 선택기(823)는 상기 채널 특성 신호(SIGN)가 로직 로우 레벨일 때, 상기 정 등화 신호(EQ)를 상기 제 2 입력 노드(I2)로 출력하고, 상기 부 등화 신호(EQB)를 상기 제 1 입력 노드(I1)로 출력할 수 있다.
상기 합산기(822)는 상기 제 1 및 제 2 입력 노드(I1, I2)와 연결되어 상기 입력 선택기(823)로부터 출력되는 상기 정 등화 신호(EQ) 및 상기 부 등화 신호(EQB)를 수신할 수 있다. 상기 합산기(822)는 제 1 입력 노드(I1)를 통해 수신된 신호에 기초하여 상기 정 증폭 신호(AOUT)의 전압 레벨 및/또는 진폭을 변화시킬 수 있다. 상기 합산기(822)는 상기 제 2 입력 노드(I2)를 통해 수신된 신호에 기초하여 상기 부 증폭 신호(AOUTB)의 전압 레벨 및/또는 진폭을 변화시킬 수 있다. 상기 합산기(822)는 상기 채널 특성이 상기 제 1 특성일 때, 상기 제 1 입력 노드를(I1) 통해 수신된 상기 정 등화 신호(EQ)에 기초하여 상기 정 증폭 신호(AOUT)의 전압 레벨 및/또는 진폭을 변화시킬 수 있고, 상기 제 2 입력 노드(I2)를 통해 수신된 상기 부 등화 신호(EQB)에 기초하여 상기 부 증폭 신호(AOUTB)의 전압 레벨 및/또는 진폭을 변화시킬 수 있다. 상기 합산기(823)는 상기 채널 특성이 상기 제 2 특성일 때, 상기 제 1 입력 노드(I1)를 통해 수신된 상기 부 등화 신호(EQB)에 기초하여 상기 정 증폭 신호(AOUT)의 전압 레벨 및/또는 진폭을 변화시킬 수 있고, 상기 제 2 입력 노드(I2)를 통해 수신된 상기 정 등화 신호(EQ)에 기초하여 상기 부 증폭 신호(AOUTB)의 전압 레벨 및/또는 진폭을 변화시킬 수 있다.
도 9 및 도 10은 본 발명의 실시예에 따른 수신 회로(800)의 동작을 보여주는 파형도이다. 도 9는 채널의 특성이 상기 제 2 특성이고 노이즈 부스팅 회로(820)가 구비되지 않았을 때, 상기 수신 회로(800)의 동작을 보여줄 수 있다. 상기 제 1 입력 신호(IN1)는 하이 레벨로 천이하였다가 로우 레벨로 천이되는 신호일 수 있다. 상기 채널의 특성이 제 2 특성일 때, 노이즈에 의해 상기 제 1 입력 신호(IN1)가 하이 레벨로 천이되는 시간이 느려지고 상기 제 1 입력 신호(IN1)가 로우 레벨로 천이되는 시간이 빨라질 수 있다. 또한, 도 9에서, 오프셋이 존재하는 제 2 입력 신호(IN2)의 전압 레벨 (Offset IN2)은 타겟 레벨 (target IN2)보다 높은 것을 예시하였다. 상기 수신기(810)가 노이즈가 발생된 제 1 입력 신호(IN1)와 타겟 레벨보다 높은 전압 레벨을 갖는 상기 제 2 입력 신호(IN2)를 차동 증폭하는 경우, 상기 정 증폭 신호(AOUT)와 부 증폭 신호 사이(AOUTB)의 전압 레벨 차이가 발생하는 구간은 매우 짧아질 수 있고, 상기 버퍼(230)는 좁은 펄스 폭을 갖는 출력 신호(OUT)를 생성할 수 있다.
도 10에서, 상기 노이즈 부스팅 회로(220)는 상기 제 1 입력 신호(IN1)에 기초하여 상기 제 1 입력 신호(IN1)의 레벨 변화와 상보적으로 레벨이 변화되는 상기 제 1 노이즈 부스팅 신호(NS)를 생성할 수 있다. 상기 제 2 노이즈 부스팅 신호(NSB)는 상기 제 1 노이즈 부스팅 신호(NS)와 상보적인 레벨을 가질 수 있다. 상기 등화 필터(821)는 증가된 교류 이득과 감소된 직류 이득을 가질 수 있으므로, 상기 제 1 및 제 2 노이즈 부스팅 신호(NS, NSB)의 천이 기울기는 상기 정 증폭 신호(AOUT) 및 상기 부 증폭 신호(AOUTB)의 천이 기울기보다 클 수 있고, 상기 제 1 및 제 2 노이즈 부스팅 신호(NS, NSB)의 진폭은 상기 정 증폭 신호(AOUT) 및 상기 부 증폭 신호(AOUTB)보다 작을 수 있다. 상기 제 1 노이즈 부스팅 신호(NS)가 상기 정 증폭 신호(AOUT)와 혼합되고 상기 제 2 노이즈 부스팅 신호(NSB)가 상기 부 증폭 신호(AOUTB)와 혼합되면, 보상된 정 증폭 신호(AOUT')는 상기 노이즈에 의한 영향이 없이 보다 빠르게 하이 레벨로 천이할 수 있고, 보상된 부 증폭 신호(AOUTB')는 보다 빠르게 로우 레벨로 천이할 수 있다. 상기 버퍼(830)는 상기 보상된 정 증폭 신호(AOUT')와 상기 보상된 부 증폭 신호(AOUTB')를 차동 증폭하여 정상적인 펄스 폭을 갖는 출력 신호(OUT)를 생성할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (18)

  1. 제 1 입력 신호 및 제 2 입력 신호를 증폭하여 정 증폭 신호 및 부 증폭 신호를 생성하는 수신기;
    상기 제 1 및 제 2 입력 신호에 기초하여 정 등화 신호 및 부 등화 신호를 생성하고, 상기 정 등화 신호 및 부 등화 신호에 기초하여 상기 정 증폭 신호 및 상기 부 증폭 신호의 전압 레벨을 조절하는 노이즈 부스팅 회로; 및
    상기 정 증폭 신호 및 상기 부 증폭 신호를 증폭하여 출력 신호를 생성하는 버퍼를 포함하는 수신 회로.
  2. 제 1 항에 있어서,
    상기 제 1 입력 신호는 싱글 엔디드 (single ended) 신호인 수신 회로.
  3. 제 1 항에 있어서,
    상기 제 2 입력 신호는 기준 전압이고,
    상기 기준 전압은 상기 제 1 입력 신호가 스윙하는 범위의 중간에 대응하는 전압 레벨을 갖는 수신 회로.
  4. 제 1 항에 있어서,
    상기 노이즈 부스팅 회로는 상기 정 등화 신호에 기초하여 상기 정 증폭 신호의 전압 레벨을 조절하고, 상기 부 등화 신호에 기초하여 상기 부 증폭 신호의 전압 레벨을 조절하는 수신 회로.
  5. 제 1 항에 있어서,
    상기 노이즈 부스팅 회로는 상기 제 1 및 제 2 입력 신호를 증폭하여 상기 정 등화 신호 및 부 등화 신호를 생성하는 등화 필터; 및
    상기 정 등화 신호에 기초하여 상기 정 증폭 신호의 전압 레벨을 변화시키고, 상기 부 등화 신호에 기초하여 상기 부 증폭 신호의 전압 레벨을 변화시키는 합산기를 포함하는 수신 회로.
  6. 제 5 항에 있어서,
    상기 합산기는 상기 정 등화 신호에 기초하여 제 1 노이즈 부스팅 신호를 생성하여 상기 제 1 노이즈 부스팅 신호를 상기 정 증폭 신호와 혼합하고, 상기 부 등화 신호에 기초하여 제 2 노이즈 부스팅 신호를 생성하여 상기 제 2 노이즈 부스팅 신호를 상기 부 증폭 신호와 혼합하는 수신 회로.
  7. 제 1 입력 신호 및 제 2 입력 신호에 기초하여 제 1 증폭 노드로 정 증폭 신호를 출력하고, 제 2 증폭 노드로 부 증폭 신호를 출력하는 수신기;
    상기 제 1 및 제 2 입력 신호에 기초하여 상기 정 증폭 신호와 상보적으로 전압 레벨이 변화되는 제 1 노이즈 부스팅 신호와, 상기 부 증폭 신호와 상보적으로 전압 레벨이 변화되는 제 2 노이즈 부스팅 신호를 생성하고, 상기 제 1 및 제 2 노이즈 부스팅 신호를 상기 제 1 및 제 2 증폭 노드로 각각 출력하는 노이즈 부스팅 회로; 및
    상기 제 1 및 제 2 증폭 노드의 전압 레벨에 기초하여 출력 신호를 생성하는 버퍼를 포함하는 수신 회로.
  8. 제 7 항에 있어서,
    상기 제 1 입력 신호는 싱글 엔디드 (single ended) 신호인 수신 회로.
  9. 제 7 항에 있어서,
    상기 제 2 입력 신호는 기준 전압이고,
    상기 기준 전압은 상기 제 1 입력 신호가 스윙하는 범위의 중간에 대응하는 전압 레벨을 갖는 수신 회로.
  10. 제 7 항에 있어서,
    상기 노이즈 부스팅 회로는 상기 제 1 및 제 2 입력 신호를 증폭하여 정 등화 신호 및 부 등화 신호를 생성하는 등화 필터; 및
    상기 정 등화 신호에 기초하여 상기 제 1 노이즈 부스팅 신호를 생성하고, 상기 부 등화 신호에 기초하여 상기 제 2 노이즈 부스팅 신호를 생성하는 합산기를 포함하는 수신 회로.
  11. 제 1 입력 신호 및 제 2 입력 신호를 증폭하여 정 증폭 신호 및 부 증폭 신호를 생성하는 수신기;
    상기 제 1 및 제 2 입력 신호에 기초하여 정 등화 신호 및 부 등화 신호를 생성하고, 상기 제 1 입력 신호가 전송되는 채널의 특성에 기초하여 상기 정 등화 신호 및 상기 부 등화 신호 중 하나에 기초하여 상기 정 증폭 신호의 전압 레벨을 변화시키고, 상기 정 등화 신호 및 상기 부 등화 신호 중 다른 하나에 기초하여 상기 부 증폭 신호의 전압 레벨을 변화시키는 노이즈 부스팅 회로; 및
    상기 정 증폭 신호 및 상기 부 증폭 신호를 증폭하여 출력 신호를 생성하는 버퍼를 포함하는 수신 회로.
  12. 제 11 항에 있어서,
    상기 제 1 입력 신호는 싱글 엔디드 (single ended) 신호인 수신 회로.
  13. 제 11 항에 있어서,
    상기 제 2 입력 신호는 기준 전압이고,
    상기 기준 전압은 상기 제 1 입력 신호가 스윙하는 범위의 중간에 대응하는 전압 레벨을 갖는 수신 회로.
  14. 제 11 항에 있어서,
    상기 채널의 특성이 제 1 특성일 때, 상기 노이즈 부스팅 회로는 상기 정 등화 신호에 기초하여 상기 정 증폭 신호의 전압 레벨을 변화시키고 상기 부 등화 신호에 기초하여 상기 부 증폭 신호의 전압 레벨을 변화시키며,
    상기 채널의 특성이 제 2 특성일 때, 상기 노이즈 부스팅 회로는 상기 정 등화 신호에 기초하여 상기 부 증폭 신호의 전압 레벨을 변화시키고 상기 부 등화 신호에 기초하여 상기 정 증폭 신호의 전압 레벨을 변화시키는 수신 회로.
  15. 제 11 항에 있어서,
    상기 노이즈 부스팅 회로는 상기 제 1 및 제 2 입력 신호를 증폭하여 정 등화 신호 및 부 등화 신호를 생성하는 등화 필터;
    상기 채널의 특성에 기초하여 상기 정 등화 신호 및 상기 부 등화 신호 중 하나를 제 1 입력 노드로 출력하고, 상기 정 등화 신호 및 상기 부 등화 신호 중 하나를 제 2 입력 노드로 출력하는 입력 선택기; 및
    상기 제 1 및 제 2 입력 노드를 통해 수신된 신호에 기초하여 상기 정 증폭 신호 및 상기 부 증폭 신호의 전압 레벨을 변화시키는 합산기를 포함하는 수신 회로.
  16. 제 15 항에 있어서,
    상기 채널의 특성이 제 1 특성일 때, 상기 입력 선택기는 상기 정 등화 신호를 상기 제 1 입력 노드로 출력하고, 상기 부 등화 신호를 상기 제 2 입력 노드로 출력하며,
    상기 합산기는 상기 정 등화 신호에 기초하여 상기 정 증폭 신호의 전압 레벨을 변화시키고, 상기 부 등화 신호에 기초하여 상기 부 증폭 신호의 전압 레벨을 변화시키는 수신 회로.
  17. 제 16 항에 있어서,
    상기 채널의 특성이 제 2 특성일 때, 상기 입력 선택기는 상기 부 등화 신호를 상기 제 1 입력 노드로 출력하고, 상기 정 등화 신호를 상기 제 2 입력 노드로 출력하며,
    상기 합산기는 상기 부 등화 신호에 기초하여 상기 정 증폭 신호의 전압 레벨을 변화시키고, 상기 정 등화 신호에 기초하여 상기 부 증폭 신호의 전압 레벨을 변화시키는 수신 회로.
  18. 제 15 항에 있어서,
    상기 합산기는 상기 제 1 입력 노드를 통해 수신된 신호에 기초하여 제 1 노이즈 부스팅 신호를 생성하고, 상기 제 2 입력 노드를 통해 수신된 신호에 기초하여 제 2 노이즈 부스팅 신호를 생성하며,
    상기 제 1 노이즈 부스팅 신호는 상기 정 증폭 신호와 혼합되고, 상기 제 2 노이즈 부스팅 신호는 상기 부 증폭 신호와 혼합되는 수신 회로.
KR1020180134534A 2018-11-05 2018-11-05 수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템 KR102661493B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1020180134534A KR102661493B1 (ko) 2018-11-05 2018-11-05 수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템
US16/433,974 US10727884B2 (en) 2018-11-05 2019-06-06 Reception circuit, semiconductor apparatus and semiconductor system including the reception circuit
CN201910801329.0A CN111147093B (zh) 2018-11-05 2019-08-28 接收电路、包括该接收电路的半导体装置和半导体系统
CN202110695884.7A CN113612489B (zh) 2018-11-05 2019-08-28 接收电路、包括该接收电路的半导体装置和半导体系统
TW108131051A TWI805833B (zh) 2018-11-05 2019-08-29 接收電路、包括該接收電路的半導體裝置和半導體系統
US16/903,951 US10790864B1 (en) 2018-11-05 2020-06-17 Reception circuit, semiconductor apparatus and semiconductor system including the reception circuit
KR1020230184905A KR102661496B1 (ko) 2018-11-05 2023-12-18 수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180134534A KR102661493B1 (ko) 2018-11-05 2018-11-05 수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020230184905A Division KR102661496B1 (ko) 2018-11-05 2023-12-18 수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템

Publications (2)

Publication Number Publication Date
KR20200051890A true KR20200051890A (ko) 2020-05-14
KR102661493B1 KR102661493B1 (ko) 2024-04-30

Family

ID=70459225

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020180134534A KR102661493B1 (ko) 2018-11-05 2018-11-05 수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템
KR1020230184905A KR102661496B1 (ko) 2018-11-05 2023-12-18 수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020230184905A KR102661496B1 (ko) 2018-11-05 2023-12-18 수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템

Country Status (4)

Country Link
US (2) US10727884B2 (ko)
KR (2) KR102661493B1 (ko)
CN (2) CN113612489B (ko)
TW (1) TWI805833B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11223503B2 (en) 2019-02-26 2022-01-11 SK Hynix Inc. Signal receiver circuit, and semiconductor apparatus and semiconductor system including the signal receiver circuit

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102487430B1 (ko) * 2018-05-10 2023-01-11 에스케이하이닉스 주식회사 기준전압 생성 회로, 이를 이용하는 버퍼, 반도체 장치 및 반도체 시스템
CN117393009A (zh) * 2022-07-04 2024-01-12 长鑫存储技术有限公司 数据接收电路、数据接收系统以及存储装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030174023A1 (en) * 2002-03-12 2003-09-18 Tokio Miyasita Analog summing and differencing circuit, optical receiving circuit, optical transmitting circuit, automatic gain control amplifier, automatic frequency compensation amplifier, and limiting amplifier
US20060132191A1 (en) * 2004-12-17 2006-06-22 Rambus Inc. Low-power receiver equalization in a clocked sense amplifier
US20170063311A1 (en) * 2015-08-26 2017-03-02 SK Hynix Inc. Semiconductor apparatus and receiver thereof
KR20170025883A (ko) * 2015-08-31 2017-03-08 에스케이하이닉스 주식회사 버퍼 회로, 이를 이용하는 리시버 및 시스템

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6653895B1 (en) * 2002-06-12 2003-11-25 Texas Instruments Incorporated Gain-boost nulling amplifier for auto-zero circuit
US7206366B2 (en) * 2002-08-07 2007-04-17 Broadcom Corporation System and method for programmably adjusting gain and frequency response in a 10-GigaBit ethernet/fibre channel system
US20070069762A1 (en) * 2005-07-25 2007-03-29 Micron Technology, Inc. Input buffer with automatic switching point adjustment circuitry, and synchronous DRAM device including same
US7949041B2 (en) * 2006-12-05 2011-05-24 Rambus Inc. Methods and circuits for asymmetric distribution of channel equalization between devices
US7695085B2 (en) * 2007-09-17 2010-04-13 Finisar Corporation Variable gain amplifier having variable gain DC offset loop
WO2013158106A1 (en) * 2012-04-19 2013-10-24 Intel Corporation Unequalized clock data recovery for serial i/o receiver
CN203326960U (zh) * 2012-12-24 2013-12-04 苏州硅智源微电子有限公司 前馈补偿放大器中的精确参考电压发生器
CN103346778B (zh) * 2013-07-04 2015-12-09 北京大学 一种宽带线性均衡电路
CN103746671B (zh) * 2014-01-24 2017-02-22 南京邮电大学 一种高增益高补偿范围的均衡滤波器
KR20170013040A (ko) 2015-07-27 2017-02-06 에스케이하이닉스 주식회사 버퍼, 반도체 장치 및 이를 이용한 반도체 시스템
KR20170077933A (ko) * 2015-12-28 2017-07-07 에스케이하이닉스 주식회사 반도체 장치
KR102432873B1 (ko) * 2016-02-05 2022-08-17 에스케이하이닉스 주식회사 리시버 회로 및 이를 이용하는 시스템
KR20180003938A (ko) * 2016-07-01 2018-01-10 삼성전자주식회사 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템
US10014036B1 (en) * 2016-12-29 2018-07-03 Intel Corporation Low power and area efficient memory receiver

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030174023A1 (en) * 2002-03-12 2003-09-18 Tokio Miyasita Analog summing and differencing circuit, optical receiving circuit, optical transmitting circuit, automatic gain control amplifier, automatic frequency compensation amplifier, and limiting amplifier
US20060132191A1 (en) * 2004-12-17 2006-06-22 Rambus Inc. Low-power receiver equalization in a clocked sense amplifier
US20170063311A1 (en) * 2015-08-26 2017-03-02 SK Hynix Inc. Semiconductor apparatus and receiver thereof
KR20170025883A (ko) * 2015-08-31 2017-03-08 에스케이하이닉스 주식회사 버퍼 회로, 이를 이용하는 리시버 및 시스템

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11223503B2 (en) 2019-02-26 2022-01-11 SK Hynix Inc. Signal receiver circuit, and semiconductor apparatus and semiconductor system including the signal receiver circuit

Also Published As

Publication number Publication date
KR20230175165A (ko) 2023-12-29
CN111147093A (zh) 2020-05-12
CN113612489B (zh) 2023-03-10
US20200321993A1 (en) 2020-10-08
CN111147093B (zh) 2021-09-28
TWI805833B (zh) 2023-06-21
US10727884B2 (en) 2020-07-28
CN113612489A (zh) 2021-11-05
KR102661493B1 (ko) 2024-04-30
US10790864B1 (en) 2020-09-29
US20200145036A1 (en) 2020-05-07
TW202023208A (zh) 2020-06-16
KR102661496B1 (ko) 2024-04-26

Similar Documents

Publication Publication Date Title
KR102661496B1 (ko) 수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템
KR20140084399A (ko) 디엠퍼시스 버퍼 회로
US8890613B2 (en) Signal amplification circuit
US10778163B2 (en) Amplification circuit, and receiving circuit, semiconductor apparatus and semiconductor system using the amplification circuit
KR20210151399A (ko) 바이어스 생성 회로, 바이어스 생성 회로를 포함하는 버퍼 회로 및 버퍼 회로를 포함하는 반도체 시스템
US11482973B2 (en) Receiving circuit, and semiconductor apparatus and semiconductor system using the same
US11381210B2 (en) Amplifier, and receiving circuit, semiconductor apparatus and semiconductor system including the amplifier
CN111159081B (zh) 信号接收电路及使用其的半导体装置和半导体系统
KR102618526B1 (ko) 수신기, 이를 포함하는 수신 회로, 반도체 장치 및 반도체 시스템
US11863139B2 (en) Amplifier and receiving circuit, semiconductor apparatus, and semiconductor system using the same
KR20180045677A (ko) 수신 장치, 전송 장치, 이를 이용하는 반도체 장치 및 시스템
KR20220029900A (ko) 버퍼 회로
TW202243392A (zh) 放大器以及lpddr3輸入緩衝器
TW202412465A (zh) 時脈產生電路及包括其的時脈分配網路和半導體裝置
KR20080089071A (ko) 반도체 소자
KR20190098491A (ko) 버퍼링 회로 및 이를 포함하는 반도체 장치 및 시스템

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant