TW202412465A - 時脈產生電路及包括其的時脈分配網路和半導體裝置 - Google Patents

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Abstract

時脈產生電路包括緩衝電路和相位補償電路。緩衝電路緩衝輸入時脈訊號以產生輸出時脈訊號。相位補償電路檢測在電源電壓中的雜訊以及根據電源電壓的雜訊來調整輸入時脈訊號的電壓位準以補償由於電源電壓的雜訊所引起的輸出時脈訊號的相位改變。

Description

時脈產生電路及包括其的時脈分配網路和半導體裝置
多種實施例整體是關於積體電路技術，更具體地是關於時脈產生電路以及包括所述時脈產生電路的時脈分配網路和半導體裝置。
電子設備包括許多電子元件，以及作為電子設備的計算機系統包括均透過半導體而配置的許多半導體裝置。配置計算機系統的半導體裝置可以透過發送及/或接收時脈訊號和數據而彼此執行數據通訊。第一半導體裝置可以將數據與時脈訊號同步，並且可以向第二半導體裝置提供時脈訊號和數據，而第二半導體裝置可以與時脈訊號同步地接收數據。根據作為先前技術的匹配的DQ-DQS方案，在第二半導體裝置之中，接收的時脈訊號和接收的數據可以通過匹配的延遲路徑而被延遲相同的延遲時間量，接著延遲時脈訊號和延遲數據可以彼此被同步。DQ可以指數據，而DQS可以指數據選通訊號。數據選通訊號可以是用於發送及/或接收數據的時脈訊號。然而，隨著計算機系統的操作速度提高，公開了一種適用於高速操作的不匹配的DQ-DQS方案。根據不匹配的DQ-DQS方案，雖然時脈訊號和數據通過不同的路徑而分別地被延遲，但是延遲時間可以通過訓練操作而被調整，因此時脈訊號和數據可以彼此被同步。然而，根據不匹配的DQ-DQS方案，當由於半導體裝置的操作環境而出現製程電壓溫度（PVT）變化時，時脈訊號易於具有抖動或者時脈訊號的延遲時間具有變化的趨勢，並且在將數據與時脈訊號進行同步的過程中用於建立和保持的餘量變得不足。
本申請請求於2022年9月14日在韓國智慧財產局提交的第10-2022-0115362號韓國申請的優先權，其全文透過引用整體併入本文。
在一個實施例中，一種時脈產生電路可以包括緩衝電路、電壓控制電路和補償電路。所述緩衝電路可以被配置為緩衝輸入時脈訊號以產生輸出時脈訊號。所述電壓控制電路可以被配置為檢測電源電壓的電壓位準改變，並且可以被配置為產生第一控制電壓和第二控制電壓，所述第一控制電壓和所述第二控制電壓具有根據檢測到的電壓位準改變而變化的電壓位準。所述補償電路可以被配置為基於所述輸出時脈訊號、所述第一控制電壓和所述第二控制電壓來調整所述輸入時脈訊號的相位。
在一個實施例中，一種時脈產生電路可以包括第一緩衝電路、第二緩衝電路、電壓控制電路和補償電路。所述第一緩衝電路可以被配置為緩衝第一輸入時脈訊號以產生第一輸出時脈訊號。所述第二緩衝電路可以被配置為緩衝第二輸入時脈訊號以產生第二輸出時脈訊號。所述第二輸入時脈訊號可以是所述第一輸入時脈訊號的互補時脈訊號。所述電壓控制電路可以被配置為檢測電源電壓的電壓位準改變，以及可以被配置為產生第一控制電壓和第二控制電壓，所述第一控制電壓和所述第二控制電壓具有根據檢測到的電壓位準改變而變化的電壓位準。所述補償電路可以被配置為基於所述第一輸出時脈訊號、所述第二輸出時脈訊號、所述第一控制電壓和所述第二控制電壓來改變所述第一輸入時脈訊號和所述第二輸入時脈訊號的電壓位準。
在一個實施例中，一種時脈產生電路可以包括緩衝電路、電壓控制電路和補償電路。所述緩衝電路可以被配置為緩衝輸入時脈訊號以產生輸出時脈訊號。所述電壓控制電路可以被配置為檢測電源電壓的電壓位準，可以被配置為產生具有參考所述電源電壓的電壓位準而互補地改變的電壓位準的第一控制電壓，以及可以被配置為產生具有參考所述第一控制電壓的電壓位準而互補地改變的電壓位準的第二控制電壓。所述補償電路可以被配置為基於所述輸出時脈訊號、所述第一控制電壓和所述第二控制電壓來改變所述輸入時脈訊號的電壓位準。
在一個實施例中，一種時脈產生電路可以包括第一緩衝電路、第二緩衝電路、電壓控制電路和補償電路。所述第一緩衝電路可以被配置為緩衝第一輸入時脈訊號以產生第一輸出時脈訊號。所述第二緩衝電路可以被配置為緩衝第二輸入時脈訊號以產生第二輸出時脈訊號。所述第二輸入時脈訊號可以是所述第一輸入時脈訊號的互補時脈訊號。所述電壓控制電路可以被配置為檢測電源電壓的電壓位準，可以被配置為產生具有參考所述電源電壓的電壓位準而互補地改變的電壓位準的第一控制電壓，以及可以被配置為產生具有參考所述第一控制電壓的電壓位準而互補地改變的電壓位準的第二控制電壓。所述補償電路可以被配置為基於所述第一輸出時脈訊號、所述第二輸出時脈訊號、所述第一控制電壓和所述第二控制電壓來改變所述第一輸入時脈訊號和所述第二輸入時脈訊號的電壓位準。
在一個實施例中，一種半導體裝置可以包括時脈分配網路。所述時脈分配網路可以包括時脈接收電路、第一緩衝電路、第二緩衝電路、相位補償電路和分頻電路。所述時脈接收電路可以被配置為接收外部時脈訊號和互補外部時脈訊號以產生第一輸入時脈訊號和第二輸入時脈訊號。所述第一緩衝電路可以被配置為緩衝所述第一輸入時脈訊號以產生第一輸出時脈訊號。所述第二緩衝電路可以被配置為緩衝所述第二輸入時脈訊號以產生第二輸出時脈訊號。所述相位補償電路可以被配置為檢測電源電壓的電壓位準改變，可以被配置為隨著所述電源電壓的電壓位準被提高，延遲所述第一輸入時脈訊號和所述第二輸入時脈訊號的相位，以及可以被配置為隨著所述電源電壓的電壓位準被降低，提前所述第一輸入時脈訊號和所述第二輸入時脈訊號的相位。所述分頻電路可以被配置為對所述第一輸出時脈訊號和所述第二輸出時脈訊號進行分頻以產生多個內部時脈訊號。
圖1是說明根據一個實施例的時脈產生電路100的配置的圖。參考圖1，時脈產生電路100可以接收至少一個輸入時脈訊號，並且可以輸出至少一個輸出時脈訊號。時脈產生電路100可以補償至少一個輸出時脈訊號的特性的改變，所述改變是由於電源電壓VDD的雜訊而引起的。透過檢測電源電壓VDD的電壓位準改變以及透過根據電源電壓VDD的電壓位準改變而調整至少一個輸出時脈訊號的相位及/或電壓位準，時脈產生電路100可以調整至少一個輸出時脈訊號的相位。時脈產生電路100可以接收第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2，並且可以輸出第一輸出時脈訊號CLKO1和第二輸出時脈訊號CLKO2。第二輸入時脈訊號CLKI2可以具有與第一輸入時脈訊號CLKI1相反的相位，並且可以是第一輸入時脈訊號CLKI1的互補時脈訊號。第二輸出時脈訊號CLKO2可以具有與第一輸出時脈訊號CLKO1相反的相位，並且可以是第一輸出時脈訊號CLKO1的互補時脈訊號。
時脈產生電路100可以包括第一緩衝電路111、第二緩衝電路112和相位補償電路120。第一緩衝電路111、第二緩衝電路112和相位補償電路120中的每一個可以是基於電源電壓VDD而可操作的。第一緩衝電路111可以接收第一輸入時脈訊號CLKI1，並且可以緩衝第一輸入時脈訊號CLKI1以輸出第一輸出時脈訊號CLKO1。第二緩衝電路112可以接收第二輸入時脈訊號CLKI2，並且可以緩衝第二輸入時脈訊號CLKI2以輸出第二輸出時脈訊號CLKO2。
相位補償電路120可以檢測電源電壓VDD的電壓位準，並且可以根據電源電壓VDD的電壓位準改變來改變第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2的相位。隨著電源電壓VDD的電壓位準被提高，相位補償電路120可以延遲第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2的相位。隨著電源電壓VDD的電壓位準被降低，相位補償電路120可以提前第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2的相位。例如，當電源電壓VDD的電壓位準到達目標電壓位準的附近時，相位補償電路120可以將第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2的相位延遲參考延遲量。隨著電源電壓VDD的電壓位準被提高到高於目標電壓位準，相位補償電路120可以將第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2的相位延遲比參考延遲量較大的量。隨著電源電壓VDD的電壓位準被降低到低於目標電壓位準，相位補償電路120可以將第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2的相位延遲比參考延遲量較小的量。
相位補償電路120可以對第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2執行加強操作（emphasis operation）以調整第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2的相位以及第一輸出時脈訊號CLKO1和第二輸出時脈訊號CLKO2的相位。透過接收第一輸出時脈訊號CLKO1和第二輸出時脈訊號CLKO2作為反饋訊號以及透過提高或降低第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2的振幅及/或電壓位準，相位補償電路120可以對第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2執行加強操作。根據電源電壓VDD的電壓位準改變，相位補償電路120可以通過加強操作調整要被施加到第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2的加強強度以調整第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2的電壓位準的變化。例如，當電源電壓VDD的電壓位準到達目標電壓位準的附近時，相位補償電路120可以使用參考強度對第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2執行加強操作，以使得第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2的電壓位準增大或減小參考電壓位準。隨著電源電壓VDD的電壓位準被提高到高於目標電壓位準，相位補償電路120可以使用比參考強度較小的強度對第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2執行加強操作。因此，第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2的電壓位準可以增大或減小比參考電壓位準較小的電壓位準。隨著電源電壓VDD的電壓位準被降低到低於目標電壓位準，相位補償電路120可以使用比參考強度較大的強度對第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2執行加強操作。因此，第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2的電壓位準可以增大或減小比參考電壓位準較大的電壓位準。
相位補償電路120可以包括電壓控制電路121和補償電路122。電壓控制電路121可以檢測電源電壓VDD的電壓位準。基於檢測到的電源電壓VDD的電壓位準，電壓控制電路121可以產生第一控制電壓VCBN和第二控制電壓VCBP。電壓控制電路121可以檢測電源電壓VDD的電壓位準改變，並且可以根據檢測到的電源電壓VDD的電壓位準改變來改變第一控制電壓VCBN和第二控制電壓VCBP的電壓位準。第一控制電壓VCBN和第二控制電壓VCBP的電壓位準的變化可以與電源電壓VDD的電壓位準的變化成比例。例如，電壓控制電路121可以產生具有參考電源電壓VDD的電壓位準而互補地改變的電壓位準的第一控制電壓VCBN。電壓控制電路121可以產生具有參考第一控制電壓VCBN的電壓位準而互補地改變的電壓位準的第二控制電壓VCBP。隨著電源電壓VDD的電壓位準被提高，第一控制電壓VCBN可以具有較低的電壓位準並且第二控制電壓VCBP可以具有較高的電壓位準。隨著電源電壓VDD的電壓位準被降低，第一控制電壓VCBN可以具有較高的電壓位準並且第二控制電壓VCBP可以具有較低的電壓位準。電壓控制電路121可以向補償電路122提供第一控制電壓VCBN和第二控制電壓VCBP。
補償電路122可以從第一緩衝電路111接收第一輸出時脈訊號CLKO1，並且可以從第二緩衝電路112接收第二輸出時脈訊號CLKO2。補償電路122可以從電壓控制電路121接收第一控制電壓VCBN和第二控制電壓VCBP。補償電路122可以基於第一輸出時脈訊號CLKO1、第二輸出時脈訊號CLKO2、第一控制電壓VCBN和第二控制電壓VCBP來改變第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2的相位。基於第一輸出時脈訊號CLKO1、第一控制電壓VCBN和第二控制電壓VCBP，補償電路122可以透過改變第一輸入時脈訊號CLKI1的電壓位準來調整第一輸入時脈訊號CLKI1的相位。基於第一輸出時脈訊號CLKO1、第一控制電壓VCBN和第二控制電壓VCBP，補償電路122可以產生第一反饋訊號FB1。透過提供第一反饋訊號FB1作為第一輸入時脈訊號CLKI1，補償電路122可以改變第一輸入時脈訊號CLKI1的電壓位準。基於第二輸出時脈訊號CLKO2、第一控制電壓VCBN和第二控制電壓VCBP，補償電路122可以透過改變第二輸入時脈訊號CLKI2的電壓位準來調整第二輸入時脈訊號CLKI2的相位。基於第二輸出時脈訊號CLKO2、第一控制電壓VCBN和第二控制電壓VCBP，補償電路122可以產生第二反饋訊號FB2。透過提供第二反饋訊號FB2作為第二輸入時脈訊號CLKI2，補償電路122可以改變第二輸入時脈訊號CLKI2的電壓位準。
根據第一輸出時脈訊號CLKO1的邏輯位準，透過使用根據第一控制電壓VCBN和第二控制電壓VCBP的電壓位準而被確定的強度來驅動第一輸入時脈訊號CLKI1，補償電路122可以對第一輸入時脈訊號CLKI1執行加強操作。根據第二輸出時脈訊號CLKO2的邏輯位準，透過使用根據第一控制電壓VCBN和第二控制電壓VCBP的電壓位準而被確定的強度來驅動第二輸入時脈訊號CLKI2，補償電路122可以對第二輸入時脈訊號CLKI2執行加強操作。在一個實施例中，補償電路122可以基於第二輸出時脈訊號CLKO2而不是第一輸出時脈訊號CLKO1來調整第一輸入時脈訊號CLKI1的相位。在一個實施例中，補償電路122可以基於第一輸出時脈訊號CLKO1而不是第二輸出時脈訊號CLKO2來調整第二輸入時脈訊號CLKI2的相位。
圖2是說明在圖1中所示的電壓控制電路121的配置的方塊圖。參考圖2，電壓控制電路121可以包括偏壓產生電路210和控制電壓產生電路220。偏壓產生電路210可以根據電源電壓VDD的電壓位準來產生第一偏置電壓BIASN和第二偏置電壓BIASP。偏壓產生電路210可以產生獨立於電源電壓VDD的電壓位準的第一偏置電壓BIASN和依賴於電源電壓VDD的電壓位準的第二偏置電壓BIASP。偏壓產生電路210可以產生第一偏置電壓BIASN，第一偏置電壓BIASN具有與電源電壓VDD的電壓位準改變無關的恆定的電壓位準。偏壓產生電路210可以產生第二偏置電壓BIASP，第二偏置電壓BIASP具有根據電源電壓VDD的電壓位準改變而變化的電壓位準。偏壓產生電路210可以透過能夠產生依賴於電源電壓VDD的改變的偏置電壓和獨立於電源電壓VDD的改變的偏置電壓的任何電路而被實現。例如，偏壓產生電路210可以透過β乘法器（beta multiplier）而被實現，並且可以包括任何已知的β乘法器。
控制電壓產生電路220可以從偏壓產生電路210接收第一偏置電壓BIASN和第二偏置電壓BIASP。基於第一偏置電壓BIASN和第二偏置電壓BIASP，控制電壓產生電路220可以產生第一控制電壓VCBN和第二控制電壓VCBP。透過檢測第一偏置電壓BIASN和第二偏置電壓BIASP之間的電壓位準差，控制電壓產生電路220可以檢測電源電壓VDD的電壓位準改變。控制電壓產生電路220可以與第一偏置電壓BIASN和第二偏置電壓BIASP之間的電壓位準差成比例地改變第一控制電壓VCBN和第二控制電壓VCBP的電壓位準。控制電壓產生電路220可以互補地改變第一控制電壓VCBN和第二控制電壓VCBP。
例如，當電源電壓VDD的電壓位準保持目標電壓位準時，第一偏置電壓BIASN和第二偏置電壓BIASP的電壓位準可以彼此基本相同。控制電壓產生電路220可以產生均具有預設電壓位準的第一控制電壓VCBN和第二控制電壓VCBP。
當電源電壓VDD的電壓位準減小並且因此低於目標電壓位準時，第二偏置電壓BIASP的電壓位準可以低於第一偏置電壓BIASN的電壓位準。控制電壓產生電路220可以產生具有比預設電壓位準較高的電壓位準的第一控制電壓VCBN，並且可以產生具有比預設電壓位準較低的電壓位準的第二控制電壓VCBP。第一控制電壓VCBN的電壓位準增大的量和第二控制電壓VCBP的電壓位準減小的量可以與第一偏置電壓BIASN和第二偏置電壓BIASP之間的電壓位準差成比例。
當電源電壓VDD的電壓位準升高並且因此高於目標電壓位準時，第二偏置電壓BIASP的電壓位準可以高於第一偏置電壓BIASN的電壓位準。控制電壓產生電路220可以產生具有比預設電壓位準較低的電壓位準的第一控制電壓VCBN，並且可以產生具有比預設電壓位準較高的電壓位準的第二控制電壓VCBP。第一控制電壓VCBN的電壓位準減小的量和第二控制電壓VCBP的電壓位準增大的量可以與第一偏置電壓BIASN和第二偏置電壓BIASP之間的電壓位準差成比例。
圖3是說明在圖2中所示的控制電壓產生電路220的配置的方塊圖。參考圖3，控制電壓產生電路220可以包括放大器310、反相放大器320和電壓驅動器330。放大器310可以在其正輸入節點“+”處接收第二偏置電壓BIASP，並且可以在其負輸入節點“-”處接收輸出電壓AOUT。放大器310可以將第二偏置電壓BIASP和輸出電壓AOUT之間的電壓位準差進行放大以通過其輸出節點將輸出電壓AOUT輸出。放大器310可以輸出具有與第二偏置電壓BIASP基本相同的電壓位準的輸出電壓AOUT。
反相放大器320可以在其正輸入節點“+”處接收第一偏置電壓BIASN，並且可以在其負輸入節點“-”處接收輸出電壓AOUT。反相放大器320可以將第一偏置電壓BIASN和輸出電壓AOUT之間的電壓位準差進行反向放大以通過其輸出節點將第一控制電壓VCBN輸出。反相放大器320可以包括第一電阻器R1、第二電阻器R2和放大器321。第一電阻器R1可以在其一個端部處被耦接到放大器310的輸出節點以接收輸出電壓AOUT。第二電阻器R2可以在其一個節點處被耦接到反相放大器320的輸出節點以接收第一控制電壓VCBN。放大器321可以在其正輸入節點“+”處接收第一偏置電壓BIASN，並且可以在其負輸入節點“-”處與第一電阻器R1和第二電阻器R2的其他端部共同耦接。
從反相放大器320產生的第一控制電壓VCBN可以根據方程式1而被確定。
[方程式1]
在方程式1中，‘R R1’可以表示第一電阻器R1的電阻值，並且‘R R2’可以表示第二電阻器R2的電阻值。第二電阻器R2的電阻值R R2對第一電阻器R1的電阻值R R1的比率可以是用於確定第一控制電壓VCBN的電壓位準改變的程度的因子。第一電阻器R1的電阻值R R1可以是常數。第二電阻器R2的電阻值R R2可以進行不同地改變。當第二電阻器R2的電阻值R R2更大時，與電源電壓VDD的電壓位準改變相對應的第一控制電壓VCBN的電壓位準的變化甚至可以更大。
電壓驅動器330可以接收第一控制電壓VCBN，並且可以基於第一控制電壓VCBN來產生第二控制電壓VCBP。電壓驅動器330可以產生具有參考第一控制電壓VCBN的電壓位準而互補地改變的電壓位準的第二控制電壓VCBP。電壓驅動器330可以包括第一電晶體331和第二電晶體332。第一電晶體331可以是N通道MOS電晶體以及第二電晶體332可以是P通道MOS電晶體。第一電晶體331可以在其閘極處接收第一控制電壓VCBN，可以在其汲極處被耦接到輸出第二控制電壓VCBP的節點，並且可以在其源極處被耦接到接地電壓。第二電晶體332可以在其閘極和汲極兩者處被耦接到輸出第二控制電壓VCBP的節點，並且可以在其源極處接收電源電壓VDD。第二電晶體332可以以二極體的形式被耦接在電源電壓VDD和輸出第二控制電壓VCBP的節點之間，因此第二電晶體332可以將輸出第二控制電壓VCBP的節點的電壓位準維持在特定的位準。根據第一控制電壓VCBN，第一電晶體331可以調整從輸出第二控制電壓VCBP的節點流到接地電壓的電流量。隨著第一控制電壓VCBN的電壓位準增大，流過第一電晶體331的電流量可以增大，因此第二控制電壓VCBP的電壓位準可以減小。隨著第一控制電壓VCBN的電壓位準減小，流過第一電晶體331的電流量可以減小，因此第二控制電壓VCBP的電壓位準可以增大。
圖4是說明在圖1中所示的補償電路122的配置的方塊圖。參考圖4，補償電路122可以包括第一補償電路410和第二補償電路420。第一補償電路410可以接收第一輸出時脈訊號CLKO1、第一控制電壓VCBN和第二控制電壓VCBP以產生第一反饋訊號FB1。第一反饋訊號FB1可以被提供為第一輸入時脈訊號CLKI1。第一補償電路410可以將第一輸出時脈訊號CLKO1進行反相以產生第一反饋訊號FB1。第一補償電路410驅動第一反饋訊號FB1的驅動力可以根據第一控制電壓VCBN和第二控制電壓VCBP的電壓位準而被調整。例如，隨著第一控制電壓VCBN的電壓位準被提高以及第二控制電壓VCBP的電壓位準被降低，第一補償電路410的驅動力可以被增大。例如，隨著第一控制電壓VCBN的電壓位準被降低以及第二控制電壓VCBP的電壓位準被提高，第一補償電路410的驅動力可以被變小。隨著第一補償電路410的驅動力被增大，第一補償電路410可以增大第一反饋訊號FB1的振幅以增大第一輸入時脈訊號CLKI1的電壓位準的變化。隨著第一補償電路410的驅動力被變小，第一補償電路410可以減小第一反饋訊號FB1的振幅以減小第一輸入時脈訊號CLKI1的電壓位準的變化。
第二補償電路420可以接收第二輸出時脈訊號CLKO2、第一控制電壓VCBN和第二控制電壓VCBP以產生第二反饋訊號FB2。第二反饋訊號FB2可以被提供為第二輸入時脈訊號CLKI2。第二補償電路420可以將第二輸出時脈訊號CLKO2進行反相以產生第二反饋訊號FB2。第二補償電路420驅動第二反饋訊號FB2的驅動力可以根據第一控制電壓VCBN和第二控制電壓VCBP的電壓位準而被調整。例如，隨著第一控制電壓VCBN的電壓位準被提高以及第二控制電壓VCBP的電壓位準被降低，第二補償電路420的驅動力可以被增大。例如，隨著第一控制電壓VCBN的電壓位準被降低以及第二控制電壓VCBP的電壓位準被提高，第二補償電路420的驅動力可以被變小。隨著第二補償電路420的驅動力被增大時，第二補償電路420可以增大第二反饋訊號FB2的振幅以增大第二輸入時脈訊號CLKI2的電壓位準的變化。隨著第二補償電路420的驅動力被變小，第二補償電路420可以減小第二反饋訊號FB2的振幅以減小第二輸入時脈訊號CLKI2的電壓位準的變化。
第一補償電路410可以包括第一反相器411。第一反相器411可以是三態反相器。第一反相器411可以包括第一電晶體T11、第二電晶體T12、第三電晶體T13和第四電晶體T14。第一電晶體T11和第二電晶體T12中的每一個可以是N通道MOS電晶體。第三電晶體T13和第四電晶體T14中的每一個可以是P通道MOS電晶體。第一電晶體T11的閘極可以接收第一控制電壓VCBN，並且第一電晶體T11的源極可以被耦接到接地電壓。第二電晶體T12的閘極可以接收第一輸出時脈訊號CLKO1，第二電晶體T12的汲極可以被耦接到輸出第一反饋訊號FB1的節點，並且第二電晶體T12的源極可以被耦接到第一電晶體T11的汲極。第三電晶體T13的閘極可以接收第二控制電壓VCBP，並且第三電晶體T13的源極可以接收電源電壓VDD。第四電晶體T14的閘極可以接收第一輸出時脈訊號CLKO1，第四電晶體T14的源極可以被耦接到第三電晶體T13的汲極，並且第四電晶體T14的汲極可以被耦接到輸出第一反饋訊號FB1的節點。第一補償電路410還可以包括電阻器元件412。電阻器元件412的一個端部可以與第二電晶體T12和第四電晶體T14的汲極共同耦接，並且第一反饋訊號FB1可以通過電阻器元件412的另一個端部而被輸出。
第二補償電路420可以包括第二反相器421。第二反相器421可以是三態反相器。第二反相器421可以包括第一電晶體T21、第二電晶體T22、第三電晶體T23和第四電晶體T24。第一電晶體T21和第二電晶體T22中的每一個可以是N通道MOS電晶體。第三電晶體T23和第四電晶體T24中的每一個可以是P通道MOS電晶體。第一電晶體T21的閘極可以接收第一控制電壓VCBN，並且第一電晶體T21的源極可以被耦接到接地電壓。第二電晶體T22的閘極可以接收第二輸出時脈訊號CLKO2，第二電晶體T22的汲極可以被耦接到輸出第二反饋訊號FB2的節點，並且第二電晶體T22的源極可以被耦接到第一電晶體T21的汲極。第三電晶體T23的閘極可以接收第二控制電壓VCBP，並且第三電晶體T23的源極可以接收電源電壓VDD。第四電晶體T24的閘極可以接收第二輸出時脈訊號CLKO2，第四電晶體T24的源極可以被耦接到第三電晶體T23的汲極，並且第四電晶體T24的源極可以被耦接到輸出第二反饋訊號FB2的節點。第二補償電路420還可以包括電阻器元件422。電阻器元件422的一個端部可以與第二電晶體T22和第四電晶體T24的汲極共同耦接，並且第二反饋訊號FB2可以通過電阻器元件422的另一個端部而被輸出。
圖5是說明根據一個實施例的第一補償電路500的配置的圖。在圖4中所示的第一補償電路410可以被替換為第一補償電路500。雖然圖5僅說明第一補償電路500的配置，但是第二補償電路420可以被替換為除了輸出時脈訊號和反饋訊號之外與第一補償電路500具有相同配置的補償電路。
參考圖5，第一補償電路500可以包括多個反相器511、512和513。多個反相器511、512和513可以共同接收第一輸出時脈訊號CLKO1以共同產生第一反饋訊號FB1。多個反相器511、512和513中的每一個可以將第一輸出時脈訊號CLKO1進行反相以產生第一反饋訊號FB1。多個反相器511、512和513中的每一個驅動第一反饋訊號FB1的驅動力可以根據第一控制電壓VCBN和第二控制電壓VCBP而被調整。多個反相器511、512和513中的每一個可以是三態反相器。圖5說明第一補償電路500包括數量為三（3）個的反相器，其不會限制本申請的範圍。第一補償電路500可以包括不同數量的反相器。
第一補償電路500還可以包括補償控制器520。補償控制器520可以接收賦能訊號EN和接通訊號ON＜0:2＞。基於賦能訊號EN和接通訊號ON＜0:2＞，第一補償電路500可以確定在多個反相器511、512和513之中要被激活的反相器的數量。第一補償電路500可以根據賦能訊號EN而被激活。當賦能訊號EN被賦能時，多個反相器511、512和513可以根據接通訊號ON＜0:2＞而選擇性地被激活。當賦能訊號EN被去能時，多個反相器511、512和513可以全部被去激活。接通訊號ON＜0:2＞可以包括多個位元。接通訊號ON＜0:2＞之中的位元的數量可以與多個反相器511、512和513的數量相同。接通訊號ON＜0:2＞之中的位元可以在一對一的基礎上分別對應於多個反相器511、512和513。參考圖5，接通訊號ON＜0:2＞可以包括三（3）個位元。接通訊號ON＜0:2＞的第一位元ON＜0＞可以被分配給第一反相器511。接通訊號ON＜0:2＞的第二位元ON＜1＞可以被分配給第二反相器512。接通訊號ON＜0:2＞的第三位元ON＜2＞可以被分配給第三反相器513。例如，當接通訊號ON＜0:2＞的第一位元至第三位元ON＜0:2＞全部具有高邏輯位準時，補償控制器520可以向第一反相器至第三反相器511、512和513提供第一輸出時脈訊號CLKO1。當接通訊號ON＜0:2＞的第一位元至第三位元ON＜0:2＞中的一個具有低邏輯位準時，補償控制器520可以不向多個反相器511、512和513中的對應的一個反相器提供第一輸出時脈訊號CLKO1以去激活對應的反相器。例如，在接通訊號ON＜0:2＞之中，當第二位元ON＜1＞具有低邏輯位準並且第一位元ON＜0＞和第三位元ON＜2＞中的每一個具有高邏輯位準時，第二反相器512可以被去激活，並且第一反相器511和第三反相器513中的每一個可以被激活以從第一輸出時脈訊號CLKO1產生第一反饋訊號FB1。
圖6是說明根據一個實施例的時脈產生電路100的操作的時序圖。在下文中，將參考圖1和圖6描述根據一個實施例的時脈產生電路100的操作。當電源電壓VDD的電壓位準升高到高於目標電壓位準（“高VDD”）時，第一輸出時脈訊號CLKO1的振幅可以大於第一輸入時脈訊號CLKI1，第一輸出時脈訊號CLKO1的轉變梯度可以大於第一輸入時脈訊號CLKI1，並且第一輸出時脈訊號CLKO1的相位基本可以不相對於第一輸入時脈訊號CLKI1而改變，如使用實線所示。當電壓控制電路121檢測到電源電壓VDD的電壓位準的升高時，電壓控制電路121可以降低第一控制電壓VCBN的電壓位準，並且可以提高第二控制電壓VCBP的電壓位準。補償電路122的驅動力可以根據第一控制電壓VCBN和第二控制電壓VCBP而減小。補償電路122可以使用比參考強度較小的強度對第一輸入時脈訊號CLKI1執行加強操作。當第一輸入時脈訊號CLKI1具有低邏輯位準時，補償電路122可以產生具有高邏輯位準的第一反饋訊號FB1，並且可以向第一輸入時脈訊號CLKI1提供第一反饋訊號FB1以將第一輸入時脈訊號CLKI1的電壓位準提高比參考電壓位準較小的電壓位準。相反，當第一輸入時脈訊號CLKI1具有高邏輯位準時，補償電路122可以產生具有低邏輯位準的第一反饋訊號FB1，並且可以向第一輸入時脈訊號CLKI1提供第一反饋訊號FB1以將第一輸入時脈訊號CLKI1的電壓位準降低比參考電壓位準較小的電壓位準。因此，在一個實施例中，補償電路122基本可以不改變第一輸出時脈訊號CLKO1的相位。
當電源電壓VDD的電壓位準保持目標電壓位準（“目標VDD”）時，第一輸出時脈訊號CLKO1的振幅可以與第一輸入時脈訊號CLKI1基本相同，第一輸出時脈訊號CLKO1的轉變梯度可以小於第一輸入時脈訊號CLKI1，並且第一輸出時脈訊號CLKO1的相位可以相對於第一輸入時脈訊號CLKI1被延遲，如使用虛線所示。電壓控制電路121可以檢測到電源電壓VDD具有目標電壓位準。第一控制電壓VCBN和第二控制電壓VCBP中的每一個可以具有預設電壓位準。根據第一控制電壓VCBN和第二控制電壓VCBP，補償電路122的驅動力可以是預設驅動力。補償電路122可以使用參考強度對第一輸入時脈訊號CLKI1執行加強操作。當第一輸入時脈訊號CLKI1具有低邏輯位準時，補償電路122可以產生具有高邏輯位準的第一反饋訊號FB1，並且可以向第一輸入時脈訊號CLKI1提供第一反饋訊號FB1以將第一輸入時脈訊號CLKI1的電壓位準提高參考電壓位準。相反，當第一輸入時脈訊號CLKI1具有高邏輯位準時，補償電路122可以產生具有低邏輯位準的第一反饋訊號FB1，並且可以向第一輸入時脈訊號CLKI1提供第一反饋訊號FB1以將第一輸入時脈訊號CLKI1的電壓位準降低參考電壓位準。因此，補償電路122可以提前第一輸出時脈訊號CLKO1的相位，如使用實線所示。當電源電壓VDD的電壓位準高於目標電壓位準（“高VDD”）時，第一輸出時脈訊號CLKO1可以具有與第一輸出時脈訊號CLKO1基本相同的相位。
當電源電壓VDD的電壓位準減小到低於目標電壓位準（“低VDD”）時，第一輸出時脈訊號CLKO1的振幅可以更小，第一輸出時脈訊號CLKO1的轉變梯度可以更小，並且第一輸出時脈訊號CLKO1的相位可以相對於當電源電壓VDD具有目標電壓位準（“目標VDD”）時的第一輸出時脈訊號CLKO1被延遲更多，如使用虛線所示。當電壓控制電路121檢測到電源電壓VDD的電壓位準的下降時，電壓控制電路121可以提高第一控制電壓VCBN的電壓位準，並且可以降低第二控制電壓VCBP的電壓位準。補償電路122的驅動力可以根據第一控制電壓VCBN和第二控制電壓VCBP而增大。補償電路122可以使用比參考強度較大的強度對第一輸入時脈訊號CLKI1執行加強操作。當第一輸入時脈訊號CLKI1具有低邏輯位準時，補償電路122可以產生具有高邏輯位準的第一反饋訊號FB1，並且可以向第一輸入時脈訊號CLKI1提供第一反饋訊號FB1以將第一輸入時脈訊號CLKI1的電壓位準提高比參考電壓位準較大的電壓位準。相反，當第一輸入時脈訊號CLKI1具有高邏輯位準時，補償電路122可以產生具有低邏輯位準的第一反饋訊號FB1，並且可以向第一輸入時脈訊號CLKI1提供第一反饋訊號FB1以將第一輸入時脈訊號CLKI1的電壓位準降低比參考電壓位準較大的電壓位準。因此，補償電路122可以將第一輸出時脈訊號CLKO1的相位提前更大的量，如使用實線所示。第一輸出時脈訊號CLKO1可以具有與當電源電壓VDD的電壓位準高於目標電壓位準（“高VDD”）時、以及當電源電壓VDD具有目標電壓位準（“目標VDD”）時的第一輸出時脈訊號CLKO1基本相同的相位。
圖7是說明根據一個實施例的時脈產生電路100的操作的時序圖。在下文中，將參考圖1、圖3和圖7描述根據一個實施例的時脈產生電路100的操作。圖7示例性地說明在電源電壓VDD中出現雜訊因此電源電壓VDD的電壓位準反復地下降到低於目標電壓位準接著又升高到高於目標電壓位準的情況。參考圖7，虛線表示當電源電壓VDD中不出現任何雜訊時的第一輸出時脈訊號CLKO1的理想波形。圖7的＜A＞說明當不提供相位補償電路120時的波形。相位變化可能由於電源電壓VDD的雜訊而增大。如使用實線所示，第一輸出時脈訊號CLKO1的振幅可以相對比較小，並且第一輸出時脈訊號CLKO1的邏輯位準轉變的交點可以被延遲，這導致第一輸出時脈訊號CLKO1的相位延遲。例如，當電源電壓VDD的電壓位準升高到高於目標電壓位準時，第一輸出時脈訊號CLKO1的延遲量可以減小，並且當電源電壓VDD的電壓位準下降到低於目標電壓位準時，第一輸出時脈訊號CLKO1的延遲量可以增大。
當時脈產生電路100提供有相位補償電路120時，儘管存在電源電壓VDD的雜訊，時脈產生電路100可以提前第一輸出時脈訊號CLKO1的相位。在這種情況下，相位補償電路120將第一輸出時脈訊號CLKO1的相位提前的量可以根據在圖3中所示的反相放大器320之中的第一電阻器R1和第二電阻器R2之間的比率而變化。第一控制電壓VCBN和第二控制電壓VCBP的電壓位準中的每一單位變化可以取決於第一電阻器R1和第二電阻器R2之間的比率。如參考圖3所述，隨著第二電阻器R2的電阻值R R2變得更大，與電源電壓VDD的電壓位準改變相對應的第一控制電壓VCBN的電壓位準的變化可以變得更大。
圖7中的＜B＞說明當第二電阻器R2的電阻值R R2比圖7中的＜C＞的情況下的第二電阻器R2的電阻值R R2相對較小時的波形。在第二電阻器R2的電阻值R R2相對小於圖7中的＜C＞的情況下的第二電阻器R2的電阻值R R2的情況下，由於電源電壓VDD的雜訊而引起的第一控制電壓VCBN的電壓位準的變化可以相對比較小。即使當電源電壓VDD中出現雜訊時，相位補償電路120可以減小第一輸出時脈訊號CLKO1的相位變化。第一輸出時脈訊號CLKO1可以具有與理想的第一輸出時脈訊號CLKO1基本相同的相位。
圖7中的＜C＞說明當第二電阻器R2的電阻值R R2比圖7中的＜B＞的情況下的第二電阻器R2的電阻值R R2相對較大時的波形。在第二電阻器R2的電阻值R R2相對大於圖7中的＜B＞的情況下的第二電阻器R2的電阻值R R2的情況下，由於電源電壓VDD的雜訊而引起的第一控制電壓VCBN的電壓位準的變化可以相對比較大。在這種情況下，相位補償電路120可以對第一輸出時脈訊號CLKO1的相位進行過補償。第一輸出時脈訊號CLKO1可以具有甚至是超前於理想的第一輸出時脈訊號CLKO1的相位的相位。因此，第一電阻器R1和第二電阻器R2之間的比率可以根據需要而被調整，以對相位補償電路120執行的補償量進行不同地控制。
圖8是說明根據一個實施例的時脈分配網路800的配置的圖。參考圖8，時脈分配網路800可以包括時脈接收電路810、第一緩衝電路821、第二緩衝電路822、相位補償電路830和時脈分頻電路840。時脈接收電路810可以接收外部時脈訊號CLKE和互補外部時脈訊號CLKEB。基於外部時脈訊號CLKE和互補外部時脈訊號CLKEB，時脈接收電路810可以產生第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2。互補外部時脈訊號CLKEB可以具有與外部時脈訊號CLKE相反的相位。時脈接收電路810可以對外部時脈訊號CLKE和互補外部時脈訊號CLKEB進行差分放大以產生第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2。第一輸入時脈訊號CLKI1可以具有與外部時脈訊號CLKE相對應的相位，並且第二輸入時脈訊號CLKI2可以具有與互補外部時脈訊號CLKEB相對應的相位。時脈接收電路810可以包括第一放大器811、第二放大器812、第三放大器813和第四放大器814。第一放大器811可以對外部時脈訊號CLKE和互補外部時脈訊號CLKEB進行差分放大。第二放大器812可以對從第一放大器811輸出的訊號進行差分放大。第三放大器813可以對從第二放大器812輸出的訊號進行差分放大以產生第一輸入時脈訊號CLKI1。第四放大器814可以對從第二放大器812輸出的訊號進行差分放大以產生第二輸入時脈訊號CLKI2。例如，第三放大器813可以通過其正輸入節點接收透過第一放大器811和第二放大器812而被差分放大的外部時脈訊號CLKE，並且可以通過其負輸入節點接收透過第一放大器811和第二放大器812而被差分放大的互補外部時脈訊號CLKEB。第四放大器814可以通過其正輸入節點接收透過第一放大器811和第二放大器812而被差分放大的互補外部時脈訊號CLKEB，並且可以通過其負輸入節點接收透過第一放大器811和第二放大器812而被差分放大的外部時脈訊號CLKE。
第一緩衝電路821可以緩衝第一輸入時脈訊號CLKI1以產生第一輸出時脈訊號CLKO1。第二緩衝電路822可以緩衝第二輸入時脈訊號CLKI2以產生第二輸出時脈訊號CLKO2。相位補償電路830可以檢測電源電壓VDD的電壓位準改變，並且可以根據電源電壓VDD的電壓位準改變來調整第一輸入時脈訊號CLKI1和第二輸入時脈訊號CLKI2的相位，以改變第一輸出時脈訊號CLKO1和第二輸出時脈訊號CLKO2的相位。第一緩衝電路821、第二緩衝電路822和相位補償電路830可以分別與在圖1中所示的第一緩衝電路821、第二緩衝電路822和相位補償電路830相同。將省略相同元件的冗餘描述。
時脈分頻電路840可以從第一緩衝電路821接收第一輸出時脈訊號CLKO1，並且可以從第二緩衝電路822接收第二輸出時脈訊號CLKO2。時脈分頻電路840可以對第一輸出時脈訊號CLKO1和第二輸出時脈訊號CLKO2的頻率進行分頻以產生第一內部時脈訊號ICLK1、第二內部時脈訊號ICLK2、第三內部時脈訊號ICLK3和第四內部時脈訊號ICLK4。第一內部時脈訊號至第四內部時脈訊號ICLK1、ICLK2、ICLK3和ICLK4彼此之間可以順序地具有90°的相位差。時脈分頻電路840可以包括第一分頻電路841和第二分頻電路842。第一分頻電路841可以利用第一輸出時脈訊號CLKO1作為參考時脈訊號，並且可以對第一輸出時脈訊號CLKO1和第二輸出時脈訊號CLKO2的頻率進行分頻以產生第一內部時脈訊號ICLK1和第三內部時脈訊號ICLK3。第一內部時脈訊號ICLK1和第三內部時脈訊號ICLK3可以是被同步到第一輸出時脈訊號CLKO1的上升邊緣的時脈訊號。第二分頻電路842可以利用第二輸出時脈訊號CLKO2作為參考時脈訊號，並且可以對第一輸出時脈訊號CLKO1和第二輸出時脈訊號CLKO2的頻率進行分頻以產生第二內部時脈訊號ICLK2和第四內部時脈訊號ICLK4。第二內部時脈訊號ICLK2和第四內部時脈訊號ICLK4可以是被同步到第二輸出時脈訊號CLKO2的上升邊緣的時脈訊號。時脈分配網路800可以將第一內部時脈訊號至第四內部時脈訊號ICLK1、ICLK2、ICLK3和ICLK4提供給與時脈訊號同步地操作的多種內部電路。即使當電源電壓VDD中出現雜訊時，在一個實施例中，相位補償電路830可以調整被提供給時脈分頻電路840的第一輸出時脈訊號CLKO1和第二輸出時脈訊號CLKO2的相位，以維持第一內部時脈訊號至第四內部時脈訊號ICLK1、ICLK2、ICLK3和ICLK4的穩定的相位，從而提高內部電路的操作可靠性。
圖9是說明在圖8中所示的時脈分配網路800的操作的時序圖。在下文中，將參考圖8和圖9描述根據一個實施例的時脈分配網路800的操作。當電源電壓VDD中出現雜訊且因此電源電壓VDD的電壓位準升高到高於目標電壓位準（“高VDD”）時，第一輸入時脈訊號CLKI1和第一輸出時脈訊號CLKO1的振幅可以增大，第一輸入時脈訊號CLKI1和第一輸出時脈訊號CLKO1的轉變梯度可以增大，並且第一輸出時脈訊號CLKO1的相位基本可以不相對於第一輸入時脈訊號CLKI1而改變，如使用實線所示。當電壓控制電路831檢測到電源電壓VDD的電壓位準的升高時，電壓控制電路831可以降低第一控制電壓VCBN的電壓位準，並且可以提高第二控制電壓VCBP的電壓位準。補償電路832的驅動力可以根據第一控制電壓VCBN和第二控制電壓VCBP而減小。補償電路832可以使用比參考強度較小的強度對第一輸入時脈訊號CLKI1執行加強操作。當第一輸入時脈訊號CLKI1具有低邏輯位準時，補償電路832可以提供第一反饋訊號FB1作為第一輸入時脈訊號CLKI1，以將第一輸入時脈訊號CLKI1的電壓位準提高比參考電壓位準較小的電壓位準。相反，當第一輸入時脈訊號CLKI1具有高邏輯位準時，補償電路832可以提供第一反饋訊號FB1作為第一輸入時脈訊號CLKI1，以將第一輸入時脈訊號CLKI1的電壓位準降低比參考電壓位準較小的電壓位準。因此，補償電路832基本可以不改變第一輸出時脈訊號CLKO1的相位。
當電源電壓VDD的電壓位準保持目標電壓位準（“目標VDD”）時，第一輸入時脈訊號CLKI1的振幅可以保持預設值。雖然第一輸出時脈訊號CLKO1可以具有與第一輸入時脈訊號CLKI1基本相同的振幅，但是第一輸出時脈訊號CLKO1的轉變梯度可以略小於第一輸入時脈訊號CLKI1，並且第一輸出時脈訊號CLKO1的相位可以相對於第一輸入時脈訊號CLKI1而被延遲，如使用虛線所示。電壓控制電路831可以檢測到電源電壓VDD具有目標電壓位準。第一控制電壓VCBN和第二控制電壓VCBP中的每一個可以具有預設電壓位準。根據第一控制電壓VCBN和第二控制電壓VCBP，補償電路832的驅動力可以是預設驅動力。補償電路832可以使用參考強度對第一輸入時脈訊號CLKI1執行加強操作。當第一輸入時脈訊號CLKI1具有低邏輯位準時，補償電路832可以提供第一反饋訊號FB1作為第一輸入時脈訊號CLKI1，以將第一輸入時脈訊號CLKI1的電壓位準提高參考電壓位準。相反，當第一輸入時脈訊號CLKI1具有高邏輯位準時，補償電路832可以提供第一反饋訊號FB1作為第一輸入時脈訊號CLKI1，以將第一輸入時脈訊號CLKI1的電壓位準降低參考電壓位準。因此，補償電路832可以提前第一輸出時脈訊號CLKO1的相位，如使用實線所示。當電源電壓VDD的電壓位準高於目標電壓位準（“高VDD”）時，第一輸出時脈訊號CLKO1可以具有與第一輸出時脈訊號CLKO1基本相同的相位。
當電源電壓VDD的電壓位準下降到低於目標電壓位準（“低VDD”）時，第一輸入時脈訊號CLKI1的振幅可以減小。第一輸出時脈訊號CLKO1的振幅可以更小，第一輸出時脈訊號CLKO1的轉變梯度可以更小，並且第一輸出時脈訊號CLKO1的相位可以相對於當電源電壓VDD具有目標電壓位準（“目標VDD”）時的第一輸出時脈訊號CLKO1被延遲更多，如使用虛線所示。當電壓控制電路831檢測到電源電壓VDD的電壓位準的下降時，電壓控制電路831可以提高第一控制電壓VCBN的電壓位準，並且可以降低第二控制電壓VCBP的電壓位準。補償電路832的驅動力可以根據第一控制電壓VCBN和第二控制電壓VCBP而增大。補償電路832可以使用比參考強度較大的強度對第一輸入時脈訊號CLKI1執行加強操作。當第一輸入時脈訊號CLKI1具有低邏輯位準時，補償電路832可以提供第一反饋訊號FB1作為第一輸入時脈訊號CLKI1，以將第一輸入時脈訊號CLKI1的電壓位準提高比參考電壓位準較大的電壓位準。相反，當第一輸入時脈訊號CLKI1具有高邏輯位準時，補償電路832可以提供第一反饋訊號FB1作為第一輸入時脈訊號CLKI1，以將第一輸入時脈訊號CLKI1的電壓位準降低比參考電壓位準較大的電壓位準。因此，在一個實施例中，補償電路832可以將第一輸出時脈訊號CLKO1的相位提前更大的量，如使用實線所示。第一輸出時脈訊號CLKO1可以具有與當電源電壓VDD的電壓位準高於目標電壓位準（“高VDD”）時以及當電源電壓VDD具有目標電壓位準（“目標VDD”）時的第一輸出時脈訊號CLKO1基本相同的相位。
圖10是說明根據一個實施例的半導體裝置1000的配置的圖。參考圖10，半導體裝置1000可以包括時脈分配網路1010、第一數據接收電路1021和第一平行器1022。時脈分配網路1010可以通過被耦接到第一選通匯流排1001的第一選通銲接點SP1從外部裝置接收數據選通訊號DQS。時脈分配網路1010可以通過被耦接到第二選通匯流排1002的第二選通銲接點SP2從外部裝置接收互補數據選通訊號DQSB。數據選通訊號DQS和互補數據選通訊號DQSB可以是差分訊號對。時脈分配網路1010可以緩衝數據選通訊號DQS和互補數據選通訊號DQSB，並且可以根據電源電壓VDD的電壓位準改變來調整數據選通訊號DQS和互補數據選通訊號DQSB的相位。時脈分配網路1010可以對數據選通訊號DQS和互補數據選通訊號DQSB的頻率進行分頻，以至少產生第一內部選通訊號DQS_I、第二內部選通訊號DQS_Q、第三內部選通訊號DQS_IB和第四內部選通訊號DQS_QB。第一內部選通訊號至第四內部選通訊號DQS_I、DQS_Q、DQS_IB和DQS_QB彼此之間可以順序地具有90°的相位差。時脈分配網路1010可以將第一內部選通訊號至第四內部選通訊號DQS_I、DQS_Q、DQS_IB和DQS_QB提供給多個數據路徑電路。第一數據接收電路1021和第一平行器1022可以形成多個數據路徑電路中的一個。在圖8中所示的時脈分配網路800可以被用作時脈分配網路1010。數據選通訊號DQS和互補數據選通訊號DQSB可以分別對應於外部時脈訊號CLKE和互補外部時脈訊號CLKEB。第一內部選通訊號至第四內部選通訊號DQS_I、DQS_Q、DQS_IB和DQS_QB可以分別對應於第一內部時脈訊號至第四內部時脈訊號ICLK1、ICLK2、ICLK3和ICLK4。
第一數據接收電路1021可以被耦接到第一數據銲接點DP1，第一數據銲接點DP1被耦接到第一數據匯流排1003。第一數據接收電路1021可以通過第一數據銲接點DP1接收通過第一數據匯流排1003傳輸的第一數據DQ1＜0:7＞。第一數據DQ1＜0:7＞可以包括多個串列數據訊號。雖然圖10例示了包括8位元串列數據訊號的第一數據DQ1＜0:7＞，但是被包括在第一數據DQ1＜0:7＞中的串列數據訊號的數量可以進行不同地改變。第一數據接收電路1021可以接收第一數據參考電壓VREFDQ1。第一數據接收電路1021可以將第一數據DQ1＜0:7＞和第一數據參考電壓VREFDQ1彼此進行比較以確定第一數據DQ1＜0:7＞的邏輯位準。第一數據參考電壓VREFDQ1可以具有與分別對應於第一數據DQ1＜0:7＞的高邏輯位準和低邏輯位準的電壓位準之間的中間電壓位準相對應的電壓位準。
第一平行器1022可以被耦接到第一數據接收電路1021，並且可以通過第一數據接收電路1021接收第一數據DQ1＜0:7＞。第一平行器1022可以從時脈分配網路1010接收第一內部選通訊號至第四內部選通訊號DQS_I、DQS_Q、DQS_IB和DQS_QB。第一平行器1022可以將第一數據DQ1＜0:7＞與第一內部選通訊號至第四內部選通訊號DQS_I、DQS_Q、DQS_IB和DQS_QB進行同步以產生多個第一內部數據訊號。多個第一內部數據訊號可以包括第一內部數據訊號至第八內部數據訊號DI1＜0＞、DI1＜1＞、…和DI1＜7＞。第一平行器1022可以使用第一內部選通訊號至第四內部選通訊號DQS_I、DQS_Q、DQS_IB和DQS_QB順序地取樣第一數據DQ1＜0:7＞以產生第一內部數據訊號至第八內部數據訊號DI1＜0＞、DI1＜1＞、…和DI1＜7＞。例如，第一平行器1022可以與第一內部選通訊號DQS_I的上升邊緣同步地取樣第一數據DQ1＜0:7＞以產生第一內部數據訊號DI1＜0＞。第一平行器1022可以與第二內部選通訊號DQS_Q的上升邊緣同步地取樣第一數據DQ1＜0:7＞以產生第二內部數據訊號DI1＜1＞。第一平行器1022可以與第三內部選通訊號DQS_IB的上升邊緣同步地取樣第一數據DQ1＜0:7＞以產生第三內部數據訊號DI1＜2＞。第一平行器1022可以與第四內部選通訊號DQS_QB的上升邊緣同步地取樣第一數據DQ1＜0:7＞以產生第四內部數據訊號DI1＜3＞。第一平行器1022可以與隨後的第一內部選通訊號DQS_I的上升邊緣同步地取樣第一數據DQ1＜0:7＞以產生第五內部數據訊號DI1＜4＞。第一平行器1022可以與隨後的第二內部選通訊號DQS_Q的上升邊緣同步地取樣第一數據DQ1＜0:7＞以產生第六內部數據訊號DI1＜5＞。第一平行器1022可以與隨後的第三內部選通訊號DQS_IB的上升邊緣同步地取樣第一數據DQ1＜0:7＞以產生第七內部數據訊號DI1＜6＞。第一平行器1022可以與隨後的第四內部選通訊號DQS_QB的上升邊緣同步地取樣第一數據DQ1＜0:7＞以產生第八內部數據訊號DI1＜7＞。第一內部數據訊號至第八內部數據訊號DI1＜0＞、DI1＜1＞、…和DI1＜7＞可以作為並列數據被輸出。
半導體裝置1000可以包括另一個數據路徑電路，並且所述另一個數據路徑電路可以包括第二數據接收電路1031和第二平行器1032。第二數據接收電路1031可以被耦接到第二數據銲接點DP2，第二數據銲接點DP2被耦接到第二數據匯流排1004。第二數據接收電路1031可以通過第二數據銲接點DP2接收通過第二數據匯流排1004傳輸的第二數據DQ2＜0:7＞。第二數據DQ2＜0:7＞可以包括多個串列數據訊號。第二數據接收電路1031可以接收第二數據參考電壓VREFDQ2。第二數據接收電路1031可以將第二數據DQ2＜0:7＞和第二數據參考電壓VREFDQ2彼此進行比較以確定第二數據DQ2＜0:7＞的邏輯位準。第二數據參考電壓VREFDQ2可以具有與分別對應於第二數據DQ2＜0:7＞的高邏輯位準和低邏輯位準的電壓位準之間的中間電壓位準相對應的電壓位準。第二數據參考電壓VREFDQ2可以具有與第一數據參考電壓VREFDQ1相同的電壓位準或不同的電壓位準。通過由半導體裝置1000和外部裝置一起執行的訓練操作，第一數據參考電壓VREFDQ1和第二數據參考電壓VREFDQ2的電壓位準可以進行不同地改變。
第二平行器1032可以被耦接到第二數據接收電路1031，並且可以通過第二數據接收電路1031接收第二數據DQ2＜0:7＞。第二平行器1032可以從時脈分配網路1010接收第一內部選通訊號至第四內部選通訊號DQS_I、DQS_Q、DQS_IB和DQS_QB。第二平行器1032可以將第二數據DQ2＜0:7＞與第一內部選通訊號至第四內部選通訊號DQS_I、DQS_Q、DQS_IB和DQS_QB進行同步以產生多個第二內部數據訊號。多個第二內部數據訊號可以包括第一內部數據訊號至第八內部數據訊號DI2＜0＞、DI2＜1＞、…和DI2＜7＞。第二平行器1032可以使用第一內部選通訊號至第四內部選通訊號DQS_I、DQS_Q、DQS_IB和DQS_QB順序地取樣第二數據DQ2＜0:7＞以產生第一內部數據訊號至第八內部數據訊號DI2＜0＞、DI2＜1＞、…和DI2＜7＞。例如，第二平行器1032可以與第一內部選通訊號DQS_I的上升邊緣同步地取樣第二數據DQ2＜0:7＞以產生第一內部數據訊號DI2＜0＞。第二平行器1032可以與第二內部選通訊號DQS_Q的上升邊緣同步地取樣第二數據DQ2＜0:7＞以產生第二內部數據訊號DI2＜1＞。第二平行器1032可以與第三內部選通訊號DQS_IB的上升邊緣同步地取樣第二數據DQ2＜0:7＞以產生第三內部數據訊號DI2＜2＞。第二平行器1032可以與第四內部選通訊號DQS_QB的上升邊緣同步地取樣第二數據DQ2＜0:7＞以產生第四內部數據訊號DI2＜3＞。第二平行器1032可以與隨後的第一內部選通訊號DQS_I的上升邊緣同步地取樣第二數據DQ2＜0:7＞以產生第五內部數據訊號DI2＜4＞。第二平行器1032可以與隨後的第二內部選通訊號DQS_Q的上升邊緣同步地取樣第二數據DQ2＜0:7＞以產生第六內部數據訊號DI2＜5＞。第二平行器1032可以與隨後的第三內部選通訊號DQS_IB的上升邊緣同步地取樣第二數據DQ2＜0:7＞以產生第七內部數據訊號DI2＜6＞。第二平行器1032可以與隨後的第四內部選通訊號DQS_QB的上升邊緣同步地取樣第二數據DQ2＜0:7＞以產生第八內部數據訊號DI2＜7＞。第一內部數據訊號至第八內部數據訊號DI2＜0＞、DI2＜1＞、…和DI2＜7＞可以作為並列數據被輸出。在一個實施例中，即使當電源電壓VDD中出現雜訊並且因此改變電源電壓VDD的電壓位準時，時脈分配網路1010可以產生具有穩定的相位的第一內部選通訊號至第四內部選通訊號DQS_I、DQS_Q、DQS_IB和DQS_QB，並且可以在第一平行器1022和第二平行器1032分別對第一數據DQ1＜0:7＞和第二數據DQ2＜0:7＞進行取樣的情況下提高建立和保持餘量。因此，在一個實施例中，半導體裝置1000可以穩定地執行高速操作，並且半導體裝置1000的操作可靠性可以被提高。
雖然已經在上面描述了特定實施例，但是本發明所屬技術領域中具有通常知識者將理解，所描述的實施例僅是示例。據此，時脈產生電路、包括所述時脈產生電路的時脈分配網路和半導體裝置不應基於所描述的實施例而被限制。相反，本文描述的時脈產生電路、包括所述時脈產生電路的時脈分配網路和半導體裝置應該僅根據隨附申請專利範圍結合上面的描述和附圖而被限制。
100:時脈產生電路 111:第一緩衝電路 112:第二緩衝電路 120:相位補償電路 121:電壓控制電路 122:補償電路 210:偏壓產生電路 220:控制電壓產生電路 310:放大器 320:反相放大器 321:放大器 330:電壓驅動器 331:第一電晶體 332:第二電晶體 410:第一補償電路 411:第一反相器 412:電阻器元件 420:第二補償電路 421:第二反相器 422:電阻器元件 500:第一補償電路 511、512、513:反相器 520:補償控制器 800:時脈分配網路 810:時脈接收電路 811:第一放大器 812:第二放大器 813:第三放大器 814:第四放大器 821:第一緩衝電路 822:第二緩衝電路 830:相位補償電路 831:電壓控制電路 832:補償電路 840:時脈分頻電路 841:第一分頻電路 842:第二分頻電路 1000:半導體裝置 1001:第一選通匯流排 1002:第二選通匯流排 1003:第一數據匯流排 1004:第二數據匯流排 1010:時脈分配網路 1021:第一數據接收電路 1022:第一平行器 1031:第二數據接收電路 1032:第二平行器 AOUT:輸出電壓 BIASN:第一偏置電壓 BIASP:第二偏置電壓 CLKE:外部時脈訊號 CLKEB:互補外部時脈訊號 CLKI1:第一輸入時脈訊號 CLKI2:第二輸入時脈訊號 CLKO1:第一輸出時脈訊號 CLKO2:第二輸出時脈訊號 DI1＜0＞:第一內部數據訊號 DI1＜1＞:第二內部數據訊號 DI1＜2＞:第三內部數據訊號 DI1＜3＞:第四內部數據訊號 DI1＜4＞:第五內部數據訊號 DI1＜5＞:第六內部數據訊號 DI1＜6＞:第七內部數據訊號 DI1＜7＞:第八內部數據訊號 DI2＜0＞:第一內部數據訊號 DI2＜1＞:第二內部數據訊號 DI2＜2＞:第三內部數據訊號 DI2＜3＞:第四內部數據訊號 DI2＜4＞:第五內部數據訊號 DI2＜5＞:第六內部數據訊號 DI2＜6＞:第七內部數據訊號 DI2＜7＞:第八內部數據訊號 DP1:第一數據銲接點 DP2:第二數據銲接點 DQ1＜0:7＞:第一數據 DQ2＜0:7＞:第二數據 DQS:數據選通訊號 DQSB:互補數據選通訊號 DQS_I:第一內部選通訊號 DQS_IB:第三內部選通訊號 DQS_Q:第二內部選通訊號 DQS_QB:第四內部選通訊號 EN :賦能訊號 FB1:第一反饋訊號 FB2:第二反饋訊號 ICLK1:第一內部時脈訊號 ICLK2:第二內部時脈訊號 ICLK3:第三內部時脈訊號 ICLK4:第四內部時脈訊號 ON＜0:2＞:接通訊號 R1:第一電阻器 R2:第二電阻器 SP1:第一選通銲接點 SP2:第二選通銲接點 T11:第一電晶體 T12:第二電晶體 T13:第三電晶體 T14:第四電晶體 T21:第一電晶體 T22:第二電晶體 T23:第三電晶體 T24:第四電晶體 VCBN:第一控制電壓 VCBP:第二控制電壓 VDD:電源電壓 VREFDQ1:第一數據參考電壓 VREFDQ2:第二數據參考電壓
圖1是說明根據一個實施例的時脈產生電路的配置的圖。 圖2是說明在圖1中所示的電壓控制電路的配置的方塊圖。 圖3是說明在圖2中所示的控制電壓產生電路的配置的方塊圖。 圖4是說明在圖1中所示的補償電路的配置的方塊圖。 圖5是說明根據一個實施例的第一補償電路的配置的圖。 圖6是說明根據一個實施例的時脈產生電路的操作的時序圖。 圖7是說明根據一個實施例的時脈產生電路的操作的時序圖。 圖8是說明根據一個實施例的時脈分配網路的配置的圖。 圖9是說明根據一個實施例的時脈分配網路的操作的時序圖。 圖10是說明根據一個實施例的半導體裝置的配置的圖。
100:時脈產生電路
111:第一緩衝電路
112:第二緩衝電路
120:相位補償電路
121:電壓控制電路
122:補償電路
CLKI1:第一輸入時脈訊號
CLKI2:第二輸入時脈訊號
CLKO1:第一輸出時脈訊號
CLKO2:第二輸出時脈訊號
FB1:第一反饋訊號
FB2:第二反饋訊號
VCBN:第一控制電壓
VCBP:第二控制電壓
VDD:電源電壓

Claims (23)

  1. 一種時脈產生電路，包括： 緩衝電路，被配置成緩衝輸入時脈訊號以產生輸出時脈訊號； 電壓控制電路，被配置成檢測電源電壓的電壓位準改變，並且被配置成產生第一控制電壓和第二控制電壓，所述第一控制電壓和所述第二控制電壓具有根據檢測到的電壓位準改變而變化的電壓位準；以及 補償電路，被配置成基於所述輸出時脈訊號、所述第一控制電壓和所述第二控制電壓來調整所述輸入時脈訊號的相位。
  2. 如請求項1所述的時脈產生電路，其中，所述電壓控制電路被配置成產生具有參考所述電源電壓的電壓位準而互補地改變的所述電壓位準的所述第一控制電壓，並且被配置成產生具有參考所述第一控制電壓而互補地改變的所述電壓位準的所述第二控制電壓。
  3. 如請求項1所述的時脈產生電路，其中，所述電壓控制電路包括： 偏壓產生電路，被配置成產生第一偏置電壓，所述第一偏置電壓具有與所述電源電壓的所述電壓位準改變無關的恆定的電壓位準；並且被配置成產生第二偏置電壓，所述第二偏置電壓具有根據所述電源電壓的所述電壓位準改變而變化的電壓位準；以及 控制電壓產生電路，被配置成產生所述第一控制電壓和所述第二控制電壓，所述第一控制電壓和所述第二控制電壓具有與所述第一偏置電壓和所述第二偏置電壓之間的電壓位準差成比例地變化的所述電壓位準。
  4. 如請求項3所述的時脈產生電路，其中，所述控制電壓產生電路包括： 放大器，包括接收所述第二偏置電壓的正輸入節點和接收輸出電壓的負輸入節點，所述放大器被配置成產生所述輸出電壓； 反相放大器，包括接收所述第一偏置電壓的正輸入節點和接收所述輸出電壓的負輸入節點，所述反相放大器被配置成產生所述第一控制電壓；以及 電壓驅動器，被配置成產生所述第二控制電壓，所述第二控制電壓具有參考所述第一控制電壓的電壓位準改變而互補地改變的所述電壓位準。
  5. 如請求項1所述的時脈產生電路， 其中，所述補償電路被配置成隨著所述第一控制電壓的電壓位準被提高並且所述第二控制電壓的電壓位準被降低，將所述輸入時脈訊號的電壓位準改變較大的量，以及 其中，所述補償電路被配置成隨著所述第一控制電壓的電壓位準被降低並且所述第二控制電壓的電壓位準被提高，將所述輸入時脈訊號的電壓位準改變較小的量。
  6. 如請求項1所述的時脈產生電路， 其中，所述補償電路包括反相器，所述反相器被配置成將所述輸出時脈訊號反相以產生反饋訊號，並且被配置成將所述反饋訊號提供給所述輸入時脈訊號， 其中，所述反相器驅動所述反饋訊號的驅動力是基於所述第一控制電壓和所述第二控制電壓而被調整。
  7. 如請求項1所述的時脈產生電路，其中，所述補償電路包括： 多個反相器，被配置成將所述輸出時脈訊號反相以產生反饋訊號，所述多個反相器驅動所述反饋訊號的驅動力是基於所述第一控制電壓和所述第二控制電壓而被調整；以及 補償控制器，被配置成基於賦能訊號和接通訊號來確定在所述多個反相器之中要被激活的反相器的數量。
  8. 一種時脈產生電路，包括： 第一緩衝電路，被配置成緩衝第一輸入時脈訊號以產生第一輸出時脈訊號； 第二緩衝電路，被配置成緩衝第二輸入時脈訊號以產生第二輸出時脈訊號，所述第二輸入時脈訊號是所述第一輸入時脈訊號的互補時脈訊號； 電壓控制電路，被配置成檢測電源電壓的電壓位準改變，並且被配置成產生第一控制電壓和第二控制電壓，所述第一控制電壓和所述第二控制電壓具有根據檢測到的電壓位準改變而變化的電壓位準；以及 補償電路，被配置成基於所述第一輸出時脈訊號、所述第二輸出時脈訊號、所述第一控制電壓和所述第二控制電壓來改變所述第一輸入時脈訊號和所述第二輸入時脈訊號的電壓位準。
  9. 如請求項8所述的時脈產生電路，其中，所述電壓控制電路被配置成產生具有參考所述電源電壓的電壓位準而互補地改變的所述電壓位準的所述第一控制電壓，並且被配置成產生具有參考所述第一控制電壓的所述電壓位準而互補地改變的所述電壓位準的所述第二控制電壓。
  10. 如請求項8所述的時脈產生電路，其中，所述電壓控制電路包括： 偏壓產生電路，被配置成產生第一偏置電壓，所述第一偏置電壓具有與所述電源電壓的所述電壓位準改變無關的恆定的電壓位準，並且被配置成產生第二偏置電壓，所述第二偏置電壓具有根據所述電源電壓的所述電壓位準改變而變化的電壓位準；以及 控制電壓產生電路，被配置成產生所述第一控制電壓和所述第二控制電壓，所述第一控制電壓和所述第二控制電壓具有與所述第一偏置電壓和所述第二偏置電壓之間的電壓位準差成比例地變化的所述電壓位準。
  11. 如請求項10所述的時脈產生電路，其中，所述控制電壓產生電路包括： 放大器，包括接收所述第二偏置電壓的正輸入節點和接收輸出電壓的負輸入節點，所述放大器被配置成產生所述輸出電壓； 反相放大器，包括接收所述第一偏置電壓的正輸入節點和接收所述輸出電壓的負輸入節點，所述反相放大器被配置成產生所述第一控制電壓；以及 電壓驅動器，被配置成產生所述第二控制電壓，所述第二控制電壓具有參考所述第一控制電壓的電壓位準改變而互補地改變的所述電壓位準。
  12. 如請求項8所述的時脈產生電路， 其中，所述補償電路被配置成隨著所述第一控制電壓的所述電壓位準被提高並且所述第二控制電壓的所述電壓位準被降低，將所述第一輸入時脈訊號和所述第二輸入時脈訊號的所述電壓位準改變較大的量，以及 其中，所述補償電路被配置成隨著所述第一控制電壓的所述電壓位準被降低並且所述第二控制電壓的所述電壓位準被提高，將所述第一輸入時脈訊號和所述第二輸入時脈訊號的所述電壓位準改變較小的量。
  13. 如請求項8所述的時脈產生電路，其中，所述補償電路包括： 第一補償電路，被配置成基於所述第一輸出時脈訊號、所述第一控制電壓和所述第二控制電壓來改變所述第一輸入時脈訊號的所述電壓位準；以及 第二補償電路，被配置成基於所述第二輸出時脈訊號、所述第一控制電壓和所述第二控制電壓來改變所述第二輸入時脈訊號的所述電壓位準。
  14. 如請求項13所述的時脈產生電路， 其中，所述第一補償電路包括至少一個反相器，所述至少一個反相器被配置成將所述第一輸出時脈訊號反相以產生第一反饋訊號，並且被配置成將所述第一反饋訊號提供給所述第一輸入時脈訊號， 其中，所述至少一個反相器驅動所述第一反饋訊號的驅動力是基於所述第一控制電壓和所述第二控制電壓而被調整。
  15. 如請求項13所述的時脈產生電路， 其中，所述第二補償電路包括至少一個反相器，所述至少一個反相器被配置成將所述第二輸出時脈訊號反相以產生第二反饋訊號，並且被配置成將所述第二反饋訊號提供給所述第二輸入時脈訊號， 其中，所述至少一個反相器驅動所述第二反饋訊號的驅動力是基於所述第一控制電壓和所述第二控制電壓而被調整。
  16. 一種半導體裝置，包括時脈分配網路， 其中，所述時脈分配網路包括： 時脈接收電路，被配置成接收外部時脈訊號和互補外部時脈訊號以產生第一輸入時脈訊號和第二輸入時脈訊號； 第一緩衝電路，被配置成緩衝所述第一輸入時脈訊號以產生第一輸出時脈訊號； 第二緩衝電路，被配置成緩衝所述第二輸入時脈訊號以產生第二輸出時脈訊號； 相位補償電路，被配置成檢測電源電壓的電壓位準改變，所述相位補償電路被配置成隨著所述電源電壓的電壓位準被提高，延遲所述第一輸入時脈訊號和所述第二輸入時脈訊號的相位，並且被配置成隨著所述電源電壓的電壓位準被降低，提前所述第一輸入時脈訊號和所述第二輸入時脈訊號的相位；以及 分頻電路，被配置成對所述第一輸出時脈訊號和所述第二輸出時脈訊號進行分頻以產生多個內部時脈訊號。
  17. 如請求項16所述的半導體裝置，其中，所述相位補償電路包括： 電壓控制電路，被配置成檢測所述電源電壓的電壓位準；所述電壓控制電路被配置成產生第一控制電壓，所述第一控制電壓具有參考所述電源電壓的電壓位準而互補地改變的電壓位準，並且被配置成產生第二控制電壓，所述第二控制電壓具有參考所述第一控制電壓而互補地改變的電壓位準；以及 補償電路，被配置成基於所述第一輸出時脈訊號、所述第二輸出時脈訊號、所述第一控制電壓和所述第二控制電壓來改變所述第一輸入時脈訊號和所述第二輸入時脈訊號的電壓位準。
  18. 如請求項17所述的半導體裝置，其中，所述電壓控制電路包括： 偏壓產生電路，被配置成產生第一偏置電壓，所述第一偏置電壓具有與所述電源電壓的所述電壓位準改變無關的恆定的電壓位準，並且被配置成產生第二偏置電壓，所述第二偏置電壓具有根據所述電源電壓的所述電壓位準改變而變化的電壓位準；以及 控制電壓產生電路，被配置成產生所述第一控制電壓和所述第二控制電壓，所述第一控制電壓和所述第二控制電壓具有與所述第一偏置電壓和所述第二偏置電壓之間的電壓位準差成比例地變化的所述電壓位準。
  19. 如請求項18所述的半導體裝置，其中，所述控制電壓產生電路包括： 放大器，包括接收所述第二偏置電壓的正輸入節點和接收輸出電壓的負輸入節點，所述放大器被配置成產生所述輸出電壓； 反相放大器，包括接收所述第一偏置電壓的正輸入節點和接收所述輸出電壓的負輸入節點，所述反相放大器被配置成產生所述第一控制電壓；以及 電壓驅動器，被配置成產生所述第二控制電壓，所述第二控制電壓具有參考所述第一控制電壓的電壓位準改變而互補地改變的所述電壓位準。
  20. 如請求項17所述的半導體裝置， 其中，所述補償電路被配置成隨著所述第一控制電壓的電壓位準被提高並且所述第二控制電壓的電壓位準被降低，將所述第一輸入時脈訊號和所述第二輸入時脈訊號的電壓位準改變較大的量，以及 其中，所述補償電路被配置成隨著所述第一控制電壓的電壓位準被降低並且所述第二控制電壓的電壓位準被提高，將所述第一輸入時脈訊號和所述第二輸入時脈訊號的電壓位準改變較小的量。
  21. 如請求項17所述的半導體裝置，其中，所述補償電路包括： 第一補償電路，被配置成基於所述第一輸出時脈訊號、所述第一控制電壓和所述第二控制電壓來產生第一反饋訊號，並且被配置成將所述第一反饋訊號提供給所述第一輸入時脈訊號；以及 第二補償電路，被配置成基於所述第二輸出時脈訊號、所述第一控制電壓和所述第二控制電壓來產生第二反饋訊號，並且被配置成將所述第二反饋訊號提供給所述第二輸入時脈訊號。
  22. 如請求項16所述的半導體裝置，還包括： 第一數據接收電路，被配置成通過第一數據匯流排接收第一數據；以及 第一平行器，被配置成將所述第一數據與所述多個內部時脈訊號進行同步以產生多個第一內部數據訊號。
  23. 如請求項22所述的半導體裝置，還包括： 第二數據接收電路，被配置成通過第二數據匯流排接收第二數據；以及 第二平行器，被配置成將所述第二數據與所述多個內部時脈訊號進行同步以產生多個第二內部數據訊號。
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