KR20180045677A - 수신 장치, 전송 장치, 이를 이용하는 반도체 장치 및 시스템 - Google Patents

수신 장치, 전송 장치, 이를 이용하는 반도체 장치 및 시스템 Download PDF

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KR20180045677A
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Abstract

수신 장치 및 전송 장치는 버퍼, 합산기, 제 1 지연 셀 및 제 2 지연 셀을 포함할 수 있다. 상기 버퍼는 외부 신호를 버퍼링할 수 있다. 상기 합산기는 상기 버퍼의 출력, 제 1 피드백 신호 및 제 2 피드백 신호를 합산할 수 있다. 상기 제 1 지연 셀은 상기 합산기의 출력을 지연시켜 상기 제 1 피드백 신호를 생성할 수 있다. 상기 제 2 지연 셀은 상기 제 1 피드백 신호를 지연시켜 상기 제 2 피드백 신호를 생성할 수 있다. 상기 제 1 및 제 2 지연 셀의 지연량은 지연 제어 전압에 기초하여 설정될 수 있다.

Description

수신 장치, 전송 장치, 이를 이용하는 반도체 장치 및 시스템 {RECEVING DEVICE, TRANSMITTING DEVICE, SEMICONDUCTOR APPARATUS AND SYSTEM USING THE SAME}
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 수신 장치, 전송 장치, 이를 이용하는 반도체 장치 및 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 컴퓨터 시스템 구성하는 반도체 장치들은 다양한 신호를 수신 및 전송할 수 있다. 반도체 장치의 동작 속도가 빨라지고 전원전압의 레벨이 감소하면서, 복수의 반도체 장치 사이에 전송되는 신호의 진폭은 점점 감소하고 있다. 따라서, 정확한 신호를 수신 및 전송할 수 있는 수신 장치 및 전송 장치가 개발되어 왔다. 예를 들어, 수신 장치 및 전송 장치는 결정 피드백 등화기(Decision Feedback Equalizer)를 구비하여 수신 또는 전송되는 신호를 보정할 수 있다.
본 발명의 실시예는 전압에 기초하여 지연량이 결정되는 지연 셀을 구비하는 결정 피드백 등화기 회로를 구비하는 수신 장치 및 전송 장치를 제공할 수 있다.
본 발명의 실시예에 따른 수신 장치는 외부 신호를 수신하는 버퍼; 상기 버퍼의 출력, 제 1 피드백 신호 및 제 2 피드백 신호를 합산하는 합산기; 지연 제어 전압에 기초하여 지연량이 설정되고, 상기 합산기의 출력을 지연시켜 상기 제 1 피드백 신호를 생성하는 제 1 지연 셀; 및 상기 지연 제어 전압에 기초하여 지연량이 설정되고, 상기 제 1 피드백 신호를 지연시켜 상기 제 2 피드백 신호를 생성하는 제 2 지연 셀을 포함할 수 있다.
본 발명의 실시예에 따른 전송 장치는 지연 제어 전압에 기초하여 지연량이 설정되고, 내부 신호를 지연시키는 제 1 지연 셀; 및 상기 제 1 지연 셀의 출력에 기초하여 출력 노드를 구동하는 드라이버를 포함할 수 있다.
본 발명의 실시예는 결정 피드백 등화기의 지연량을 클럭 신호가 아닌 바이어스 전압으로 제어할 수 있으므로, 반도체 장치의 회로 면적을 감소시키고 전력 소모를 최소화시킬 수 있다.
도 1은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 수신 장치의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 지연 셀의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 지연 셀의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 전송 장치의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면이다. 도 1에서, 본 발명의 실시예에 따른 시스템(1)은 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)를 포함할 수 있다. 상기 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)는 서로 통신하는 전자 구성요소일 수 있다. 일 실시예에서, 상기 제 1 반도체 장치(110)는 마스터 장치일 수 있고, 상기 제 2 반도체 장치(120)는 상기 제 1 반도체 장치(110)에 의해 제어되어 동작하는 슬레이브 장치일 수 있다. 예를 들어, 상기 제 1 반도체 장치(110)는 프로세서와 같은 호스트 장치일 수 있고, 프로세서는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor)를 포함할 수 있다. 또한 어플리게이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다. 상기 제 2 반도체 장치(120)는 메모리일 수 있고, 상기 메모리는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 1 및 제 2 반도체 장치(110, 120)는 신호 전송 라인(130)을 통해 서로 연결될 수 있다. 상기 제 1 반도체 장치(110)는 패드(111)를 포함하고, 상기 패드(111)가 상기 신호 전송 라인(130)과 연결될 수 있다. 상기 제 2 반도체 장치(120)는 패드(121)를 포함하고 상기 패드(121)가 상기 신호 전송 라인(130)과 연결될 수 있다. 상기 신호 전송 라인(130)은 채널, 링크 또는 버스일 수 있다. 상기 제 1 반도체 장치(110)는 전송 장치(TX, 112) 및 수신 장치(RX, 113)를 포함할 수 있다. 상기 전송 장치(112)는 상기 제 1 반도체 장치(110)의 내부 신호에 따라 출력 신호를 생성하고, 상기 출력 신호를 상기 신호 전송 라인(130)을 통해 상기 제 2 반도체 장치(120)로 전송할 수 있다. 상기 수신 장치(113)는 상기 신호 전송 라인(130)을 통해 상기 제 2 반도체 장치(120)로부터 전송된 신호를 수신하여 내부 신호를 생성할 수 있다. 마찬가지로, 상기 제 2 반도체 장치(120)는 전송 장치(TX, 122) 및 수신 장치(RX, 123)를 포함할 수 있다. 상기 전송 장치(122)는 상기 제 2 반도체 장치(120)의 내부 신호에 따라 출력 신호를 생성하고, 상기 출력 신호를 상기 신호 전송 라인(130)을 통해 상기 제 1 반도체 장치(110)로 전송할 수 있다. 상기 수신 장치(123)는 상기 신호 전송 라인(130)을 통해 상기 제 1 반도체 장치(110)로부터 전송된 신호를 수신하여 내부 신호를 생성할 수 있다.
상기 신호 전송 라인(130)은 다양한 신호를 전송할 수 있는 버스, 링크 또는 채널일 수 있다. 상기 신호 전송 라인(130)은 예를 들어, 리퀘스트, 커맨드 신호, 어드레스 신호, 데이터, 스트로브 신호 등과 같은 다양한 신호를 전송할 수 있다. 상기 전송 장치(112, 122) 및 수신 장치(113, 123)는 상기 제 1 및 제 2 반도체 장치(110, 120)가 서로 정확하게 신호를 전송 및 수신할 수 있도록 상기 신호 전송 라인(130)을 통해 전송되는 신호 또는 상기 신호 전송 라인(130)을 통해 수신되는 신호를 보정할 수 있다. 상기 전송 장치(112, 122) 및 수신 장치(113, 123)는 상기 신호 전송 라인(130)을 통해 전송 또는 수신되는 신호를 보정하기 위해 결정 피드백 등화기(Decision Feedback Equalizer, DFE)를 포함할 수 있다.
도 2는 본 발명의 실시예에 따른 수신 장치(200)의 구성을 보여주는 도면이다. 도 2에서, 상기 수신 장치(200)는 도 1에 도시된 수신 장치(113, 123)로 적용될 수 있다. 도 2에서, 상기 수신 장치(200)는 버퍼(210) 및 결정 피드백 등화기(220)를 포함할 수 있다. 상기 버퍼(210)는 외부 신호(EXS)를 버퍼링하여 출력할 수 있다. 상기 외부 신호(EXS)는 도 1에 도시된 신호 전송 라인(130)을 통해 외부 장치로부터 전송된 신호일 수 있다. 일 실시예에서, 상기 외부 신호(EXS)는 싱글 엔디드 신호일 수 있고 상기 버퍼(210)는 상기 외부 신호(EXS)와 기준전압을 차동 증폭할 수 있다. 일 실시예에서, 상기 외부 신호(EXS)는 차동 신호일 수 있고, 상기 버퍼(210)는 상기 차동 신호를 증폭할 수 있다.
상기 결정 피드백 등화기(220)는 상기 버퍼(210)의 출력을 보정하여 내부 신호(INTS)를 생성할 수 있다. 상기 내부 신호(INTS)는 상기 수신 장치(200)를 구비하는 반도체 장치의 내부 회로로 인가될 수 있다. 상기 결정 피드백 등화기(220)는 상기 버퍼(210)에 의해 버퍼링된 신호의 포스트 커서 성분을 제거하여 정확한 파형을 갖는 상기 내부 신호(INTS)를 생성할 수 있다.
상기 결정 피드백 등화기(220)는 합산기(221), 제 1 지연 셀(222), 제 2 지연 셀(223)을 포함할 수 있다. 상기 합산기(221)는 상기 버퍼(210)에 의해 버퍼링된 신호, 제 1 피드백 신호(FDS1) 및 제 2 피드백 신호(FDS2)를 합산할 수 있다.
상기 제 1 지연 셀(222)은 상기 합산기(221)의 출력을 지연시켜 상기 제 1 피드백 신호(FDS1)를 생성할 수 있다. 상기 제 1 지연 셀(222)은 지연 제어 전압(DCV)에 기초하여 상기 합산기(221)의 출력을 지연시킬 수 있다. 상기 지연 제어 전압(DCV)은 상기 제 1 지연 셀(222)의 지연량을 조절하기 위해 임의로 생성될 수 있는 바이어스 전압일 수 있다. 상기 지연 제어 전압(DCV)은 상기 제 1 지연 셀(222)이 단위 시간에 대응하는 지연량을 갖도록 하는 전압 레벨을 가질 수 있다. 상기 단위 시간은 예를 들어, 클럭 신호의 반 주기 또는 한 주기에 대응하는 시간일 수 있다. 상기 제 1 지연 셀(222)은 클럭 신호를 수신하지 않을 수 있다. 상기 제 1 지연 셀(222)은 클럭 신호를 수신하지 않고, 상기 지연 제어 전압(DCV)에 기초하여 상기 클럭 신호의 소정 주기에 대응하는 시간만큼 상기 합산기(221)의 출력을 지연시켜 상기 제 1 피드백 신호(FDS1)를 생성할 수 있다.
상기 제 2 지연 셀(223)은 상기 제 1 피드백 신호(FDS1)를 지연시켜 제 2 피드백 신호(FDS2)를 생성할 수 있다. 상기 제 2 지연 셀(223)은 상기 제 1 지연 셀(222)과 마찬가지로 상기 지연 제어 전압(DCV)에 기초하여 상기 제 1 피드백 신호(FDS1)를 지연시킬 수 있다. 상기 제 2 지연 셀(223)은 상기 제 1 지연 셀(222)과 실질적으로 동일한 회로 구조를 가질 수 있다. 따라서, 상기 제 2 지연 셀(223)은 상기 지연 제어 전압(DCV)에 기초하여 클럭 신호의 소정 시간에 대응되는 시간만큼 상기 제 1 피드백 신호(FDS1)를 지연시켜 상기 제 2 피드백 신호(FDS2)를 생성할 수 있다. 상기 제 2 피드백 신호(FDS2)는 내부 신호(INTS)로서 제공될 수 있다.
도 2에서, 상기 결정 피드백 등화기(220)는 제 1 계수 회로(224) 및 제 2 계수 회로(225)를 더 포함할 수 있다. 상기 제 1 계수 회로(224)는 상기 제 1 피드백 신호(FDS1)를 연산하여 연산된 결과를 상기 합산기(221)로 제공할 수 있다. 상기 제 1 계수 회로(224)는 제 1 계수 및 상기 제 1 피드백 신호(FDS1)를 연산하고, 연산된 결과를 상기 합산기(221)로 출력할 수 있다. 예를 들어, 상기 제 1 계수는 상기 제 1 피드백 신호(FDS1)와 관련된 웨이트 팩터(weight factor)일 수 있다. 상기 제 1 계수 회로(224)는 상기 제 1 피드백 신호(FDS1)와 상기 제 1 피드백 신호와 관련된 웨이트 팩터를 곱셈 연산하고 연산된 결과를 상기 합산기(221)로 출력할 수 있다. 상기 제 2 계수 회로(225)는 상기 제 2 피드백 신호(FDS2)를 연산하여 연산된 결과를 상기 합산기(221)로 제공할 수 있다. 상기 제 2 계수 회로(225)는 제 2 계수와 상기 제 2 피드백 신호(FDS2)를 연산하고, 연산된 결과를 상기 합산기(221)로 제공할 수 있다. 예를 들어, 상기 제 2 계수는 상기 제 2 피드백 신호(FDS2)와 관련된 웨이트 팩터일 수 있다. 상기 제 2 계수 회로(225)는 상기 제 2 피드백 신호(FDS2)와 상기 제 2 피드백 신호(FDS2)와 관련된 웨이트 팩터를 곱셈 연산하고 연산된 결과를 상기 합산기(221)로 출력할 수 있다. 도 2에서, 상기 합산기(221), 상기 제 1 계수 회로(224) 및 상기 제 2 계수 회로(225)는 공지된 결정 피드백 등화기의 구성요소로 구현될 수 있다. 도 2에서, 2개의 지연 셀 및 2개의 계수 회로가 예시되었으나 이에 한정하려는 의도는 아니며, 3개 이상의 지연 셀 및 3개 이상의 계수 회로가 사용될 수 있을 것이다.
앞서 설명한 바와 같이, 상기 수신 장치(220)는 상기 지연 제어 전압(DCV)에 기초하여 지연량이 설정되는 상기 제 1 및 제 2 지연 셀(222, 223)을 구비할 수 있다. 일반적인 결정 피드백 등화기의 지연 셀은 클럭 신호를 이용하여 입력되는 신호를 지연시키도록 구성된다. 상기 클럭 신호는 위상 고정 루프 회로 또는 지연 고정 루프 회로 회로에서 생성될 수 있다. 따라서, 상기 클럭 신호는 전송 라인을 통해 수신 장치까지 전송되어야 한다. 이는 반도체 장치의 회로 면적을 증가시키고, 전송 라인의 전류 소모로 인해 전력 소모를 증가시킨다. 본 발명의 실시예에 따른 수신 장치(200)는 클럭 신호를 수신하지 않고, 바이어스 전압과 같은 지연 제어 전압(DCV)을 이용하여 상기 제 1 및 제 2 지연 셀(222, 223)의 지연량을 설정할 수 있으므로, 클럭 신호를 사용함으로써 발생할 수 있는 문제점을 모두 해결할 수 있다.
도 3은 본 발명의 실시예에 따른 지연 셀(300)의 구성을 보여주는 도면이다. 도 3에 도시된 지연 셀(300)은 도 2에 도시된 제 1 지연 셀(222) 및 제 2 지연 셀(223)로 각각 적용될 수 있다. 도 3에서, 상기 지연 셀(300)은 복수의 증폭기(31, 32, ..., 3n, n은 3이상의 정수)를 포함할 수 있다. 상기 복수의 증폭기는(31, 32, ..., 3n)는 각각 수신된 신호를 증폭하여 출력할 수 있다. 상기 복수의 증폭기(31, 32, ..., 3n)는 서로 직렬로 연결될 수 있고, 동일한 구조를 가질 수 있다. 상기 복수의 증폭기(31, 32, ..., 3n)는 상기 지연 제어 전압(DCV)에 기초하여 상기 지연 셀(300)로부터 출력되는 신호의 생성 시점 또는 진폭을 조절할 수 있다. 상기 지연 제어 전압(DCV)은 제 1 바이어스 전압(PBIAS) 및 제 2 바이어스 전압(NBIAS)을 포함할 수 있다. 상기 증폭기(3n)의 구성을 대표적으로 설명하기로 한다. 상기 증폭기(3n)는 제 1 입력 트랜지스터(N1), 제 2 입력 트랜지스터(N2), 제 1 트랜지스터(P1), 제 2 트랜지스터(P2) 및 제 3 트랜지스터(N3)를 포함할 수 있다. 상기 제 1 입력 트랜지스터(N1)는 드레인 및 소스가 제 2 출력 노드(ON2) 및 공통 노드(CN)와 연결되고, 게이트로 입력 신호(IN)를 수신할 수 있다. 상기 제 2 입력 트랜지스터(N2)는 드레인 및 소스가 제 1 출력 노드(ON1) 및 상기 공통 노드(CN)와 연결되고, 게이트로 상기 입력 신호의 상보 신호(INB)를 수신할 수 있다. 상기 제 1 트랜지스터(P1)는 소스 및 드레인이 제 1 전원전압(VDD) 단 및 상기 제 2 출력 노드(ON2)와 연결되고 게이트로 상기 제 1 바이어스 전압(PBIAS)을 수신할 수 있다. 상기 제 2 트랜지스터(P2)는 소스 및 드레인인 상기 제 1 전원전압(VDD) 단 및 상기 제 1 출력 노드(ON1)와 연결되고 게이트로 상기 제 1 바이어스 전압(PBIAS)을 수신할 수 있다. 상기 제 3 트랜지스터(N3)는 드레인 및 소스가 상기 공통 노드(CN) 및 제 2 전원전압(VSS) 단과 연결되고 게이트로 상기 제 2 바이어스 전압(NBIAS)을 수신할 수 있다. 상기 제 1 전원전압(VDD)은 예를 들어, 고전압 또는 외부전압일 수 있고, 상기 제 2 전원전압(VSS)은 저전압 또는 접지전압일 수 있다. 상기 제 1 및 제 2 트랜지스터(P1, P2)는 상기 제 1 바이어스 전압(PBIAS)에 기초하여 상기 제 1 전원전압(VDD) 단으로부터 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 공급되는 전류의 양을 조절할 수 있다. 상기 제 3 트랜지스터(N3)는 상기 제 2 바이어스 전압(NBIAS)에 기초하여 상기 공통 노드(CN)로부터 상기 제 2 전원전압(VSS) 단으로 흐르는 전류의 양을 조절할 수 있다. 따라서, 상기 증폭기(3n)는 상기 제 1 및 제 2 바이어스 전압(PBOAS, NBIAS)에 따라 상기 제 1 및 제 2 출력 노드(ON1, ON2)로부터 출력되는 출력 신호(OUT, OUTB)의 생성 시점 및 진폭을 조절할 수 있다. 상기 지연 셀(200)을 구성하는 증폭기(31, 32, ...)는 모두 상기 증폭기(3n)와 동일한 구성을 가질 수 있고, 상기 제 1 및 제 2 바이어스 전압(PBIAS, NBIAS)에 기초하여 출력 신호의 생성 시점 및 진폭을 조절할 수 있다. 따라서, 상기 제 1 및 제 2 바이어스 전압(PBIAS, NBIAS)을 조절함으로써 상기 지연 셀(300)의 지연량이 설정될 수 있다.
도 4는 본 발명의 실시예에 따른 지연 셀(400)의 구성을 보여주는 도면이다. 도 4에 도시된 지연 셀(400)은 도 2에 도시된 제 1 및 제 2 지연 셀(222, 223)로 각각 적용될 수 있다. 도 4에서, 상기 지연 셀(400)은 지연 제어 전압(DCV)에 기초하여 지연량이 설정될 수 있다. 상기 지연 제어 전압(DCV)은 바이어스 전압(BIAS)을 포함할 수 있다. 상기 지연 셀(400)은 복수의 인버터(41, 43, ..., 4m+1, m은 4 이상의 정수) 및 복수의 트랜지스터(42, 44, ..., 4m+2)를 포함할 수 있다. 상기 복수의 인버터(41, 43, ..., 4m+1)는 순차적으로 직렬로 연결될 수 있다. 상기 복수의 트랜지스터(42, 44, ..., 4m+2)는 상기 복수의 인버터(41, 43, ..., 4m+1)의 각각의 출력 단에 연결될 수 있다. 상기 복수의 트랜지스터(42, 44, ..., 4m+2)는 상기 바이어스 전압(BIAS)에 기초하여 상기 인버터(41, 43, ..., 4m+1)의 출력 단을 각각 제 2 전원전압(VSS) 단과 연결할 수 있다. 상기 제 2 전원전압(VSS)은 예를 들어, 저전압 또는 접지전압일 수 있다. 상기 복수의 트랜지스터(42, 44, ..., 4m+2)는 각각 드레인 및 소스가 상기 각각의 인버터(41, 43, ..., 4m+1)의 출력 단 및 상기 제 2 전원전압(VSS) 단과 연결되고, 게이트로 상기 바이어스 전압(BIAS)을 수신할 수 있다. 상기 인버터(41, 43, ..., 4m+1)의 출력 단이 상기 트랜지스터(42, 44, ..., 4m+2)에 의해 제 2 전원전압 단과 연결되면서, 상기 복수의 인버터(41, 43, ..., 4m+1)를 통해 출력되는 신호의 생성 시점 및 진폭이 변화될 수 있다. 상기 바이어스 전압(BIAS)의 레벨을 조절하여 상기 복수의 인버터(41, 43, ..., 4m+1)의 출력 단으로부터 제 2 전원전압(VSS) 단으로 흐르는 전류의 양을 조절함으로써 상기 지연 셀(400)의 지연량이 설정될 수 있다.
도 5는 본 발명의 실시예에 따른 전송 장치(500)의 구성을 보여주는 도면이다. 도 5에서, 상기 전송 장치(500)는 제 1 지연 셀(511) 및 드라이버(520)를 포함할 수 있다. 상기 제 1 지연 셀(511)은 내부 신호(INTS)를 지연시켜 출력할 수 있다. 상기 제 1 지연 셀(511)은 지연 제어 전압(DCV)을 수신할 수 있다. 상기 지연 제어 전압(DCV)은 예를 들어, 바이어스 전압일 수 있다. 상기 제 1 지연 셀(511)은 상기 지연 제어 전압(DCV)에 기초하여 상기 내부 신호(INTS)를 지연시켜 출력할 수 있다. 상기 제 1 지연 셀(511)의 지연량은 상기 지연 제어 전압(DCV)에 기초하여 설정될 수 있다. 상기 제 1 지연 셀(511)은 상기 지연 제어 전압(DCV)에 기초하여 상기 내부 신호(INTS)를 단위 시간만큼 지연시킬 수 있다. 상기 단위 시간은 예를 들어, 클럭 신호의 반 주기 또는 한 주기에 해당하는 시간일 수 있다. 도 3 및 도 4에 도시된 지연 셀(300, 400)은 상기 제 1 지연 셀(511)로 적용될 수 있다.
상기 드라이버(520)는 상기 제 1 지연 셀(511)의 출력에 기초하여 출력 노드(ON)를 구동할 수 있다. 상기 출력 노드(ON)로부터 상기 전송 장치(500)의 출력 신호(EXS)가 생성될 수 있다. 상기 출력 신호(EXS)는 도 1에 도시된 것과 같이, 패드(111, 121) 및 신호 전송 라인(130)을 통해 외부 장치로 출력될 수 있다.
상기 전송 장치(500)는 제 2 지연 셀(512)을 더 포함할 수 있다. 상기 제 2 지연 셀(512)은 상기 제 1 지연 셀(511)의 출력을 수신하고, 상기 제 1 지연 셀(511)의 출력을 지연시킬 수 있다. 상기 제 2 지연 셀(512)은 상기 지연 제어 전압(DCV)을 수신할 수 있다. 상기 제 2 지연 셀(512)은 상기 지연 제어 전압(DCV)에 기초하여 상기 제 1 지연 셀(511)의 출력을 단위 시간만큼 지연시켜 출력할 수 있다. 상기 제 2 지연 셀(512)은 상기 제 1 지연 셀(511)과 실질적으로 동일한 구조를 가질 수 있다.
상기 전송 장치(500)는 제 1 이퀄라이징 회로(EQ1, 531) 및 제 2 이퀄라이징 회로(EQ2, 532)를 더 포함할 수 있다. 상기 제 1 이퀄라이징 회로(531)는 상기 내부 신호(INTS)에 기초하여 상기 출력 노드(ON)를 이퀄라이징 시킬 수 있다. 상기 제 2 이퀄라이징 회로(532)는 상기 제 2 지연 셀(512)의 출력에 기초하여 상기 출력 노드(ON)를 이퀄라이징시킬 수 있다. 예를 들어, 상기 내부 신호(INTS)가 하이 레벨일 때, 상기 드라이버(520)는 상기 제 1 지연 셀(511)에 의해 단위 시간만큼 지연된 시점에 상기 출력 노드(ON)를 구동할 수 있다. 상기 제 1 이퀄라이징 회로(531)는 상기 드라이버(520)가 상기 출력 노드(ON)를 구동하기 전에 상기 출력 노드(ON)를 로우 레벨로 구동할 수 있다. 또한, 상기 제 2 이퀄라이징 회로(532)는 상기 제 1 및 제 2 지연 셀(511, 512)에 의해 2번의 단위 시간만큼 지연 된 이후에 상기 내부 신호(INTS)를 수신하므로, 상기 드라이버(520)가 상기 출력 노드(ON)를 구동한 이후에, 상기 출력 노드(ON)를 로우 레벨로 구동할 수 있다. 상기 제 1 및 제 2 이퀄라이징 회로(531, 532)는 상기 내부 신호(INTS)에 기초하여 상기 드라이버(520)가 출력 노드(ON)를 구동하기 전후로 상기 출력 노드(ON)를 상기 내부 신호(INTS)와 반대 레벨로 구동함으로써, 정확하고 안정적인 출력 신호(EXS)를 생성할 수 있다. 상기 내부 신호(INTS)가 로우 레벨일 때, 상기 제 1 및 제 2 이퀄라이징 회로(531, 532)는 상기 드라이버(520)가 출력 노드(ON)를 구동하기 전후로 상기 출력 노드(ON)를 하이 레벨로 구동할 수 있을 것이다. 일반적인 전송 장치의 지연 셀은 클럭 신호에 기초하여 지연량이 설정되지만, 본 발명의 실시예에 따른 전송 장치(500)의 제 1 및 제 2 지연 셀(511, 512)은 클럭 신호를 수신하지 않고, 바이어스 전압과 같은 지연 제어 전압(DCV)에 기초하여 지연량이 설정될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (15)

  1. 외부 신호를 수신하는 버퍼;
    상기 버퍼의 출력, 제 1 피드백 신호 및 제 2 피드백 신호를 합산하는 합산기;
    지연 제어 전압에 기초하여 지연량이 설정되고, 상기 합산기의 출력을 지연시켜 상기 제 1 피드백 신호를 생성하는 제 1 지연 셀; 및
    상기 지연 제어 전압에 기초하여 지연량이 설정되고, 상기 제 1 피드백 신호를 지연시켜 상기 제 2 피드백 신호를 생성하는 제 2 지연 셀을 포함하는 수신 장치.
  2. 제 1 항에 있어서,
    상기 제 1 지연 셀은 서로 직렬로 연결되고, 제 1 바이어스 전압 및 제 2 바이어스 전압에 기초하여 수신된 신호를 증폭하여 출력하는 복수의 증폭기를 포함하는 수신 장치.
  3. 제 1 항에 있어서,
    상기 제 2 지연 셀은 서로 직렬로 연결되고, 제 1 바이어스 전압 및 제 2 바이어스 전압에 기초하여 수신된 신호를 증폭하여 출력하는 복수의 증폭기를 포함하는 수신 장치.
  4. 제 1 항에 있어서,
    상기 제 1 지연 셀은 직렬로 연결된 복수의 인버터; 및
    상기 복수의 인버터의 출력 단에 각각 연결되고, 바이어스 전압에 기초하여 상기 출력 단을 접지전압 단과 연결하는 복수의 트랜지스터를 포함하는 수신 장치.
  5. 제 1 항에 있어서,
    상기 제 2 지연 셀은 직렬로 연결된 복수의 인버터; 및
    상기 복수의 인버터의 출력 단에 각각 연결되고, 바이어스 전압에 기초하여 상기 출력 단을 접지전압 단과 연결하는 복수의 트랜지스터를 포함하는 수신 장치.
  6. 제 1 항에 있어서,
    상기 제 1 피드백 신호와 제 1 계수를 연산하고, 연산된 결과를 상기 합산기로 제공하는 제 1 계수 회로를 더 포함하는 수신 장치
  7. 제 1 항에 있어서,
    상기 제 2 피드백 신호와 제 2 계수를 연산하고, 연산된 결과를 상기 합산기로 제공하는 제 2 계수 회로를 더 포함하는 수신 장치.
  8. 지연 제어 전압에 기초하여 지연량이 설정되고, 내부 신호를 지연시키는 제 1 지연 셀; 및
    상기 제 1 지연 셀의 출력에 기초하여 출력 노드를 구동하는 드라이버를 포함하는 전송 장치.
  9. 제 8 항에 있어서,
    상기 제 1 지연 셀은 서로 직렬로 연결되고, 제 1 바이어스 전압 및 제 2 바이어스 전압에 기초하여 수신된 신호를 증폭하여 출력하는 복수의 증폭기를 포함하는 전송 장치.
  10. 제 8 항에 있어서,
    상기 제 1 지연 셀은 직렬로 연결된 복수의 인버터; 및
    상기 복수의 인버터의 출력 단에 각각 연결되고, 바이어스 전압에 기초하여 상기 출력 단을 접지전압 단과 연결하는 복수의 트랜지스터를 포함하는 전송 장치.
  11. 제 8 항에 있어서,
    상기 지연 제어 전압에 기초하여 지연량이 설정되고, 상기 제 1 지연 셀의 출력을 지연시키는 제 2 지연 셀을 더 포함하는 전송 장치.
  12. 제 11 항에 있어서,
    상기 제 2 지연 셀은 서로 직렬로 연결되고, 제 1 바이어스 전압 및 제 2 바이어스 전압에 기초하여 수신된 신호를 증폭하여 출력하는 복수의 증폭기를 포함하는 전송 장치.
  13. 제 11 항에 있어서,
    상기 제 2 지연 셀은 직렬로 연결된 복수의 인버터; 및
    상기 복수의 인버터의 출력 단에 각각 연결되고, 바이어스 전압에 기초하여 상기 출력 단을 저전압 단과 연결하는 복수의 트랜지스터를 포함하는 전송 장치.
  14. 제 8 항에 있어서,
    상기 내부 신호에 기초하여 상기 출력 노드를 이퀄라이징하는 제 1 이퀄라이징 회로를 더 포함하는 전송 장치.
  15. 제 11 항에 있어서,
    상기 제 2 지연 셀의 출력에 기초하여 상기 출력 노드를 이퀄라이징하는 제 2 이퀄라이징 회로를 더 포함하는 전송 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8861667B1 (en) * 2002-07-12 2014-10-14 Rambus Inc. Clock data recovery circuit with equalizer clock calibration
KR20110134197A (ko) * 2010-06-08 2011-12-14 삼성전자주식회사 전압제어지연라인, 상기 전압제어지연라인을 구비하는 지연고정루프회로 및 다중위상클럭생성기
US8283950B2 (en) * 2010-08-11 2012-10-09 Micron Technology, Inc. Delay lines, amplifier systems, transconductance compensating systems and methods of compensating
JP2012175441A (ja) * 2011-02-22 2012-09-10 Elpida Memory Inc 半導体装置
US9680668B2 (en) * 2014-12-16 2017-06-13 Intel Corporation Delay resilient decision feedback equalizer

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