KR20130072874A - 신호 출력 회로 및 이를 포함하는 반도체 장치 - Google Patents

신호 출력 회로 및 이를 포함하는 반도체 장치 Download PDF

Info

Publication number
KR20130072874A
KR20130072874A KR1020110140485A KR20110140485A KR20130072874A KR 20130072874 A KR20130072874 A KR 20130072874A KR 1020110140485 A KR1020110140485 A KR 1020110140485A KR 20110140485 A KR20110140485 A KR 20110140485A KR 20130072874 A KR20130072874 A KR 20130072874A
Authority
KR
South Korea
Prior art keywords
line
clock
pull
signal
duty ratio
Prior art date
Application number
KR1020110140485A
Other languages
English (en)
Inventor
오익수
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110140485A priority Critical patent/KR20130072874A/ko
Priority to US13/607,941 priority patent/US8754688B2/en
Publication of KR20130072874A publication Critical patent/KR20130072874A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

본 발명에 따른 신호 전달 회로는, 제1클럭이 활성화된 구간에서 제1라인의 신호를 풀업 라인으로 전달하고 제2클럭이 비활성화된 구간에서 상기 제1라인의 신호를 풀다운 라인으로 전달하며, 상기 제1클럭이 비활성화된 구간에서 제2라인의 신호를 상기 풀업 라인으로 전달하고 상기 제2클럭이 활성화된 구간에서 상기 제2라인의 신호를 상기 풀다운 라인으로 전달하는 신호 전달부; 및 상기 풀업 라인의 신호에 응답하여 출력노드를 풀업 구동하고 상기 풀다운 라인의 신호에 응답하여 상기 출력노드를 풀다운 구동하는 출력 구동부를 포함하고, 상기 제1클럭 및 상기 제2클럭은 활성화된 구간이 비활성화된 구간보다 길다.

Description

신호 출력 회로 및 이를 포함하는 반도체 장치{SIGNAL OUTPUT CIRCUIT AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 발명은 신호 출력 회로 및 반도체 장치에 관한 것이다.
현대 사회가 급속히 발전하면서 고속 및 고용량의 데이터 처리를 요구하는 각종 전자 장비들의 수요가 급증하고 있다. 이러한 전자 장비들에 고속 및 고용량의 데이터를 처리하기 위한 방편 중 하나로 반도체 메모리 장치가 사용된다. 최근에 주로 사용되는 반도체 메모리 장치는 DDR(Double Data Rate)이라 불리우는 반도체 메모리 장치가 주로 사용되고 있다. DDR 반도체 메모리 장치는 기존의 SDR(Single Data Rate)와 달리 클럭의 라이징 엣지(rising edge) 및 폴링 엣지(falling edge)에 동기하여 동작한다. 이러한 반도체 메모리 장치에서는 데이터의 출력 시에 데이터를 안정적으로 출력하기 위한 드라이버(Driver)를 포함하는 데이터 출력 회로를 이용한다.
도 1은 종래의 데이터 출력 회로의 구성도이다.
도 1에 도시된 바와 같이, 데이터 출력 회로는 풀업 전달부(110), 풀다운 전달부(120) 및 출력 구동부(130)를 포함한다.
이하에서 도 1을 참조하여 데이터 출력 회로의 동작에 대해 설명한다.
풀업 전달부(110)는 라이징 클럭(RCLK)이 활성화된 구간('하이'인 구간)에서 제1라인(RDO)의 데이터를 풀업 라인(PUL)으로 전달하고, 폴링 클럭(FCLK)이 활성화된 구간('하이'인 구간)에서 제2라인(FDO)의 데이터를 풀업 라인(PUL)으로 전달한다. 여기서 라이징 클럭(RCLK)의 라이징 엣지는 메모리에서 사용되는 시스템 클럭(CLK)의 라이징 엣지에 동기되고, 폴링 클럭(FCLK)의 라이징 엣지는 시스템 클럭(CLK)의 폴링 엣지에 동기된다. 따라서 라이징 클럭(RCLK)과 폴링 클럭(FCLK)은 서로 반전관계에 있다.
풀다운 전달부(120)는 라이징 클럭(RCLK)이 활성화된 구간('하이'인 구간)에서 제1라인(RDO)의 데이터를 풀다운 라인(PDL)으로 전달하고, 폴링 클럭(FCLK)이 활성화된 구간('하이'인 구간)에서 제2라인(FDO)의 데이터를 풀다운 라인(PDL)으로 전달한다. 여기서 제1라인(RDO)은 시스템 클럭(CLK)의 라이징 엣지에 동기되어 출력되는 데이터가 전달되는 라인이고, 제2라인(FDO)은 시스템 클럭(CLK)의 폴링 엣지에 동기되어 출력되는 데이터가 전달되는 라인이다(라인(RDO, FDO)을 통해 데이터가 데이터 출력 회로로 전달됨).
출력 구동부(130)는 풀업 라인(PUL)의 신호에 응답하여 출력노드(OUT)를 풀업 구동하거나, 풀다운 라인(PDL)의 신호에 응답하여 출력노드(OUT)를 풀다운 구동한다. 출력 구동부(130)는 일단이 출력노드(OUT)에 연결되고 타단에 전원전압(VDD)이 인가되고 풀업 라인(PUL)의 신호를 게이트(gate)의 입력으로 하는 피모스 트랜지스터(P) 및 일단이 출력노드(OUT)에 연결되고 타단에 기저전압(VSS)이 인가되고 풀다운 라인(PDL)의 신호를 게이트(gate)의 입력으로 하는 엔모스 트랜지스터(N)를 포함할 수 있다.
이하에서 도 1을 참조하여 데이터 출력 회로의 전체 동작에 대해 예를 들어 설명한다.
먼저 라이징 클럭(RCLK)의 활성화 구간에서 제1라인(RDO)의 '하이'데이터가 출력되는 경우 풀업 전달부(110) 및 풀다운 전달부(120)에 의해 제1라인(RDO)의 데이터가 풀업 라인(PUL) 및 풀다운 라인(PDL)으로 각각 전달되므로 풀업 라인(PUL) 및 풀다운 라인(PDL)의 신호는 '하이'가 된다. 따라서 피모스 트랜지스터(P)는 오프되고, 엔모스 트랜지스터(N)는 턴온되어 출력노드(OUT)는 풀다운 구동되므로 출력노드(OUT)로 제1라인(RDO)의 '하이'데이터가 반전된 '로우'데이터가 출력된다.
다음으로 폴링 클럭(FCLK)의 활성화 구간에서 '로우'인 제2라인(FDO)의 데이터가 출력되는 경우 풀업 전달부(110) 및 풀다운 전달부(120)에 의해 제2라인(FDO)의 데이터가 풀업 라인(PUL) 및 풀다운 라인(PDL)으로 각각 전달되므로 풀업 라인(PUL) 및 풀다운 라인(PDL)의 신호는 '로우'가 된다. 따라서 피모스 트랜지스터(P)는 턴온되고, 엔모스 트랜지스터(N)는 턴오프되어 출력노드(OUT)는 풀다운 구동되므로 출력노드(OUT)로 제2라인(FDO)의 '로우'데이터가 반전된 '하이'데이터가 출력된다.
여기서 제1라인(RDO) 및 제2라인(FDO)의 데이터를 풀업 라인(PUL) 및 풀다운 라인(PDL)으로 전달하는데 이용되는 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)은 보통 '하이' 구간과 '로우' 구간의 듀티비(duty rate)가 1:1에 가깝다. 이하에서는 도 2를 참조하여 듀티비가 1:1인 클럭(RCLK, FCLK)을 이용하여 데이터를 출력 구동부(130)로 전달하는 경우 발생하는 문제점에 대해 설명한다.
도 2는 도 1의 데이터 출력 회로의 동작을 설명하기 위한 파형도이다.
도 2에서 제1라인(RDO)에는 '하이'데이터가 인가되고, 제2라인(FD0)에는 '로우'데이터가 인가되어 제1라인(RDO)의 데이터와 제2라인(FDO)의 데이터가 교대로 반전되어 출력되는 경우에 대해 도시한 것이다. 시스템 클럭(CLK)의 '하이' 구간에서는 제1라인(RDO)의 '하이'데이터가 반전되어 출력되고, 시스템 클럭(CLK)의 '로우' 구간에서는 제2라인(FDO)의 '로우'데이터가 반전되어 출력된다.
도 2에 도시된 바와 같이 라이징 클럭(RCLK)이 활성화된 구간에서 제1라인(RDO)의 '하이'데이터가 풀업 라인(PUL) 및 풀다운 라인(PDL)으로 전달되므로 풀업 라인(PUL) 및 풀다운 라인(PDL)의 신호의 논리값이 '하이'가 된다. 따라서 피모스 트랜지스터(P)가 턴오프되고, 엔모스 트랜지스터(N)가 턴온되어 출력노드(OUT)가 풀다운 구동된다(제1라인(RDO)의 '하이'데이터를 반전한 '로우'데이터 출력). 또한 폴링 클럭(FCLK)이 활성화된 구간에서 제2라인(FDO)의 '로우'데이터가 풀업 라인(PUL) 및 풀다운 라인(PDL)으로 전달되므로 풀업 라인(PUL) 및 풀다운 라인(PDL)의 신호의 논리값이 '로우'가 된다. 따라서 피모스 트랜지스터(P)가 턴온되고, 엔모스 트랜지스터(N)가 턴오프되어 출력노드(OUT)가 풀업 구동된다(제2라인(FDO)의 '로우'데이터를 반전한 '하이'데이터 출력).
그런데 라이징 클럭(RCLK)과 폴링 클럭(FCLK)의 듀티비는 1:1이기 때문에 도 2에 도시된 바와 같이 풀업 라인(PUL)의 신호와 풀다운 라인(PDL)의 신호의 파형은 거의 동일하다. 따라서 풀업 라인(PUL)과 풀다운 라인(PDL)의 라이징 엣지와 폴링 엣지가 겹치게 된다. 이로 인해 순간적으로 피모스 트랜지스터(P)와 엔모스 트랜지스터(N)가 동시에 턴온되는 현상이 발생할 수 있다. 피모스 트랜지스터(P)와 엔모스 트랜지스터(N)가 동시에 턴온되면 전원전압단(101)과 기저전압단(102) 사이에 쇼트 전류가 흘러 데이터 출력 회로의 전력 소모가 증가한다는 문제점이 있다.
본 발명은 출력노드를 구동하는 풀다운 구동부와 풀업 구동부가 활성화되는 구간이 겹치는 것을 방지함으로써 쇼트 전류로 인한 전력소모를 줄인 신호 출력 회로를 제공한다.
본 발명에 따른 신호 출력 회로는 제1클럭이 활성화된 구간에서 제1라인의 신호를 풀업 라인으로 전달하고 제2클럭이 비활성화된 구간에서 상기 제1라인의 신호를 풀다운 라인으로 전달하며, 상기 제1클럭이 비활성화된 구간에서 제2라인의 신호를 상기 풀업 라인으로 전달하고 상기 제2클럭이 활성화된 구간에서 상기 제2라인의 신호를 상기 풀다운 라인으로 전달하는 신호 전달부; 및 상기 풀업 라인의 신호에 응답하여 출력노드를 풀업 구동하고 상기 풀다운 라인의 신호에 응답하여 상기 출력노드를 풀다운 구동하는 출력 구동부를 포함할 수 있고, 상기 제1클럭 및 상기 제2클럭은 활성화된 구간이 비활성화된 구간보다 길 수 있다.
또한 본 발명에 따른 신호 출력 회로는 기준클럭의 듀티비를 조절하여 제1클럭을 생성하고 상기 기준클럭을 반전한 반전클럭의 듀티비를 조절하거나 상기 기준클럭의 듀티비를 조절하고 반전하여 제2클럭을 생성하는 듀티비 조절부; 상기 제1클럭이 활성화된 구간에서 제1라인의 신호를 풀업 라인으로 전달하고 상기 제2클럭이 비활성화된 구간에서 상기 제1라인의 신호를 풀다운 라인으로 전달하며, 상기 제1클럭이 비활성화된 구간에서 제2라인의 신호를 상기 풀업 라인으로 전달하고 상기 제2클럭이 활성화된 구간에서 상기 제2라인의 신호를 상기 풀다운 라인으로 전달하는 신호 전달부; 및 상기 풀업 라인의 신호에 응답하여 출력노드를 풀업 구동하고 상기 풀다운 라인의 신호에 응답하여 상기 출력노드를 풀다운 구동하는 출력 구동부를 포함할 수 있고, 상기 제1클럭 및 상기 제2클럭은 활성화된 구간이 비활성화된 구간보다 길 수 있다.
또한 본 발명에 따른 신호 출력 회로는 제1클럭이 활성화된 구간에서 제1라인의 신호를 예비 풀업 라인으로 전달하고 제2클럭이 비활성화된 구간에서 상기 제1라인의 신호를 예비 풀다운 라인으로 전달하며, 상기 제1클럭이 비활성화된 구간에서 제2라인의 신호를 상기 예비 풀업 라인으로 전달하고 상기 제2클럭이 활성화된 구간에서 상기 제2라인의 신호를 상기 예비 풀다운 라인으로 전달하는 신호 전달부; 제1코드에 의해 결정되는 구동력으로 상기 예비 풀업 라인의 신호를 풀업 라인으로 구동하는 예비 풀업 구동부; 제2코드에 의해 결정되는 구동력으로 상기 예비 풀다운 라인의 신호를 풀다운 라인으로 구동하는 예비 풀다운 구동부; 및 상기 풀업 라인의 신호에 응답하여 출력노드를 풀업 구동하고 상기 풀다운 라인의 신호에 응답하여 상기 출력노드를 풀다운 구동하는 출력 구동부를 포함할 수 있고, 상기 제1클럭 및 상기 제2클럭은 활성화된 구간이 비활성화된 구간보다 길 수 있다.
또한 본 발명에 따른 신호 출력 회로는 기준클럭의 듀티비를 조절하여 제1클럭을 생성하고 상기 기준클럭을 반전한 반전클럭의 듀티비를 조절하거나 상기 기준클럭의 듀티비를 조절하고 반전하여 제2클럭을 생성하는 듀티비 조절부; 상기 제1클럭이 활성화된 구간에서 제1라인의 신호를 예비 풀업 라인으로 전달하고 상기 제2클럭이 비활성화된 구간에서 상기 제1라인의 신호를 예비 풀다운 라인으로 전달하며, 상기 제1클럭이 비활성화된 구간에서 제2라인의 신호를 상기 예비 풀업 라인으로 전달하고 상기 제2클럭이 활성화된 구간에서 상기 제2라인의 신호를 상기 예비 풀다운 라인으로 전달하는 신호 전달부; 제1코드에 의해 결정되는 구동력으로 상기 예비 풀업 라인의 신호를 풀업 라인으로 구동하는 예비 풀업 구동부; 제2코드에 의해 결정되는 구동력으로 상기 예비 풀다운 라인의 신호를 풀다운 라인으로 구동하는 예비 풀다운 구동부; 및 상기 풀업 라인의 신호에 응답하여 출력노드를 풀업 구동하고 상기 풀다운 라인의 신호에 응답하여 상기 출력노드를 풀다운 구동하는 출력 구동부를 포함할 수 있고, 상기 제1클럭 및 상기 제2클럭은 활성화된 구간이 비활성화된 구간보다 길 수 있다.
또한 본 발명에 따른 반도체 장치는 인에이블 신호가 인가되면 기준클럭에 동기하여 제1신호를 제1라인으로 전달하고 제2신호를 제2라인으로 전달하는 신호 전달회로; 기준클럭의 듀티비를 조절하여 제1클럭을 생성하고 상기 기준클럭을 반전한 반전클럭의 듀티비를 조절하거나 상기 기준클럭의 듀티비를 조절하고 반전하여 제2클럭을 생성하는 듀티비 조절부; 상기 제1클럭이 활성화된 구간에서 상기 제1라인의 신호를 풀업 라인으로 전달하고 상기 제2클럭이 비활성화된 구간에서 상기 제1라인의 신호를 풀다운 라인으로 전달하며, 상기 제1클럭이 비활성화된 구간에서 상기 제2라인의 신호를 상기 풀업 라인으로 전달하고 상기 제2클럭이 활성화된 구간에서 상기 제2라인의 신호를 상기 풀다운 라인으로 전달하는 신호 전달부; 및 상기 풀업 라인의 신호에 응답하여 출력노드를 풀업 구동하고 상기 풀다운 라인의 신호에 응답하여 상기 출력노드를 풀다운 구동하는 출력 구동부를 포함할 수 있고, 상기 제1클럭 및 상기 제2클럭은 활성화된 구간이 비활성화된 구간보다 길 수 있다.
또한 본 발명에 따른 반도체 장치는 인에이블 신호가 인가되면 기준클럭에 동기하여 제1신호를 제1라인으로 전달하고 제2신호를 제2라인으로 전달하는 신호 전달회로; 기준클럭의 듀티비를 조절하여 제1클럭을 생성하고 상기 기준클럭을 반전한 반전클럭의 듀티비를 조절하거나 상기 기준클럭의 듀티비를 조절하고 반전하여 제2클럭을 생성하는 듀티비 조절부; 상기 제1클럭이 활성화된 구간에서 상기 제1라인의 신호를 예비 풀업 라인으로 전달하고 상기 제2클럭이 비활성화된 구간에서 상기 제1라인의 신호를 예비 풀다운 라인으로 전달하며, 상기 제1클럭이 비활성화된 구간에서 상기 제2라인의 신호를 상기 예비 풀업 라인으로 전달하고 상기 제2클럭이 활성화된 구간에서 상기 제2라인의 신호를 상기 예비 풀다운 라인으로 전달하는 신호 전달부; 제1코드에 의해 결정되는 구동력으로 상기 예비 풀업 라인의 신호를 풀업 라인으로 구동하는 예비 풀업 구동부; 제2코드에 의해 결정되는 구동력으로 상기 예비 풀다운 라인의 신호를 풀다운 라인으로 구동하는 예비 풀다운 구동부; 및 상기 풀업 라인의 신호에 응답하여 출력노드를 풀업 구동하고 상기 풀다운 라인의 신호에 응답하여 상기 출력노드를 풀다운 구동하는 출력 구동부를 포함하고, 상기 제1클럭 및 상기 제2클럭은 활성화된 구간이 비활성화된 구간보다 길 수 있다.
본 발명에 따른 신호 출력 회로는 풀업 구동부의 활성화 구간과 풀다운 구동부의 활성화 구간이 겹치지 않아 쇼트 전류가 발생하지 않으므로 전력 소모를 줄일 수 있다.
도 1은 종래의 데이터 출력 회로의 구성도,
도 2는 도 1의 데이터 출력 회로의 동작을 설명하기 위한 파형도,
도 3은 본 발명의 일 실시예에 따른 신호 출력 회로의 구성도,
도 4는 도 3의 신호 출력 회로의 동작을 설명하기 위한 파형도,
도 5는 본 발명의 다른 일 실시예에 따른 신호 출력 회로의 구성도,
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
이하에서 클럭신호의 활성화 구간은 클럭신호의 '하이'구간이고, 클럭신호의 비활성화 구간은 클럭신호의 '로우'구간이다. 다만 이는 설계에 따라 변경될 수 있다.
도 3은 본 발명의 일 실시예에 따른 신호 출력 회로의 구성도이다.
도 3에 도시된 바와 같이, 신호 출력 회로는 제1클럭(RCLK)이 활성화된 구간에서 제1라인(RDO)의 신호를 풀업 라인(PUL)으로 전달하고 제2클럭(FCLK)이 비활성화된 구간에서 제1라인(RDO)의 신호를 풀다운 라인(PDL)으로 전달하며, 제1클럭(RCLK)이 비활성화된 구간에서 제2라인(FDO)의 신호를 풀업 라인(PUL)으로 전달하고 제2클럭(FCLK)이 활성화된 구간에서 제2라인(FDO)의 신호를 풀다운 라인(PDL)으로 전달하는 신호 전달부(310), 풀업 라인(PUL)의 신호에 응답하여 출력노드(OUT)를 풀업 구동하고 풀다운 라인(PUL)의 신호에 응답하여 출력노드(OUT)를 풀다운 구동하는 출력 구동부(320) 및 기준클럭(CLK)의 듀티비를 조절하여 제1클럭(RCLK)을 생성하고 기준클럭(CLK)을 반전한 반전클럭(CLKB)의 듀티비를 조절하거나 기준클럭(CLK)의 듀티비를 조절하고 반전하여 제2클럭(FCLK)을 생성하는 듀티비 조절부(330)를 포함하고, 제1클럭(RCLK) 및 제2클럭(FCLK)은 활성화된 구간이 비활성화된 구간보다 길다. 여기서 기준클럭(CLK)은 신호 출력 회로에 공급되는 클럭으로 듀티비가 1:1에 가까운 클럭일 수 있으나 이에 한정되는 것은 아니다.
이하에서 도 3을 참조하여 신호 출력 회로의 동작에 대해 설명한다.
신호 전달부(310)는 제1클럭(RCLK)이 활성화된 구간에서 제1라인(RDO)의 신호를 풀업 라인(PUL)으로 전달하고 제2클럭(FCLK)이 비활성화된 구간에서 제1라인(RDO)의 신호를 풀다운 라인(PDL)으로 전달한다. 또한 제1클럭(RCLK)이 비활성화된 구간에서 제2라인(FDO)의 신호를 풀업 라인(PUL)으로 전달하고 제2클럭(FCLK)이 활성화된 구간에서 제2라인(FDO)의 신호를 풀다운 라인(PDL)으로 전달한다. 신호 전달부(310)는 제1라인(RDO) 및 제2라인(FDO)의 신호를 반전하여 풀업 라인(PUL) 및 풀다운 라인(PDL)로 전달하거나 제1라인(RDO) 및 제2라인(FDO)의 신호를 비반전하여 풀업 라인(PUL) 및 풀다운 라인(PDL)로 전달할 수 있는데 이하에서는 전자의 경우 대해 설명한다. 반전 여부에 따라 출력 노드로 출력되는 신호(이하 출력신호(OUT)의 논리값이 제1라인(RDO) 또는 제2라인(FDO)의 신호의 논리값과 동일할 수도 있고 반대일 수도 있다. 이는 설계에 따라 달라질 수 있다.
이러한 동작을 위해 신호 전달부(310)는 제1클럭(RCLK)이 활성화된 구간에서 제1라인(RDO)의 신호를 풀업 라인(PUL)으로 전달하고 제1클럭(RCLK)이 비활성화된 구간에서 제2라인(FDO)의 신호를 풀업 라인(PUL)으로 전달하는 풀업 전달부(311) 및 제2클럭(FCLK)이 비활성화된 구간에서 제1라인(RDO)의 신호를 풀다운 라인(PDL)으로 전달하고 제2클럭(FCLK)이 활성화된 구간에서 제2라인(FDO)의 신호를 풀다운 라인(PDL)으로 전달하는 풀다운 전달부(312)를 포함한다. 도 3에서 'RCLKB'는 제1클럭(RCLK)을 반전한 클럭이고, 'FCLKB'는 제2클럭(FCLK)을 반전한 클럭이다.
참고로 풀업 전달부(311)는 제1클럭(RCLK)의 활성화 구간에서 활성화되어 제1라인(RDO)의 신호를 반전하는 인버터(I1)와 제1클럭(RCLK)의 비활성화 구간에서 활성화되어 제2라인(RDO)의 신호를 반전하는 인버터(I2)를 포함할 수 있다. 풀다운 전달부(312)는 제2클럭(FCLK)의 비활성화 구간에서 활성화되어 제1라인(RDO)의 신호를 반전하는 인버터(I3)와 제2클럭(FCLK)의 활성화 구간에서 활성화되어 제2라인(RDO)의 신호를 반전하는 인버터(I4)를 포함할 수 있다. 풀업 전달부(311) 및 풀다운 전달부(312)는 패스 게이트를 포함하도록 구성될 수도 있다.
출력 구동부(320)는 풀업 라인(PUL)의 신호에 응답하여 출력노드(OUT)를 풀업 구동하고(풀업 라인(PUL)의 신호의 논리값이 '로우'인 경우), 풀다운 라인(PDL)의 신호에 응답하여 출력노드(OUT)를 풀다운 구동한다(풀다운 라인(PDL)의 신호의 논리값이 '하이'인 경우). 출력노드(OUT)가 풀업 구동되면 출력노드(OUT)로 출력되는 신호(이하 출력신호(OUT)라 함)의 논리값이 '하이'가되고, 출력노드(OUT)가 풀다운 구동되면 출력신호(OUT)의 논리값이 '로우'가 된다.
이러한 동작을 위해 출력 구동부(320)는 일단이 출력노드(OUT)에 연결되고 타단에 전원전압(VDD)이 인가되고 풀업 라인(PUL)의 신호를 게이트의 입력으로 하는 피모스 트랜지스터(P)를 포함하는 풀업 구동부(321) 및 일단이 출력노드(OUT)에 연결되고 타단에 기저전압(VSS)이 인가되고 풀다운 라인(PDL)의 신호를 게이트의 입력으로 하는 엔모스 트랜지스터(N)를 포함하는 풀다운 구동부(322)를 포함할 수 있다. 출력노드(OUT)를 구동하는 구동력을 조절하기 위해 풀업 구동부(321)는 하나 이상의 피모스 트랜지스터를 포함할 수 있고, 풀다운 구동부(322)는 하나 이상의 엔모스 트랜지스터를 포함할 수 있다.
풀업 라인(PUL) 및 풀다운 라인(PDL)의 신호의 논리값이 '로우'이면 피모스 트랜지스터(P)는 턴온되고 엔모스 트랜지스터(N)는 턴오프되어 출력노드(OUT)가 풀업 구동된다(출력신호(OUT)의 논리값이 '하이'가 됨). 풀업 라인(PUL) 및 풀다운 라인(PDL)의 신호의 논리값이 '하이'이면 피모스 트랜지스터(P)는 턴오프되고 엔모스 트랜지스터(N)은 턴온되어 출력노드(OUT)가 풀다운 구동된다(출력신호(OUT)의 논리값이 '로우'가 됨).
듀티비 조절부(330)는 기준클럭(CLK)의 듀티비를 조절하여 제1클럭(RCLK)을 생성하고, 기준클럭(CLK)을 반전한 반전클럭(CLKB)의 듀티비를 조절하여 제2클럭(FCLK)을 생성한다. 제1클럭(RCLK) 및 제2클럭(FCLK)은 활성화된 구간이 비활성화된 구간보다 길다. 여기서 제1클럭(RCLK)은 기준클럭(CLK)의 '하이'구간을 조절하여 생성할 수 있고, 제2클럭(RCLK)은 반전클럭(CLKB)의 '하이'구간을 조절하거나 또는 기준클럭(CLK)의 '로우'구간을 조절한 후 반전하여 생성할 수 있다.
이러한 동작을 위해 듀티비 조절부(330)는 기준클럭(CLK)의 듀티비를 조절(하여 제1클럭(RCLK)을 생성하는 제1듀티비 조절부(331) 및 반전클럭(CLKB)의 듀티비를 조절하거나 기준클럭(RCLK)의 듀티비를 조절하고 반전하여 제2클럭(FCLK)을 생성하는 제2듀티비 조절부(332)를 포함할 수 있다(도 3에서는 반전클럭(CLKB)의 듀티비를 조절하여 제2클럭(FCLK)을 생성하는 경우를 도시함). 여기서 제1 및 제2듀티비 조절부(331, 332)는 다양한 방법을 이용하여 기준클럭(CLK)의 듀티비를 조절할 수 있다.
제1듀티비 조절부(331) 및 제2듀티비 조절부(332) 중 적어도 하나는 자신의 입력클럭의 라이징 엣지(rising edge)의 슬루율(slew rate) 및 폴링 엣지(slew rate)의 슬루율 중 적어도 하나를 조절하여 자신의 출력클럭의 활성화 구간을 비활성화 구간보다 길게 만들 수 있다. 이러한 방법에 대하여, 한국등록특허 제10-1030275호(발명의 명칭: "듀티 보정 회로 및 이를 포함하는 클럭 보정 회로")(본 출원의 명세서는 그 전체로서 본 명세서에 편입된 것으로 간주되어야 함) 등을 참조할 수 있다. 여기서 라이징 엣지의 슬루율이 높아지거나 폴링 엣지의 슬루율이 낮아질수록 '하이'구간이 증가하고, 라이징 엣지의 슬루율이 낮아지거나 폴링 엣지의 슬루율이 높아질수록 '하이'구간이 감소한다.
제1듀티비 조절부(331) 및 제2듀티비 조절부(332) 중 적어도 하나는 자신의 입력클럭의 전압레벨을 조절하여 자신의 출력클럭의 활성화 구간을 비활성화 구간보다 길게 만들 수 있다. 예를 들어 입력클럭의 전체의 레벨을 높이면 논리값 '하이'로 인식되는 구간이 길어지므로 출력클럭의 '하이'구간을 늘릴 수 있다. 반대로 입력클럭 전체의 레벨을 낮추면 논리값 '로우'로 인식되는 구간이 길어지므로 출력클럭의 '로우'구간을 늘릴 수 있다. 이러한 방법에 대하여, 한국특허출원 제10-2007-0114975호(발명의 명칭: "반도체 메모리 장치 장치의 듀티 보정 회로")(본 출원의 명세서는 그 전체로서 본 명세서에 편입된 것으로 간주되어야 함) 등을 참조할 수 있다.
제1듀티비 조절부(331) 및 제2듀티비 조절부(332) 중 적어도 하나는 자신의 입력클럭과 상기 입력클럭을 지연시킨 지연클럭을 이용하여 자신의 출력클럭의 활성화 구간을 비활성화 구간보다 길게 만들 수 있다. 이러한 방법에 대하여, 한국등록특허 제10-1053543호(발명의 명칭: "클럭 듀티 보정회로")(본 출원의 명세서는 그 전체로서 본 명세서에 편입된 것으로 간주되어야 함) 등을 참조할 수 있다. 또한 간단한 예로 입력클럭과 지연클럭을 오어 게이트(or gate)로 조합하여 '하이' 구간을 늘릴 수 있다.
상술한 방법 외에도 다양한 방법을 사용한 회로들이 입력클럭의 듀티비를 조절하여 출력클럭을 생성하는 제1듀티비 조절부(331) 및 제2듀티비 조절부(332)로서 사용될 수 있다.
도 4는 도 3의 신호 출력 회로의 동작을 설명하기 위한 파형도이다. 이하에서 도 3 및 도 4를 참조하여 도 3의 신호 출력 회로에서 제1라인(RDO) 및 제2라인(FDO)의 신호가 출력노드(OUT)로 출력되는 과정에 대해 설명한다. 설명의 편의를 위해 제1라인(RDO)의 신호의 논리값이 '하이'이고, 제2라인(FDO)의 신호의 논리값이 '로우'인 경우에 대해 설명한다.
논리값이 '하이'인 제1라인(RDO)의 신호가 출력되는 과정은 다음과 같다.
제1클럭(RCLK)이 활성화된 구간에서 제1라인(RDO)의 신호가 풀업 전달부(311)에 의해 풀업 라인(PUL)으로 전달되므로 제1클럭(RCLK)이 활성화된 구간에서 풀업 라인(PUL)의 신호의 논리값은 '하이'가 된다. 한편 제2클럭(FCLK)이 비활성화된 구간에서 제1라인(RDO)의 신호가 풀다운 전달부(312)에 의해 풀다운 라인(PDL)으로 전달되므로 제2클럭(FCLK)이 비활성화된 구간에서 풀다운 라인(PDL)의 신호의 논리값은 '하이'가 된다. 따라서 제1클럭(RCLK)이 활성화된 구간 동안 출력 구동부(320)에 포함된 피모스 트랜지스터(P)가 턴오프되고, 제2클럭(FCLK)이 비활성화된 구간 동안 출력 구동부(320)에 포함된 엔모스 트랜지스터(N)가 턴온된다. 엔모스 트랜지스터(N)가 턴온된 동안 출력노드(OUT)가 풀다운 구동되므로 출력신호(OUT)의 논리값은 '로우'가 된다(제1라인(RDO)의 신호의 논리값을 반전시킨 값임).
여기서 도 4에 도시된 바와 같이 제1클럭(RCLK)의 활성화 구간이 제2클럭(FCLK)의 비활성화 구간보다 길면서 제2클럭(FCLK)의 비활성화 구간을 포함하므로 피모스 트랜지스터(P)는 엔모스 트랜지스터(N)가 턴온되기 전에 미리 턴오프되고 엔모스 트랜지스터(N)가 턴오프된 후에 턴온된다. 따라서 피모스 트랜지스터(P)가 턴온된 구간에서 엔모스 트랜지스터(N)는 항상 안정적으로 턴오프 상태에 있게 된다.
논리값이 '로우'인 제2라인(FDO)의 신호가 출력되는 과정은 다음과 같다.
제1클럭(RCLK)이 비활성화된 구간에서 제2라인(FDO)의 신호가 풀업 전달부(311)에 의해 풀업 라인(PUL)으로 전달되므로 제1클럭(RCLK)이 비활성화된 구간에서 풀업 라인(PUL)의 신호의 논리값은 '로우'가 된다. 한편 제2클럭(FCLK)이 활성화된 구간에서 제2라인(FDO)의 신호가 풀다운 전달부(312)에 의해 풀다운 라인(PDL)으로 전달되므로 제2클럭(FCLK)이 활성화된 구간에서 풀다운 라인(PDL)의 신호의 논리값은 '로우'가 된다. 따라서 제1클럭(RCLK)이 비활성화된 구간 동안 출력 구동부(320)에 포함된 피모스 트랜지스터(P)가 턴온되고, 제2클럭(FCLK)이 활성화된 구간 동안 출력 구동부(320)에 포함된 엔모스 트랜지스터(N)가 턴오프된다. 피모스 트랜지스터(P)가 턴온된 동안 출력노드(OUT)가 풀다운 구동되므로 출력신호(OUT)의 논리값은 '하이'가 된다(제2라인(FDO)의 신호의 논리값을 반전시킨 값임).
여기서 도 4에 도시된 바와 같이 제2클럭(FCLK)의 활성화 구간이 제1클럭(RCLK)의 비활성화 구간보다 길면서 제1클럭(FCLK)의 비활성화 구간을 포함하므로 엔모스 트랜지스터(N)는 피모스 트랜지스터(P)가 턴온되기 전에 미리 턴오프되고 피모스 트랜지스터(P)가 턴오프된 후에 턴온된다. 따라서 엔모스 트랜지스터(N)가 턴온된 구간에서 피모스 트랜지스터(P)는 항상 안정적으로 턴오프 상태에 있게 된다.
본 발명은 종래의 신호 출력 회로와 달리 풀업 라인(PUL)의 라이징 엣지 및 폴링 엣지가 풀다운 라인(PDL)의 신호의 라이징 엣지 및 폴링 엣지와 겹치지 않는다. 상술한 바와 같이 피모스 트랜지스터(P) 및 엔모스 트랜지스터(N) 중 하나의 트랜지스터가 턴온되었을 때 나머지 트랜지스터는 항상 안정적으로 턴오프 상태에 있으므로 전원전압단(301)에서 기저전압단(302)으로 쇼트 전류가 흐르지 않아 쇼트 전류로 인한 전력 소모를 줄일 수 있다.
도 5는 본 발명의 다른 일 실시예에 따른 신호 출력 회로의 구성도이다. 도 5의 신호 출력 회로는 도 3의 신호 출력 회로와 비교하여 예비 구동부(520, 530)를 더 포함하고 있다.
예비 구동부(520, 530)는 출력 구동부(540)를 구동하기 위한 구성으로 예비 구동부(520, 530)의 구동력을 조절하여 출력노드(OUT)로 출력되는 신호의 슬루율을 조절할 수 있다. 예비 구동부(520, 530)의 구동력이 강할수록 출력노드(OUT)로 출력되는 신호의 슬루율이 커지고, 예비 구동부(520, 530)의 구동력이 약할수록 출력노드(OUT)로 출력되는 신호의 슬루율이 작아진다.
도 5에 도시된 바와 같이, 신호 출력 회로는 제1클럭(RCLK)이 활성화된 구간에서 제1라인(RDO)의 신호를 예비 풀업 라인(PEPUL)으로 전달하고 제2클럭(FCLK)이 비활성화된 구간에서 제1라인(RDO)의 신호를 예비 풀다운 라인(PEPDL)으로 전달하며, 제1클럭(RCLK)이 비활성화된 구간에서 제2라인(FDO)의 신호를 예비 풀업 라인(PEPUL)으로 전달하고 제2클럭(FCLK)이 활성화된 구간에서 제2라인(FDO)의 신호를 예비 풀다운 라인(PEPDL)으로 전달하는 신호 전달부(510), 제1코드(C1<0:A>)에 의해 결정되는 구동력으로 예비 풀업 라인(PEPUL)의 신호를 풀업 라인(PUL)으로 구동하는 예비 풀업 구동부(520), 제2코드(C2<0:A>)에 의해 결정되는 구동력으로 예비 풀다운 라인(PEPDL)의 신호를 풀다운 라인(PDL)으로 구동하는 예비 풀다운 구동부(530), 풀업 라인(PUL)의 신호에 응답하여 출력노드(OUT)를 풀업 구동하고 풀다운 라인(PUL)의 신호에 응답하여 출력노드(OUT)를 풀다운 구동하는 출력 구동부(540) 및 기준클럭(CLK)의 듀티비를 조절하여 제1클럭(RCLK)을 생성하고 기준클럭(CLK)을 반전한 반전클럭(CLKB)의 듀티비를 조절하여 제2클럭(FCLK)을 생성하는 듀티비 조절부(550)를 포함하고, 제1클럭(RCLK) 및 제2클럭(FCLK)은 활성화된 구간이 비활성화된 구간보다 길다. 여기서 기준클럭(CLK)은 신호 출력 회로에 공급되는 클럭으로 듀티비가 1:1에 가까운 클럭일 수 있으나 이에 한정되는 것은 아니다.
이하에서 도 5를 참조하여 신호 출력 회로의 동작에 대해 설명한다.
신호 전달부(510)는 제1라인(RDO) 또는 제2라인(FDO)의 신호를 풀업 라인(PUL) 및 풀다운 라인(PDL)이 아닌 예비 풀업 라인(PEPUL) 및 예비 풀다운 라인(PEPDL)으로 전달한다는 것을 제외하고는 구성 및 동작이 도 3에 도시된 신호 출력 회로의 신호 전달부(310)의 구성 및 동작과 동일하므로 자세한 설명은 생략한다.
풀업 예비 구동부(520)는 제1코드(C1<0:A>)에 의해 결정되는 구동력으로 예비 풀업 라인(PEPUL)의 신호를 풀업 라인(PUL)으로 구동하는 드라이버(driver)이다. 제1코드(C1<0:A>)에 의해 풀업 예비 구동부(520)의 구동력이 조절되고, 결과적으로 출력노드(OUT)의 신호의 라이징 엣지의 슬루율을 조절할 수 있다. 제1코드(C1<0:A>)는 PVT(Process, Voltage, Temperature) 조건이나 출력 패드(output pad)의 개수 등에 의해서 결정되는 1비트 이상의 2진 코드일 수 있다.
풀업 다운 구동부(530)는 제2코드(C2<0:A>)에 의해 결정되는 구동력으로 예비 풀다운 라인(PEPDL)의 신호를 풀다운 라인(PDL)으로 구동하는 드라이버(driver)이다. 제2코드(C2<0:A>)에 의해 풀다운 예비 구동부(530)의 구동력이 조절되고, 결과적으로 출력노드(OUT)의 신호의 폴링 엣지의 슬루율을 조절할 수 있다. 제2코드(C2<0:A>)는 PVT(Process, Voltage, Temperature) 조건이나 출력 패드(output pad)의 개수 등에 의해서 결정되는 1비트 이상의 2진 코드일 수 있다.
여기서 예비 풀업/풀다운 구동부(520, 530)는 예비 풀업/풀다운 라인(PEPUL, PEPDL)의 신호를 반전하지 않고 풀업/풀다운 라인(PUL, PDL)으로 구동한다. 하지만 신호 전달부(510)가 제1라인(RDO) 또는 제2라인(FDO)의 신호를 반전하지 않고 예비 풀업/풀다운 라인(PEPUL, PEPDL)으로 전달하는 경우에는 예비 풀업/풀다운 라인(PEPUL, PEPDL)의 신호를 반전하여 풀업/풀다운 라인(PUL, PDL)으로 구동할 수도 있다. 이는 설계에 따라 선택가능한 사항이다.
출력 구동부(550) 및 듀티비 조절부(550)의 구성 및 동작은 각각 도 3에 도시된 신호 출력 회로의 출력 구동부(320) 및 듀티비 조절부(330)의 구성 및 동작과 동일하므로 자세한 설명은 생략한다.
도 5의 신호 출력 회로는 도 3의 신호 출력 회로와 같이 쇼트 전류를 감소를 통해 소모 전력을 줄일 수 있다.
도 3 및 도 5에 도시된 신호 출력 회로는 반도체 메모리 장치에 포함된 데이터 출력 회로 일 수 있다. 본 발명에 따른 신호 출력 회로가 반도체 메모리 장치에 포함된 데이터 출력 회로인 경우 제1라인(RDO)은 제1데이터 전달 라인으로 제1라인(RDO)의 신호는 라이징 클럭(RCLK)이 활성화된 구간에서 출력되는 라이징 데이터(rising data)이다. 또한 제2라인(FDO)은 제2데이터 전달 라인으로 제2라인(RDO)의 신호는 폴링 클럭(FCLK)이 활성화된 구간에서 출력되는 폴링 데이터(falling data)이다.
도 6은 본 발명에 따른 반도체 장치의 구성도이다.
도 6에 도시된 바와 같이 반도체 장치는 인에이블 신호(EN)이 인가되면 기준클럭(CLK)에 동기하여 제1신호를 제1라인(RDO)으로 전달하고 제2신호를 제2라인(FDO)으로 전달하는 신호 생성부(610), 제1라인(RDO) 및 제2라인(FDO)로 전달된 신호를 제1클럭(RCLK) 및 제2클럭(FCLK)에 동기하여 출력노드(OUT)로 출력하는 신호 출력부(620), 기준클럭(CLK)의 듀티비를 조절하여 제1클럭(RCLK)을 생성하고 기준클럭(CLK)을 반전한 반전클럭(CLKB)의 듀티비를 조절하거나 기준클럭(CLK)의 듀티비를 조절하고 반전하여 제2클럭(FCLK)을 생성하는 듀티비 조절부(630)를 포함한다.
도 6을 참조하여 본 발명에 따른 반도체 장치에 대해 설명한다.
신호 전달회로(610)는 인에이블 신호(EN)에 응답하여 제1신호를 제1라인(RDO)으로 전달하고 제2신호를 제2라인(FDO)으로 전달한다. 인에이블 신호(EN)는 신호 전달회로(610)로 하여금 신호 전달회로(610)로 입력되는 신호들(S) 중 일부를 제1라인(RDO) 및 제2라인(FDO)으로 전달하도록 하거나, 신호 전달회로(610)에서 생성된 신호들 중 일부를 제1라인(RDO) 및 제2라인(FDO)으로 전달하도록 하는 신호를 의미한다. 따라서 신호 전달회로(610)로 입력되는 신호들(S)이나 신호 전달회로(610)에서 생성된 신호들은 제1신호 및 제2신호를 포함한다. 반도체 장치가 메모리인 경우 신호들은 데이터일 수 있다.
이때 신호 전달회로(610)는 기준클럭(CLK)에 동기하여 제1신호를 제1라인(RDO)으로 전달하고, 제2신호를 제2라인(FDO)로 전달한다. 제1신호 및 제2신호는 인에이블 신호(EN)에 응답하여 신호 전달회로(610)로부터 생성된 신호일수도 있고, 외부에서 생성되어 신호 전달회로(610)로 전달된 신호(S)일수도 있다. 기준클럭(CLK)은 반도체 메모리 장치 외부로부터 입력 버퍼 회로(도 6에 미도시 됨)를 통해 입력받은 클럭일 수 있다.
반도체 장치가 반도체 메모리 장치인 경우 신호 전달회로(610)는 메모리 셀에서 출력된 데이터가 신호 출력부(620, 반도체 메모리 장치의 데이터 출력 회로에 대응함)에 전달되기까지 거치는 경로에 위치하고 기준클럭(CLK)에 동기되어 동작하는 회로일 수 있다. 예를 들어 신호 전달회로(610)는 다수의 글로벌 라인을 통해 병렬로 전달된 데이터를 기준클럭(RCLK)에 동기하여 직렬로 변환하는 병직렬 변환회로의 일부일 수 있다.
신호 출력부(620)는 제1라인(RDO) 및 제2라인(FDO)으로 전달된 신호를 제1클럭(RCLK) 및 제2클럭(FCLK)에 동기하여 출력노드(OUT)로 출력한다. 여기서 신호 출력부(620) 및 듀티비 조절부(630)의 구성은 도 3에 도시된 신호 출력 회로 또는 도 5에 도시된 신호 출력 회로와 동일하다. 신호 출력부(620)는 도 3의 신호 전달부(310) 및 출력 구동부(320)를 포함하거나, 도 5의 신호 전달부(510), 예비 풀업 구동부(520), 예비 풀다운 구동부(530) 및 출력 구동부(540)를 포함할 수 있다. 전자의 경우 신호 출력부(620)의 동작은 도 3의 설명에서 상술한 바와 동일하고, 후자의 경우 신호 출력부(620)의 동작은 도 5의 설명에서 상술한 바와 동일하다. 듀티비 조절부(630)의 구성 및 동작은 도 3에 도시된 신호 출력 회로의 듀티비 조절부(330)의 구성 및 동작과 동일하다.
도 6의 반도체 장치는 도 3의 신호 출력 회로와 같이 쇼트 전류를 감소를 통해 소모 전력을 줄일 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (18)

  1. 제1클럭이 활성화된 구간에서 제1라인의 신호를 풀업 라인으로 전달하고 제2클럭이 비활성화된 구간에서 상기 제1라인의 신호를 풀다운 라인으로 전달하며, 상기 제1클럭이 비활성화된 구간에서 제2라인의 신호를 상기 풀업 라인으로 전달하고 상기 제2클럭이 활성화된 구간에서 상기 제2라인의 신호를 상기 풀다운 라인으로 전달하는 신호 전달부; 및
    상기 풀업 라인의 신호에 응답하여 출력노드를 풀업 구동하고 상기 풀다운 라인의 신호에 응답하여 상기 출력노드를 풀다운 구동하는 출력 구동부를 포함하고,
    상기 제1클럭 및 상기 제2클럭은 활성화된 구간이 비활성화된 구간보다 긴 신호 출력 회로.
  2. 제 1항에 있어서,
    상기 제1클럭은 기준클럭의 듀티비를 조절한 클럭이고, 상기 제2클럭은 상기 기준클럭을 반전한 반전 클럭의 듀티비를 조절하거나 상기 기준클럭의 듀티비를 조절하고 반전한 클럭인 신호 출력 회로.
  3. 제 2항에 있어서,
    상기 신호 전달부는
    상기 제1클럭이 활성화된 구간에서 제1라인의 신호를 풀업 라인으로 전달하고 상기 제1클럭이 비활성화된 구간에서 상기 제2라인의 신호를 상기 풀업 라인으로 전달하는 풀업 전달부; 및
    상기 제2클럭이 비활성화된 구간에서 상기 제1라인의 신호를 풀다운 라인으로 전달하고 상기 제2클럭이 활성화된 구간에서 상기 제2라인의 신호를 상기 풀다운 라인으로 전달하는 풀다운 전달부
    를 포함하는 신호 출력 회로.
  4. 제 3항에 있어서,
    상기 신호 출력 회로는 데이터 출력회로이고, 상기 제1라인의 신호는 기준클럭이 활성화된 구간에서 출력되는 데이터이고, 상기 제2라인의 신호는 상기 기준클럭이 비활성화된 구간에서 출력되는 데이터인 신호 출력 회로.
  5. 제 1항에 있어서,
    일단이 상기 출력노드에 연결되고 타단에 전원전압이 인가되고 상기 풀업 라인의 신호를 게이트의 입력으로 하는 피모스 트랜지스터를 포함하는 풀업 구동부; 및
    일단이 상기 출력노드에 연결되고 타단에 기저전압이 인가되고 상기 풀다운 라인의 신호를 게이트의 입력으로 하는 엔모스 트랜지스터를 포함하는 풀다운 구동부
    를 포함하는 신호 출력 회로.
  6. 기준클럭의 듀티비를 조절하여 제1클럭을 생성하고 상기 기준클럭을 반전한 반전클럭의 듀티비를 조절하거나 상기 기준클럭의 듀티비를 조절하고 반전하여 제2클럭을 생성하는 듀티비 조절부;
    상기 제1클럭이 활성화된 구간에서 제1라인의 신호를 풀업 라인으로 전달하고 상기 제2클럭이 비활성화된 구간에서 상기 제1라인의 신호를 풀다운 라인으로 전달하며, 상기 제1클럭이 비활성화된 구간에서 제2라인의 신호를 상기 풀업 라인으로 전달하고 상기 제2클럭이 활성화된 구간에서 상기 제2라인의 신호를 상기 풀다운 라인으로 전달하는 신호 전달부; 및
    상기 풀업 라인의 신호에 응답하여 출력노드를 풀업 구동하고 상기 풀다운 라인의 신호에 응답하여 상기 출력노드를 풀다운 구동하는 출력 구동부를 포함하고,
    상기 제1클럭 및 상기 제2클럭은 활성화된 구간이 비활성화된 구간보다 긴 신호 출력 회로.
  7. 제 6항에 있어서,
    상기 신호 전달부는
    상기 제1클럭이 활성화된 구간에서 제1라인의 신호를 풀업 라인으로 전달하고 상기 제1클럭이 비활성화된 구간에서 상기 제2라인의 신호를 상기 풀업 라인으로 전달하는 풀업 전달부; 및
    상기 제2클럭이 비활성화된 구간에서 상기 제1라인의 신호를 풀다운 라인으로 전달하고 상기 제2클럭이 활성화된 구간에서 상기 제2라인의 신호를 상기 풀다운 라인으로 전달하는 풀다운 전달부
    를 포함하는 신호 출력 회로.
  8. 제 6항에 있어서,
    상기 듀티비 조절부는
    상기 기준클럭의 듀티비를 조절하여 상기 제1클럭을 생성하는 제1듀티비 조절부; 및
    상기 반전클럭의 듀티비를 조절하거나 상기 기준클럭의 듀티비를 조절하고 반전하여 상기 제2클럭을 생성하는 제2듀티비 조절부
    를 포함하는 신호 출력 회로.
  9. 제 8항에 있어서,
    상기 제1듀티비 조절부 및 상기 제2듀티비 조절부 중 적어도 하나는 자신의 입력클럭의 라이징 엣지의 슬루율 및 폴링 엣지의 슬루율 중 적어도 하나를 조절하여 자신의 출력클럭의 활성화 구간을 비활성화 구간보다 길게 만드는 신호 출력 회로.
  10. 제 8항에 있어서,
    상기 제1듀티비 조절부 및 상기 제2듀티비 조절부 중 적어도 하나는 자신의 입력클럭의 전압레벨을 조절하여 자신의 출력클럭의 활성화 구간을 비활성화 구간보다 길게 만드는 신호 출력 회로.
  11. 제 8항에 있어서,
    상기 제1듀티비 조절부 및 상기 제2듀티비 조절부 중 적어도 하나는 자신의 입력클럭과 상기 입력클럭을 지연시킨 지연클럭을 이용하여 자신의 출력클럭의 활성화 구간을 비활성화 구간보다 길게 만드는 신호 출력 회로.
  12. 제1클럭이 활성화된 구간에서 제1라인의 신호를 예비 풀업 라인으로 전달하고 제2클럭이 비활성화된 구간에서 상기 제1라인의 신호를 예비 풀다운 라인으로 전달하며, 상기 제1클럭이 비활성화된 구간에서 제2라인의 신호를 상기 예비 풀업 라인으로 전달하고 상기 제2클럭이 활성화된 구간에서 상기 제2라인의 신호를 상기 예비 풀다운 라인으로 전달하는 신호 전달부;
    제1코드에 의해 결정되는 구동력으로 상기 예비 풀업 라인의 신호를 풀업 라인으로 구동하는 예비 풀업 구동부;
    제2코드에 의해 결정되는 구동력으로 상기 예비 풀다운 라인의 신호를 풀다운 라인으로 구동하는 예비 풀다운 구동부; 및
    상기 풀업 라인의 신호에 응답하여 출력노드를 풀업 구동하고 상기 풀다운 라인의 신호에 응답하여 상기 출력노드를 풀다운 구동하는 출력 구동부를 포함하고
    상기 제1클럭 및 상기 제2클럭은 활성화된 구간이 비활성화된 구간보다 긴 신호 출력 회로.
  13. 제 12항에 있어서,
    상기 제1클럭은 기준클럭의 듀티비를 조절한 클럭이고, 상기 제2클럭은 상기 기준클럭을 반전한 반전 클럭의 듀티비를 조절하거나 상기 기준클럭의 듀티비를 조절하고 반전한 클럭인 신호 출력 회로.
  14. 제 13항에 있어서,
    상기 신호 전달부는
    상기 제1클럭이 활성화된 구간에서 제1라인의 신호를 예비 풀업 라인으로 전달하고 상기 제1클럭이 비활성화된 구간에서 상기 제2라인의 신호를 상기 예비 풀업 라인으로 전달하는 풀업 전달부; 및
    상기 제2클럭이 비활성화된 구간에서 상기 제1라인의 신호를 예비 풀다운 라인으로 전달하고 상기 제2클럭이 활성화된 구간에서 상기 제2라인의 신호를 상기 예비 풀다운 라인으로 전달하는 풀다운 전달부
    를 포함하는 신호 출력 회로.
  15. 제 12항에 있어서,
    상기 제1코드에 응답하여 상기 출력노드로 출력되는 신호의 라이징 엣지의 슬루율이 조절되고, 상기 제2코드에 응답하여 상기 출력노드로 출력되는 신호의 폴링 엣지의 슬루율이 조절되는 신호 출력 회로.
  16. 기준클럭의 듀티비를 조절하여 제1클럭을 생성하고 상기 기준클럭을 반전한 반전클럭의 듀티비를 조절하거나 상기 기준클럭의 듀티비를 조절하고 반전하여 제2클럭을 생성하는 듀티비 조절부;
    상기 제1클럭이 활성화된 구간에서 제1라인의 신호를 예비 풀업 라인으로 전달하고 상기 제2클럭이 비활성화된 구간에서 상기 제1라인의 신호를 예비 풀다운 라인으로 전달하며, 상기 제1클럭이 비활성화된 구간에서 제2라인의 신호를 상기 예비 풀업 라인으로 전달하고 상기 제2클럭이 활성화된 구간에서 상기 제2라인의 신호를 상기 예비 풀다운 라인으로 전달하는 신호 전달부;
    제1코드에 의해 결정되는 구동력으로 상기 예비 풀업 라인의 신호를 풀업 라인으로 구동하는 예비 풀업 구동부;
    제2코드에 의해 결정되는 구동력으로 상기 예비 풀다운 라인의 신호를 풀다운 라인으로 구동하는 예비 풀다운 구동부; 및
    상기 풀업 라인의 신호에 응답하여 출력노드를 풀업 구동하고 상기 풀다운 라인의 신호에 응답하여 상기 출력노드를 풀다운 구동하는 출력 구동부를 포함하고,
    상기 제1클럭 및 상기 제2클럭은 활성화된 구간이 비활성화된 구간보다 긴 신호 출력 회로.
  17. 인에이블 신호가 인가되면 기준클럭에 동기하여 제1신호를 제1라인으로 전달하고 제2신호를 제2라인으로 전달하는 신호 전달회로;
    기준클럭의 듀티비를 조절하여 제1클럭을 생성하고 상기 기준클럭을 반전한 반전클럭의 듀티비를 조절하거나 상기 기준클럭의 듀티비를 조절하고 반전하여 제2클럭을 생성하는 듀티비 조절부;
    상기 제1클럭이 활성화된 구간에서 상기 제1라인의 신호를 풀업 라인으로 전달하고 상기 제2클럭이 비활성화된 구간에서 상기 제1라인의 신호를 풀다운 라인으로 전달하며, 상기 제1클럭이 비활성화된 구간에서 상기 제2라인의 신호를 상기 풀업 라인으로 전달하고 상기 제2클럭이 활성화된 구간에서 상기 제2라인의 신호를 상기 풀다운 라인으로 전달하는 신호 전달부; 및
    상기 풀업 라인의 신호에 응답하여 출력노드를 풀업 구동하고 상기 풀다운 라인의 신호에 응답하여 상기 출력노드를 풀다운 구동하는 출력 구동부를 포함하고,
    상기 제1클럭 및 상기 제2클럭은 활성화된 구간이 비활성화된 구간보다 긴 반도체 장치.
  18. 인에이블 신호가 인가되면 기준클럭에 동기하여 제1신호를 제1라인으로 전달하고 제2신호를 제2라인으로 전달하는 신호 전달회로;
    기준클럭의 듀티비를 조절하여 제1클럭을 생성하고 상기 기준클럭을 반전한 반전클럭의 듀티비를 조절하거나 상기 기준클럭의 듀티비를 조절하고 반전하여 제2클럭을 생성하는 듀티비 조절부;
    상기 제1클럭이 활성화된 구간에서 상기 제1라인의 신호를 예비 풀업 라인으로 전달하고 상기 제2클럭이 비활성화된 구간에서 상기 제1라인의 신호를 예비 풀다운 라인으로 전달하며, 상기 제1클럭이 비활성화된 구간에서 상기 제2라인의 신호를 상기 예비 풀업 라인으로 전달하고 상기 제2클럭이 활성화된 구간에서 상기 제2라인의 신호를 상기 예비 풀다운 라인으로 전달하는 신호 전달부;
    제1코드에 의해 결정되는 구동력으로 상기 예비 풀업 라인의 신호를 풀업 라인으로 구동하는 예비 풀업 구동부;
    제2코드에 의해 결정되는 구동력으로 상기 예비 풀다운 라인의 신호를 풀다운 라인으로 구동하는 예비 풀다운 구동부; 및
    상기 풀업 라인의 신호에 응답하여 출력노드를 풀업 구동하고 상기 풀다운 라인의 신호에 응답하여 상기 출력노드를 풀다운 구동하는 출력 구동부를 포함하고,
    상기 제1클럭 및 상기 제2클럭은 활성화된 구간이 비활성화된 구간보다 긴 반도체 장치.
KR1020110140485A 2011-12-22 2011-12-22 신호 출력 회로 및 이를 포함하는 반도체 장치 KR20130072874A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110140485A KR20130072874A (ko) 2011-12-22 2011-12-22 신호 출력 회로 및 이를 포함하는 반도체 장치
US13/607,941 US8754688B2 (en) 2011-12-22 2012-09-10 Signal output circuit and semiconductor device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110140485A KR20130072874A (ko) 2011-12-22 2011-12-22 신호 출력 회로 및 이를 포함하는 반도체 장치

Publications (1)

Publication Number Publication Date
KR20130072874A true KR20130072874A (ko) 2013-07-02

Family

ID=48653913

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110140485A KR20130072874A (ko) 2011-12-22 2011-12-22 신호 출력 회로 및 이를 포함하는 반도체 장치

Country Status (2)

Country Link
US (1) US8754688B2 (ko)
KR (1) KR20130072874A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101848758B1 (ko) * 2011-12-08 2018-04-16 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 동작방법
KR20130072874A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 신호 출력 회로 및 이를 포함하는 반도체 장치
US8866652B2 (en) 2013-03-07 2014-10-21 Analog Devices, Inc. Apparatus and method for reducing sampling circuit timing mismatch
KR102576765B1 (ko) * 2016-11-28 2023-09-11 에스케이하이닉스 주식회사 내부전압생성회로

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1314205C (zh) * 2002-06-03 2007-05-02 松下电器产业株式会社 半导体集成电路
KR20090022108A (ko) * 2007-08-29 2009-03-04 주식회사 하이닉스반도체 반도체 메모리 장치의 출력드라이버
KR20090048888A (ko) 2007-11-12 2009-05-15 주식회사 하이닉스반도체 반도체 메모리 장치의 듀티 보정 회로
KR101030275B1 (ko) 2009-10-30 2011-04-20 주식회사 하이닉스반도체 듀티 보정 회로 및 이를 포함하는 클럭 보정 회로
TWI388120B (zh) * 2009-12-17 2013-03-01 Phison Electronics Corp 輸入／輸出介面的驅動電路
KR101053543B1 (ko) 2010-04-30 2011-08-03 주식회사 하이닉스반도체 클럭 듀티 보정회로
US8471602B2 (en) * 2010-04-30 2013-06-25 SK Hynix Inc. Output driver and semiconductor apparatus having the same
KR101204674B1 (ko) * 2010-12-29 2012-11-26 에스케이하이닉스 주식회사 반도체집적회로
US9337824B2 (en) * 2011-07-13 2016-05-10 Infineon Technologies Austria Ag Drive circuit with adjustable dead time
KR20130072874A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 신호 출력 회로 및 이를 포함하는 반도체 장치
JP2013153388A (ja) * 2012-01-26 2013-08-08 Denso Corp デッドタイム生成回路および負荷駆動装置
US20130234760A1 (en) * 2012-03-06 2013-09-12 Himax Technologies Limited Output buffer

Also Published As

Publication number Publication date
US20130162314A1 (en) 2013-06-27
US8754688B2 (en) 2014-06-17

Similar Documents

Publication Publication Date Title
US9100029B2 (en) Serializers
US10102890B2 (en) Semiconductor device and semiconductor system
US9071247B2 (en) Semiconductor device for performing preemphasis operation
KR20110012805A (ko) 등화기 및 이를 구비하는 반도체 메모리 장치
US8604830B2 (en) Semiconductor device
JP2009295263A (ja) 半導体メモリ装置
TW202205809A (zh) 時脈分佈網路、使用其的半導體裝置以及半導體系統
US9496870B2 (en) Semiconductor device
KR20130072874A (ko) 신호 출력 회로 및 이를 포함하는 반도체 장치
US7994835B2 (en) Duty control circuit and semiconductor device having the same
KR102021336B1 (ko) 반도체 장치 및 그 동작방법
US20150103607A1 (en) Driver circuit
US8004314B2 (en) Semiconductor device
KR102609441B1 (ko) 데이터 전송 장치, 이를 포함하는 반도체 장치 및 시스템
JP6174273B2 (ja) マルチフェーズ・シグナリングのためのクロックパルス生成器
US20200266808A1 (en) Signal driver circuit and semiconductor apparatus using the signal driver circuit
US8350613B2 (en) Signal delay circuit, clock transfer control circuit and semiconductor device having the same
KR100640783B1 (ko) 노이즈를 줄일 수 있는 데이터 출력 드라이버
KR101206499B1 (ko) 집적 회로
US7349290B2 (en) Semiconductor memory device
KR20180045677A (ko) 수신 장치, 전송 장치, 이를 이용하는 반도체 장치 및 시스템
KR100885487B1 (ko) 반도체메모리소자의 입력장치
US8451036B2 (en) Pulse signal generation circuit and method for operating the same
CN116778987A (zh) 数据采样电路以及数据传输器电路
US20180302093A1 (en) Dynamic impedance control for voltage mode drivers

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application