KR101206499B1 - 집적 회로 - Google Patents

Abstract

입력 신호의 스윙 폭을 조절하여 출력하는 집적 회로에 관한 것으로, 제1 및 제2 전압에 대응하는 제1 스윙 폭을 가지는 입력 신호를 전달하기 위한 전달부, 상기 전달부로부터 전달된 신호에 응답하여 출력단을 제2 스윙 폭을 가지는 출력 신호로 구동하기 위한 구동부, 및 상기 출력 신호에 응답하여 상기 구동부를 제어하기 위한 제어부를 구비하는 집적 회로를 제공한다.

Description

집적 회로{INTEGRATED CIRCUIT}

본 발명은 반도체 설계 기술에 관한 것으로, 특히 입력 신호의 스윙 폭을 조절하여 출력하는 집적 회로에 관한 것이다.

일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 여러 가지 동작을 수행하기 위하여 다양한 내부 회로를 구비하고 있다. 그 중에는 공급 전압과 접지 전압에 대응하는 스윙 폭을 가지는 신호를 입력받아 그 스윙 폭을 조절하여 고 펌핑 전압과 저 펌핑 전압에 대응하는 스윙 폭을 가지는 신호를 출력하는 집적 회로가 있다. 여기서, 고 펌핑 전압은 공급 전압보다 높은 전압을 의미하며, 저 펌핑 전압은 접지 전압보다 낮은 전압을 의미한다. 일반적으로 이러한 동작을 전압 레벨 쉬프팅 동작이라 하며, 이를 수행하는 집적 회로를 전압 레벨 쉬프팅 회로라고 한다.

도 1 은 일반적인 전압 레벨 쉬프팅 회로를 설명하기 위한 회로도이다.

도 1 을 참조하면, 전압 레벨 쉬프팅 회로는 제1 전압 레벨 쉬프팅부(110)와 제2 전압 레벨 쉬프팅부(120)를 구비한다.

제1 전압 레벨 쉬프팅부(110)는 공급 전압(VDD)과 접지 전압(VSS)에 대응하여 스윙하는 입력 신호(IN)를 입력받아 고 펌핑 전압(VPP)과 접지 전압(VSS)에 대응하여 스윙하는 제1 출력 신호(OUT1)를 생성하고, 제2 전압 레벨 쉬프팅부(120)는 이 제1 출력 신호(OUT1)를 입력받아 고 펌핑 전압(VPP)과 저 펌핑 전압(VBB)에 대응하여 스윙하는 제2 출력 신호(OUT2)를 생성한다.

도 2 는 도 1 의 전압 레벨 쉬프팅 회로의 동작을 설명하기 위한 파형도이다.

도 2 를 살펴보면, 입력 신호(IN)는 공급 전압(VDD)과 접지 전압(VSS)에 대응하여 스윙하고, 제1 출력 신호(OUT1)는 고 펌핑 전압(VPP)과 접지 전압(VSS)에 대응하여 스윙하며, 제2 출력 신호(OUT2)는 고 펌핑 전압(VPP)과 저 펌핑 전압(VBB)에 대응하여 스윙한다. 결국, 전압 레벨 쉬프팅 회로는 공급 전압(VDD)과 접지 전압(VSS)에 대응하여 스윙하는 입력 신호(IN)를 입력받아 고 펌핑 전압(VPP)과 저 펌핑 전압(VBB)에 대응하여 스윙하는 제2 출력 신호(OUT2)를 생성하는 것이 가능하다.

한편, 도 1 에서 볼 수 있듯이, 기존의 전압 레벨 쉬프팅 회로는 제1 및 제2 레벨 쉬프팅부(110, 120)를 구비하고 있다. 여기서, 제1 레벨 쉬프팅부(110)는 공급 전압(VDD)을 고 펌핑 전압(VPP)으로 전압 레벨 쉬프팅 동작을 수행하며, 제2 레벨 쉬프팅부(120)는 접지 전압(VSS)을 저 펌핑 전압(VBB)으로 전압 레벨 쉬프팅 동작을 수행한다. 즉, 1차적으로 풀 업 전압 레벨을 상승시켜주고 이후, 2차적으로 풀 다운 전압 레벨을 상승시켜준다. 하지만, 기존과 같은 구성에서 이와 같이 1차, 2차적인 전압 레벨 쉬프팅 동작은 회로의 동작 속도를 지연시키는 요인으로 작용한다.

다시 도 1 및 도 2 를 참조하면, 설명의 편의를 위하여 제1 레벨 쉬프팅부(110)에서 입력 신호(IN)가 제1 출력 신호(OUT1)로 생성되는데 까지 소요되는 시간을 제1 지연 시간(tD1)이라고 정의하고, 제1 출력 신호(OUT1)가 제2 출력 신호(OUT2)로 생성되는데 까지 소요되는 시간을 제2 지연 시간(tD2) 이라고 정의하기로 한다.

도 2 에서 볼 수 있듯이, 공급 전압(VDD)과 접지 전압(VSS)에 대응하여 스윙하는 입력 신호(IN)가 고 펌핑 전압(VPP)과 저 펌핑 전압(VBB)에 대응하여 스윙하는 제2 출력 신호(OUT2)로 생성되는데 까지 소요되는 시간은 제1 지연 시간(tD1)과 제2 지연 시간(tD2)을 더한 시간이 된다. 즉, 기존의 구성에서는 입력 신호(IN)의 공급 전압(VDD)과 접지 전압(VSS) 중 공급 전압(VDD)의 전압 레벨을 1차적으로 쉬프팅시켜주고, 이후 접지 전압(VSS)의 전압 레벨을 2차적으로 쉬프팅시켜 준다. 때문에, 최종적으로 고 펌핑 전압(VPP)과 저 펌핑 전압(VBB)에 대응하여 전압 레벨이 쉬프팅된 신호인 제2 출력 신호(OUT2)를 생성하는데 까지 소요되는 시간은 제1 지연 시간(tD1)과 제2 지연 시간(tD1, tD2)을 더한 시간이 된다. 결국, 기존의 전압 레벨 쉬프팅 회로는 전압 레벨 쉬프팅 동작시 소정의 시간이 소모되며, 이는 이 전압 레벨 쉬프팅 회로를 사용하는 회로의 동작 속도를 느리게 하는 요인으로 작용한다.

본 발명의 실시 예는 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, 전압 레벨 쉬프팅 동작을 여러 단계가 아닌 한 단계로 수행할 수 있는 집적 회로를 제공하고자 한다.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 집적 회로는, 제1 및 제2 전압에 대응하는 제1 스윙 폭을 가지는 입력 신호를 전달하기 위한 전달부; 상기 전달부로부터 전달된 신호에 응답하여 출력단을 제2 스윙 폭을 가지는 출력 신호로 구동하기 위한 구동부; 및 상기 출력 신호에 응답하여 상기 구동부를 제어하기 위한 제어부를 구비한다.

특히, 상기 전달부는, 상기 제1 전압에 대응하는 상기 입력 신호를 상기 구동부로 전달하기 위한 제1 전달부; 및 상기 제2 전압에 대응하는 상기 입력 신호를 상기 구동부로 전달하기 위한 제2 전달부를 구비하며, 상기 입력 신호가 상기 제1 전달부를 통해 전달되는 구간에서 상기 제2 전달부는 상기 입력 신호를 차단하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 집적 회로는, 입력 신호가 입력되는 제1 노드와 제2 노드 사이에 소오스-드레인 경로가 형성되고, 제1 전압을 게이트로 입력받는 제1 MOS 트랜지스터; 상기 제1 노드와 제3 노드 사이에 소오스-드레인 경로가 형성되고, 제2 전압을 게이트로 입력받는 제2 MOS 트랜지스터; 제3 전압과 출력단 사이에 소오스-드레인 경로가 형성되고, 제2 노드가 게이트에 연결된 제3 MOS 트랜지스터; 제4 전압과 상기 출력단 사이에 소오스-드레인 경로가 형성되고, 제3 노드가 게이트에 연결된 제4 MOS 트랜지스터; 상기 제3 전압과 상기 제2 노드 사이에 소오스-드레인 경로가 형성되고, 상기 출력단이 게이트에 연결된 제5 MOS 트랜지스터; 및 상기 제4 전압과 상기 제3 노드 사이에 소오스-드레인 경로가 형성되고, 상기 출력단이 게이트에 연결된 제6 MOS 트랜지스터를 구비한다.

본 발명의 실시 예에 따른 집적 회로는 전압 레벨 쉬프팅 동작을 한 단계로 수행할 수 있는 구성을 가지고 있으며, 이를 통해 보다 빠른 전압 레벨 쉬프팅 동작을 확보하는 것이 가능하다.

본 발명은 전압 레벨 쉬프팅 동작을 보다 빠르게 수행할 수 있음으로써, 이를 사용하는 회로의 전반적인 동작 속도를 높여줄 수 있는 효과를 얻을 수 있다.

또한, 본 발명은 전압 레벨 쉬프팅 회로에 사용되는 트랜지스터의 개수를 최소화함으로써, 차지하는 면적을 최소화할 수 있는 효과를 얻을 수 있다.

도 1 은 일반적인 전압 레벨 쉬프팅 회로를 설명하기 위한 회로도.
도 2 는 도 1 의 전압 레벨 쉬프팅 회로의 동작을 설명하기 위한 파형도.
도 3 은 본 발명의 실시 예에 따른 전압 레벨 쉬프팅 회로를 설명하기 위한 회로도.
도 4 는 도 3 의 전압 레벨 쉬프팅 회로의 동작을 설명하기 위한 파형도.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.

도 3 은 본 발명의 실시 예에 따른 전압 레벨 쉬프팅 회로를 설명하기 위한 회로도이다.

도 3 을 참조하면, 전압 레벨 쉬프팅 회로는 전달부(310)와, 구동부(320)와, 제어부(330)를 구비한다.

전달부(310)는 공급 전압(VDD)과 접지 전압(VSS)에 대응하는 제1 스윙 폭을 가지는 입력 신호(IN)를 전달하기 위한 것으로, 제1 NMOS 트랜지스터(NM1)와 제1 PMOS 트랜지스터(PM1)를 구비한다. 여기서, 제1 NMOS 트랜지스터(NM1)는 반전된 입력 신호가 입력되는 제1 노드(A)와 제2 노드(B) 사이에 소오스-드레인 경로가 형성되고, 공급 전압(VDD)을 게이트로 입력받는다. 그리고, 제1 PMOS 트랜지스터(PM1)는 제1 노드(A)와 제3 노드(C) 사이에 소오스-드레인 경로가 형성되고, 접지 전압(VSS)을 게이트로 입력받는다.

구동부(320)는 전달부(310)로부터 제2 노드(B)와 제3 노드(C)에 전달된 신호에 응답하여 출력 신호(OUT)가 출력되는 출력단을 고 펌핑 전압(VPP)과 저 펌핑 전압(VBB)에 대응하는 제2 스윙 폭을 가지는 출력 신호(OUT)로 구동하기 위한 것으로, 제2 PMOS 트랜지스터(PM2)와 제2 NMOS 트랜지스터(NM2)를 구비한다. 여기서, 제2 PMOS 트랜지스터(PM2)는 고 펌핑 전압(VPP)과 출력단 사이에 소오스-드레인 경로가 형성되고, 제2 노드(B)가 게이트에 연결된다. 그리고, 제2 NMOS 트랜지스터(NM2)는 저 펌핑 전압(VBB)과 출력단 사이에 소오스-드레인 경로가 형성되고, 제3 노드(C)가 게이트에 연결된다.

제어부(330)는 출력 신호(OUT)에 응답하여 구동부(320)를 제어하기 위한 것으로, 제3 PMOS 트랜지스터(PM3)와 제3 NMOS 트랜지스터(NM3)를 구비한다. 여기서, 제3 PMOS 트랜지스터(PM3)는 고 펌핑 전압(VPP)과 제2 노드(B) 사이에 소오스-드레인 경로가 형성되고 출력 신호(OUT)를 게이트로 입력받는다. 그리고, 제3 NMOS 트랜지스터(NM3)는 저 펌핑 전압(VBB)과 제3 노드(C) 사이에 소오스-드레인 경로가 형성되고, 출력 신호(OUT)를 게이트로 입력받는다.

도 4 는 도 3 의 전압 레벨 쉬프팅 회로의 동작을 설명하기 위한 파형도로서, 입력 신호(IN)와, 제1 내지 제3 노드(A, B, C), 및 출력 신호(OUT)의 파형이 도시되어 있다.

우선, 입력 신호(IN)가 논리'로우(low)'에서 논리'하이(high)'로 천이하는 경우를 살펴보기로 한다. 여기서, 논리'로우'는 접지 전압(VSS)에 대응하며, 논리'하이'는 공급 전압(VDD)에 대응한다.

입력 신호(IN)가 논리'하이'가 되면 제1 노드(A)는 입력 신호(IN)를 반전한 신호인 접지 전압(VSS)이 되고, 접지 전압(VSS)은 전달부(310)의 제1 NMOS 트랜지스터(NM1)를 통해 제2 노드(B)로 전달된다. 이때, 전달부(310)의 제1 PMOS 트랜지스터(PM1)는 제1 노드(A)를 통해 입력되는 신호를 차단한다. 따라서, 제1 노드(A)가 접지 전압(VSS)으로 구동될 때 접지 전압(VSS)단과 저 펌핑 전압(VBB)단 사이에 전류 경로가 형성되는 것을 막아주는 것이 가능하다.

한편, 구동부(320)의 제2 PMOS 트랜지스터(PM2)는 접지 전압(VSS)으로 구동된 제2 노드(B)에 응답하여 출력단을 고 펌핑 전압(VPP)으로 풀 업 구동한다. 즉, 제2 PMOS 트랜지스터(PM2)는 풀 업 구동부가 되며, 결국 출력 신호(OUT)는 고 펌핑 전압(VPP)이 된다. 이후, 제어부(330)의 제3 NMOS 트랜지스터(NM3)는 고 펌핑 전압(VPP)으로 풀 업 구동된 출력 신호(OUT)에 응답하여 턴 온(turn on) 되고, 제3 노드(C)는 저 펌핑 전압(VBB)으로 구동된다. 따라서, 구동부(320)의 제2 NMOS 트랜지스터(NM2)는 완전히 턴 오프(turn off)된다. 즉, 비활성화된다.

다음으로, 입력 신호(IN)가 논리'하이'에서 논리'로우'로 천이하는 경우를 살펴보기로 한다.

입력 신호(IN)가 논리'로우'가 되면 제1 노드(A)는 입력 신호(IN)를 반전한 신호인 공급 전압(VDD)이 되고, 공급 전압(VDD)은 제1 PMOS 트랜지스터(PM1)를 통해 제3 노드(C)로 전달된다. 이때, 제1 NMOS 트랜지스터(NM1)는 제1 노드(A)를 통해 입력되는 신호를 차단한다. 이로 인하여 위에서 설명한 것과 마찬가지로, 제1 노드(A)가 공급 전압(VDD)으로 구동될 때 공급 전압(VDD)단과 고 펌핑 전압(VPP)단 사이에 전류 경로가 형성되는 것을 막아주는 것이 가능하다.

한편, 구동부(320)의 제2 NMOS 트랜지스터(NM2)는 공급 전압(VDD)으로 구동된 제3 노드(C)에 응답하여 출력단을 저 펌핑 전압(VBB)으로 풀 다운 구동한다. 즉, 제2 NMOS 트랜지스터(NM2)는 풀 다운 구동부가 되며, 결국, 출력 신호(OUT)는 저 펌핑 전압(VBB)이 된다. 이후, 제어부(330)의 제3 PMOS 트랜지스터(PM3)는 저 펌핑 전압(VBB)으로 풀 다운 구동된 출력 신호(OUT)에 응답하여 턴 온 되고, 제2 노드(B)는 고 펌핑 전압(VPP)으로 구동된다. 따라서, 구동부(320)의 제2 PMOS 트랜지스터(PM2)는 완전히 턴 오프 된다.

전술한 바와 같이, 본 발명의 실시 예에 따른 집적 회로는 공급 전압(VDD)과 접지 전압(VSS)에 대응하는 스윙 폭을 가지는 입력 신호(IN)를 입력받아 고 펌핑 전압(VPP)과 저 펌핑 전압(VBB)에 대응하는 스윙 폭을 가지는 출력 신호(OUT)를 한 단계의 과정을 거쳐 생성하는 것이 가능하다. 이는 전압 레벨 쉬프팅 동작을 보다 빠르게 수행할 수 있음을 의미하며, 이는 곧 본 발명의 실시 예에 따른 집적 회로를 이용하는 회로의 전반적인 동작 속도를 높여줄 수 있음을 의미한다.

또한, 도 1 에 도시된 기존의 구성의 경우 입/출력시 사용되는 인버터를 제외하더라도 8 개의 MOS 트랜지스터가 사용된다. 하지만, 본 발명의 실시 예에 따른 도 3 의 구성의 경우 입력시 사용되는 인버터를 제외하고 6 개의 MOS 트랜지스터가 사용된다. 즉, 본 발명의 실시 예에 따른 전압 레벨 쉬프팅 회로는 기존의 구성에 비하여 차지하는 면적이 줄어든다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

310 : 전달부 320 : 구동부
330 : 제어부

Claims (11)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 삭제
6. 삭제
7. 삭제
8. 삭제
9. 입력 신호가 입력되는 제1 노드와 제2 노드 사이에 소오스-드레인 경로가 형성되고, 제1 전압단을 게이트로 입력받는 제1 MOS 트랜지스터;
   상기 제1 노드와 제3 노드 사이에 소오스-드레인 경로가 형성되고, 제2 전압단을 게이트로 입력받는 제2 MOS 트랜지스터;
   제3 전압단과 출력단 사이에 소오스-드레인 경로가 형성되고, 제2 노드가 게이트에 연결된 제3 MOS 트랜지스터;
   제4 전압단과 상기 출력단 사이에 소오스-드레인 경로가 형성되고, 제3 노드가 게이트에 연결된 제4 MOS 트랜지스터;
   상기 제3 전압단과 상기 제2 노드에 직접 연결되며, 상기 제3 전압단과 상기 제2 노드 사이에 소오스-드레인 경로가 형성되고, 상기 출력단이 게이트에 연결된 제5 MOS 트랜지스터; 및
   상기 제4 전압단과 상기 제3 노드에 직접 연결되며, 상기 제4 전압단과 상기 제3 노드 사이에 소오스-드레인 경로가 형성되고, 상기 출력단이 게이트에 연결된 제6 MOS 트랜지스터
   를 구비하는 집적 회로.
   
10. 제9항에 있어서,
    상기 제3 전압단의 제3 전압은 상기 제1 전압단의 제1 전압보다 높은 전압 레벨을 가지고, 상기 제4 전압단의 제4 전압은 상기 제2 전압단의 제2 전압보다 낮은 전압 레벨을 가지는 것을 특징으로 하는 집적 회로.
    
11. 제9항에 있어서,
    상기 입력 신호는 상기 제1 전압단의 전압과 상기 제2 전압단의 전압에 대응하는 스윙 폭을 가지며, 상기 출력단으로부터 출력되는 신호는 상기 제3 전압단의 전압과 상기 제4 전압단의 전압에 대응하는 스윙 폭을 가지는 것을 특징으로 하는 집적 회로.

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