KR20100030375A - 반도체 메모리 장치와 그의 구동 방법 - Google Patents

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Abstract

본 발명은 외부 전원전압을 인가받으며, 데이터를 입출력하기 위한 데이터 입력수단 및 출력수단과, 상기 외부 전원전압을 검출하여 검출신호로서 출력하기 위한 전압검출수단을 구비하되, 상기 입력수단 및 상기 출력수단 각각은 상기 검출신호에 응답하여 구동전류가 제어되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
데이터 입력부, 데이터 출력부, 전치 구동부, 메인 구동부

Description

반도체 메모리 장치와 그의 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 데이터를 입출력하기 위한 데이터 입력부(input driver)와 데이터 출력부(output driver)를 구비하는 반도체 메모리 장치와 그의 구동 방법에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 예컨대, 중앙처리장치(CPU)에서 요구하는 명령에 따라 데이터를 저장하거나 데이터를 출력한다. 만약, 중앙처리장치에서 쓰기 동작을 요구하는 경우 중앙처리장치에서 요구하는 주소(address)에 대응하는 메모리 셀(memory cell)에 외부에서 인가되는 데이터를 저장하고, 읽기 동작을 요구하는 경우 중앙처리장치에서 요구하는 주소에 대응하는 메모리 셀에 저장된 데이터를 외부로 출력한다. 즉, 쓰기 동작시 외부에서 입력되는 데이터는 입출력 패드(data pad)를 통해 데이터 입력부에 인가되어 메모리 셀로 입력되고, 읽기 동작시 반도체 메모리 장치 내 부에서 출력하고자 하는 데이터는 데이터 출력부에 인가되어 입출력 패드를 통해 외부로 출력된다.
도 1 은 기존의 데이터 입력부(110)와 데이터 출력부(130)를 설명하기 위한 회로도이다.
도 1 을 참조하면, 데이터 입력부(110)는 입출력 패드(150)를 통해 입력되는 입력 데이터신호(DIN)를 외부 기준전압(VREF)과 비교하고, 이를 버퍼링(buffering)하여 내부 데이터신호(DAT_INN)로서 출력한다. 여기서, 외부 기준전압(VREF)은 외부에서 인가되는 전압으로서, 반도체 메모리 장치에 인가되는 외부 전원전압(VDD)의 ½ 전압레벨을 가진다. 그리고, 활성화신호(EN)는 데이터 입력부(110)의 입력 동작을 활성화시키는 신호로서, 반도체 메모리 장치의 쓰기 동작시 활성화되는 신호이다.
이어서, 데이터 출력부(130)는 반도체 메모리 장치 내부에서 출력하고자 하는 데이터신호(DAT_PU, DAT_PD)에 응답하여 출력단 - 출력 데이터신호(DOUT)가 출력되는 노드 - 을 구동하고, 이에 대응하는 출력 데이터신호(DOUT)를 입출력 패드(150)를 통해 외부로 출력하기 위한 것으로, 풀업 전치 구동부(132)와, 풀다운 전치 구동부(134), 및 메인 구동부(136)를 구비한다.
풀업 전치 구동부(132)는 풀업 데이터신호(DAT_PU)에 응답하여 풀업 구동제어신호(CTR_PU)를 생성하고, 풀다운 전치 구동부(134)는 풀다운 데이터신호(DAT_PD)에 응답하여 풀다운 구동제어신호(CTR_PD)를 생성한다. 여기서, 풀업 데이터신호(DAT_PU)와 풀다운 데이터신호(DAT_PD)는 예컨대, 지연 고정 루프(Delay Locked Loop, 도시되지 않음)에서 생성되는 클럭 신호에 동기화된 데이터 신호이다.
이어서, 메인 구동부(136)는 풀업 구동제어신호(CTR_PU)와 풀다운 구동제어신호(CTR_PD)에 응답하여 출력단을 풀 업(pull up) 또는 풀 다운(pull down) 구동한다. 즉, 출력 데이터신호(DOUT)는 풀업 구동제어신호(CTR_PU)에 응답하여 논리'하이(high)'가 되고, 와 풀다운 구동제어신호(CTR_PD)에 응답하여 논리'로(low)'가 된다.
도 2 는 도 1 의 데이터 입력부(110)의 입력 동작을 설명하기 위한 파형도로서, 데이터 입력부(110)는 인가되는 외부 전원전압(VDD)의 전압 레벨에 따라 (가), (나), (다) 3 가지 경우의 동작 파형을 가진다.
(가)의 경우는 외부 전원전압(VDD)이 설계시 고려된 전압레벨(이하, '목표 전압레벨'이라 칭함)을 가지는 경우이다. 이하, 설명의 편의를 위하여 도 1 에 도시된 외부 기준전압(VREF)과, 입력 데이터신호(DIN), 및 내부 데이터신호(DAT_INN)를 각각 VREF_M 과 DIN_M 및 DAT_INN_M 으로 도시하기로 한다.
도 1 과 도 2 의 (가)를 참조하면, 데이터 입력부(110)는 입력 데이터신호(DIN_M)와 외부 기준전압(VREF_M)을 비교하여 내부 데이터신호(DAT_INN_M)를 출력한다. 여기서, 입력 데이터신호(DIN)는 외부 기준전압(VREF)을 중심으로 50:50 의 듀티(duty) 비로 입력되며, 이에 따라 내부 데이터신호(DAT_INN_M)도 50:50 의 듀티 비로 출력된다.
(나)의 경우는 외부 전원전압(VDD)이 목표 전압레벨보다 낮은 경우이다. 이 하, 설명의 편의를 위하여 도 1 에 도시된 외부 기준전압(VREF)과, 입력 데이터신호(DIN), 및 내부 데이터신호(DAT_INN)를 각각 VREF_L 과 DIN_L 및 DAT_INN_L 로 도시하기로 한다.
도 1 과 도 2 의 (나)를 참조하면, 데이터 입력부(110)는 입력 데이터신호(DIN_L)와 외부 기준전압(VREF_L)을 비교하여 내부 데이터신호(DAT_INN_L)를 출력한다. 이때, 입력 데이터신호(DIN_L)는 외부 기준전압(VREF_L)을 중심으로 설정된 최대 전압레벨과 최소 전압레벨 사이로 입력되기 때문에, (가)의 경우와 마찬가지로 50:50 의 듀티 비를 가진다.
하지만, (나)의 내부 데이터신호(DAT_INN_L)는 외부 전원전압(VDD)의 전압레벨이 목표 전압레벨보다 낮기 때문에, 데이터 입력부(110)의 구동전류가 작아져 듀티 비가 50:50 을 유지하지 못하고 틀어지게 된다.
(다)의 경우는 외부 전원전압(VDD)이 목표 전압레벨보다 높은 경우이다. 이하, 설명의 편의를 위하여 도 1에 도시된 외부 기준전압(VREF)과, 입력 데이터신호(DIN), 및 내부 데이터신호(DAT_INN)를 각각 VREF_H 와 DIN_H 및 DAT_INN_H 로 도시하기로 한다.
도 1 과 도 2 의 (다)를 참조하면, 데이터 입력부(110)는 외부 전원전압(VDD)의 높은 전압레벨에 의하여 구동전류가 커지게 된다. 때문에, (나)의 경우와 마찬가지로 내부 데이터신호(DAT_INN_H)의 듀티 비가 50:50 을 유지하지 못하고 틀어지게 된다.
즉, (나)와 (다)의 경우에는 외부 전원전압(VDD)의 전압레벨에 따라 내부 데 이터신호의 듀티 비가 틀어지게 된다. 이렇게 듀티 비가 틀어진다는 것은 내부 데이터신호의 신뢰성을 떨어뜨리는 결과를 초래한다.
도 3 은 도 1 의 데이터 출력부(130)의 출력 동작을 설명하기 위한 파형도로이다. 도 1 에서 설명하였듯이, 데이터 출력부(130)는 풀업/풀다운 전치 구동부(132, 134)와, 메인 구동부(136)로 구성된다. 여기서, 풀업/풀다운 전치 구동부(132, 134)는 메인 구동부(136)의 온/오프(on/off) 시점을 결정해주고, 이에 따라 메인 구동부(136)에서 출력되는 출력 데이터신호(DOUT)의 슬루레이트(slewrate)가 결정된다.
이어서, 메인 구동부(136)에 구비되는 PMOS 트랜지스터의 턴 온(turn on) 동작은 풀업 전치 구동부(132)에 구비되는 NMOS 트랜지스터에 의하여 결정되고, 메인 구동부(136)에 구비되는 NMOS 트랜지스터의 턴 온 동작은 풀다운 전치 구동부(134)에 구비되는 PMOS 트랜지스터에 의하여 결정된다. 때문에, 풀업 전치 구동부(132)의 NMOS 트랜지스터와 풀다운 전치 구동부(134)의 PMOS 트랜지스터의 사이즈(size)는 특히 슬루레이트를 고려하여 설계하여야 한다.
도 3 에는 풀업 데이터신호(DAT_PU)와, 풀다운 데이터신호(DAT_PD)와, 외부 전원전압(VDD)이 목표 전압레벨을 가지는 경우(가)의 출력 데이터신호(DOUT_M)와, 외부 전원전압(VDD)이 이보다 낮은 경우(나)의 출력 데이터신호(DOUT_L), 및 외부 전원전압(VDD)이 이보다 높은 경우(다)의 출력 데이터신호(DOUT_H)가 도시되어 있다.
도면에서 알 수 있듯이, (나)의 경우 외부 전원전압(VDD)의 전압레벨이 낮아 풀업 및 풀다운 전치 구동부(132, 134)가 메인 구동부(136)의 온/오프 시점을 느리게 하기 때문에, 출력 데이터신호(DOUT_L)의 슬루레이트는 작아지게 된다. 즉, 출력 데이터신호(DOUT_L)의 기울기가 (가)의 경우보다 작아지게 된다.
이와 반대로, (다)의 경우 외부 전원전압(VDD)의 전압레벨이 높아 메인 구동부(136)의 온/오프 시점이 빨라지기 때문에, 출력 데이터신호(DOUT_H)의 슬루레이트는 커지게 된다. 즉, 출력 데이터신호(DOUT_H)의 기울기가 (가)의 경우보다 커지게 된다.
즉, (나)와 (다)의 경우에는 외부 전원전압(VDD)의 전압레벨에 따라 출력 데이터신호의 슬루레이트가 변하게 된다. 일반적으로, 출력 데이터신호의 슬루레이트는 데이터의 신뢰성 및 전력 소모와 관련되기 때문에 이를 고려한 적당한 슬루레이트를 유지할 수 있도록 설계되는 것이 바람직하지만, (나)와 (다)의 경우는 이를 만족하지 못하는 것을 볼 수 있다.
도 4a 와 도 4b 는 도 1 의 메인 구동부(130)의 외부 전원전압(VDD)에 따른 전류 특성을 설명하기 위한 도면으로서, 도 4a 는 풀 다운 동작과 관련하여 메인 구동부(130)에서 소모되는 전류 특성을 나타낸 것이고, 도 4b 는 풀 업 동작과 관련하여 메인 구동부(130)에서 소모되는 전류 특성을 나타낸 것이다. 여기서, ① 은 스펙(SPEC.)으로 정의하고 있는 소모되는 전류의 상한선과 하한선이고, ② 는 외부 전원전압(VDD)이 목표 전압레벨보다 높은 경우이고, ③ 은 외부 전원전압(VDD)이 목표 전압레벨을 가지는 경우이며, ④ 는 외부 전원전압(VDD)이 목표 전압레벨보다 낮은 경우이다.
도 4a 와 도 4b 에서 알 수 있듯이, 외부 전원전압(VDD)의 전압레벨이 달라짐에 따라 소모되는 전류가 스펙을 만족 못하는 결과를 얻게 된다.
전술한 바와 같이, 기존의 데이터 입력부(110)와, 데이터 출력부(130)는 외부 전원전압(VDD)의 전압레벨에 따라 동작 특성이 달라진다. 이는 데이터 입력부(110)와 중앙처리장치, 데이터 출력부(130)와 중앙처리장치의 데이터 교환 동작에 있어서 충분한 신뢰성을 보장해 줄 수 없다.
또한, 소모되는 전류가 스펙으로 정의한 영역을 벗어나는 때문에, 제품 양산성 및 호환성을 낮추는 문제점이 있다. 즉, 양산된 제품이 스펙을 만족하지 못하게 되는 경우 불량품으로 처리되어 양산성이 낮아질 수 있으며, 예컨대, 1V 의 외부 전원전압(VDD)을 사용하는 환경과 1.5V 의 외부 전원전압(VDD)을 사용하는 환경 중 어느 하나가 스펙을 만족하지 못하는 경우 호환성이 낮아질 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 외부 전원전압의 전압레벨에 따라 입/출력 회로의 구동전류를 제어할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
또한, 외부 전원전압과 무관하게 입/출력 회로에 입출력되는 데이터가 항상 동일한 동작 특성을 유지할 수 있는 반도체 메모리 장치를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 외부 전원전압을 인가받으며, 데이터를 입출력하기 위한 데이터 입력수단 및 출력수단과, 상기 외부 전원전압을 검출하여 검출신호로서 출력하기 위한 전압검출수단을 구비하되, 상기 입력수단 및 상기 출력수단 각각은 상기 검출신호에 응답하여 구동전류가 제어되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치의 읽기 구동 회로는, 내부 데이터에 대응하는 구동제어신호를 생성하기 위한 전치 구동수단; 상기 구동제어신호에 응답하여 상기 내부 데이터에 대응하는 출력 데이터를 출력단으로 출력하기 위한 메인 구동수단; 및 외부 전원전압을 검출하여 상기 전치 구동수단과 상기 메인 구동수단 각각의 구동전류를 제어하기 위한 검출 신호를 생성하는 전압검출수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치의 구동 방법은, 외부 전원전압의 전압레벨을 검출하는 단계; 상기 검출 결과에 따라 상기 외부 전원전압이 목표 전압레벨보다 높으면, 인가된 외부 전원전압에 대응하는 구동전류보다 적은 구동전류로 데이터의 입출력 동작을 수행하는 단계; 및 상기 검출 결과에 따라 상기 외부 전원전압이 상기 목표 전압레벨보다 낮으면, 인가된 외부 전원전압에 대응하는 구동전류보다 많은 구동전류로 데이터의 입출력 동작을 수행하는 단계를 포함한다.
본 발명은 외부 전원전압의 전압레벨을 검출하고, 이에 따라 입/출력 회로의 구동전류를 제어함으로써, 반도체 메모리 장치의 입/출력 회로가 항상 동일한 동작 특성을 유지할 수 있도록 한다.
본 발명은 외부 전원전압의 전압레벨이 변화하더라도 반도체 메모리 장치의 입/출력 회로의 동작 특성이 동일하게 유지될 수 있음으로써, 반도체 메모리 장치와 중앙처리장치와의 데이터 교환에 있어서 신뢰성을 확보할 수 있는 효과를 얻을 수 있다.
또한, 데이터 교환에 따른 소모되는 전류가 항상 스펙을 만족함으로써, 반도체 메모리 장치의 양산성 및 호환성을 높여줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5 은 본 발명에 따른 반도체 메모리 장치를 설명하기 위하여 일부 구성을 도시한 블록도이다.
도 5 를 참조하면, 반도체 메모리 장치는 전압 검출부(510)와, 데이터 입력부(530)와, 데이터 출력부(550), 및 입출력 패드(570)를 구비할 수 있다.
전압 검출부(510)는 외부 전원전압(VDD)의 전압레벨을 검출하기 위한 것으로, 외부 전원전압(VDD)과 외부 기준전압(VREF)에 응답하여 제1 및 제2 검출신호(DET_VREFH, DET_VERFL)를 생성할 수 있다. 외부 기준전압(VREF)은 외부에서 인가되는 전압으로서, 예컨대, 반도체 메모리 장치에 인가되는 외부 전원전압(VDD)의 ½ 전압레벨을 가질 수 있다.
데이터 입력부(530)는 입출력 패드(570)로부터 입력 데이터신호(DIN)를 입력받아 내부 데이터신호(DAT_INN)를 생성할 수 있고, 데이터 출력부(550)는 출력하고자 하는 데이터신호(DAT_PU, DAT_PD)를 입력받아 출력 데이터신호(DOUT)로서 생성하고 이를 입출력 패드(570)로 출력할 수 있다.
여기서, 데이터 입력부(530)와 데이터 출력부(550)는 외부 전원전압(VDD)을 인가받으며, 이후에 설명될 제1 및 제2 검출신호(DET_HVDD, DET_LVDD)에 응답하여 데이터 입력부(530)의 구동전류와 데이터 출력부(550)의 구동전류가 제어될 수 있다.
도 6 은 도 5 의 전압 검출부(510)를 설명하기 위한 회로도이다.
도 6 을 참조하면, 전압 검출부(510)는 제1 및 제2 검출신호(DET_HVDD, DET_LVDD)를 생성하기 위한 것으로, 제1 및 제2 검출신호 생성부(610, 630)를 구비할 수 있다.
제1 검출신호 생성부(610)는 외부 전원전압(VDD)의 전압레벨을 검출하여 제1 검출신호(DET_HVDD)를 생성하기 위한 것으로, 전압 분배부(612)와, 전압 비교부(614), 및 검출신호 출력부(616)를 구비할 수 있다.
전압 분배부(612)는 외부 전원전압(VDD)을 분배하여 예정된 전압레벨을 가지는 제1 기준전압(HVREF)을 생성하기 위한 것으로, 외부 전원전압(VDD)단과, 접지 전원전압단(VSS) 사이에 연결된 제1 저항(R1)과 제1 다이오드(D1)를 구비할 수 있다. 다시 설명하겠지만, 제1 저항(R1)과 제1 다이오드(D1)가 설계되는 사이즈(size)에 따라 제1 기준전압(HVREF)의 예정된 전압레벨은 바뀔 수 있다.
전압 비교부(614)는 제1 기준전압(HVREF)과 외부 기준전압(VREF)을 비교하여 그 비교 결과를 출력할 수 있다. 만약, 제1 기준전압(HVREF)이 외부 기준전압(VREF)보다 높은 경우 논리'하이'의 비교 결과를 출력하고, 제1 기준전압(HVREF)이 외부 기준전압(VREF)보다 낮은 경우 논리'로우'의 비교 결과를 출력할 수 있다.
검출신호 출력부(616)는 전압 비교부(614)에서 비교된 결과를 제1 검출신호(DET_HVDD)로서 출력할 수 있다. 검출신호 출력부(616) 내에 구비되는 트랜스퍼 게이트(transfer gate)는 제2 검출신호 생성부(630)에서 생성되는 제2 검출신호(DET_LVDD)와 제1 검출신호(DET_HVDD)의 출력 시간을 맞추어 주기 위한 것이다.
한편, 제2 검출신호 생성부(630)는 제1 검출신호 생성부(610)와 비교하여 그 구성이 유사하기 때문에 자세한 회로 설명은 생략하기로 한다. 다만, 제1 검출신호 생성부(610)의 제1 저항(R1)과 제1 다이오드(D1)의 사이즈는 제2 검출신호 생성부(630)의 제2 저항(R2)과 제2 다이오드(D2)의 사이즈와 다르게 설계되는 것이 바람직하다. 즉, 제1 검출신호 생성부(610)에서 생성되는 제1 기준전압(HVREF)와 제2 검출신호 생성부(630)에서 생성되는 제2 기준전압(LVREF)은 외부 전원전압(VDD)에 응답하여 예정된 전압레벨을 가져야 하는데, 실시 예에서는 제1 기준전압(HVREF)이 제2 기준전압(LVREF)의 전압레벨보다 높은 전압레벨을 가질 수 있도록 설계되는 것이 바람직하다.
도 7 은 도 6 의 전압 검출부(510)의 동작 설명을 하기 위한 파형도로서, 외부 기준전압(VREF)과, 제1 기준전압(HVREF)과, 제2 기준전압(LVREF)과, 제1 검출신호(DET_HVDD), 및 제2 검출신호(DET_LVDD)가 도시되어 있다. 여기서, 외부 기준전압(VREF)은 위에서 설명하였듯이, 외부 전원전압(VDD)의 ½ 전압레벨을 가질 수 있다.
도 7 에서 볼 수 있듯이, 외부 기준전압(VREF)과 제1 및 제2 기준전압(HVREF, LVREF)의 관계는 3 가지로 나뉠 수 있다.
첫 번째 경우(①)는 외부 기준전압(VREF)의 전압레벨이 제1 및 제2 기준전압(HVREF, LVREF)의 전압레벨보다 낮은 구간이고, 두 번째 경우(②)는 외부 기준전압(VREF)의 전압레벨이 제1 기준전압(HVREF)의 전압레벨보다 낮고 제2 기준전압(LVREF)의 전압레벨보다 높은 구간이고, 세 번째 경우(③)는 외부 기준전압(VREF)의 전압레벨이 제1 및 제2 기준전압(HVREF, LVREF)의 전압레벨보다 높은 구간이다. 참고로, 명세서에서 정의된 목표 전압레벨은 제1 기준전압(HVREF)과 제2 기준전압(LVREF) 사이 구간에 대응될 수 있다.
첫 번째 경우(①), 제1 검출신호(DET_HVDD)는 논리'로우'가 되고, 제2 검출신호(DET_LVDD)는 논리'하이'가 된다. 두 번째 경우(②), 제1 검출신호(DET_HVDD)와 제2 검출신호(DET_LVDD)는 모두 논리'로우'가 된다. 세 번째 경우(③), 제1 검출신호(DET_HVDD)는 논리'하이'가 되고, 제2 검출신호(DET_LVDD)는 논리'로우'가 된다.
도 8 은 도 5 의 데이터 입력부(530)를 설명하기 위한 회로도이다.
도 8 을 참조하면, 데이터 입력부(530)는 입력부(810)와, 입력 구동전류 제어부(830)와, 버퍼링부(850), 및 입력제어신호 생성부(870)를 구비할 수 있다.
입력부(810)는 입력 데이터신호(DIN)를 입력받기 위한 것으로, 외부 기준전압(VREF)과 입력 데이터신호(DIN)를 비교하여 그 결과를 출력할 수 있다. 예컨대, 입력 데이터신호(DIN)의 전압레벨이 외부 기준전압(VREF)보다 높은 경우 논리'로우'에 대응하는 전압레벨을 출력하고, 입력 데이터신호(DIN)의 전압레벨이 외부 기준전압(VREF)보다 낮은 경우 논리'하이'에 대응하는 전압레벨을 출력한다.
입력 구동전류 제어부(830)는 제1 내지 제3 입력 제어신호(CTR1_IN, CTR2_IN, CTR3_IN)에 응답하여 입력부(810)의 구동전류를 제어하기 위한 것으로, 입력부(810)와 접지 전원전압단(VSS) 사이에 소오스-드레인 경로가 형성되고 제1 내지 제3 입력 제어신호(CTR1_IN, CTR2_IN, CTR3_IN)를 각각 입력받는 제1 내지 제3 NMOS 트랜지스터(NM1, NM2, NM3)를 구비할 수 있다.
버퍼링부(850)는 입력부(810)의 출력신호를 버퍼링(buffering)하기 위한 것으로, 입력부(810)의 출력신호를 입력받아 내부 데이터신호(DAT_INN)로서 출력할 수 있다.
입력제어신호 생성부(870)는 활성화신호(EN)와 제1 및 제2 검출신호(DET_HVDD, DET_LVDD)에 응답하여 제1 내지 제3 입력 제어신호(CTR1_IN, CTR2_IN, CTR3_IN)를 생성하기 위한 것으로, 제1 입력제어신호 생성부(872)와, 제2 입력제어신호 생성부(874), 및 제3 입력제어신호 생성부(876)를 구비할 수 있다.
제1 입력제어신호 생성부(872)는 활성화신호(EN)에 응답하여 제1 입력 제어신호(CTR1_IN)를 생성할 수 있다. 여기서, 활성화신호(EN)는 입력부(810)의 데이터 입력 동작을 활성화시키기 위한 신호로서, 예컨대, 반도체 메모리 장치의 쓰기 동작시 활성화되는 신호이다. 이어서, 제2 입력제어신호 생성부(874)는 활성화신호(EN)와 제1 검출신호(DET_HVDD)에 응답하여 제2 입력 제어신호(CTR2_IN)를 생성할 수 있고, 제3 입력제어신호 생성부(876)는 활성화신호(EN)와 제2 검출신호(DET_LVDD)에 응답하여 제3 입력 제어신호(CTR3_IN)를 생성할 수 있다.
우선, 입력제어신호 생성부(870)의 간단한 동작을 살펴보면, 활성화신호(EN) 가 활성화되면 제1 입력 제어신호(CTR1_IN)가 활성화되고, 제1 검출신호(DET_HVDD)가 활성화되면 활성화신호(EN)에 응답하여 제2 입력 제어신호(CTR2_IN)가 활성화되며, 제2 검출신호(DET_LVDD)가 활성화되면 활성화신호(EN)에 응답하여 제3 입력 제어신호(CTR3_IN)가 활성화된다. 즉, 입력제어신호 생성부(870)는 활성화신호(EN)에 응답하여 입력부(810)가 활성화되는 구간에 제1 내지 제3 입력 제어신호(CTR1_IN, CTR2_IN, CTR3_IN)를 활성화시 킬 수 있다.
다시 도 7 과 도 8 을 참조하면, 첫 번째 경우(①), 제1 내지 제3 입력 제어신호(CTR1_IN, CTR2_IN, CTR3_IN)가 모두 활성화되어, 제1 내지 제3 NMOS 트랜지스터(NM1, NM2, NM3)가 모두 턴 온 될 수 있다. 다시 말하면, 비교적 낮은 외부 전원전압(VDD)을 사용하는 반도체 메모리 장치의 경우, 즉 반도체 메모리 장치가 목표 전압레벨보다 낮은 외부 전원전압(VDD)을 인가받은 경우 데이터 입력부(530)는 제1 내지 제3 NMOS 트랜지스터(NM1, NM2, NM3)에 대응하는 구동전류를 가질 수 있다.
두 번째 경우(②), 제1 및 제2 제어신호(CTR1_IN, CTR2_IN)는 활성화되고 제3 입력 제어신호(CTR3_IN)는 비활성화되어, 제1 및 제2 NMOS 트랜지스터(NM1, NM2)가 턴 온 될 수 있다. 즉, 반도체 메모리 장치가 목표 전압레벨에 대응하는 외부 전원전압(VDD)을 인가받은 경우 데이터 입력부(530)는 제1 및 제2 NMOS 트랜지스터(NM1, NM2)에 대응하는 구동전류를 가질 수 있다.
세 번째 경우(③), 제1 입력 제어신호(CTR1_IN)만 활성화되고 제2 및 제3 입력 제어신호(CTR2_IN, CTR3_IN)는 비활성화되어, 제1 NMOS 트랜지스터(NM1)만 턴 온 될 수 있다. 즉, 반도체 메모리 장치가 목표 전압레벨보다 높은 외부 전원전압(VDD)을 인가받는 경우 데이터 입력부(530)는 제1 NMOS 트랜지스터(NM1)에 대응하는 구동전류를 가질 수 있다.
본 발명에 따른 데이터 입력부(530)는 외부 전원전압(VDD)의 전압레벨에 따라 구동전류를 제어할 수 있기 때문에, 내부 데이터신호(DAT_INN)가 항상 동일한 특성을 가질 수 있다. 즉, 기존에는 도 2 와 같이 외부 전원전압(VDD)의 전압레벨이 변함에 따라 (가), (나), (다)와 같은 경우가 발생하였지만, 본 발명에서는 데이터 입력부(530)의 구동전류가 외부 전원전압(VDD)에 따라 제어되기 때문에, (나)와 (다)의 경우와 같이 외부 전원전압(VDD)의 전압레벨이 바뀌더라도 내부 데이터신호(DAT_INN)는 항상 (가)와 같이 50:50 의 듀티 비를 가질 수 있다.
도 9 는 도 5 의 데이터 출력부(550)의 전치 구동부를 설명하기 위한 회로도이다. 참고로, 데이터 출력부(550)는 전치 구동부와 메인 구동부를 구비하며 메인 구동부는 도 10 에서 자세히 알아보기로 한다.
도 9 를 참조하면, 전치 구동부는 풀업 전치 구동부(910)와, 풀다운 전치 구동부(930)와, 풀업 전치구동전류 제어부(950)와, 풀다운 전치구동전류 제어부(970), 및 전치제어신호 생성부(990)를 구비할 수 있다.
풀업 전치 구동부(910)는 풀업 데이터신호(DAT_PU)에 응답하여 풀업 구동제어신호(CTR_PU)를 생성하기 위한 것으로, 외부 전원전압단(VDD)과 접지 전원전압단(VSS) 사이에 소오스-드레인 경로가 형성되고 풀업 데이터신호(DAT_PU)를 게이트로 입력받는 제1 PMOS 트랜지스터(PM1)와 제1 NMOS 트랜지스터(NM1)를 구비할 수 있다. 이어서, 풀다운 전치 구동부(930)는 풀다운 데이터신호(DAT_PD)에 응답하여 풀다운 구동제어신호(CTR_PD)를 생성하기 위한 것으로, 이에 대한 회로 구성은 풀업 전치 구동부(930)의 회로 구성과 유사하기 때문에 생략하기로 한다. 다만, 풀업 전치 구동부(930)에 입력되는 풀업 데이터신호(DAT_PU) 대신에 풀다운 데이터신호(DAT_PD)가 입력되는 것과, 풀업 구동제어신호(CTR_PU) 대신에 풀다운 구동제어신호(CTR_PD)를 출력하는 것이 다르다.
풀업 전치구동전류 제어부(950)는 제1 및 제2 전치제어신호(CTR1_PRE, /CTR1_PRE, CTR2_PRE, /CTR2_PRE)와 풀업 데이터신호(DAT_PU)에 응답하여 풀업 구동제어신호(CTR_PU)를 생성하기 위한 것으로, 제1 풀업 전치구동전류 제어부(952)와, 제2 풀업 전치구동전류 제어부(954)를 구비할 수 있다.
제1 풀업 전치구동전류 제어부(952)는 외부 전원전압단(VDD)과 풀업 구동제어신호(CTR_PU)의 출력단 - 설명의 편의를 위하여 풀업 구동제어신호(CTR_PU)가 전달되는 저항은 생략하기로 함 - 사이에 소오스-드레인 경로가 형성되고 제1 정 전치제어신호(CTR1_PRE)와 풀업 데이터신호(DAT_PU) 각각을 게이트로 입력받는 제2 및 제3 PMOS 트랜지스터(PM2, PM3)와, 풀업 구동제어신호(CTR_PU)의 출력단과 접지 전원전압단(VSS) 사이에 소오스-드레인 경로가 형성되고 제1 부 전치제어신호(/CTR1_PRE)와 풀업 데이터신호(DAT_PU) 각각을 게이트로 입력받는 제2 및 제3 NMOS 트랜지스터(NM2, NM3)를 구비할 수 있다. 여기서, 제1 정/부 전치제어신호(CTR1_PRE, /CTR1_PRE)에 대해서는 이후에 설명될 전치제어신호 생성부(990)에 대한 설명에서 다시 하기로 한다.
제2 풀업 전치구동전류 제어부(954)는 외부 전원전압단(VDD)과 접지 전원전 압단(VSS) 사이에 소오스-드레인 경로가 형성되고 제2 부 전치 제어신호(/CTR2_PRE)와 풀업 데이터신호(DAT_PU) 각각을 게이트로 입력받는 제4 및 제5 PMOS 트랜지스터와, 제2 정 전치제어신호(CTR2_PRE)와 풀다운 데어터신호(DAT_PD) 각각을 게이트로 입력받는 제4 및 제5 NMOS 트랜지스터(NM4, NM5)를 구비할 수 있다.여기서, 제2 정/부 전치제어신호(CTR2_PRE, /CTR2_PRE)에 대해서는 이후에 설명될 전치제어신호 생성부(990)에 대한 설명에서 다시 하기로 한다.
풀다운 전치구동전류 제어부(970)는 제1 및 제2 전치제어신호(CTR1_PRE, /CTR1_PRE, CTR2_PRE, /CTR2_PRE)와 풀다운 데이터신호(DAT_PD)에 응답하여 풀다운 구동제어신호(CTR_PD)를 생성하기 위한 것으로, 이에 대한 회로 구성은 풀업 전치구동전류 제어부(950)의 회로 구성과 유사하기 때문에 생략하기로 한다. 다만, 풀업 전치구동전류 제어부(950)에 입력되는 풀업 데이터신호(DAT_PU) 대신에 풀다운 데이터신호(DAT_PD)가 입력되는 것과, 풀업 구동제어신호(CTR_PU) 대신에 풀다운 구동제어신호(CTR_PD)를 출력하는 것이 다르다.
여기서, 풀업 전치구동전류 제어부(950)와 풀다운 전치구동전류 제어부(970)는 각각 풀업 데이터신호(DAT_PU)와, 풀다운 데이터신호(DAT_PD)를 입력받기 때문에, 풀업 전치구동전류 제어부(950)는 풀업 전치 구동부(910)가 활성화되는 구간에 동작하며, 풀다운 전치구동전류 제어부(970)는 풀다운 전치 구동부(930)가 활성화되는 구간에 동작할 수 있다.
한편, 전치제어신호 생성부(990)는 제1 및 제2 검출신호(DET_HVDD, DET_LVDD)에 응답하여 제1 부 전치제어신호(/CTR1_PRE)와 제2 부 전치제어신 호(CTR1_PRE)를 생성하기 위한 것으로, 제1 전치제어신호 생성부(992)와, 제2 전치제어신호 생성부(994)를 구비할 수 있다. 여기서, 제1 검출신호(DET_HVDD)는 위에서 설명한 제1 정 전치제어신호(CTR1_PRE)가 될 수 있으며, 제2 검출신호(DET_LVDD)는 제2 정 전치제어신호(CTR2_PRE)가 될 수 있다. 그리고, 제1 부 전치제어신호(/CTR1_PRE)는 제1 정 전치제어신호(CTR1_PRE)를 반전한 신호가 될 수 있으며, 제2 부 전치 제어신호(/CTR2_PRE)는 제2 정 전치제어신호(CTR2_PRE)를 반전한 신호가 될 수 있다.
이하, 전치 구동부의 간단한 회로 동작을 살펴보기로 한다. 설명의 편의를 위하여 도 7 과 도 9 를 참조하여 풀업 전치 구동부(950)를 대표로 설명하기로 한다.
도 7 에 도시된 첫 번째 경우(①) 즉, 반도체 메모리 장치가 목표 전압레벨보다 낮은 외부 전원전압(VDD)을 인가받은 경우, 제1 정 전치제어신호(CTR1_PRE)가 논리'로우'가 되고, 제2 정 전치제어신호(CTR2_PRE)는 논리'하이'가 된다. 또한, 제1 부 전치제어신호(/CTR1_PRE)는 논리'하이'가 되고, 제2 부 전치 제어신호(/CTR2_PRE)는 논리'로우'가 된다. 때문에, 제1 풀업 전치구동전류 제어부(952)의 제2 PMOS 트랜지스터(PM2)와 제2 NMOS 트랜지스터(NM2)가 턴 온되고, 제2 풀업 전치구동전류 제어부(954)의 제4 PMOS 트랜지스터(PM4)와 제4 NMOS 트랜지스터(NM4)가 턴 온 된다. 이때, 풀업 데이터신호(DAT_PU)가 인가되면 풀업 전치 구동부(910)와 제1 및 제2 풀업 전치구동전류 제어부(952, 954)가 활성화되고, 결국 풀업 구동제어신호(CTR_PU)는 이에 대응하는 구동전류로 생성될 수 있다.
두 번째 경우(②) 즉, 반도체 메모리 장치가 목표 전압레벨에 대응하는 외부 전원전압(VDD)을 인가받은 경우, 제1 풀업 전치구동전류 제어부(952)의 제2 PMOS 트랜지스터(PM2)와 제2 NMOS 트랜지스터(NM2)는 턴 온되고, 제2 풀업 전치구동전류 제어부(954)의 제4 PMOS 트랜지스터(PM4)와 제4 NMOS 트랜지스터(NM4)는 턴 오프된다. 결국, 풀업 구동제어신호(CTR_PU)는 풀업 전치 구동부(910)와 제1 풀업 전치구동전류 제어부(952)에 대응하는 구동전류로 생성될 수 있다.
세 번째 경우(③) 즉, 반도체 메모리 장치가 목표전압레벨보다 높은 외부 전원전압(VDD)을 인가받은 경우, 제1 및 제2 풀업 전치구동전류 제어부(952, 954)가 모두 비활성화되기 때문에, 풀업 구동제어신호(CTR_PU)는 풀업 전치 구동부(910)에 대응하는 구동전류로 생성될 수 있다.
본 발명에 따른 전치 구동부는 외부 전원전압(VDD)의 전압레벨에 따라 구동전류를 제어할 수 있기 때문에, 풀업 구동제어신호(CTR_PU)와 풀다운 구동제어신호(CTR_PD)가 항상 동일한 특성을 가질 수 있다. 즉, 기존에는 도 3 과 같이 외부 전원전압(VDD)의 전압레벨이 변함에 따라 (가), (나), (다)와 같은 경우가 발생하였지만, 본 발명에서는 전치 구동부의 구동전류가 외부 전원전압(VDD)에 따라 제어되기 때문에, 풀업 구동제어신호(CTR_PU)와 풀다운 구동제어신호(CTR_PD)에 응답하여 온/오프 시점이 결정되는 메인 구동부는 항상 (가)와 같은 특성의 출력 데이터신호(DOUT)를 출력할 수 있다.
도 10 은 도 5 의 데이터 출력부(550)의 메인 구동부를 설명하기 위한 회로 도이다.
도 10 을 참조하면, 메인 구동부는 풀업 메인 구동부(1010)와, 풀다운 메인 구동부(1020)와, 풀업 메인구동전류 제어부(1030)와, 풀다운 메인구동전류 제어부(1040)와, 풀업 메인제어신호 생성부(1050), 및 풀다운 메인제어신호 생성부(1060)를 구비할 수 있다.
풀업 메인 구동부(1010)는 풀업 구동제어신호(CTR_PU)에 응답하여 출력 데이터신호(DOUT)가 출력되는 출력단을 구동하기 위한 것으로, 외부 전원전압단(VDD)과 출력단 사이에 소오스-드레인 경로가 형성되고 - 설명의 편의를 위하여 제1 PMOS 트랜지스터(PM1)와 출력단 사이에 연결된 저항은 생략하기로 함 - 제1 풀업 메인제어신호(CTR1_MN_PU)를 게이트로 입력받는 제1 PMOS 트랜지스터(PM1)를 구비할 수 있다.
풀다운 메인 구동부(1020)는 풀다운 구동제어신호(CTR_PD)에 응답하여 출력 데이터신호(DOUT)가 출력되는 출력단을 구동하기 위한 것으로, 출력단과 접지 전원전압단(VSS) 사이에 소오스-드레인 경로가 형성되고 제1 풀다운 메인제어신호(CTR1_MN_PD)를 게이트로 입력받는 제1 NMOS 트랜지스터(NM1)를 구비할 수 있다.
풀업 메인구동전류 제어부(1030)는 제2 및 제3 풀업 메인제어신호(CTR2_MN_PU, CTR3_MN_PU)에 응답하여 출력 데이터신호(DOUT)가 출력되는 출력단을 구동하기 위한 것으로, 외부 전원전압단(VDD)과 출력단 사이에 소오스-드레인 경로가 각각 형성되고 제2 풀업 메인제어신호(CTR2_MN_PU)를 게이트로 입력받는 제2 PMOS 트랜지스터(PM2)와, 제3 풀업 메인제어신호(CTR3_MN_PU)를 게이트로 입력받는 제3 PMOS 트랜지스터(PM3)를 구비할 수 있다.
풀다운 메인구동전류 제어부(1040)는 제2 및 제3 풀다운 메인제어신호(CTR2_MN_PD, CTR3_MN_PD)에 응답하여 출력 데이터신호(DOUT)가 출력되는 출력단을 구동하기 위한 것으로, 출력단과 접지 전원전압단(VSS) 사이에 소오스-드레인 경로가 각각 형성되고 제2 풀다운 메인제어신호(CTR2_MN_PD)를 게이트로 입력받는 제2 NMOS 트랜지스터(NM2)와, 제3 풀다운 메인제어신호(CTR3_MN_PD)를 게이트로 입력받는 제3 NMOS 트랜지스터(NM3)를 구비할 수 있다.
풀업 메인제어신호 생성부(1050)는 풀업 구동제어신호(CTR_PU)와 제1 및 제2 검출신호(DET_HVDD, DET_LVDD)에 응답하여 제1 내지 제3 풀업 메인제어신호(CTR1_MN_PU, CTR2_MN_PU, CTR3_MN_PU)를 생성하기 위한 것으로, 제1 풀업 메인제어신호 생성부(1052)와, 제2 풀업 메인 제어신호 생성부(1054), 및 제3 풀업 메인 제어신호 생성부(1056)를 구비할 수 있다.
제1 풀업 메인제어신호 생성부(1052)는 풀업 구동제어신호(CTR_PU)에 응답하여 제1 풀업 메인제어신호(CTR1_MN_PU)를 생성할 수 있고, 제2 풀업 메인제어신호 생성부(1054)는 풀업 구동제어신호(CTR_PU)와 제1 검출신호(DET_HVDD)에 응답하여 제2 풀업 메인제어신호(CTR2_MN_PU)를 생성할 수 있으며, 제3 풀업 메인제어신호 생성부(1056)는 풀업 구동제어신호(CTR_PU)와 제2 검출신호(DET_LVDD)에 응답하여 제3 풀업 메인제어신호(CTR3_MN_PU)를 생성할 수 있다.
우선, 풀업 메인 제어신호 생성부(1050)의 간단한 동작을 살펴보면, 풀업 구 동제어신호(CTR_PU)에 응답하여 제1 풀업 메인제어신호(CTR1_MN_PU)가 활성화되고, 제1 검출신호(DET_HVDD)가 활성화되면 풀업 구동제어신호(CTR_PU)에 응답하여 제2 풀업 메인제어신호(CTR2_MN_PU)가 활성화되며, 제2 검출신호(DET_LVDD)가 활성화되면 풀업 구동제어신호(CTR_PU)에 응답하여 제3 풀업 메인제어신호(CTR3_MN_PU)가 활성화된다. 즉, 풀업 메인 제어신호 생성부(1050)는 풀업 구동제어신호(CTR_PU)에 응답하여 풀업 메인 구동부(1010)가 활성화되는 구간에 제1 내지 제3 메인제어신호(CTR1_MN_PU, CTR2_MN_PU, CTR3_MN_PU)를 활성화시 킬 수 있다.
한편, 풀다운 메인제어신호 생성부(1060)는 풀업 메인제어신호 생성부(1050)와 비교하여, 풀업 구동제어신호(CTR_PU) 대신에 풀다운 구동제어신호(CTR_PD)를 입력받으며, 제1 내지 제3 풀업 메인제어신호(CTR1_MN_PU, CTR2_MN_PU, CTR3_MN_PU) 대신에 제1 내지 제3 풀다운 메인제어신호(CTR1_MN_PD, CTR2_MN_PD, CTR3_MN_PD)를 출력하는 것이 다르기 때문에, 자세한 회로 구성 및 동작 설명은 생략하기로 한다.
이하, 도 7 과 도 10 을 참조하여 메인 구동부의 간단한 회로 동작을 참조하여 살펴보기로 한다. 설명의 편의를 위하여, 풀업 구동제어신호(CTR_PU)가 논리'로우'로 활성화되는 상황을 대표로 설명하기로 한다. 참고로, 이때 풀다운 구동제어신호(CTR_PD)는 논리'로우'가 되기 때문에, 제1 내지 제3 풀다운 메인제어신호(CTR1_MN_PD, CTR2_MN_PD, CTR3_MN_PD) 모두 논리'로우'로 비활성화된다.
도 7 에 도시된 첫 번째 경우(①) 즉, 반도체 메모리 장치가 목표 전압레벨 보다 낮은 외부 전원전압(VDD)을 인가받은 경우, 풀업 구동제어신호(CTR_PU)에 응답하여 제1 풀업 메인제어신호(CTR1_MN_PU)가 논리'로우'가 된다. 이때, 제2 풀업 메인제어신호(CTR2_MN_PD)와 제3 풀업 메인제어신호(CTR3_MN_PD)는 논리'로우'가 된다. 즉, 풀업 메인 구동부(1010)의 제1 PMOS 트랜지스터(PM1), 및 풀업 메인구동전류 제어부(1030)의 제2 PMOS 트랜지스터(PM2)와 제3 PMOS 트랜지스터(PM3)가 턴 온된다. 때문에, 출력 데이터신호(DOUT)가 출력되는 출력단은 제1 내지 제3 PMOS 트랜지스터(PM1, PM2, PM3)에 대응하는 구동전류를 가질 수 있다.
두 번째 경우(②) 즉, 반도체 메모리 장치가 목표 전압레벨에 대응하는 외부 전원전압(VDD)을 인가받은 경우, 풀업 메인 구동부(1010)의 제1 PMOS 트랜지스터(PM1)와, 풀업 메인구동전류 제어부(1030)의 제2 PMOS 트랜지스터(PM2)가 턴 온되고, 제3 PMOS 트랜지스터(NM3)는 턴 오프된다. 결국, 출력 데이터신호(DOUT)가 출력되는 출력단은 제1 및 제2 PMOS 트랜지스터(PM1, PM2)에 대응하는 구동전류를 가질 수 있다.
세 번째 경우(③) 즉, 반도체 메모리 장치가 목표전압레벨보다 높은 외부 전원전압(VDD)을 인가받은 경우, 풀업 메인구동전류 제어부(1030)가 비활성화되기 때문에, 출력 데이터신호(DOUT)가 출력되는 출력단은 제1 PMOS 트랜지스터(PM1)에 대응하는 구동전류를 가질 수 있다.
도 11a 와 도 11b 는 도 10 의 메인 구동부의 외부 전원전압(VDD)에 따른 전류 특성을 설명하기 위한 도면으로서, 도 11a 는 풀 다운 동작과 관련하여 출력 데이터신호(DOUT)의 출력단에 흐르는 전류 특성을 나타낸 것이고, 도 11b 는 풀 업 동작과 관련하여 출력 데이터신호(DOUT)의 출력단에 흐르는 전류 특성을 나타낸 것이다. 여기서, ① 은 스펙(SPEC.)으로 정의하고 있는 소모되는 전류의 상한선과 하한선이고, ② 는 외부 전원전압(VDD)이 목표 전압레벨보다 높은 경우이고, ③ 은 외부 전원전압(VDD)이 목표 전압레벨을 가지는 경우이며, ④ 는 외부 전원전압(VDD)이 목표 전압레벨보다 낮은 경우이다.
도 11a 와 도 11b 에서 알 수 있듯이, 외부 전원전압(VDD)의 전압레벨이 달라지더라도 스펙을 만족하는 결과를 얻을 수 있다. 즉, 본 발명에 따른 메인 구동부는 외부 전원전압(VDD)의 전압레벨에 따라 구동전류를 제어할 수 있기 때문에, 출력 데이터신호(DOUT)의 출력단에 흐르는 전류가 항상 스펙에 만족하는 특성을 가질 수 있다.
전술한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 외부 전원전압(VDD)의 전압레벨에 따라 데이터 입력부(530, 도 5 참조)와 데이터 출력부(550)의 구동전류를 조절할 수 있다. 즉, 외부 전원전압(VDD)의 전압레벨이 목표 전압레벨보다 높은 경우, 인가된 외부 전원전압(VDD)에 대응하는 구동전류보다 적게 조절하고, 외부 전원전압(VDD)의 전압레벨이 목표 전압레벨보다 낮은 경우, 인가된 외부 전원전압(VDD)에 대응하는 구동전류보다 많게 조절하는 것이 가능하다. 결국, 외부 전원전압(VDD)의 전압레벨이 변하더라도 각각 항상 동일한 구동전류로 제어될 수 있다.
때문에, 외부 전원전압(VDD)의 전압레벨이 달라지더라도 항상 원하는 특성을 갖는 입출력 동작을 수행하는 것이 가능하다. 이는 중앙처리장치와 반도체 메모리 장치 사이의 데이터 교환 동작에 있어서 충분한 신뢰성을 확보할 수 있다. 또한, 본 발명에 따른 반도체 메모리 장치는 스펙을 만족하는 동작을 수행할 수 있다. 이는 양산성을 높여 줄 수 있으며, 호환성을 높여 줄 수 있음을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시 예에서는 디지탈(digital) 성질을 가지는 제1 및 제2 검출신호(DET_HVDD, DET_LVDD)를 이용하여 목표 전압레벨보다 높은 경우와 낮은 경우를 판단하고, 이를 이용하여 구동전류를 제어하는 경우를 일례로 설명하였으나, 본 발명은 제1 및 제2 검출신호(DET_HVDD, DET_LVDD) 대신에 외부 전원전압(VDD)의 전압레벨에 대응하여 아날로그(analog) 성질을 가지는 검출신호를 이용하여 구동전류를 제어하는 경우에도 적용될 수 있다. 이 경우 데이터 입/출력부의 구동전류를 제어하는 부분에는 아날로그 성질의 검출신호에 따라 구동전류가 조절되는 구성을 가지는 것이 바람직하다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 기존의 데이터 입력부(110)와 데이터 출력부(130)를 설명하기 위한 회로도.
도 2 는 도 1 의 데이터 입력부(110)의 입력 동작을 설명하기 위한 파형도.
도 3 은 도 1 의 데이터 출력부(130)의 출력 동작을 설명하기 위한 파형도.
도 4a 와 도 4b 는 도 1 의 메인 구동부(130)의 외부 전원전압(VDD)에 따른 전류 특성을 설명하기 위한 도면.
도 5 은 본 발명에 따른 반도체 메모리 장치를 설명하기 위하여 일부 구성을 도시한 블록도.
도 6 은 도 5 의 전압 검출부(510)를 설명하기 위한 회로도.
도 7 은 도 6 의 전압 검출부(510)의 동작 설명을 하기 위한 파형도.
도 8 은 도 5 의 데이터 입력부(530)를 설명하기 위한 회로도.
도 9 는 도 5 의 데이터 출력부(550)의 전치 구동부를 설명하기 위한 회로도.
도 10 은 도 5 의 데이터 출력부(550)의 메인 구동부를 설명하기 위한 회로도.
도 11a 와 도 11b 는 도 10 의 메인 구동부의 외부 전원전압(VDD)에 따른 전류 특성을 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명
510 : 전압검출부
530 : 데이터 입력부
550 : 데이터 출력부
570 : 입출력 패드

Claims (23)

  1. 외부 전원전압을 인가받으며, 데이터를 입출력하기 위한 데이터 입력수단 및 출력수단과,
    상기 외부 전원전압을 검출하여 검출신호로서 출력하기 위한 전압검출수단을 구비하되,
    상기 입력수단 및 상기 출력수단 각각은 상기 검출신호에 응답하여 구동전류가 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 전압검출수단은,
    상기 외부 전원전압을 분배하여 예정된 전압레벨을 가지는 내부기준전압을 생성하기 위한 분배부;
    상기 내부기준전압과 상기 외부 전원전압에 대응하는 외부 기준전압을 비교하기 위한 비교부; 및
    상기 비교부의 출력신호를 상기 검출신호로서 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 입력수단은,
    입력 데이터를 입력받기 위한 입력부와,
    상기 검출신호에 응답하여 상기 입력부의 제1 구동전류를 제어하기 위한 제1 구동전류제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 입력부의 출력신호를 버퍼링하여 내부데이터로서 출력하기 위한 버퍼링부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항 또는 제4항에 있어서,
    상기 검출신호에 응답하여 상기 제1 구동전류제어부를 제어하기 위한 제어신호를 생성하는 제어신호 생성부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제어신호 생성부는 상기 입력부의 활성화 구간에 응답하여 상기 제어신 호를 활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 출력수단은,
    출력하고자하는 데이터와 상기 검출신호에 응답하여 자신의 제2 구동전류를 제어하고, 상기 제2 구동전류를 이용하여 구동제어신호를 생성하기 위한 전치 구동수단과,
    상기 구동제어신호와 상기 검출신호에 응답하여 자신의 제3 구동전류를 제어하고, 상기 제3 구동전류를 이용하여 자신의 출력단을 구동하기 위한 메인 구동수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 전치 구동수단은,
    상기 출력하고자 하는 데이터에 응답하여 상기 구동제어신호를 생성하기 위한 전치 구동부와,
    상기 출력하고자 하는 데이터와 상기 검출신호에 응답하여 상기 제2 구동전류를 제어하기 위한 제2 구동전류제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 검출신호에 응답하여 상기 제2 구동전류제어부를 제어하기 위한 제어신호를 생성하는 제어신호 생성부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항 또는 제9항에 있어서,
    상기 제2 구동전류제어부는 상기 전치 구동부의 활성화 구간에 응답하여 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제7항에 있어서,
    상기 메인 구동수단은,
    상기 구동제어신호에 응답하여 상기 출력단을 구동하기 위한 메인 구동부와,
    상기 구동제어신호와 상기 검출신호에 응답하여 상기 제3 구동전류를 제어하기 위한 제3 전류제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 구동제어신호와 상기 검출신호에 응답하여 상기 제3 전류제어부를 제어하기 위한 제어신호를 생성하는 제어신호 생성부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 제어신호 생성부는 상기 메인 구동부의 활성화 구간에 응답하여 상기 제어신호를 활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  14. 내부 데이터에 대응하는 구동제어신호를 생성하기 위한 전치 구동수단;
    상기 구동제어신호에 응답하여 상기 내부 데이터에 대응하는 출력 데이터를 출력단으로 출력하기 위한 메인 구동수단; 및
    외부 전원전압을 검출하여 상기 전치 구동수단과 상기 메인 구동수단 각각의 구동전류를 제어하기 위한 검출신호를 생성하는 전압검출수단
    을 구비하는 반도체 메모리 장치의 읽기 구동 회로.
  15. 제14항에 있어서,
    상기 전치 구동수단과 상기 메인 구동수단 각각은 상기 외부 전원전압을 인가받는 것을 특징으로 하는 반도체 메모리 장치의 읽기 구동 회로.
  16. 제14항에 있어서,
    상기 전치 구동수단은,
    상기 내부 데이터에 응답하여 상기 구동제어신호를 생성하기 위한 전치 구동부와,
    상기 내부 데이터와 상기 검출신호에 응답하여 전치 구동전류를 제어하기 위한 전치 구동전류제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 읽기 구동 회로.
  17. 제16항에 있어서,
    상기 검출신호에 응답하여 상기 전치 구동전류제어부를 제어하기 위한 제어신호를 생성하는 제어신호 생성부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 읽기 구동 회로.
  18. 제16항 또는 제17항에 있어서,
    상기 전치 구동전류제어부는 상기 전치 구동부의 활성화 구간에 응답하여 동작하는 것을 특징으로 하는 반도체 메모리 장치의 읽기 구동 회로.
  19. 제14항에 있어서,
    상기 메인 구동수단은,
    상기 구동제어신호에 응답하여 상기 출력단을 구동하기 위한 메인 구동부와,
    상기 구동제어신호와 상기 검출신호에 응답하여 상기 메인 구동부의 메인 구동전류를 제어하기 위한 메인 전류제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 읽기 구동 회로.
  20. 제19항에 있어서,
    상기 구동제어신호와 상기 검출신호에 응답하여 상기 메인 전류제어부를 제어하기 위한 제어신호를 생성하는 제어신호 생성부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 읽기 구동 회로.
  21. 제20항에 있어서,
    상기 제어신호 생성부는 상기 메인 구동부의 활성화 구간에 응답하여 상기 제어신호를 활성화시키는 것을 특징으로 하는 반도체 메모리 장치의 읽기 구동 회로.
  22. 외부 전원전압의 전압레벨을 검출하는 단계;
    상기 검출 결과에 따라 상기 외부 전원전압이 목표 전압레벨보다 높으면, 인가된 외부 전원전압에 대응하는 구동전류보다 적은 구동전류로 데이터의 입출력 동작을 수행하는 단계; 및
    상기 검출 결과에 따라 상기 외부 전원전압이 상기 목표 전압레벨보다 낮으면, 인가된 외부 전원전압에 대응하는 구동전류보다 많은 구동전류로 데이터의 입출력 동작을 수행하는 단계
    를 포함하는 반도체 메모리 장치의 구동 방법.
  23. 제22항에 있어서,
    상기 외부 전원전압의 전압레벨을 검출하는 단계는, 상기 외부 전원전압에 대응하는 외부 기준전압과 상기 목표 전압레벨에 대응하는 내부 기준전압을 비교하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
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