KR100723472B1 - 외부 전원 전압의 변화에 따라 외부 출력 데이터 신호의출력 시점을 조절할 수 있는 반도체 메모리 장치의 데이터출력 회로 - Google Patents

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Abstract

외부 전원 전압의 변화에 따라 외부 출력 데이터 신호의 출력 시점을 조절할 수 있는 반도체 메모리 장치의 데이터 출력 회로가 개시된다. 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로는 클락 신호에 응답하여, 내부 출력 데이터 신호를 신호 처리한 후 외부 출력 데이터 신호를 출력하는 출력부와, 외부 전원 전압이 소정의 전압이상인 경우, 상기 내부 출력 데이터 신호를 지연하여 상기 외부 출력 데이터 신호의 출력 시점을 지연하도록 제어하는 지연 제어부를 구비한다.
본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로는 외부 전원 전압이 소정의 전압이상으로 증가하면, 내부 출력 데이터 신호를 지연하여 외부 출력 데이터 신호의 출력 시점을 지연시킬 수 있다. 따라서, 외부 출력 데이터 신호의 데이터 유지 시간이 증가될 수 있으므로, 외부 출력 데이터 신호가 안정적으로 페취될 수 있다.

Description

외부 전원 전압의 변화에 따라 외부 출력 데이터 신호의 출력 시점을 조절할 수 있는 반도체 메모리 장치의 데이터 출력 회로{Data output circuit capable of controlling the output time of external output data signal in semiconductor memory device according to variations of external power supply voltage}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 반도체 메모리 장치의 데이터 출력회로를 나타내는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로를 나타내는 블락 다이어그램이다.
도 3은 도 2의 데이터 출력 회로의 일 실시예를 구체적으로 나타내는 회로도이다.
도 4는 도 2의 데이터 출력 회로의 다른 실시예를 구체적으로 나타내는 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로를 나타내는 블락 다이어그램이다.
도 6은 도 5의 데이터 출력 회로를 구체적으로 나타내는 회로도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로를 나타내는 블락 다이어그램이다.
도 8은 도 7의 데이터 출력 회로를 구체적으로 나타내는 회로도이다.
본 발명은 반도체 메모리 장치의 데이터 출력 회로에 관한 것으로, 특히 외부 전원 전압의 변화에 따라 외부 출력 데이터 신호의 출력 시점을 조절할 수 있는 반도체 메모리 장치의 데이터 출력 회로에 관한 것이다.
반도체 메모리 장치의 데이터 출력 회로의 교류 패러미터(AC parameter)들 중에는 클락 신호에 의해 외부 출력 데이터 신호가 출력될 때까지의 시간(tSAC) 및 클락 신호에 의해 외부 출력 데이터 신호가 변환되기 전에 상기 변환될 외부 출력 데이터 신호 보다 먼저 발생된 외부 출력 데이터 신호가 유지되는 데이터 유지 시간(tOH)이 있다. 상기 시간들에 의해 외부 출력 데이터 신호를 페취(fetch)하기 위한 시간이 결정된다.
도 1은 종래의 반도체 메모리 장치의 데이터 출력회로를 나타내는 회로도이다. 도 1을 참조하면, 데이터 출력회로(100)는 동기부(110), 래치부(130) 및 구동부(150)를 포함한다.
동기부(110)는 내부 출력 데이터 신호(DO) 및 내부 출력 데이터 신호(DO)의 상보 신호(DOB)를 클락 신호(CLK)에 동기시켜, 두 개의 제1 내부 출력 데이터 신호 들을 출력한다.
래치부(130)는 상기 제1 내부 데이터 신호들을 래치(latch)하여, 두개의 제2 내부 출력 데이터 신호들을 발생한다.
구동부(150)는 상기 제2 내부 출력 데이터 신호들에 응답하여, 외부 출력 데이터 신호(DOUT)를 출력한다.
그런데, 종래의 데이터 출력 회로(100)의 경우, 외부 출력 데이터 신호(DOUT)의 출력 구간이 외부 전원 전압들(EVDD1, EVDD2)의 변화에 따라 크게 변한다. 즉, 먼저 출력된 외부 출력 데이터 신호(DOUT)가 로우(low) 상태이고 그 이후에 출력되는 외부 출력 데이터 신호(DOUT)가 하이(high) 상태인 경우, 외부 전원 전압들(EVDD1, EVDD2)이 크면 상기 하이(high) 상태인 외부 출력 데이터 신호(DOUT)가 빨리 출력된다. 그러면, 상기 로우(low) 상태인 외부 출력 데이터 신호(DOUT)의 데이터 유지 시간(tOH)이 감소된다. 따라서, 로우 상태인 외부 출력 데이터 신호(DOUT)를 페취하기 위한 시간이 짧아진다는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 외부 전원 전압의 변화에 따라 외부 출력 데이터 신호의 출력 시점을 조절할 수 있는 반도체 메모리 장치의 데이터 출력 회로를 제공하는 것이다.
상기의 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로는 클락 신호에 응답하여, 내부 출력 데이터 신호 를 신호 처리한 후 외부 출력 데이터 신호를 출력하는 출력부와, 외부 전원 전압이 소정의 전압이상인 경우, 상기 내부 출력 데이터 신호를 지연하여 상기 외부 출력 데이터 신호의 출력 시점을 지연하도록 제어하는 지연 제어부를 구비하는 것을 특징으로 한다.
상기의 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로는 클락 신호에 응답하여, 내부 출력 데이터 신호 및 상기 내부 출력 데이터 신호의 상보 신호를 신호 처리한 후 외부 출력 데이터 신호를 출력하는 출력부와, 상기 내부 출력 데이터 신호가 하이 상태이고 외부 전원 전압이 소정의 전압이상인 경우, 상기 내부 출력 데이터 신호를 지연하여 상기 외부 출력 데이터 신호의 출력 시점을 지연하도록 제어하는 제1 지연 제어부와, 상기 내부 출력 데이터 신호의 상보 신호가 로우 상태이고 상기 외부 전원 전압이 소정의 전압이상인 경우, 상기 내부 출력 데이터 신호의 상보 신호를 지연하여 상기 외부 출력 데이터 신호의 출력 시점을 지연하도록 제어하는 제2 지연 제어부를 구비하는 것을 특징으로 한다.
상기의 기술적 과제를 달성하기 위해 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로는 내부 출력 데이터 신호 및 상기 내부 출력 데이터 신호의 상보 신호를 클락 신호에 동기시켜, 제1 내부 출력 데이터 신호 , 제2 내부 출력 데이터 신호, 제3 내부 출력 데이터 신호 및 제4 내부 출력 데이터 신호를 출력하는 동기부와, 상기 제1 내부 출력 데이터 신호 및 외부 전원 전압의 변화에 응답하여, 상기 제3 내부 출력 데이터 신호의 지연을 제어하는 제1 지연 제어 신호를 발생하는 제1 지연 제어부와, 상기 제2 내부 출력 데이터 신호 및 상기 외부 전원 전압의 변화에 응답하여, 상기 제4 내부 출력 데이터 신호의 지연을 제어하는 제2 지연 제어 신호를 발생하는 제2 지연 제어부와, 상기 제3 내부 출력 데이터 신호 및 상기 제4 내부 출력 데이터 신호를 래치하여, 제5 내부 출력 데이터 신호 및 제6 내부 출력 데이터 신호를 발생하는 래치부와, 상기 제5 내부 출력 데이터 신호 및 상기 제6 내부 출력 데이터 신호에 응답하여, 외부 출력 데이터 신호를 출력하는 구동부를 구비하는 것을 특징으로 한다. 상기 외부 전원 전압은 제1 외부 전원 전압 또는 제2 외부 전원 전압이다.
바람직한 실시예에 따르면, 상기 제1 지연 제어부는 상기 제1 외부 전원 전압이 소정의 전압이상이면 활성화되어, 감지 신호를 출력하는 외부 전원 전압 감지 회로와, 상기 감지 신호의 반전 신호 및 상기 제1 내부 출력 데이터 신호를 논리합하는 논리합 회로와, 상기 논리합 회로의 출력을 지연하여, 상기 제1 지연 제어 신호를 발생하는 지연 회로를 구비한다.
바람직한 실시예에 따르면, 상기 제1 지연 제어부는 상기 제2 외부 전원 전압의 저주파수 대역만을 통과시키는 저역 통과 필터와, 상기 저역 통과 필터에 의해 필터링된 상기 제2 외부 전원 전압을 감지하여, 감지 신호를 출력하는 외부 전원 전압 감지 회로와, 상기 감지 신호의 반전 신호 및 상기 제1 내부 출력 데이터 신호를 논리합하는 논리합 회로와, 상기 논리합 회로의 출력을 지연하여, 상기 제1 지연 제어 신호를 발생하는 지연 회로를 구비한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로는 내 부 출력 데이터 신호 및 상기 내부 출력 데이터 신호의 상보 신호를 클락 신호에 동기시켜, 제1 내부 출력 데이터 신호 및 제2 내부 출력 데이터 신호를 출력하는 동기부와, 외부 전원 전압의 변화에 응답하여, 상기 제1 내부 출력 데이터 신호 의 지연을 제어하여 제3 내부 출력 데이터 신호를 출력하고, 상기 제2 내부 출력 데이터 신호의 지연을 제어하여 제4 내부 출력 데이터 신호를 출력하는 지연 제어부와, 상기 제3 내부 출력 데이터 신호를 래치하여 제5 내부 출력 데이터 신호를 출력하고, 제4 내부 출력 데이터 신호를 래치하여 제6 내부 출력 신호를 출력하는 래치부와, 상기 제5 내부 출력 데이터 신호 및 상기 제6 내부 출력 신호에 응답하여, 외부 출력 데이터 신호를 출력하는 구동부를 구비하는 것을 특징으로 한다. 상기 외부 전원 전압은 제1 외부 전원 전압 또는 제2 외부 전원 전압이다.
바람직한 실시예에 따르면, 상기 지연 제어부는 상기 외부 전원 전압에 의해 게이팅되는 제1 트랜지스터와, 상기 외부 전원 전압에 의해 게이팅되는 제2 트랜지스터와, 일측 단자가 상기 제1 트랜지스터의 일측 단자에 연결되며, 타측 단자가 내부 전원 전압에 연결되는 PMOS 커패시터와, 일측 단자가 상기 제2 트랜지스터의 일측 단자에 연결되며, 타측 단자가 접지 전압에 연결되는 NMOS 커패시터를 구비한다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로는 외부 전원 전압의 변화 및 내부 출력 데이터 신호에 의해 클락 신호의 지연을 제어하여, 내부 클락 신호를 발생하는 클락 제어부로서, 상기 외부 전원 전압이 소정의 전압이상으로 증가하는 경우, 상기 클락 신호를 지연하여 내부 클락 신호를 발생하 는 상기 클락 제어부와, 상기 내부 클락 신호에 응답하여, 상기 내부 출력 데이터 신호를 신호 처리한 후 외부 출력 데이터 신호를 출력하는 출력부를 구비하며, 상기 내부 클락 신호에 의하여 상기 외부 출력 데이터 신호의 출력 시점이 지연되는 것을 특징으로 한다. 상기 외부 전원 전압은 제1 외부 전원 전압 또는 제2 외부 전원 전압이다.
바람직한 실시예에 따르면, 상기 클락 제어부는 상기 외부 전원 전압이 소정의 전압이상인 경우 활성화되어, 감지 신호를 출력하는 외부 전원 전압 감지 회로와, 상기 감지 신호 및 상기 내부 출력 데이터 신호를 반전 논리곱하는 제1 NAND 게이트와, 상기 제1 NAND 게이트의 출력 및 상기 클락 신호를 논리합하는 논리합 회로와, 상기 논리합 회로의 출력을 지연하는 지연회로와, 상기 지연회로의 출력 및 상기 클락 신호를 반전 논리곱하여, 상기 내부 클락 신호를 발생하는 제2 NAND 게이트를 구비한다.
이러한 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로는 외부 전원 전압이 소정의 전압이상으로 증가하면, 내부 출력 데이터 신호를 지연하여 외부 출력 데이터 신호의 출력 시점을 지연시킬 수 있다. 따라서, 외부 출력 데이터 신호의 데이터 유지 시간이 증가될 수 있으므로, 외부 출력 데이터 신호가 안정적으로 페취될 수 있다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부도면 및 첨부도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로를 나타내는 블락 다이어그램이다. 도 2를 참조하면, 본 발명의 일 실시예에 따른 데이터 출력 회로(200)는 출력부(210), 제1 지연 제어부(250) 및 제2 지연 제어부(270)를 구비한다. 출력부(210)는 동기부(220), 래치부(230) 및 구동부(240)를 포함한다.
동기부(220)는 내부 출력 데이터 신호(DO) 및 내부 출력 데이터 신호(DO)의 상보 신호(DOB)를 클락 신호(CLK)에 동기시켜, 제1 내부 출력 데이터 신호(DO1), 제2 내부 출력 데이터 신호(DOB1), 제3 내부 출력 데이터 신호(DO2) 및 제4 내부 출력 데이터 신호(DOB2)를 출력한다.
제1 지연 제어부(250)는 외부 전원 전압(EVDD)의 변화 및 제1 내부 출력 데이터 신호(DO1)에 응답하여, 제1 내부 출력 데이터 신호(DO1)를 지연하여 제3 내부 출력 데이터 신호(DO2)를 발생하도록 제어하는 제1 지연 제어 신호(DC1)를 발생한다. 외부 전원 전압(EVDD)은 구동부(240)에 인가되는 제1 외부 전원 전압(EVDD1) 또는 제2 외부 전원 전압(EVDD2)이다.
제2 지연 제어부(270)는 외부 전원 전압(EVDD)의 변화 및 제2 내부 출력 데이터 신호(DOB1)에 응답하여, 제2 내부 출력 데이터 신호(DOB2)를 지연하여 제4 내부 출력 데이터 신호(DOB2)를 발생하도록 제어하는 제2 지연 제어 신호(DC2)를 발 생한다.
제1 지연 제어부 및 제2 지연 제어부(250, 270)의 상세한 동작 설명은 다음과 같이 기술된다. 내부 출력 데이터 신호(DO)가 로우 상태인 경우에는 제1 지연 제어부 및 제2 지연 제어부(250, 270)는 비활성화되어, 제3 내부 출력 데이터 신호(DO2)가 지연되지 않는다. 반면에, 내부 출력 데이터 신호(DO)가 하이 상태이고 외부 전원 전압(EVDD)이 소정의 전압이상으로 증가하는 경우, 제1 지연 제어부 및 제2 지연 제어부(250, 270)는 활성화되어 , 각각 제3 내부 출력 데이터 신호(DO2) 및 제4 내부 출력 데이터 신호(DOB2)가 지연되도록 제어한다.
래치부(230)는 제3 내부 출력 데이터 신호(DO2) 및 제4 내부 출력 데이터 신호(DOB2)를 래치(latch)하여, 제5 내부 출력 데이터 신호(DO3) 및 제6 내부 출력 데이터 신호(DOB3)를 발생한다.
구동부(240)는 제5 내부 출력 데이터 신호(DO3) 및 제6 내부 출력 데이터 신호(DOB3)에 응답하여, 외부 출력 데이터 신호(DOUT)를 출력한다. 외부 전원 전압들(EVDD1, EVDD2)은 구동부(240)에 인가된다.
도 3은 도 2의 데이터 출력 회로의 일 실시예를 구체적으로 나타내는 회로도이다.
동기부(220a)는 전송 트랜지스터들(TG1, TG2), 인버터들(INV1 ~ INV5) 및 NAND 게이트들(NA1, NA2)을 구비한다. 전송 트랜지스터들(TG1, TG2)은 클락 신호(CLK)에 응답하여 동작한다. NAND 게이트(NA1)는 제1 지연 제어 신호(DC1) 및 제1 내부 출력 데이터 신호(DO1)에 응답하여 동작한다. NAND 게이트(NA2)는 제2 지 연 제어 신호(DC2) 및 제2 내부 출력 데이터 신호(DOB1)에 응답하여 동작한다.
제1 지연 제어부(250a)는 외부 전원 전압 감지 회로(251a), 인버터들(INV6, INV7), NOR 게이트(NO1) 및 지연 회로(255a)를 구비한다. 제1 외부 전원 전압(EVDD1)은 제1 지연 제어부(250a)에 인가된다.
먼저 출력된 외부 출력 데이터 신호(DOUT)가 로우 상태이고 클락 신호(CLK)에 의해 현재 동기되는 제1 내부 출력 데이터 신호(DO1)가 하이 상태인 경우에 있어서, 현재 제1 외부 전원 전압(EVDD1)이 소정의 전압이상으로 증가하면, 외부 전원 전압 감지 회로(251a)는 하이 상태인 감지신호(SEN1)를 발생한다. 그러면, NAND 게이트(NA1)는 지연회로(255a)에 의해 지연된 하이 상태인 제1 지연 제어 신호(DC1) 및 하이 상태인 제1 내부 출력 데이터 신호(DO1)에 응답하여, 로우 상태의 출력을 발생한다. 즉, 제1 지연 제어부(250a)는 제1 외부 전원 전압(EVDD1)이 소정의 전압이상으로 증가하면, 제3 내부 출력 데이터 신호(DO2)의 발생을 지연하도록 제어한다. 그 결과, 현재 출력될 하이 상태의 외부 출력 데이터 신호(DOUT)의 출력 시점이 지연되어, 먼저 출력된 로우 상태의 외부 출력 데이터 신호(DOUT)의 데이터 유지 시간(tOH)이 증가된다.
제2 지연 제어부(270a)는 외부 전원 전압 감지 회로(271a), 인버터들(INV8, INV9), NOR 게이트(NO2) 및 지연회로(275a)를 구비한다. 제2 외부 전원 전압(EVDD2)이 제2 지연 제어부(270a)에 인가된다. 제2 지연 제어부(270a)의 동작 설명은 제1 지연 제어부(250a)의 동작 설명과 유사하므로, 본 명세서에서는 그것에 대한 설명은 생략된다.
래치부(230a)는 크로스 커플(cross couple)된 두 개의 인버터들을 구비한다.
구동부(240a)는 피모스 트랜지스터들, 엔모스 트랜지스터들, 인버터들 및 레벨 쉬프터를 구비한다. 제1 외부 전원 전압(EVDD1)은 피모스 트랜지스터(PM1)에 인가되고, 제2 외부 전원 전압(EVDD2)은 피모스 트랜지스터(PM2)에 인가된다.
도 4는 도 2의 데이터 출력 회로의 다른 실시예를 구체적으로 나타내는 회로도이다. 동기부(220b), 래치부(230b) 및 구동부(240b)의 구성은 도 3의 동기부(220a), 래치부(230a) 및 구동부(240a)의 구성과 동일하므로, 그것에 대한 설명은 본 명세서에서 생략된다. 제1 지연 제어부(250b) 및 제2 지연 제어부(270b)에 인가되는 외부 전원 전압(EVDD)은 제1 외부 전원 전압(EVDD2)이 아닌 제2 외부 전원 전압(EVDD2)이다.
제1 지연 제어부(250b)는 저역 통과 필터(251b), 외부 전원 전압 감지 회로(253b), 인버터들, NOR 게이트 및 지연 회로(255b)를 구비한다.
저역 통과 필터(251b)는 저주파수 대역의 제2 외부 전원 전압(EVDD2)만을 통과시킨다. 제2 외부 전원 전압(EVDD2)은 제1 외부 전원 전압(EVDD1)보다 크게 변동된다. 그래서, 외부 전원 전압 감지 회로(253b)가 감지할 수 있는 전압을 발생하기 위해, 저역 통과 필터(251b)가 사용된다.
외부 전원 전압 감지 회로(253b)는 필터링(filtering)된 제2 외부 전원 전압(EVDD2)이 소정의 전압이상이면, 하이 상태인 감지 신호(SEN2)를 발생한다. 상기 이후의 동작 설명은 도 3의 제1 지연 제어부(250a)의 동작 설명과 유사하므로, 본 명세서에서는 그것에 대한 설명은 생략된다.
제2 지연 제어부(270b)는 저역 통과 필터(271b), 외부 전원 전압 감지 회로(273b) 및 지연 회로(275b)를 포함한다. 제2 지연 제어부(270b)에 관한 동작 설명은 제1 지연 제어부(250b)의 동작 설명과 유사하므로, 본 명세서에서는 그것에 대한 설명은 생략된다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로를 나타내는 블락 다이어그램이다. 도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로(500)는 동기부(510), 지연 제어부(530), 래치부(550) 및 구동부(570)를 구비한다.
동기부(510)는 내부 출력 데이터 신호(DO) 및 내부 출력 데이터 신호(DO)의 상보 신호(DOB)를 클락 신호(CLK)에 동기시켜, 제1 내부 출력 데이터 신호(DO1) 및 제2 내부 출력 데이터 신호(DOB1)를 출력한다.
지연 제어부(530)는 외부 전원 전압(EVDD)의 변화에 응답하여, 제1 내부 출력 데이터 신호(DO1)를 지연하여 제3 내부 출력 데이터 신호(DO2) 를 출력하고, 제2 내부 출력 데이터 신호(DOB1)를 지연하여 제4 내부 출력 데이터 신호(DOB2)를 출력한다. 그리고, 지연 제어부(530)는 외부 전원 전압(EVDD)이 증가함에 따라 제1 내부 출력 데이터 신호(DO1) 및 제2 내부 출력 데이터 신호(DOB1)를 더욱 더 지연한다. 지연 제어부(530)에 인가되는 외부 전원 전압(EVDD)은 구동부(570)에 인가되는 제1 외부 전원 전압(EVDD1) 또는 제2 외부 전원 전압(EVDD2)이다.
래치부(550)는 제3 내부 출력 데이터 신호(DO2) 및 제4 내부 출력 데이터 신호를 래치(latch)하여, 제5 내부 출력 데이터 신호(DO3) 및 제6 내부 출력 데이터 신호(DOB3)를 출력한다.
구동부(570)는 제5 내부 출력 데이터 신호(DO3) 및 제6 내부 출력 데이터 신호(DOB3)에 응답하여, 외부 출력 데이터 신호(DOUT)를 출력한다. 제1 외부 전원 전압 및 제2 외부 전원 전압(EVDD1, EVDD2)은 구동부(570)에 인가된다.
도 6은 도 5의 데이터 출력 회로를 구체적으로 나타내는 회로도이다.
동기부(510)는 전송 트랜지스터들(513, 517)을 포함한다. 전송 트랜지스터들(513, 517)은 클락 신호(CLK)에 응답하여 동작한다.
지연 제어부(530)는 저항을 통해 접지전압(VSS)이 연결된 인버터들, 저항을 통해 내부 전원 전압(IVDD)에 연결된 인버터들 및 지연소자들(531 ~ 536)을 포함한다. 지연소자들(531 ~ 534) 각각은 NMOS 트랜지스터 및 NMOS 커패시터를 포함한다. NMOS 커패시터의 일측 단자는 접지 전압(VSS)에 연결되며, NMOS 커패시터의 타측 단자는 지연소자들(531 ~ 534) 각각에 포함된 NMOS 트랜지스터의 일측 단자에 연결된다. 지연소자들(535 ~ 536) 각각은 NMOS 트랜지스터 및 PMOS 커패시터를 포함한다. PMOS 커패시터의 일측 단자는 내부 전원 전압(IVDD)에 연결되며, PMOS 커패시터의 타측 단자는 지연소자들(535 ~ 536) 각각에 포함된 NMOS 트랜지스터의 일측 단자에 연결된다.
외부 전원 전압(EVDD)이 증가하면, 외부 전원 전압(EVDD)이 인가되는 NMOS 트랜지스터의 온(ON) 저항을 통해 연결된 NMOS 커패시터(또는 PMOS 커패시터)의 정전 용량이 증가된다. 그래서, 제3 내부 출력 데이터 신호(DO2) 및 제4 내부 출력 데이터 신호(DOB2)의 발생이 지연된다.
래치부 및 구동부(550, 570)의 구성은 도 3에 도시된 래치부 및 구동부(230a, 240a)의 구성과 유사하므로, 이것에 대한 설명은 생략된다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로를 나타내는 블락 다이어그램이다. 도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로(700)는 클락 제어부(710) 및 출력부(730)를 구비한다. 출력부(730)는 동기부(731), 래치부(733) 및 구동부(735)를 구비한다.
클락 제어부(710)는 외부 전원 전압(EVDD)의 변화 및 내부 출력 데이터 신호(DO)에 의해 클락 신호(CLK)의 지연을 제어하여, 내부 클락 신호(PCLK)를 발생한다. 외부 전원 전압(EVDD)는 구동부(735)에 인가되는 제1 외부 전원 전압(EVDD1) 또는 제2 외부 전원 전압(EVDD2)이다.
동기부(731)는 내부 클락 신호(PCLK)에 응답하여 동작한다. 만약, 외부 전원 전압(EVDD)이 소정의 전압이상으로 증가하면, 지연된 내부 클락 신호(PCLK)에 의해 내부 출력 데이터 신호(DO)가 지연되어 외부 출력 데이터 신호(DOUT)가 지연되어 출력된다.
래치부(733) 및 구동부(735)에 대한 설명은 도 6의 래치부(550) 및 구동부(570)에 대한 설명과 유사하므로, 본 명세서에서는 그것에 대한 설명은 생략된다.
도 8은 도 7의 데이터 출력 회로를 구체적으로 나타내는 회로도이다.
클락 제어부(710)는 외부 전원 전압 감지 회로(711), NAND 게이트(712), NOR 게이트(713), 지연회로(714), 인버터(715) 및 NAND 게이트(716)를 구비한다.
먼저 출력된 외부 출력 데이터 신호(DOUT)는 로우 상태이고 현재 내부 출력 데이터 신호(DO)가 하이상태인 것으로 가정한다. 그리고, 외부 전원 전압(EVDD)이 소정의 전압이상으로 증가한다고 가정한다. 그러면, 외부 전원 전압 감지 회로(711)는 하이 상태인 감지 신호(SEN3)를 발생한다. 계속하여, NAND 게이트(712)의 출력은 로우 상태로 되고, NOR 게이트(713)의 출력은 로우 상태로 된다. 지연회로(714)는 로우 상태인 NOR 게이트(713)의 출력을 지연하며, 인버터(715)의 출력은 하이 상태로 된다. 하이 상태인 클락 신호(CLK) 및 하이 상태인 인버터(715)의 출력에 응답하여, NAND 게이트(716)의 출력이 로우 상태로 된다. 로우 상태인 NAND 게이트(716)의 출력에 의해 동기부(731)에 포함된 전송 트랜지스터들이 턴온(turn-on)된다. 따라서, 하이 상태인 내부 출력 데이터 신호(DO)가 지연된 내부 클락 신호(PCLK)에 의해 지연되어 출력된다.
동기부(731), 래치부(733) 및 구동부(735)의 구성요소 및 동작 설명은 도 6에 도시된 동기부(510), 래치부(550) 및 구동부(570)의 구성요소 및 동작설명과 유사하므로, 본 명세서에서는 그것에 대한 설명은 생략된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로는 외부 전원 전압이 소정의 전압이상으로 증가하면, 내부 출력 데이터 신호를 지연하여 외부 출력 데이터 신호의 출력 시점을 지연시킬 수 있다. 따라서, 외부 출력 데이터 신호의 데이터 유지 시간이 증가될 수 있으므로, 외부 출력 데이터 신호가 안정적으로 페취될 수 있다.

Claims (19)

  1. 클락 신호에 응답하여, 내부 출력 데이터 신호를 신호 처리한 후 외부 출력 데이터 신호를 출력하는 출력부; 및
    외부 전원 전압이 소정의 전압이상인 경우, 상기 내부 출력 데이터 신호를 지연하여 상기 외부 출력 데이터 신호의 출력 시점을 지연하도록 제어하는 지연 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  2. 클락 신호에 응답하여, 내부 출력 데이터 신호 및 상기 내부 출력 데이터 신호의 상보 신호를 신호 처리한 후 외부 출력 데이터 신호를 출력하는 출력부;
    상기 내부 출력 데이터 신호가 하이 상태이고 외부 전원 전압이 소정의 전압이상인 경우, 상기 내부 출력 데이터 신호를 지연하여 상기 외부 출력 데이터 신호의 출력 시점을 지연하도록 제어하는 제1 지연 제어부; 및
    상기 내부 출력 데이터 신호의 상보 신호가 로우 상태이고 상기 외부 전원 전압이 소정의 전압이상인 경우, 상기 내부 출력 데이터 신호의 상보 신호를 지연하여 상기 외부 출력 데이터 신호의 출력 시점을 지연하도록 제어하는 제2 지연 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  3. 내부 출력 데이터 신호 및 상기 내부 출력 데이터 신호의 상보 신호를 클락 신호에 동기시켜, 제1 내부 출력 데이터 신호 , 제2 내부 출력 데이터 신호, 제3 내부 출력 데이터 신호 및 제4 내부 출력 데이터 신호를 출력하는 동기부;
    상기 제1 내부 출력 데이터 신호 및 외부 전원 전압의 변화에 응답하여, 상기 제3 내부 출력 데이터 신호의 지연을 제어하는 제1 지연 제어 신호를 발생하는 제1 지연 제어부;
    상기 제2 내부 출력 데이터 신호 및 상기 외부 전원 전압의 변화에 응답하여, 상기 제4 내부 출력 데이터 신호의 지연을 제어하는 제2 지연 제어 신호를 발생하는 제2 지연 제어부;
    상기 제3 내부 출력 데이터 신호 및 상기 제4 내부 출력 데이터 신호를 래치하여, 제5 내부 출력 데이터 신호 및 제6 내부 출력 데이터 신호를 발생하는 래치부; 및
    상기 제5 내부 출력 데이터 신호 및 상기 제6 내부 출력 데이터 신호에 응답하여, 외부 출력 데이터 신호를 출력하는 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  4. 제3항에 있어서, 상기 외부 전원 전압은
    제1 외부 전원 전압 또는 제2 외부 전원 전압인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  5. 제4항에 있어서, 상기 동기부는
    상기 클락 신호에 응답하여, 상기 내부 출력 데이터 신호를 전송하여 제1 내부 출력 데이터 신호를 출력하는 제1 전송 트랜지스터;
    상기 클락 신호에 응답하여, 상기 내부 출력 데이터 신호의 상보 신호를 전송하여 상기 제2 내부 출력 데이터 신호를 출력하는 제2 전송 트랜지스터;
    상기 제1 내부 출력 데이터 신호 및 상기 제1 지연 제어 신호를 논리곱하여, 상기 제3 내부 출력 데이터 신호를 출력하는 제1 논리곱 회로; 및
    상기 제2 내부 출력 데이터 신호 및 상기 제2 지연 제어 신호를 논리곱하여, 상기 제4 내부 출력 데이터 신호를 출력하는 제2 논리곱 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  6. 제5항에 있어서, 상기 제1 지연부 제어부는
    상기 제1 외부 전원 전압이 소정의 전압이상이면 활성화되어, 감지 신호를 출력하는 외부 전원 전압 감지 회로;
    상기 감지 신호의 반전 신호 및 상기 제1 내부 출력 데이터 신호를 논리합하는 논리합 회로; 및
    상기 논리합 회로의 출력을 지연하여, 상기 제1 지연 제어 신호를 발생하는 지연 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  7. 제5항에 있어서, 상기 제2 지연 제어부는
    상기 제1 외부 전원 전압이 소정의 전압이상이면 활성화되어, 상기 감지 신호를 출력하는 외부 전원 전압 감지 회로;
    상기 감지 신호의 반전 신호 및 상기 제2 내부 출력 데이터 신호를 논리합하는 논리합 회로; 및
    상기 논리합 회로의 출력을 지연하여, 상기 제2 지연 제어 신호를 발생하는 지연 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  8. 제5항에 있어서, 상기 제1 지연 제어부는
    상기 제2 외부 전원 전압의 저주파수 대역만을 통과시키는 저역 통과 필터;
    상기 저역 통과 필터에 의해 필터링된 상기 제2 외부 전원 전압을 감지하여, 감지 신호를 출력하는 외부 전원 전압 감지 회로;
    상기 감지 신호의 반전 신호 및 상기 제1 내부 출력 데이터 신호를 논리합하는 논리합 회로; 및
    상기 논리합 회로의 출력을 지연하여, 상기 제1 지연 제어 신호를 발생하는 지연 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  9. 제5항에 있어서, 상기 제2 지연 제어부는
    상기 제2 외부 전원 전압의 저주파수 대역만을 통과시키는 저역 통과 필터;
    상기 저역 통과 필터에 의해 필터링된 상기 제2 외부 전원 전압을 감지하여, 감지 신호를 출력하는 외부 전원 전압 감지 회로;
    상기 감지 신호의 반전 신호 및 상기 제2 내부 출력 데이터 신호를 논리합하는 논리합 회로; 및
    상기 논리합 회로의 출력을 지연하여, 상기 제2 지연 제어 신호를 발생하는 지연 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  10. 제5항에 있어서, 상기 구동부는
    상기 제5 내부 출력 데이터 신호에 응답하여, 상기 구동부의 출력단을 상기 제2 외부 전원 전압으로 풀업시키는 풀업 틀랜지스터; 및
    상기 제6 내부 출력 데이터 신호에 응답하여, 상기 구동부의 출력단을 접지 전압으로 풀다운시키는 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  11. 내부 출력 데이터 신호 및 상기 내부 출력 데이터 신호의 상보 신호를 클락 신호에 동기시켜, 제1 내부 출력 데이터 신호 및 제2 내부 출력 데이터 신호를 출력하는 동기부;
    외부 전원 전압의 변화에 응답하여, 상기 제1 내부 출력 데이터 신호 의 지연을 제어하여 제3 내부 출력 데이터 신호를 출력하고, 상기 제2 내부 출력 데이터 신호의 지연을 제어하여 제4 내부 출력 데이터 신호를 출력하는 지연 제어부;
    상기 제3 내부 출력 데이터 신호를 래치하여 제5 내부 출력 데이터 신호를 출력하고, 제4 내부 출력 데이터 신호를 래치하여 제6 내부 출력 신호를 출력하는 래치부; 및
    상기 제5 내부 출력 데이터 신호 및 상기 제6 내부 출력 신호에 응답하여, 외부 출력 데이터 신호를 출력하는 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  12. 제11항에 있어서, 상기 지연 제어부는
    상기 외부 전원 전압에 의해 게이팅되는 제1 트랜지스터;
    상기 외부 전원 전압에 의해 게이팅되는 제2 트랜지스터;
    일측 단자가 상기 제1 트랜지스터의 일측 단자에 연결되며, 타측 단자가 내부 전원 전압에 연결되는 PMOS 커패시터; 및
    일측 단자가 상기 제2 트랜지스터의 일측 단자에 연결되며, 타측 단자가 접지 전압에 연결되는 NMOS 커패시터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  13. 제12항에 있어서, 상기 외부 전원 전압은
    제1 외부 전원 전압 또는 제2 외부 전원 전압인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  14. 제13항에 있어서, 상기 구동부는
    상기 제5 내부 출력 데이터 신호에 응답하여, 상기 구동부의 출력단을 상기 제2 외부 전원 전압으로 풀업시키는 풀업 틀랜지스터; 및
    상기 제6 내부 출력 데이터 신호에 응답하여, 상기 구동부의 출력단을 접지 전압으로 풀다운시키는 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  15. 외부 전원 전압의 변화 및 내부 출력 데이터 신호에 의해 클락 신호의 지연을 제어하여, 내부 클락 신호를 발생하는 클락 제어부로서, 상기 외부 전원 전압이 소정의 전압이상으로 증가하는 경우, 상기 클락 신호를 지연하여 내부 클락 신호를 발생하는 상기 클락 제어부 ; 및
    상기 내부 클락 신호에 응답하여, 상기 내부 출력 데이터 신호를 신호 처리한 후 외부 출력 데이터 신호를 출력하는 출력부를 구비하며,
    상기 내부 클락 신호에 의하여 상기 외부 출력 데이터 신호의 출력 시점이 지연되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  16. 제15항에 있어서, 상기 출력부는
    상기 내부 출력 데이터 신호를 상기 내부 클락 신호에 동기시켜 제1 내부 출력 데이터 신호를 출력하고, 상기 내부 출력 데이터 신호의 상보 신호를 상기 내부 클락 신호에 동기시켜 제2 내부 출력 데이터 신호를 출력하는 동기부;
    상기 제1 내부 출력 데이터 신호를 래치하여 제3 내부 출력 데이터 신호를 발생하고, 상기 제2 내부 출력 데이터 신호를 래치하여 제4 내부 출력 데이터 신호를 발생하는 래치부; 및
    상기 제3 내부 출력 데이터 신호 및 상기 제4 내부 출력 데이터 신호에 응답하여, 외부 출력 데이터 신호를 출력하는 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  17. 제16항에 있어서, 상기 클락 제어부는
    상기 외부 전원 전압이 소정의 전압이상인 경우 활성화되어, 감지 신호를 출력하는 외부 전원 전압 감지 회로;
    상기 감지 신호 및 상기 내부 출력 데이터 신호를 반전 논리곱하는 제1 NAND 게이트;
    상기 제1 NAND 게이트의 출력 및 상기 클락 신호를 논리합하는 논리합 회로;
    상기 논리합 회로의 출력을 지연하는 지연회로; 및
    상기 지연회로의 출력 및 상기 클락 신호를 반전 논리곱하여, 상기 내부 클락 신호를 발생하는 제2 NAND 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  18. 제17항에 있어서, 상기 외부 전원 전압은
    제1 외부 전원 전압 또는 제2 외부 전원 전압인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  19. 제18항에 있어서, 상기 구동부는
    상기 제3 내부 출력 데이터 신호에 응답하여, 상기 구동부의 출력단을 상기 제2 외부 전원 전압으로 풀업시키는 풀업 틀랜지스터; 및
    상기 제4 내부 출력 데이터 신호에 응답하여, 상기 구동부의 출력단을 접지 전압으로 풀다운시키는 풀 다운 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
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