KR100303993B1 - 주파수 변화에 따른 출력 데이터 속도 조정 회로 - Google Patents

Abstract

본 발명은 반도체 메모리의 데이터 출력 장치에 관한 것으로, 특히 데이터 출력 장치의 고주파수 동작에 있어서 주파수 변화를 회로 내부에서 자동 감지하여 고주파수로의 변화에 따라 출력 데이터의 속도를 빠르게 조정함으로써, 고속 동작을 위한 규격을 만족시킬 수 있도록, 외부의 클럭 신호를 기준 전압과 비교하여 출력하는 입력 버퍼부(10)와 ; 상기 입력 버퍼부(10)로 부터 출력되는 주파수의 변화를 감지하는 주파수 검출부(20) ; 상기 주파수 검출부(20)로 부터 검출되는 주파수의 결과에 따라 서로 다른 상태의 값을 전달하는 검출신호 출력부(30) ; 및 상기 검출신호 출력부(30)로 부터 출력되는 제어 신호에 따라 온/오프 스위칭되어 데이터를 출력하는 출력 버퍼부(40)로 구성한, 주파수 변화에 따른 출력 데이터 속도 조정 회로에 관한 것이다.

Description

주파수 변화에 따른 출력 데이터 속도 조정 회로

본 발명은 반도체 메모리의 데이터 출력 장치에 관한 것으로, 특히 데이터 출력 장치의 고주파수 동작에 있어서 주파수 변화를 회로 내부에서 자동 감지하여 고주파수로의 변화에 따라 출력 데이터의 속도를 빠르게 조정함으로써, 고속 동작을 위한 규격을 만족시킬 수 있도록 한 주파수 변화에 따른 출력 데이터 속도 조정 회로에 관한 것이다.

일반적으로, 반도체 메모리의 데이터 출력 회로는 데이터를 출력시킴에 있어서, 출력 버퍼로 데이터의 풀-업/풀-다운(Pull-Up/Pull-Down) 트랜지스터를 턴-온 시키는 신호를 만들어내게 된다.

이러한 회로에서는, 고속 동작을 위한 고주파수(High Frequency) 동작에 있어서 일정한 값을 갖는 주기(Period)가 줄어들게 되면, 출력 데이터의 속도가 규격을 만족하지 못하는 결과가 발생하기 때문에, 고속 동작을 만족하기 위해서는 출력 버퍼 회로와 데이터 풀-업/풀-다운 트랜지스터의 구성 또는 크기(Size)를 수정하여 다시 제작해야 하는 문제점이 있었다.

이에 본 발명은 상기한 바와 같은 종래의 제 문제점 들을 해소시키기 위하여 창안된 것으로, 데이터 출력 장치의 고주파수 동작에 있어서 주파수 변화를 회로 내부에서 자동 감지하여 고주파수로의 변화에 따라 출력 데이터의 속도를 빠르게 조정함으로써, 고속 동작을 위한 규격을 만족시킬 수 있도록 한 주파수 변화에 따른 출력 데이터 속도 조정 회로를 제공하는데 그 목적이 있다.

도 1 은 본 발명에 의한 주파수 변화에 따른 출력 데이터 속도 조정 회로의 블록 구성도,

도 2 는 도 1 의 입력 버퍼부 및 주파수 검출부에 대한 내부 구성 회로도,

도 3 은 도 1 의 검출신호 출력부 및 출력 버퍼부에 대한 내부 구성 회로도,

도 4 의 (가) 내지 (갸)는 도 1 에 대한 입출력 타이밍도이다.

< 도면의 주요부분에 대한 부호의 설명 >

10 : 입력 버퍼부 20 : 주파수 검출부

30 : 검출신호 출력부 40 : 출력 버퍼부

21, 22, 24 : 제 1, 2, 3 지연수단 23, 25 : 제 1, 2 논리수단

41 : 풀-업용 트랜지스터 수단 42 : 풀-다운용 트랜지스터 수단

상기한 바와 같은 목적을 달성하기 위하여 본 발명은, 외부의 클럭 신호를 기준 전압과 비교하여 출력하는 입력 버퍼부(10)와 ; 상기 입력 버퍼부(10)로 부터 출력되는 주파수의 변화를 감지하는 주파수 검출부(20) ; 상기 주파수 검출부(20)로 부터 검출되는 주파수의 결과에 따라 서로 다른 상태의 값을 전달하는 검출신호 출력부(30) ; 및 상기 검출신호 출력부(30)로 부터 출력되는 제어 신호에 따라 온/오프 스위칭되어 데이터를 출력하는 출력 버퍼부(40)로 구성함을 특징으로 한다.

상기 주파수 검출부(20)는 도 2 에 도시한 바와 같이, 상기 입력 버퍼부(10)로 부터 입력되는 외부의 일정한 주기를 가진 신호를 임의의 시간만큼 지연시키는 제 1, 2 지연수단(21, 22)과 ; 상기 제 1 지연수단(21)을 통하여 지연된 신호에 의해 상기 입력 버퍼부(10)로 부터 입력되는 신호의 하강 에지에서 펄스를 만들어 내기 위한 제 1 논리수단(23) ; 상기 제 2 지연수단(22)을 통하여 지연된 신호를 임의의 시간만큼 지연시키는 제 3 지연수단(24) ; 및 상기 제 3 지연수단(24)을 통하여 지연된 신호에 의해 상기 제 2 지연수단(22)으로 부터 입력되는 신호의 상승 에지에서 펄스를 만들어 내기 위한 제 2 논리수단(25)을 포함하여 구성한다.

본 발명에 따른 동작 원리를 상세히 설명하면 다음과 같다.

먼저, 입력 버퍼부(10)는 도 2 에 도시한 바와 같이, 엔모스 트랜지스터(NM10)의 게이트 단자로 외부의 클럭 신호(CLK)가 도 4 의 (가)와 같이 입력되면, 상기 엔모스 트랜지스터(NM10)의 게이트 단자로 입력된 외부의 클럭 신호(CLK)는 엔모스 트랜지스터(NM11)의 게이트 단자로 입력되는 기준 전압(Vref)과 비교하여 인버터(I10)를 통하여 제 1 노드(node 1)로 도 4 의 (나)와 같이 출력한다.

상기 입력 버퍼부(10)의 제 1 노드(node 1)를 통하여 출력되는 도 4 의 (나)와 같은 신호는, 주파수 검출부(20)의 제 1 논리수단(23)인 노아 게이트(NOR10)의 일측 입력단자로 입력됨과 아울러, 제 1 지연수단(21)을 통하여 지연된 신호가 제 2 노드(node 2)를 통하여 상기 제 1 논리수단(23)의 노아 게이트(NOR10)의 타측 입력단자로 입력되어 논리 연산된 후, 제 1 논리수단(23)의 인버터(I20)를 통하여 제 5 노드(node 5)로 도 4 의 (다)와 같이, 상기 제 1 노드(node 1)의 값의 하강 에지(falling edge)에서 로우 액티브 펄스(Low Active Pulse)를 만들어 출력한다.

한편, 상기 입력 버퍼부(10)의 제 1 노드(node 1)를 통하여 출력되는 도 4 의 (나)와 같은 신호는, 주파수 검출부(20)의 제 2 지연수단(22)을 통하여 도 4 의 (라)와 같이 지연된 후, 제 3 노드(node 3)를 통하여 제 2 논리수단(25)의 낸드 게이트(NAND10)의 일측 입력단자로 입력됨과 아울러, 상기 제 2 지연수단(22)을 통하여 지연된 신호를 제 3 지연수단(24)을 통하여 임의로 지연시킨 후, 제 4 노드(node 4)를 통하여 상기 제 2 논리수단(25)의 낸드 게이트(NAND10)의 타측 입력단자로 입력되어 논리 연산하여 제 6 노드(node 6)로 도 4 의 (마)와 같이, 상기 제 3 노드(node 3)의 값의 상승 에지(rising edge)에서 로우 액티브 펄스(Low Active Pulse)를 만들어 출력한다.

상기와 같이 제 1, 2 논리수단(23, 25)으로 부터 출력된 제 5, 6 노드(node 5, 6)의 출력값들은 고주파수로의 변화에 따라, 입력 버퍼부(10)의 엔모스 트랜지스터(NM10)로 외부의 클럭 신호(CLK)가 도 4 의 (자)와 같이 입력되면, 상기 엔모스 트랜지스터(NM10)의 게이트 단자로 입력된 외부의 클럭 신호(CLK)는 엔모스 트랜지스터(NM11)의 게이트 단자로 입력되는 기준 전압(Vref)과 비교하여 인버터(I10)를 통하여 제 1 노드(node 1)로 도 4 의 (차)와 같이 출력한다.

상기 입력 버퍼부(10)의 제 1 노드(node 1)를 통하여 출력되는 도 4 의 (차)와 같은 신호는, 주파수 검출부(20)의 제 1 논리수단(23)인 노아 게이트(NOR10)의 일측 입력단자로 입력됨과 아울러, 제 1 지연수단(21)을 통하여 지연된 신호가 제 2 노드(node 2)를 통하여 상기 제 1 논리수단(23)의 노아 게이트(NOR10)의 타측 입력단자로 입력되어 논리 연산된 후, 상기 제 1 논리수단(23)의 인버터(I20)를 통하여 제 5 노드(node 5)로 도 4 의 (카)와 같이, 상기 제 1 노드(node 1)의 값의 하강 에지(falling edge)에서 로우 액티브 펄스(Low Active Pulse)를 만들어 출력한다.

한편, 상기 입력 버퍼부(10)의 제 1 노드(node 1)를 통하여 출력되는 도 4 의 (차)와 같은 신호는, 주파수 검출부(20)의 제 2 지연수단(22)을 통하여 도 4 의 (타)와 같이 지연된 후, 제 3 노드(node 3)를 통하여 제 2 논리수단(25)의 낸드 게이트(NAND10)의 일측 입력단자로 입력됨과 아울러, 상기 제 2 지연수단(22)을 통하여 지연된 신호를 제 3 지연수단(24)을 통하여 임의로 지연시킨 후, 제 4 노드(node 4)를 통하여 상기 제 2 논리수단(25)의 낸드 게이트(NAND10)의 타측 입력단자로 입력되어 논리 연산하여 제 6 노드(node 6)로 도 4 의 (파)와 같이, 상기 제 3 노드(node 3)의 값의 상승 에지(rising edge)에서 로우 액티브 펄스(Low Active Pulse)를 만들어, 결국에는 그 타이밍의 순서를 바꾸는 결과를 보이게 된다.

상기와 같이 출력된 제 5, 6 노드(node 5, 6)의 출력값들은 검출신호 출력부(30)의 낸드 게이트(NAND30, NAND31)로 입력되어, 상기 제 5, 6 노드(node 5, 6)의 출력값의 로우 펄스 타이밍의 차이에 따라 제 7 노드(node 7)의 값을 서로 다른 값으로 출력하게 된다.

예를 들어, 도 4 의 (다)와 같이 상기 제 5 노드(node 5)의 출력값이 도 4 의 (마)와 같이 상기 제 6 노드(node 6)의 출력값보다 타이밍이 늦게 되는 저주파수(Low Frequency) 동작에서는, 제 7 노드(node 7)로 도 4 의 (바)와 같이 "로우" 값을 출력한다.

그 반대의 경우 즉, 도 4 의 (카)와 같이 상기 제 5 노드(node 5)의 출력값이 도 4 의 (파)와 같이 상기 제 6 노드(node 6)의 출력값보다 타이밍이 빠르게 되는 고주파수(High Frequency) 동작에서는, 제 7 노드(node 7)로 도 4 의 (하)와 같이 "하이" 값을 출력한다.

상기 제 7 노드(node 7)의 출력값은 도 4 의 (사)와 같은 싱크로너스 디램(Synchronous DRAM) 명령의 하나인 모드 레지스터 셋트 신호(Mode Register Set 이하 mrs 라 칭함)의 입력에 따라 래치(Latch)되는 상기 검출신호 출력부(30)를 거쳐 제 8 노드(node 8)로 출력된다.

이때, 상기 제 8 노드(node 8)의 출력값은 도 4 의 (다)와 같이 상기 제 5 노드(node 5)의 출력값이, 도 4 의 (마)와 같이 상기 제 6 노드(node 6)의 출력값보다 타이밍이 늦게 되는 저주파수(Low Frequency) 동작에서는, 도 4 의 (아)와 같이 "하이" 값을 출력한다.

반면에, 도 4 의 (카)와 같이 상기 제 5 노드(node 5)의 출력값이, 도 4 의 (파)와 같이 상기 제 6 노드(node 6)의 출력값보다 타이밍이 빠르게 되는 고주파수(High Frequency) 동작에서는, 제 8 노드(node 8)로 도 4 의 (갸)와 같이 "로우" 값을 출력한다.

상기와 같이 제 8 노드(node 8)를 통하여 출력되는 검출신호 출력부(30)의 제어 신호는, 출력 버퍼부(40)의 인버터(I40)를 통하여 풀-업용 트랜지스터 수단(41) 및 풀-다운용 트랜지스터 수단(42)을 온/오프 스위칭 제어하므로서, 버퍼링된 데이터를 출력시킨다.

예를 들어, 상기 제 8 노드(node 8)를 통하여 출력되는 검출신호 출력부(30)의 제어 신호가 도 4 의 (아)와 같이 "하이"인 경우, 출력 버퍼부(40)의 인버터(I40)를 통하여 "로우"로 반전된 신호에 의해 풀-업용 트랜지스터 수단(41) 및 풀-다운용 트랜지스터 수단(42)을 모두 구동시키게 한다.

반면에, 상기 제 8 노드(node 8)를 통하여 출력되는 검출신호 출력부(30)의 제어 신호가 도 4 의 (갸)와 같이 "로우"인 경우, 출력 버퍼부(40)의 인버터(I40)를 통하여 풀-업용 트랜지스터 수단(41) 또는 풀-다운용 트랜지스터 수단(42)을 선택적으로 구동시키므로서, 데이터를 제한적으로 스윙(Limit Swing)하게 한다.

따라서, 주파수의 변화에 따라 상기 주파수 검출부(20)의 결과 값인 제 5, 6 노드(node 5, 6)의 타이밍 순서가 바뀌게되고, 그 결과로 출력 버퍼부(40)를 제어하는 제어 신호를 출력하는 검출신호 출력부(30)의 제 8 노드(node 8)가 싱크로너스 디램(SDRAM) 동작의 하나인 모드 레지스터 셋트 신호(mrs)의 입력에 따라 출력 상태를 반대로 나타낸다.

이상에서 상세히 설명한 바와 같이 본 발명은, 주파수 변화를 내부 회로의 동작으로써 감지하고, 데이터 풀-업/풀-다운 트랜지스터의 크기를 조정함으로써 고속 동작에 따른 출력 데이터의 속도를 규격에 만족시킬 수 있으며, 고주파수의 고속 동작시 별도의 제작없이 데이터 풀-업/풀-다운 트랜지스터의 크기를 조정할 수 있으므로 이에 따른 설계기간 단축 및 제작비 감축 등의 경제적인 효과도 얻을 수 있다.

또한, 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

1. 외부의 클럭 신호를 기준 전압과 비교하여 출력하는 입력 버퍼부와 ;

   상기 입력 버퍼부로 부터 출력되는 주파수의 변화를 감지하는 주파수 검출부 ;

   상기 주파수 검출부로 부터 검출되는 주파수의 결과에 따라 서로 다른 상태의 값을 전달하는 검출신호 출력부 ; 및

   상기 검출신호 출력부로 부터 출력되는 제어 신호에 따라 온/오프 스위칭되어 데이터를 출력하는 출력 버퍼부를 구비한 것을 특징으로 하는 주파수 변화에 따른 출력 데이터 속도 조정 회로.
2. 제 1 항에 있어서,

   상기 주파수 검출부는,

   상기 입력 버퍼부로 부터 입력되는 외부의 일정한 주기를 가진 신호를 임의의 시간만큼 지연시키는 제 1, 2 지연수단과 ;

   상기 제 1 지연수단을 통하여 지연된 신호에 의해 상기 입력 버퍼부로 부터 입력되는 신호의 하강 에지에서 펄스를 만들어 내기 위한 제 1 논리수단 ;

   상기 제 2 지연수단을 통하여 지연된 신호를 임의의 시간만큼 지연시키는 제 3 지연수단 ; 및

   상기 제 3 지연수단을 통하여 지연된 신호에 의해 상기 제 2 지연수단으로 부터 입력되는 신호의 상승 에지에서 펄스를 만들어 내기 위한 제 2 논리수단을 포함하여 구성한 것을 특징으로 하는 주파수 변화에 따른 출력 데이터 속도 조정 회로.
3. 제 1 항에 있어서,

   상기 주파수 검출부는,

   상기 입력 버퍼부로 부터 생성된 펄스의 타이밍 순서를 외부에서 입력되는 일정한 주기를 가진 신호의 주파수가 변함에 따라 타이밍의 순서를 바꾸도록 이루어진 것을 특징으로 하는 주파수 변화에 따른 출력 데이터 속도 조정 회로.
4. 제 1 항에 있어서,

   상기 검출신호 출력부는,

   상기 주파수 검출부로 부터 생성된 펄스의 타이밍 순서에 의하여 서로 다른 상태의 신호를 출력하도록 이루어진 것을 특징으로 하는 주파수 변화에 따른 출력 데이터 속도 조정 회로.
5. 제 1 항에 있어서,

   상기 검출신호 출력부는,

   싱크로너스 디램의 명령중 모드 레지스터 셋트 신호(mrs)에 의하여 만들어진 펄스에 의하여 제어되도록 이루어진 것을 특징으로 하는 주파수 변화에 따른 출력 데이터 속도 조정 회로.
6. 제 1 항에 있어서,

   상기 출력 버퍼부는,

   상기 검출신호 출력부로 부터 출력되는 신호에 의해 동작이 제어되어 구동하여야 할 트랜지스터의 크기를 조정할 수 있도록 이루어진 것을 특징으로 하는 주파수 변화에 따른 출력 데이터 속도 조정 회로.