KR0136479B1

KR0136479B1 - 저잡음 고속 출력버퍼

Info

Publication number: KR0136479B1
Application number: KR1019940032251A
Authority: KR
Inventors: 윤찬수
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1994-11-30
Filing date: 1994-11-30
Publication date: 1998-05-15
Also published as: KR960019990A

Abstract

본 발명은 풀업 및 풀다운 트랜지스터(17, 18)를 구비하여 출력버퍼 인에이블신호(OE)에 따라 소정의 데이타를 출력하는 출력버퍼에 있어서, 상기 출력버퍼 인에이블 신호에 따라 상기 풀업이나 풀다운 트랜지스터(17, 18)를 온시키는 제어수단과, 상기 제어수단의 출력이나 데이타를 입력받아 상기 풀업 및 풀다운 트랜지스터(17, 18)의 게이트단으로 출력하는 한 쌍의 인버터(13, 14)를 구비하는 것을 특징으로 하여, 고임피던스 상태에서 출력단이 동작하게 하여 잡음을 감소시키고, 출력속도를 향상시키는 특유의 효과가 있는 저잡음 고속 출력버퍼에 관한 것이다.

Description

저잡음 고속 출력버퍼

제 1 도는 종래기술에 따른 출력버퍼의 회로도,

제 2 도는 종래 출력버퍼의 주요신호에 대한 타이밍도,

제 3 도는 본 발명에 따른 저잡음 고속 출력버퍼의 회로도,

제 4 도는 본 발명에 따른 펄스 발생부의 블록회로도,

제 5A 도 및 제 5B 도는 본 발명의 출력버퍼의 주요신호에 대한 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명 *

11, 30 : OR 게이트

12, 29 : AND 게이트

13, 14 : 인버터

15, 16, 20, 31, 32 : 지연기

17 : 풀업 트랜지스터

18 : 풀다운 트랜지스터

19 : 전압분배기

21 내지 24 : 스위치

25, 26 : 래치

27, 28 : MOS 트랜지스터

33 : XOR 게이트

본 발명은 출력버퍼에 관한 것으로, 특히, 잡음에 의한 영향이 적고 출력단을 고임피던스 상태(논리 하이 또는 논리 로우의 중간 레벨 상태)에서 논리 하이 또는 논리 로우로 스윙하는 저잡음 고속 출력버퍼에 관한 것이다.

일반적으로, 저잡음 고속 출력버퍼는 마스크롬(MASKROM)과 같은 롬소자(ROM Device), 에스램(SRAM)이나 디램(DRAM)과 같은 램소자 등에서 데이터를 안정적으로 출력하기 위해서 사용한다.

첨부된 도면 제 1 도 및 제 2 도를 참조하여 종래기술 및 그 문제점에 대해서 살펴본다.

먼저, 제 1 도는 종래기술에 따른 출력버퍼의 회로도이며, 제 2 도는 제 1 도에 도시된 종래 출력버퍼의 주요신호에 대한 타이밍도로서, 도면에서 1은 NOR 게이트, 2는 NAND 게이트, 3, 4는 인버터, 5, 6, 10은 지연기, 7은 풀업 트랜지스터, 8은 풀다운 트랜지스터, 9는 전압분배기를 각각 나타낸다.

종래 출력버퍼는 제 1 도에 도시된 바와 같이 출력버퍼의 인에이블신호(Output-buffer enable signal, OE)에 의해서 동작되며, 센스 앰프를 지나 래치된 데이터가 출력버퍼의 입력으로 대기상태에 있다. 여기서 반전 데이터와 인에이블신호를 입력받는 NAND 게이트(2)와, 반전 데이터와 반전 인에이블신호를 입력받는 NOR 게이트(1)는 각각 인버터(3, 4)를 통해 풀업 트랜지스터(7)와 풀다운 트랜지스터(8)의 게이트단(노드 AA, BB)에 연결되어 있으며, 이 풀업 및 풀다운 트랜지스터(7, 8)의 공통 드레인단에 출력단이 형성되어 있다. 도면에서, 풀업 및 풀다운 트랜지스터(7, 8)의 게이트단(노드 AA, BB)에 형성된 지연기(5, 6)와, 출력단에 형성된 전압분배기(9) 및 지연기(10)는 등가회로를 나타낸다.

이와 같은 종래의 출력버퍼는 인에이블신호(OE)에 따라 고임피던스 상태에서 출력단이 하이(High)나 로우(Low) 값을 갖도록 한다. 이때 출력단에 TTL(Transistor Transistor Logic) 등가회로(도면의 9, 10)를 로드(load)하면 출력단 값이 처음 스테이지를 지난 이후부터는, 인에이블신호가 출력버퍼를 디스에이블(disable)시키는 시간부터 노드 AA는 하이, 노드 BB는 로우 값이 되어 TTL로드의 패스(pass)를 통하여 디스차지하게 된다.

즉, 제 2 도에 도시된 바와 같이 출력단이 하이 값에서 고임피던스 상태로 가는데 지연시간이 주어지고 있다. 그러나 지연시간은 출력단의 하이 값이 고임피던스 값으로 변화되기에는 너무 짧은 시간이다. 도면에서 지연시간은 출력버퍼가 디스에이블 되어 있는 상태로서, 다음 어드레스 입력이 천이되어 다시 출력버퍼가 인에이블할 때까지의 시간이다. 따라서 소자가 고속을 요구할 경우, 상기 지연시간의 값은 더욱 짧아지게 되어 출력단의 값은 하이나 로우 값에 가까운 값을 갖게되며 따라서 출력버퍼는 풀스윙에 가까운 값을 갖게 된다. 결국, 시상수는 TTL 로드의 저항값과 캐피시터의 전하저장용량에 비례하게 된다. 예를 들어 저항값 =1K, 전하저장용량 =100Pf이라 하면, 시상수는 100ns 이상의 값을 갖게 되어 인에이블신호가 비활성화 되어있는 시간이 충분히 길어야 한다. 이 시간이 짧은 경우에는 고임피던스 상태에서 하이 나 로우 로 스윙하지 않고 풀스윙과 비슷한 출력 파형을 나타내게 된다.

따라서, 상기 문제점을 해결하기 위해 안출된 본 발명은 출력버퍼가 디스에이블된 상태에서 제어 펄스를 발생시켜 출력단을 고임피던스 상태로 만들어줌으로써 고임피던스 상태에서 출력단이 동작하게 하여 잡음을 감소시키고, 출력속도를 향상시키는 저잡음 고속 출력버퍼를 제공하는 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 출력버퍼는 입력데이터 및 인에이블신호에 응답하여 출력단을 선택적으로 풀업 및 풀다운 구동하는 풀업 및 풀다운 트랜지스터; 상기 인에이블신호의 천이를 검출하여 펄스를 발생시키기 위한 펄스발생수단; 상기 인에이블신호가 활성화 상태일 때 입력받은 상기 입력데이터를 래치하는 래치수단; 및 상기 인에이블신호가 비활성화 상태에서, 래치수단으로부터의 출력과 상기 펄스에 응답하여 상기 풀업 및 풀다운 트랜지스터를 선택적으로 구동시켜 상기 출력단을 고임피던스 레벨로 형성하는 회로수단을 포함하여 이루어진다.

이하, 첨부된 도면 제 3 도 내지 제 5B 도를 참조하여 본 발명의 일실시예를 상세히 설명하면 다음과 같다.

먼저, 제 3 도는 본 발명에 따른 저잡음 고속 출력버퍼의 회로도이며, 제 4 도는 제 3 도에서 인에이블신호가 천이할 때마다 검출하는 펄스를 발생시키는 펄스 발생부의 블록회로도이고, 제 5A도 및 제 5B 도는 본 발명의 출력버퍼의 주요신호에 대한 타이밍도를 각각 나타내며, 도면에서 11, 30은 OR 게이트, 12, 29는 AND 게이트, 13, 14는 인버터, 15, 16, 20, 31, 32는 지연기, 17은 풀업 트랜지스터, 18은 풀다운 트랜지스터, 19는 전압분배기, 21 내지 24는 스위치, 25, 26은 래치, 27, 28은 MOS 트랜지스터, 33은 배타적 오아(XOR) 게이트를 각각 나타낸다.

도면에 도시된 바와 같이 본 발명은, 풀업 및 풀다운 트랜지스터(17, 18)를 구비한 출력버퍼에 있어서, 인에이블신호(OE)의 천이를 검출하여 펄스를 발생시키기 위한 펄스발생부(제 4 도)와, 반전된 인에이블신호(/OE)및 데이터를 입력받는 제 1 OR 게이트(11)와, 상기 인에이블신호(OE)가 활성화상태일 때 상기 제 OR 1게이트(11)의 출력을 래치하기 위한 제 1 래치부(25)와, 상기 인에이블신호(OE)가 활성화상태일 때 PMOS 트랜지스터(27)에 의해 논리 하이를 유지하며, 상기 인에이블신호(OE)가 비활성화상태일 때 상기 펄스발생부(제 4 도)로부터의 출력 펄스를 전달받는 제 1 노드(E2)와, 상기 제 1 래치부(25)로부터의 반전된 출력(노드 E1)과 상기 제 1 노드(E2)의 값을 입력받는 제 1 AND 게이트(29)와, 상기 제1 AND 게이트의 출력을 반전시켜 상기 풀업 트랜지스터의 게이트단으로 출력하는 제1 인버터(13)와, 상기 인에이블신호(OE) 및 데이터를 입력받는 제2 AND 게이트(12)와, 상기 인에이블신호(OE)가 활성화상태일 때 상기 제2 AND 게이트(12)의 출력을 래치하기 위한 제2 래치부(26)와, 상기 인에이블신호(OE)가 활성화상태일 때 NMOS트랜지스터(28)에 의해 논리 로우를 유지하며, 상기 인에이블신호(OE)가 비활성화상태일 때 상기 펄스발생부(제 4 도)로부터의 반전된 출력 펄스를 전달받는 제2 노드(E4)와, 상기 제 2 래치부(26)로부터의 반전된 출력(노드 E3)과 상기 제2 노드(E4)의 값을 입력받는 제2 OR 게이트(30), 및 상기 제2 OR 게이트(30)의 출력을 반전시켜 상기 풀다운 트랜지스터(18)의 게이트 단으로 출력하는 제2 인버터(14)를 포함한다.

구체적으로, 상기 펄스발생부(제 4도)는, 상기 인에이블신호(OE)를 반전시키는 인버터와, 상기 인버터의 출력을 지연시키는 제2 지연부(31)와, 상기 제1 지연부(31)의 출력을 지연시키는 제2 지연부(32), 및 상기 제1 지연부(31) 및 제2 지연부(32)의 출력을 입력받아 상기 펄스를 출력하는 배타적 오아(XOR) 게이트(33)를 포함하여, 상기 인에이블신호(OE)가 천이되는 시점에 하이 펄스를 발생시킨다.

그리고, 상기 인에이블신호(OE)가 활성화상태일 때 상기 제1 OR 게이트(11)의 출력이 상기 제1 래치부(25)로 전달되도록 하기 위하여, 상기 제1 OR 게이트(11)의 출력단과 상기 제1 래치부(25)의 입력단 사이에 제1 스위칭부(21)가 접속되며, 상기 인에이블신호(OE)가 비활성화상태일 때 상기 펄스발생부(제 4 도)로부터의 출력 펄스가 상기 제1 노드(E2)로 전달되도록 하기 위하여, 상기 펄스발생부(제 4 도)와 상기 제1 노드(E2) 사이에 제2 스위칭부(22)가 접속된다. 다시 말해서 상기 제1 스위칭부(21)와 제2 스위칭부(22)는 상기 인에이블신호에 응답하여 선택적으로 턴-온 된다.

마찬가지로, 상기 인에이블신호(OE)가 활성화상태일 때 상기 제1 AND 게이트(12)의 출력이 상기 제2 래치부(26)로 전달되도록 하기 위하여, 상기 제1 AND 게이트(12)의 출력단과 상기 제2 래치부(26)의 입력단 사이에 제3 스위칭부(23)가 접속되며, 상기 인에이블신호(OE)가 비활성화상태일 때 상기 펄스발생부(제 4 도)로부터 반전된 출력 펄스가 상기 제2 노드(E4)로 전달되도록 하기 위하여, 상기 펄스발생부(제 4 도)와 상기 제2 노드(E4) 사이에 제4 스위칭부(24)가 접속된다.

상기와 같이 이루어지는 본 발명의 상세한 동작을 살펴보면 다음과 같다.

먼저, 데이터는 샌스 앰프에서 센싱된 값을 래치한 값이며, 다음 어드레스가 천이되고 얼마 후에 인에이블신호와 같이 비활성화 된다.

인에이블신호(OE)가 천이할 때 이 신호가 제 4 도의 회로를 통과한 후, 펄스를 발생시키며 인에이블신호(OE)가 로우일 경우, 즉 바활성화 상태에서 제2 및 제4 스위칭부(22, 24)를 통과하여 노드 E2와 노드 E4에 펄스를 전달한다. 제 5A 도의 경우는 노드 E4의 신호가 노드 E6을 거쳐 출력단을 고임피던스 상태로 만들어 주고 있음을 보여준다. 제 5B 도의 경우는 반대로 노드 E2의 신호가 노드 E5를 거쳐 출력단을 고임피던스 상태로 만들어 준다.

구체적으로 언급해 보면, 출력버퍼가 디스에이블 되어 있는 상태(인에이블신호가 비활성화 상태)에서, 이전 사이클에서의 출력단이 하이 였을 경우는 노드 E6을 일시적으로 하이 상태로 만들어, 이 하이 상태일 동안만 풀다운 트랜지스터(18)를 턴온(turn on)시키므로써 출력단을 디스차지시켜 고임피던스 레벨로 만들어주고(이때 풀업 트랜지스터는 턴-오프된다), 이전 사이클에서 출력단이 로우일 경우는 노드 E5에 일시적으로 로우 상태로 만들어, 이 로우 상태일 동안만 풀업 트랜지스터(17)를 턴 온(turn on)시키므로써 출력단을 차지시켜 고임피던스 레벨로 만들어준다. 결국, 본 발명에 따른 출력버퍼는 출력단이 고임피던스 상태(논리 하이와 논리 로우의 중간 레벨 상태)에서 논리 하이와 논리로우로 구동하므로, 고속 동작이 가능하며, 고임피던스 상태에서 접지상태로 변하기 때문에 순간전류가 더 작게 흐르게 되어, 접지 잡음에 더 효과적인 동작을 하게 된다.

상기와 같이 이루어지는 본 발명은 고임피던스 상태에서 출력단이 동작하게 하여 잡음을 감소키고, 출력속도를 향상시키는 특유의 효과가 있다.

Claims

입력데이터 및 인에이블신호(OE)에 응답하여 출력단을 선택적으로 풀업 및 풀다운 구동하는 풀업 및 풀다운 트랜지스터;

상기 인에이블신호의 천이를 검출하여 펄스를 발생시키기 위한 펄스발생수단;

상기 인에이블신호가 활성화 상태일때 입력받은 상기 입력데이터를 래치하는 래치수단; 및

상기 인에이블신호가 비활성화 상태에서, 래치수단으로부터의 출력과 상기 펄스에 응답하여 상기 풀업 및 풀다운 트랜지스터를 선택적으로 구동시켜 상기 출력단을 고임피던스 레벨로 형성하는 회로수단을 포함하여이루어진 출력버퍼.
풀업 및 풀다운 트랜지스터(17, 18)를 구비한 출력버퍼에 있어서, 상기 인에이블신호의 천이를 검출하여 펄스를 발생시키기 위한 펄스발생수단;

반전된 인에이블신호 및 데이터를 입력받는 제1 오아 게이트(11);

상기 인에이블신호가 활성화상태일 때 상기 제1 오아 게이트의 출력을 래치하기 위한 제1 래치수단(25);

상기 인에이블신호가 활성화상태일 때 논리 하이를 유지하며, 상기 인에이블신호가 비활성화상태일 때 상기 펄스발생수단으로부터의 출력 펄스를 전달받는 제1 노드(E2);

상기 제1 래치수단으로부터의 반전된 출력과 상기 제1 노드(E2)의 값을 입력받는 제1 앤드 게이트(29);

상기 제1 앤드 게이트의 출력을 반전시켜 상기 풀업 트랜지스터의 게이트단으로 출력하는 제1 인버터(13);

인에이블신호 및 데이터를 입력받는 제2 앤드 게이트(12);

상기 인에이블신호가 활성화상태일 때 상기 제2 앤드 게이트의 출력을 래치하기 위한 제2 래치수단(26);

상기 인에이블신호가 활성화상태일 때 논리 로우를 유지하며, 상기 인에이블신호가 비활성화상태일 때 상기 펄스발생수단으로터의 반전된 출력 펄스를 전달받는 제2 노드(E4);

상기 제2 래치수단으로부터의 반전된 출력과 상기 제2 노드(E4)의 값을 입력받는 제2 오아 게이트(30); 및

상기 제2 오아 게이트의 출력을 반전시켜 상기 풀다운 트랜지스터의 게이트단으로 출력하는 제2 인버터(14)

를 포함하여 이루어진 출력버퍼.
제 2항에 있어서,

상기 제1 오아 게이트(11)의 출력단과 상기 제1 래치수단(25)의 입력단 사이에 접속된 제1 스위칭수단(21)과 상기 펄스발생수단과 상기 제1 노드(E2) 사이에 접속된 제2 스위칭수단(22)을 더 구비하며, 상기 인에이블신호에 응답하여 상기 제1 스위칭수단(21)과 제2 스위칭수단(22)은 선택적으로 턴-온되는 것을 특징으로 하는 출력버퍼.
제 3항에 있어서,

상기 제2 앤드 게이트(12)의 출력단과 상기 제2 래치수단(26)의 입력단 사이에 접속된 제3 스위칭수단(23)과 상기 펄스발생수단과 상기 제2 노드(E4) 사이에 접속된 제4 스위칭수단(24)을 더 구비하며, 상기 인에이블신호에 응답하여 상기 제2 스위칭수단(23)과 제4 스위칭수단(24)은 선택적으로 턴-온되는 것을 특징으로 하는 출력버퍼.
제 2항에 있어서,

상기 제1 노드(E2)에 접속되며 인에이블신호에 응답하여 공급전압을 전달하는 제1 모스트랜지스터;

상기 제2 노드(E4)에 접속되며 인에이블신호에 응답하여 접지전압을 전달하는 제2 모스트랜지스터를 더 포함하는 출력버퍼.
제 2 항에 있어서,

상기 펄스발생수단은,

상기 인에이블신호를 반전시키는 인버터;

상기 인버터의 출력을 지연시키는 제1 지연수단(31);

상기 제1 지연수단(31)의 출력을 지연시키는 제2 지연수단(32); 및

상기 제1 지연수단 및 제2 지연수단의 출력을 입력받아 상기 펄스를 출력하는 베타적 오아 게이트(33)를 포함하는 출력버퍼.