JP3800478B2 - 半導体メモリ装置における出力制御信号発生方法と出力バッファ制御回路、及びその半導体メモリ装置 - Google Patents
半導体メモリ装置における出力制御信号発生方法と出力バッファ制御回路、及びその半導体メモリ装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に半導体メモリ装置における出力制御信号発生方法と出力バッファ制御回路、及びその半導体メモリ装置に関する。
【０００２】
【従来の技術】
最近、高速動作を実現するために同期式DRAM(Synchronous DRAM）が開発され、この同期式DRAMはシステムクロック、すなわち外部クロックに同期して動作する。同期式DRAMでは、外部クロックにより所定の経路を通じて内部クロックが発生され、前記内部クロックにより内部回路が制御される。また、前記外部クロックにより他の所定の経路を通じて出力制御クロックが発生されて、前記出力制御クロックにより出力バッファが制御される。
【０００３】
図1は、同期式DRAMにおける従来の出力バッファ及び出力バッファ制御回路の回路図である。
【０００４】
図1を参照すれば、出力バッファ130は、出力制御信号PTRSTに応答して、出力データDOIを出力ピンDOUTを通して外部に出力する。出力バッファ制御回路110は、待ち(Latency)信号LATの入力を出力制御クロックCLKDQで制御して、前記出力制御信号PTRSTを生じる。前記待ち信号LATは、出力データの発生幅、すなわち前記出力データDOIが出力できる期間を決定する信号であって、前記内部クロックにより発生される。
【０００５】
図2は、同期式DRAMで外部クロックが正常レベルで入力された場合の、図1に示された出力バッファ制御回路の各信号の動作タイミング図である。
【０００６】
図2を参照すれば、外部クロックCLKが正常レベルで入力される場合には、前記外部クロックCLKにより内部クロックPCLK及び出力制御クロックCLKDQが正常に発生される。これにより、前記出力制御信号PTRSTは、前記待ち信号LATが論理“ロー”にインアクティブされる時に、正常に論理“ハイ”から論理“ロー”にインアクティブされる。したがって、前記出力バッファ130は正常動作を遂行する。すなわち、前記出力バッファ130からのデータの出力は、前記出力制御信号PTRSTが論理“ハイ”にアクティブされる時にイネーブルされ、論理“ロー”にインアクティブされる時にディスエーブルされる。
【０００７】
図3は、同期式DRAMで外部クロックが非正常レベルで入力された場合の、図1に示された出力バッファ制御回路の各信号の動作タイミング図である。
【０００８】
図3を参照すれば、外部クロックCLKが非正常レベル(a部分)で入力された場合には、前記外部クロックCLKにより前記内部クロックPCLKが発生される経路と前記外部クロックCLKにより前記出力制御クロックCLKDQが発生される経路とが違い、外部クロックCLKの検出条件が違うので、前記内部クロックPCLKは正常に発生されても、前記非正常な外部クロックCLKにより前記出力制御クロックCLKDQが非正常に発生される場合がある(例えば、b部分のように、論理“ハイ”パルスが発生されない)。これにより、前記出力バッファ制御回路110の伝送ゲート111がターンオンできないために、特に前記待ち信号LATが論理“ロー”にインアクティブされる時点で前記出力制御クロックCLKDQの非正常が発生すると、前記出力制御信号PTRSTは前記待ち信号LATが論理“ロー”にインアクティブされても論理“ハイ”から論理“ロー”にインアクティブできなくて(c部分)、続けて論理“ハイ”状態を保持するようになる。したがって、前記出力バッファ130がディスエーブルできなくなる。
【０００９】
すなわち、同期式DRAMで前記従来の出力バッファ制御回路は、外部クロックが待ち信号LATの終了時に非正常レベルで入力される場合に、出力バッファをディスエーブルさせられないという問題点を持っている。これにより誤動作が発生する。
【００１０】
【発明が解決しようとする課題】
したがって、本発明が果たそうとする技術的課題は、同期式DRAMのような半導体メモリ装置において、外部クロックが非正常レベルで入力されても正常出力制御信号を発生できる出力バッファ制御回路を提供するところにある。
【００１１】
本発明が果たそうとする他の技術的課題は、外部クロックが非正常レベルで入力されても正常出力制御信号を発生できる出力バッファ制御回路を備える半導体メモリ装置を提供するところにある。
【００１２】
本発明が果たそうとするさらに他の技術的課題は、同期式DRAMのような半導体メモリ装置において、外部クロックが非正常レベルで入力されても正常出力制御信号を発生できる出力制御信号発生方法を提供するところにある。
【００１３】
【課題を解決するための手段】
前記技術的課題を達成するための本発明に係る出力バッファ制御回路は、半導体メモリ装置の出力バッファをイネーブル及びディスエーブルするための出力制御信号を生じる出力バッファ制御回路において、自動パルス発生部及び出力制御信号発生部を備えることを特徴とする。
【００１４】
前記自動パルス発生部は待ち信号の第１論理状態から第２論理状態への遷移エッジに応答して自動パルス信号を生じる。
【００１５】
前記出力制御信号発生部は、前記待ち信号が第１論理状態の場合に前記出力制御クロックに応答して前記出力制御信号をアクティブさせ、前記出力制御クロックに関係なく前記自動パルス信号に応答して前記出力制御信号をインアクティブさせる。
【００１６】
前記待ち信号は、出力データの発生幅を決定する信号として内部クロックに応答して発生される信号である。前記内部クロックは、前記半導体メモリ装置の内部回路を制御する信号であって前記半導体メモリ装置の外部から入力される外部クロックに応答して発生される信号である。前記出力制御クロックは、前記出力バッファを制御するための信号であって前記外部クロックに応答して発生される信号である。
【００１７】
前記他の技術的課題を達成するための本発明による半導体メモリ装置は、メモリセルアレーと、出力バッファと、自動パルス発生部、及び出力制御信号発生部とを備えることを特徴とする。
【００１８】
前記出力バッファは出力制御信号に応答して前記メモリセルアレーから読出された出力データをバッファリングして外部に出力する。前記自動パルス発生部は出力データの発生幅を決定する待ち信号の第１論理状態から第２論理状態への遷移エッジに応答して自動パルス信号を生じる。前記出力制御信号発生部は、前記待ち信号が第１論理状態の場合に出力制御クロックに応答して前記出力制御信号をアクティブさせ、前記出力制御クロックに関係なく前記自動パルス信号に応答して前記出力制御信号をインアクティブさせる。
【００１９】
前記本発明に係る半導体メモリ装置は、内部クロック発生部と、出力制御クロック発生部、及び待ち信号発生部をさらに備える。
【００２０】
前記内部クロック発生部は、外部クロックに応答し、内部回路を制御する内部クロックを生じる。前記出力制御クロック発生部は、前記外部クロックに応答して前記出力制御クロックを生じる。前記待ち信号発生部は、前記内部クロックに応答し、出力データの発生幅を決定する前記待ち信号を生じる。
【００２１】
前記さらに他の技術的課題を達成するための本発明に係る出力制御信号発生方法は、外部クロックに応答して内部クロックを生じる内部クロック発生部と、前記外部クロックに応答して出力制御クロックを生じる出力制御クロック発生部と、出力データの発生幅を決定する待ち信号を前記内部クロックに応答して生じる待ち信号発生部と、出力制御信号がアクティブされる時にイネーブルされ前記出力制御信号がインアクティブ時にディスエーブルされる出力バッファとを備える半導体メモリ装置における出力制御信号発生方法であって、(a)前記待ち信号の第１論理状態から第１論理状態への遷移エッジに応答して自動パルス信号を生成する段階と、(b)前記待ち信号が第１論理状態の場合に出力制御クロックに応答して前記出力制御信号をアクティブさせる段階と、 (c) 前記出力制御クロックに関係なく前記自動パルス信号に応答して前記出力制御信号をインアクティブさせる段階とを備えることを特徴とする。
【００２３】
【発明の実施の形態】
以下、添付した図面を参照しながら、本発明の望ましい実施の形態例を詳しく説明する。
【００２４】
図４は、本実施の形態に係る出力バッファ制御回路を備える半導体メモリ装置の構成例を示すブロック図である。
【００２５】
図4を参照すれば、本実施の形態に係る出力バッファ制御回路を備える半導体メモリ装置は、メモリセルアレー410、出力バッファ420、出力バッファ制御回路430、内部クロック発生部440、出力制御クロック発生部450、及び待ち信号発生部460を備える。ここには、データ出力と関連する回路のみが示されている。
【００２６】
前記メモリセルアレー410はデータを貯蔵する。前記出力バッファ420は、出力制御信号PTRSTに応答して、前記メモリセルアレー410から読出された出力データDOIをバッファリングして、出力ピンDOUTを通して外部に出力する。前記出力バッファ420は、前記出力制御信号PTRSTがアクティブされた時にイネーブルされ、インアクティブされた時にディスエーブルされる。
【００２７】
特に、前記出力バッファ制御回路430は本実施の形態に係る出力制御信号発生方法によって動作し、自動パルス発生部433と出力制御信号発生部431とを含んで構成される。前記自動パルス発生部433は、待ち信号LATを入力にして自動パルス信号PRECHDQを生じるが、さらに詳しくは、前記待ち信号LATの立下りエッジに応答してポジティブ自動パルス信号PRECHDQを生じる。前記出力制御信号発生部431は、前記待ち信号LATを入力にし、出力制御クロックCLKDQ及び前記自動パルス信号PRECHDQに応答して、前記出力制御信号PTRSTを生じる。さらに詳しくは、前記出力制御信号PTRSTは、前記出力制御クロックCLKDQに応答してアクティブされ、前記自動パルス信号PRECHDQに応答してインアクティブされる。
【００２８】
前記内部クロック発生部440は、前記半導体メモリ装置の外部から入力される外部クロックCLKに応答して、内部クロックPCLKを生じる。前記内部クロックPCLKによって前記半導体メモリ装置の内部回路(図示せず)が動作する。前記出力制御クロック発生部450は、他の経路を通じて送られる前記外部クロックCLKに応答して、前記出力制御クロックCLKDQを生じる。前記待ち信号発生部460は、前記内部クロックPCLKに応答して前記待ち信号LATを生じる。前記待ち信号LATは、出力データの発生幅、すなわち前記出力データDOIが前記出力バッファ420を通して出力される期間を決定する信号である。
【００２９】
図5は、図4に示された出力バッファ制御回路の一実施の形態例を示す詳細回路図である。
【００３０】
図5を参照すれば、前記出力バッファ制御回路430は、上述のように自動パルス発生部433と出力制御信号発生部431とを備える。
【００３１】
前記自動パルス発生部433は、前記待ち信号LATを反転遅延させる反転遅延部20、及び前記待ち信号LAT及び前記反転遅延部20の出力をNORゲーティングして前記自動パルス信号PRECHDQを生じるNORゲート30を含んで構成される。ここで、前記反転遅延部20は3個のインバータ21、22、23を含んで構成されており、必要に応じて更に多数のインバータで構成することも他の論理ゲートで構成できることもあり、所定の遅延時間を持たせる。
【００３２】
したがって、前記自動パルス発生部433は、前記待ち信号LATの立下り下降エッジに応答して、前記反転遅延部20の遅延時間に相応するポジティブパルスである自動パルス信号PRECHDQを生じる。
【００３３】
一方、前記出力制御信号発生部431は、伝送ゲート11、インバータ13、14で構成されるラッチ、インバータ12、15、及びプルダウン用NMOSトランジスタ16とを含んで構成される。
【００３４】
前記伝送ゲート11は、前記出力制御クロックCLKDQに応答して前記待ち信号LATを出力端、すなわち前記ラッチの入力端Xに伝送する。前記ラッチは、前記伝送ゲート11の出力をラッチする。前記インバータ15は、前記ラッチの出力を反転させて前記出力制御信号PTRSTを生じる。特に、前記プルダウン用NMOSトランジスタ16は、前記自動パルス信号PRECHDQに応答して前記ラッチの入力端Xをプルダウンさせる。
【００３５】
したがって、前記出力制御信号PTRSTは、前記待ち信号LATが論理“ハイ”である状態で前記出力制御クロックCLKDQが最初に論理“ハイ”になる時に、前記伝送ゲート11がターンオンされるによって論理“ハイ”にアクティブされる。また、前記出力制御信号PTRSTは、前記出力制御クロックCLKDQに関係なしに前記自動パルス信号PRECHDQが論理“ハイ”にアクティブされる時に、論理“ロー”にインアクティブされる。
【００３６】
図6は、図4に示された出力バッファの一般の構成例を示す回路図である。
【００３７】
図6を参照すれば、前記出力バッファは、NANDゲート421、424、インバータ422、423、425、プルアップ用トランジスタ426、及びプルダウン用トランジスタ427とを含んで構成される。
【００３８】
前記出力バッファは、前記出力制御信号PTRSTが論理“ハイ”にアクティブされる時にイネーブルされ、論理“ロー”にインアクティブされる時にディスエーブルされる。
【００３９】
図7は、外部クロックが非正常レベルで入力された場合の、図4の本実施の形態に係る半導体メモリ装置の各信号の動作タイミング図である。
【００４０】
以下、図7に示された動作タイミング図を参照して、図4に示された本実施の形態に係る半導体メモリ装置及び出力バッファ制御回路の動作と、本実施の形態に係る出力制御信号発生方法を詳しく説明する。
【００４１】
図7を参照すれば、前記半導体メモリ装置の外部から外部クロックCLKが印加されれば、前記内部クロック発生部440が前記外部クロックCLKの位相に同期しデューティーが違う内部クロックPCLKを生じる。また、出力制御クロック発生部450は、他の経路を通じて所定の期間だけ前記外部クロックCLKの位相に同期しデューティーが違う前記出力制御クロックCLKDQを生じる。前記待ち信号発生部460は、前記内部クロックPCLKに応答して所定の期間だけ論理“ハイ”にアクティブされる前記待ち信号LATを生じる。また、前記自動パルス発生部433は、前記待ち信号LATの立下り下降エッジに応答して、前記ポジティブパルスの自動パルス信号PRECHDQを生じる。
【００４２】
これにより、前記出力制御信号発生部431の出力である前記出力制御信号PTRSTは、前記待ち信号LATが論理“ハイ”にアクティブされた状態で前記出力制御クロックCLKDQが最初に論理“ハイ”になる時点に、図5に示された伝送ゲート11がターンオンされることによって、論理“ハイ”にアクティブされる。
【００４３】
ところが、前記外部クロックCLKが非正常レベル(d部分)で入力される場合には、前記外部クロックCLKにより前記内部クロックPCLKが発生される経路と前記外部クロックCLKにより前記出力制御クロックCLKDQが発生される経路が違い、外部クロックCLKの検出条件が違うので、前記内部クロックPCLKは正常に発生されても、前記非正常外部クロックCLKにより前記出力制御クロックCLKDQが非正常に発生される場合がある。特に、前記待ち信号LATが論理“ロー”でインアクティブされる時には、前記出力制御クロックCLKDQの論理“ハイ”パルスが発生されない場合がある(e部分)。これにより、前記図5に示された伝送ゲート11がターンオンされない。
【００４４】
しかし、図4に示された本実施の形態に係る出力バッファ制御回路430では、前記待ち信号LATが論理“ロー”にインアクティブされた時に、前記自動パルス発生部433により前記ポジティブパルスの自動パルス信号PRECHDQが発生されるので、図5に示されたプルダウン用NMOSトランジスタ16がターンオンされる。これにより、図5に示されたラッチの入力端Xが論理“ロー”になることによって、前記出力制御信号PTRSTは前記出力制御クロックCLKDQに関係なく論理“ロー”にインアクティブされる。
【００４５】
以上のように、本発明を一実施の形態例を挙げて限定的に説明したが、これに限定されず、本発明の思想の範囲内で該分野の通常の知識を有する者により本願発明に対する各種変形が可能なことは自明である。
【００４６】
【発明の効果】
したがって、上述した本発明に係る半導体メモリ装置及び出力バッファ制御回路は、外部クロックが非正常レベルで入力されても正常な出力制御信号を生じることができ、出力バッファを正常にディスエーブルさせることができる。これにより、外部クロックが非正常レベルで入力されても誤動作を防止できる長所がある。
【図面の簡単な説明】
【図１】同期式DRAMにおける従来の出力バッファ及び出力バッファ制御回路の回路図である。
【図２】同期式DRAMで外部クロックが正常レベルで入力される場合の、図1に示す出力バッファ制御回路の各信号の動作タイミング図である。
【図３】同期式DRAMで外部クロックが非正常レベルで入力される場合の、図1に示す出力バッファ制御回路の各信号の動作タイミング図である。
【図４】本実施の形態に係る出力バッファ制御回路を備える半導体メモリ装置の概略ブロック図である。
【図５】図4に示す出力バッファ制御回路の一実施の形態例を示す詳細回路図である。
【図６】図4に示す出力バッファの一般の構成例を示す回路図である。
【図７】外部クロックが非正常レベルで入力される場合の、図4の本実施の形態に係る半導体メモリ装置の各信号の動作タイミング図である。
【符号の説明】
410: メモリセルアレー
420: 出力バッファ
430: 出力バッファ制御回路
431: 出力制御信号発生部
433: 自動パルス発生部
440: 内部クロック発生部
450: 出力制御クロック発生部
460: 待ち信号発生部
CLK: 外部クロック
CLKDQ: 出力制御クロック
DOI: 出力データ
LAT: 待ち信号
PCLK: 内部クロック
PRECHDQ: 自動パルス信号
PTRST: 出力制御信号
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に半導体メモリ装置における出力制御信号発生方法と出力バッファ制御回路、及びその半導体メモリ装置に関する。
【０００２】
【従来の技術】
最近、高速動作を実現するために同期式DRAM(Synchronous DRAM）が開発され、この同期式DRAMはシステムクロック、すなわち外部クロックに同期して動作する。同期式DRAMでは、外部クロックにより所定の経路を通じて内部クロックが発生され、前記内部クロックにより内部回路が制御される。また、前記外部クロックにより他の所定の経路を通じて出力制御クロックが発生されて、前記出力制御クロックにより出力バッファが制御される。
【０００３】
図1は、同期式DRAMにおける従来の出力バッファ及び出力バッファ制御回路の回路図である。
【０００４】
図1を参照すれば、出力バッファ130は、出力制御信号PTRSTに応答して、出力データDOIを出力ピンDOUTを通して外部に出力する。出力バッファ制御回路110は、待ち(Latency)信号LATの入力を出力制御クロックCLKDQで制御して、前記出力制御信号PTRSTを生じる。前記待ち信号LATは、出力データの発生幅、すなわち前記出力データDOIが出力できる期間を決定する信号であって、前記内部クロックにより発生される。
【０００５】
図2は、同期式DRAMで外部クロックが正常レベルで入力された場合の、図1に示された出力バッファ制御回路の各信号の動作タイミング図である。
【０００６】
図2を参照すれば、外部クロックCLKが正常レベルで入力される場合には、前記外部クロックCLKにより内部クロックPCLK及び出力制御クロックCLKDQが正常に発生される。これにより、前記出力制御信号PTRSTは、前記待ち信号LATが論理“ロー”にインアクティブされる時に、正常に論理“ハイ”から論理“ロー”にインアクティブされる。したがって、前記出力バッファ130は正常動作を遂行する。すなわち、前記出力バッファ130からのデータの出力は、前記出力制御信号PTRSTが論理“ハイ”にアクティブされる時にイネーブルされ、論理“ロー”にインアクティブされる時にディスエーブルされる。
【０００７】
図3は、同期式DRAMで外部クロックが非正常レベルで入力された場合の、図1に示された出力バッファ制御回路の各信号の動作タイミング図である。
【０００８】
図3を参照すれば、外部クロックCLKが非正常レベル(a部分)で入力された場合には、前記外部クロックCLKにより前記内部クロックPCLKが発生される経路と前記外部クロックCLKにより前記出力制御クロックCLKDQが発生される経路とが違い、外部クロックCLKの検出条件が違うので、前記内部クロックPCLKは正常に発生されても、前記非正常な外部クロックCLKにより前記出力制御クロックCLKDQが非正常に発生される場合がある(例えば、b部分のように、論理“ハイ”パルスが発生されない)。これにより、前記出力バッファ制御回路110の伝送ゲート111がターンオンできないために、特に前記待ち信号LATが論理“ロー”にインアクティブされる時点で前記出力制御クロックCLKDQの非正常が発生すると、前記出力制御信号PTRSTは前記待ち信号LATが論理“ロー”にインアクティブされても論理“ハイ”から論理“ロー”にインアクティブできなくて(c部分)、続けて論理“ハイ”状態を保持するようになる。したがって、前記出力バッファ130がディスエーブルできなくなる。
【０００９】
すなわち、同期式DRAMで前記従来の出力バッファ制御回路は、外部クロックが待ち信号LATの終了時に非正常レベルで入力される場合に、出力バッファをディスエーブルさせられないという問題点を持っている。これにより誤動作が発生する。
【００１０】
【発明が解決しようとする課題】
したがって、本発明が果たそうとする技術的課題は、同期式DRAMのような半導体メモリ装置において、外部クロックが非正常レベルで入力されても正常出力制御信号を発生できる出力バッファ制御回路を提供するところにある。
【００１１】
本発明が果たそうとする他の技術的課題は、外部クロックが非正常レベルで入力されても正常出力制御信号を発生できる出力バッファ制御回路を備える半導体メモリ装置を提供するところにある。
【００１２】
本発明が果たそうとするさらに他の技術的課題は、同期式DRAMのような半導体メモリ装置において、外部クロックが非正常レベルで入力されても正常出力制御信号を発生できる出力制御信号発生方法を提供するところにある。
【００１３】
【課題を解決するための手段】
前記技術的課題を達成するための本発明に係る出力バッファ制御回路は、半導体メモリ装置の出力バッファをイネーブル及びディスエーブルするための出力制御信号を生じる出力バッファ制御回路において、自動パルス発生部及び出力制御信号発生部を備えることを特徴とする。
【００１４】
前記自動パルス発生部は待ち信号の第１論理状態から第２論理状態への遷移エッジに応答して自動パルス信号を生じる。
【００１５】
前記出力制御信号発生部は、前記待ち信号が第１論理状態の場合に前記出力制御クロックに応答して前記出力制御信号をアクティブさせ、前記出力制御クロックに関係なく前記自動パルス信号に応答して前記出力制御信号をインアクティブさせる。
【００１６】
前記待ち信号は、出力データの発生幅を決定する信号として内部クロックに応答して発生される信号である。前記内部クロックは、前記半導体メモリ装置の内部回路を制御する信号であって前記半導体メモリ装置の外部から入力される外部クロックに応答して発生される信号である。前記出力制御クロックは、前記出力バッファを制御するための信号であって前記外部クロックに応答して発生される信号である。
【００１７】
前記他の技術的課題を達成するための本発明による半導体メモリ装置は、メモリセルアレーと、出力バッファと、自動パルス発生部、及び出力制御信号発生部とを備えることを特徴とする。
【００１８】
前記出力バッファは出力制御信号に応答して前記メモリセルアレーから読出された出力データをバッファリングして外部に出力する。前記自動パルス発生部は出力データの発生幅を決定する待ち信号の第１論理状態から第２論理状態への遷移エッジに応答して自動パルス信号を生じる。前記出力制御信号発生部は、前記待ち信号が第１論理状態の場合に出力制御クロックに応答して前記出力制御信号をアクティブさせ、前記出力制御クロックに関係なく前記自動パルス信号に応答して前記出力制御信号をインアクティブさせる。
【００１９】
前記本発明に係る半導体メモリ装置は、内部クロック発生部と、出力制御クロック発生部、及び待ち信号発生部をさらに備える。
【００２０】
前記内部クロック発生部は、外部クロックに応答し、内部回路を制御する内部クロックを生じる。前記出力制御クロック発生部は、前記外部クロックに応答して前記出力制御クロックを生じる。前記待ち信号発生部は、前記内部クロックに応答し、出力データの発生幅を決定する前記待ち信号を生じる。
【００２１】
前記さらに他の技術的課題を達成するための本発明に係る出力制御信号発生方法は、外部クロックに応答して内部クロックを生じる内部クロック発生部と、前記外部クロックに応答して出力制御クロックを生じる出力制御クロック発生部と、出力データの発生幅を決定する待ち信号を前記内部クロックに応答して生じる待ち信号発生部と、出力制御信号がアクティブされる時にイネーブルされ前記出力制御信号がインアクティブ時にディスエーブルされる出力バッファとを備える半導体メモリ装置における出力制御信号発生方法であって、(a)前記待ち信号の第１論理状態から第１論理状態への遷移エッジに応答して自動パルス信号を生成する段階と、(b)前記待ち信号が第１論理状態の場合に出力制御クロックに応答して前記出力制御信号をアクティブさせる段階と、 (c) 前記出力制御クロックに関係なく前記自動パルス信号に応答して前記出力制御信号をインアクティブさせる段階とを備えることを特徴とする。
【００２３】
【発明の実施の形態】
以下、添付した図面を参照しながら、本発明の望ましい実施の形態例を詳しく説明する。
【００２４】
図４は、本実施の形態に係る出力バッファ制御回路を備える半導体メモリ装置の構成例を示すブロック図である。
【００２５】
図4を参照すれば、本実施の形態に係る出力バッファ制御回路を備える半導体メモリ装置は、メモリセルアレー410、出力バッファ420、出力バッファ制御回路430、内部クロック発生部440、出力制御クロック発生部450、及び待ち信号発生部460を備える。ここには、データ出力と関連する回路のみが示されている。
【００２６】
前記メモリセルアレー410はデータを貯蔵する。前記出力バッファ420は、出力制御信号PTRSTに応答して、前記メモリセルアレー410から読出された出力データDOIをバッファリングして、出力ピンDOUTを通して外部に出力する。前記出力バッファ420は、前記出力制御信号PTRSTがアクティブされた時にイネーブルされ、インアクティブされた時にディスエーブルされる。
【００２７】
特に、前記出力バッファ制御回路430は本実施の形態に係る出力制御信号発生方法によって動作し、自動パルス発生部433と出力制御信号発生部431とを含んで構成される。前記自動パルス発生部433は、待ち信号LATを入力にして自動パルス信号PRECHDQを生じるが、さらに詳しくは、前記待ち信号LATの立下りエッジに応答してポジティブ自動パルス信号PRECHDQを生じる。前記出力制御信号発生部431は、前記待ち信号LATを入力にし、出力制御クロックCLKDQ及び前記自動パルス信号PRECHDQに応答して、前記出力制御信号PTRSTを生じる。さらに詳しくは、前記出力制御信号PTRSTは、前記出力制御クロックCLKDQに応答してアクティブされ、前記自動パルス信号PRECHDQに応答してインアクティブされる。
【００２８】
前記内部クロック発生部440は、前記半導体メモリ装置の外部から入力される外部クロックCLKに応答して、内部クロックPCLKを生じる。前記内部クロックPCLKによって前記半導体メモリ装置の内部回路(図示せず)が動作する。前記出力制御クロック発生部450は、他の経路を通じて送られる前記外部クロックCLKに応答して、前記出力制御クロックCLKDQを生じる。前記待ち信号発生部460は、前記内部クロックPCLKに応答して前記待ち信号LATを生じる。前記待ち信号LATは、出力データの発生幅、すなわち前記出力データDOIが前記出力バッファ420を通して出力される期間を決定する信号である。
【００２９】
図5は、図4に示された出力バッファ制御回路の一実施の形態例を示す詳細回路図である。
【００３０】
図5を参照すれば、前記出力バッファ制御回路430は、上述のように自動パルス発生部433と出力制御信号発生部431とを備える。
【００３１】
前記自動パルス発生部433は、前記待ち信号LATを反転遅延させる反転遅延部20、及び前記待ち信号LAT及び前記反転遅延部20の出力をNORゲーティングして前記自動パルス信号PRECHDQを生じるNORゲート30を含んで構成される。ここで、前記反転遅延部20は3個のインバータ21、22、23を含んで構成されており、必要に応じて更に多数のインバータで構成することも他の論理ゲートで構成できることもあり、所定の遅延時間を持たせる。
【００３２】
したがって、前記自動パルス発生部433は、前記待ち信号LATの立下り下降エッジに応答して、前記反転遅延部20の遅延時間に相応するポジティブパルスである自動パルス信号PRECHDQを生じる。
【００３３】
一方、前記出力制御信号発生部431は、伝送ゲート11、インバータ13、14で構成されるラッチ、インバータ12、15、及びプルダウン用NMOSトランジスタ16とを含んで構成される。
【００３４】
前記伝送ゲート11は、前記出力制御クロックCLKDQに応答して前記待ち信号LATを出力端、すなわち前記ラッチの入力端Xに伝送する。前記ラッチは、前記伝送ゲート11の出力をラッチする。前記インバータ15は、前記ラッチの出力を反転させて前記出力制御信号PTRSTを生じる。特に、前記プルダウン用NMOSトランジスタ16は、前記自動パルス信号PRECHDQに応答して前記ラッチの入力端Xをプルダウンさせる。
【００３５】
したがって、前記出力制御信号PTRSTは、前記待ち信号LATが論理“ハイ”である状態で前記出力制御クロックCLKDQが最初に論理“ハイ”になる時に、前記伝送ゲート11がターンオンされるによって論理“ハイ”にアクティブされる。また、前記出力制御信号PTRSTは、前記出力制御クロックCLKDQに関係なしに前記自動パルス信号PRECHDQが論理“ハイ”にアクティブされる時に、論理“ロー”にインアクティブされる。
【００３６】
図6は、図4に示された出力バッファの一般の構成例を示す回路図である。
【００３７】
図6を参照すれば、前記出力バッファは、NANDゲート421、424、インバータ422、423、425、プルアップ用トランジスタ426、及びプルダウン用トランジスタ427とを含んで構成される。
【００３８】
前記出力バッファは、前記出力制御信号PTRSTが論理“ハイ”にアクティブされる時にイネーブルされ、論理“ロー”にインアクティブされる時にディスエーブルされる。
【００３９】
図7は、外部クロックが非正常レベルで入力された場合の、図4の本実施の形態に係る半導体メモリ装置の各信号の動作タイミング図である。
【００４０】
以下、図7に示された動作タイミング図を参照して、図4に示された本実施の形態に係る半導体メモリ装置及び出力バッファ制御回路の動作と、本実施の形態に係る出力制御信号発生方法を詳しく説明する。
【００４１】
図7を参照すれば、前記半導体メモリ装置の外部から外部クロックCLKが印加されれば、前記内部クロック発生部440が前記外部クロックCLKの位相に同期しデューティーが違う内部クロックPCLKを生じる。また、出力制御クロック発生部450は、他の経路を通じて所定の期間だけ前記外部クロックCLKの位相に同期しデューティーが違う前記出力制御クロックCLKDQを生じる。前記待ち信号発生部460は、前記内部クロックPCLKに応答して所定の期間だけ論理“ハイ”にアクティブされる前記待ち信号LATを生じる。また、前記自動パルス発生部433は、前記待ち信号LATの立下り下降エッジに応答して、前記ポジティブパルスの自動パルス信号PRECHDQを生じる。
【００４２】
これにより、前記出力制御信号発生部431の出力である前記出力制御信号PTRSTは、前記待ち信号LATが論理“ハイ”にアクティブされた状態で前記出力制御クロックCLKDQが最初に論理“ハイ”になる時点に、図5に示された伝送ゲート11がターンオンされることによって、論理“ハイ”にアクティブされる。
【００４３】
ところが、前記外部クロックCLKが非正常レベル(d部分)で入力される場合には、前記外部クロックCLKにより前記内部クロックPCLKが発生される経路と前記外部クロックCLKにより前記出力制御クロックCLKDQが発生される経路が違い、外部クロックCLKの検出条件が違うので、前記内部クロックPCLKは正常に発生されても、前記非正常外部クロックCLKにより前記出力制御クロックCLKDQが非正常に発生される場合がある。特に、前記待ち信号LATが論理“ロー”でインアクティブされる時には、前記出力制御クロックCLKDQの論理“ハイ”パルスが発生されない場合がある(e部分)。これにより、前記図5に示された伝送ゲート11がターンオンされない。
【００４４】
しかし、図4に示された本実施の形態に係る出力バッファ制御回路430では、前記待ち信号LATが論理“ロー”にインアクティブされた時に、前記自動パルス発生部433により前記ポジティブパルスの自動パルス信号PRECHDQが発生されるので、図5に示されたプルダウン用NMOSトランジスタ16がターンオンされる。これにより、図5に示されたラッチの入力端Xが論理“ロー”になることによって、前記出力制御信号PTRSTは前記出力制御クロックCLKDQに関係なく論理“ロー”にインアクティブされる。
【００４５】
以上のように、本発明を一実施の形態例を挙げて限定的に説明したが、これに限定されず、本発明の思想の範囲内で該分野の通常の知識を有する者により本願発明に対する各種変形が可能なことは自明である。
【００４６】
【発明の効果】
したがって、上述した本発明に係る半導体メモリ装置及び出力バッファ制御回路は、外部クロックが非正常レベルで入力されても正常な出力制御信号を生じることができ、出力バッファを正常にディスエーブルさせることができる。これにより、外部クロックが非正常レベルで入力されても誤動作を防止できる長所がある。
【図面の簡単な説明】
【図１】同期式DRAMにおける従来の出力バッファ及び出力バッファ制御回路の回路図である。
【図２】同期式DRAMで外部クロックが正常レベルで入力される場合の、図1に示す出力バッファ制御回路の各信号の動作タイミング図である。
【図３】同期式DRAMで外部クロックが非正常レベルで入力される場合の、図1に示す出力バッファ制御回路の各信号の動作タイミング図である。
【図４】本実施の形態に係る出力バッファ制御回路を備える半導体メモリ装置の概略ブロック図である。
【図５】図4に示す出力バッファ制御回路の一実施の形態例を示す詳細回路図である。
【図６】図4に示す出力バッファの一般の構成例を示す回路図である。
【図７】外部クロックが非正常レベルで入力される場合の、図4の本実施の形態に係る半導体メモリ装置の各信号の動作タイミング図である。
【符号の説明】
410: メモリセルアレー
420: 出力バッファ
430: 出力バッファ制御回路
431: 出力制御信号発生部
433: 自動パルス発生部
440: 内部クロック発生部
450: 出力制御クロック発生部
460: 待ち信号発生部
CLK: 外部クロック
CLKDQ: 出力制御クロック
DOI: 出力データ
LAT: 待ち信号
PCLK: 内部クロック
PRECHDQ: 自動パルス信号
PTRST: 出力制御信号
Claims (14)
- 外部クロックに応答して内部クロックを生じる内部クロック発生部と、前記外部クロックに応答して出力制御クロックを生じる出力制御クロック発生部と、出力データの発生幅を決定する待ち信号を前記内部クロックに応答して生じる待ち信号発生部と、前記待ち信号を入力にし、前記出力制御クロックに応答して出力制御信号を生じる出力制御信号発生部と、前記出力制御信号がアクティブされる時にイネーブルされ前記出力制御信号がインアクティブされる時にディスエーブルされる出力バッファとを備える半導体メモリ装置における出力バッファ制御回路であって、
前記待ち信号の第１論理状態から第２論理状態への遷移エッジに応答して自動パルス信号を生じる自動パルス発生部を備え、
前記出力制御信号発生部は、前記待ち信号が第１論理状態の場合に前記出力制御クロックに応答して前記出力制御信号をアクティブさせ、前記出力制御クロックに関係なく前記自動パルス信号に応答して前記出力制御信号をインアクティブさせることを特徴とする出力バッファ制御回路。 - 前記自動パルス発生部は、
前記待ち信号を反転遅延させる反転遅延部と、
前記待ち信号及び前記反転遅延部の出力をNORゲーティングして前記自動パルス信号を生じるNORゲートとを備えることを特徴とする請求項1に記載の出力バッファ制御回路。 - 前記出力制御信号発生部は、
前記出力制御クロックに応答して前記待ち信号を出力端に伝送する伝送ゲートと、
前記伝送ゲートの出力をラッチするラッチと、
前記ラッチの出力を反転させて前記出力制御信号を生じるインバータと、
前記自動パルス信号に応答して、前記ラッチの入力端をプルダウンさせるプルダウントランジスタとを備えることを特徴とする請求項1に記載の出力バッファ制御回路。 - 半導体メモリ装置の出力バッファをイネーブル及びディスエーブルするための出力制御信号を生じる出力バッファ制御回路において、
出力データの発生幅を決定する入力信号の第１論理状態から第２論理状態への遷移エッジに応答して自動パルス信号を生じる自動パルス発生部と、
前記入力信号が第１論理状態の場合に出力制御クロックに応答して前記出力制御信号をアクティブさせ、前記出力制御クロックに関係なく前記自動パルス信号に応答して前記出力制御信号をインアクティブさせる出力制御信号発生部とを備えることを特徴とする出力バッファ制御回路。 - 前記自動パルス発生部は、
前記入力信号を反転遅延させる反転遅延部と、
前記入力信号及び前記反転遅延部の出力をNORゲーティングして前記自動パルス信号を生じるNORゲートとを備えることを特徴とする請求項4に記載の出力バッファ制御回路。 - 前記出力制御信号発生部は、
前記出力制御クロックに応答して前記入力信号を出力端に伝送する伝送ゲートと、
前記伝送ゲートの出力をラッチするラッチと、
前記ラッチの出力を反転させて前記出力制御信号を生じるインバータと、
前記自動パルス信号に応答して、前記ラッチの入力端をプルダウンさせるプルダウントランジスタとを備えることを特徴とする請求項4に記載の出力バッファ制御回路。 - メモリセルアレーと、
出力制御信号に応答して前記メモリセルアレーから読出された出力データをバッファリングして外部に出力する出力バッファと、
出力データの発生幅を決定する待ち信号の第１論理状態から第２論理状態への遷移エッジに応答して自動パルス信号を生じる自動パルス発生部と、
前記待ち信号が第１論理状態の場合に出力制御クロックに応答して前記出力制御信号をアクティブさせ、前記出力制御クロックに関係なく前記自動パルス信号に応答して前記出力制御信号をインアクティブさせる出力制御信号発生部とを備えることを特徴とする半導体メモリ装置。 - 外部クロックに応答し、内部回路を制御する内部クロックを生じる内部クロック発生部と、
前記外部クロックに応答し、前記出力制御クロックを生じる出力制御クロック発生部と、
前記内部クロックに応答し、前記待ち信号を生じる待ち信号発生部をさらに備えることを特徴とする請求項7に記載の半導体メモリ装置。 - 前記自動パルス発生部は、
前記待ち信号を反転遅延させる反転遅延部と、
前記待ち信号及び前記反転遅延部の出力をNORゲーティングして前記自動パルス信号を生じるNORゲートとを備えることを特徴とする請求項7に記載の半導体メモリ装置。 - 前記出力制御信号発生部は、
前記出力制御クロックに応答して前記待ち信号を出力端に伝送する伝送ゲートと、
前記伝送ゲートの出力をラッチするラッチと、
前記ラッチの出力を反転させて前記出力制御信号を生じるインバータと、
前記自動パルス信号に応答して、前記ラッチの入力端をプルダウンさせるプルダウントランジスタとを備えることを特徴とする請求項7に記載の半導体メモリ装置。 - 外部クロックに応答して内部クロックを生じる内部クロック発生部と、前記外部クロックに応答して出力制御クロックを生じる出力制御クロック発生部と、出力データの発生幅を決定する待ち信号を前記内部クロックに応答して生じる待ち信号発生部と、出力制御信号がアクティブされる時にイネーブルされ前記出力制御信号がインアクティブ時にディスエーブルされる出力バッファとを備える半導体メモリ装置における出力制御信号発生方法であって、
(a)前記待ち信号の第１論理状態から第１論理状態への遷移エッジに応答して自動パルス信号を生成する段階と、
(b)前記待ち信号が第１論理状態の場合に出力制御クロックに応答して前記出力制御信号をアクティブさせる段階と、
(c) 前記出力制御クロックに関係なく前記自動パルス信号に応答して前記出力制御信号をインアクティブさせる段階とを備えることを特徴とする出力制御信号発生方法。 - 前記(a)段階は、
前記待ち信号を反転遅延させる段階と、
前記待ち信号及び前記反転遅延部の出力を論理和し、その結果を反転させて前記自動パルス信号として出力する段階とを含むことを特徴とする請求項11に記載の出力制御信号発生方法。 - 前記(b)段階は、
前記出力制御クロックに応答して前記待ち信号を伝送する段階と、
前記伝送された値をラッチする段階と、
前記ラッチされた値を反転させて前記出力制御信号を出力する段階と、
前記自動パルス信号に応答して、前記伝送された値を論理ローにさせる段階とを含むことを特徴とする請求項14に記載の出力制御信号発生方法。 - 外部クロックに応答して生成される内部クロックと出力期間中に生成される出力制御クロックに同期して生成された出力制御信号が、アクティブの時にイネーブルされインアクティブの時にディスエーブルされる出力バッファを備える半導体メモリ装置における出力制御信号発生方法であって、
前記内部クロックに同期してデータの出力期間に対応する所定期間だけ出力される待ち信号の第１論理状態から第２論理状態への遷移をトリガにして、自動パルス信号を生成し、
前記出力制御信号を、前記待ち信号が第１論理状態の場合に前記出力制御クロックに応答してアクティブさせ、前記出力制御クロックに関係なく前記自動パルス信号によりインアクティブさせることを特徴とする出力制御信号発生方法。
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