JP2000076860A - 半導体メモリ装置における出力制御信号発生方法と出力バッファ制御回路、及びその半導体メモリ装置 - Google Patents
半導体メモリ装置における出力制御信号発生方法と出力バッファ制御回路、及びその半導体メモリ装置Info
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Abstract
(57)【要約】
【課題】 半導体メモリ装置において外部クロックが非
正常レベルで入力されても正常出力制御信号を生じるこ
とのできる半導体メモリ装置における出力制御信号発生
方法と出力バッファ制御回路、及びその半導体メモリ装
置を提供する。 【解決手段】 本発明の出力制御信号発生方法によって
動作される出力バッファ制御回路430は、自動パルス発
生部433及び出力制御信号発生部431を備える。自動パル
ス発生部は、待ち信号LATを入力にして自動パルス信号P
RECHDQを生じる。出力制御信号発生部は、待ち信号LAT
を入力にし、出力制御クロックCLKDQに応答してアクテ
ィブされ自動パルス信号PRECHDQに応答してインアクテ
ィブされる出力制御信号PTRSTを生じる。出力バッファ4
20は、出力制御信号がアクティブされる時にイネーブル
されインアクティブされる時にディスエーブルされる。
これにより、外部クロックCLKが非正常レベルに入力さ
れても誤動作が防止できる。
正常レベルで入力されても正常出力制御信号を生じるこ
とのできる半導体メモリ装置における出力制御信号発生
方法と出力バッファ制御回路、及びその半導体メモリ装
置を提供する。 【解決手段】 本発明の出力制御信号発生方法によって
動作される出力バッファ制御回路430は、自動パルス発
生部433及び出力制御信号発生部431を備える。自動パル
ス発生部は、待ち信号LATを入力にして自動パルス信号P
RECHDQを生じる。出力制御信号発生部は、待ち信号LAT
を入力にし、出力制御クロックCLKDQに応答してアクテ
ィブされ自動パルス信号PRECHDQに応答してインアクテ
ィブされる出力制御信号PTRSTを生じる。出力バッファ4
20は、出力制御信号がアクティブされる時にイネーブル
されインアクティブされる時にディスエーブルされる。
これにより、外部クロックCLKが非正常レベルに入力さ
れても誤動作が防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に半導体メモリ装置における出力制御信号発生
方法と出力バッファ制御回路、及びその半導体メモリ装
置に関する。
係り、特に半導体メモリ装置における出力制御信号発生
方法と出力バッファ制御回路、及びその半導体メモリ装
置に関する。
【０００２】
【従来の技術】最近、高速動作を実現するために同期式
DRAM(Synchronous DRAM）が開発され、この同期式DRAM
はシステムクロック、すなわち外部クロックに同期して
動作する。同期式DRAMでは、外部クロックにより所定の
経路を通じて内部クロックが発生され、前記内部クロッ
クにより内部回路が制御される。また、前記外部クロッ
クにより他の所定の経路を通じて出力制御クロックが発
生されて、前記出力制御クロックにより出力バッファが
制御される。
DRAM(Synchronous DRAM）が開発され、この同期式DRAM
はシステムクロック、すなわち外部クロックに同期して
動作する。同期式DRAMでは、外部クロックにより所定の
経路を通じて内部クロックが発生され、前記内部クロッ
クにより内部回路が制御される。また、前記外部クロッ
クにより他の所定の経路を通じて出力制御クロックが発
生されて、前記出力制御クロックにより出力バッファが
制御される。
【０００３】図1は、同期式DRAMにおける従来の出力バ
ッファ及び出力バッファ制御回路の回路図である。
ッファ及び出力バッファ制御回路の回路図である。
【０００４】図1を参照すれば、出力バッファ130は、出
力制御信号PTRSTに応答して、出力データDOIを出力ピン
DOUTを通して外部に出力する。出力バッファ制御回路11
0は、待ち(Latency)信号LATの入力を出力制御クロックC
LKDQで制御して、前記出力制御信号PTRSTを生じる。前
記待ち信号LATは、出力データの発生幅、すなわち前記
出力データDOIが出力できる期間を決定する信号であっ
て、前記内部クロックにより発生される。
力制御信号PTRSTに応答して、出力データDOIを出力ピン
DOUTを通して外部に出力する。出力バッファ制御回路11
0は、待ち(Latency)信号LATの入力を出力制御クロックC
LKDQで制御して、前記出力制御信号PTRSTを生じる。前
記待ち信号LATは、出力データの発生幅、すなわち前記
出力データDOIが出力できる期間を決定する信号であっ
て、前記内部クロックにより発生される。
【０００５】図2は、同期式DRAMで外部クロックが正常
レベルで入力された場合の、図1に示された出力バッフ
ァ制御回路の各信号の動作タイミング図である。
レベルで入力された場合の、図1に示された出力バッフ
ァ制御回路の各信号の動作タイミング図である。
【０００６】図2を参照すれば、外部クロックCLKが正常
レベルで入力される場合には、前記外部クロックCLKに
より内部クロックPCLK及び出力制御クロックCLKDQが正
常に発生される。これにより、前記出力制御信号PTRST
は、前記待ち信号LATが論理“ロー”にインアクティブ
される時に、正常に論理“ハイ”から論理“ロー”にイ
ンアクティブされる。したがって、前記出力バッファ13
0は正常動作を遂行する。すなわち、前記出力バッファ1
30からのデータの出力は、前記出力制御信号PTRSTが論
理“ハイ”にアクティブされる時にイネーブルされ、論
理“ロー”にインアクティブされる時にディスエーブル
される。
レベルで入力される場合には、前記外部クロックCLKに
より内部クロックPCLK及び出力制御クロックCLKDQが正
常に発生される。これにより、前記出力制御信号PTRST
は、前記待ち信号LATが論理“ロー”にインアクティブ
される時に、正常に論理“ハイ”から論理“ロー”にイ
ンアクティブされる。したがって、前記出力バッファ13
0は正常動作を遂行する。すなわち、前記出力バッファ1
30からのデータの出力は、前記出力制御信号PTRSTが論
理“ハイ”にアクティブされる時にイネーブルされ、論
理“ロー”にインアクティブされる時にディスエーブル
される。
【０００７】図3は、同期式DRAMで外部クロックが非正
常レベルで入力された場合の、図1に示された出力バッ
ファ制御回路の各信号の動作タイミング図である。
常レベルで入力された場合の、図1に示された出力バッ
ファ制御回路の各信号の動作タイミング図である。
【０００８】図3を参照すれば、外部クロックCLKが非正
常レベル(a部分)で入力された場合には、前記外部クロ
ックCLKにより前記内部クロックPCLKが発生される経路
と前記外部クロックCLKにより前記出力制御クロックCLK
DQが発生される経路とが違い、外部クロックCLKの検出
条件が違うので、前記内部クロックPCLKは正常に発生さ
れても、前記非正常な外部クロックCLKにより前記出力
制御クロックCLKDQが非正常に発生される場合がある(例
えば、b部分のように、論理“ハイ”パルスが発生され
ない)。これにより、前記出力バッファ制御回路110の伝
送ゲート111がターンオンできないために、特に前記待
ち信号LATが論理“ロー”にインアクティブされる時点
で前記出力制御クロックCLKDQの非正常が発生すると、
前記出力制御信号PTRSTは前記待ち信号LATが論理“ロ
ー”にインアクティブされても論理“ハイ”から論理
“ロー”にインアクティブできなくて(c部分)、続けて
論理“ハイ”状態を保持するようになる。したがって、
前記出力バッファ130がディスエーブルできなくなる。
常レベル(a部分)で入力された場合には、前記外部クロ
ックCLKにより前記内部クロックPCLKが発生される経路
と前記外部クロックCLKにより前記出力制御クロックCLK
DQが発生される経路とが違い、外部クロックCLKの検出
条件が違うので、前記内部クロックPCLKは正常に発生さ
れても、前記非正常な外部クロックCLKにより前記出力
制御クロックCLKDQが非正常に発生される場合がある(例
えば、b部分のように、論理“ハイ”パルスが発生され
ない)。これにより、前記出力バッファ制御回路110の伝
送ゲート111がターンオンできないために、特に前記待
ち信号LATが論理“ロー”にインアクティブされる時点
で前記出力制御クロックCLKDQの非正常が発生すると、
前記出力制御信号PTRSTは前記待ち信号LATが論理“ロ
ー”にインアクティブされても論理“ハイ”から論理
“ロー”にインアクティブできなくて(c部分)、続けて
論理“ハイ”状態を保持するようになる。したがって、
前記出力バッファ130がディスエーブルできなくなる。
【０００９】すなわち、同期式DRAMで前記従来の出力バ
ッファ制御回路は、外部クロックが待ち信号LATの終了
時に非正常レベルで入力される場合に、出力バッファを
ディスエーブルさせられないという問題点を持ってい
る。これにより誤動作が発生する。
ッファ制御回路は、外部クロックが待ち信号LATの終了
時に非正常レベルで入力される場合に、出力バッファを
ディスエーブルさせられないという問題点を持ってい
る。これにより誤動作が発生する。
【００１０】
【発明が解決しようとする課題】したがって、本発明が
果たそうとする技術的課題は、同期式DRAMのような半導
体メモリ装置において、外部クロックが非正常レベルで
入力されても正常出力制御信号を発生できる出力バッフ
ァ制御回路を提供するところにある。
果たそうとする技術的課題は、同期式DRAMのような半導
体メモリ装置において、外部クロックが非正常レベルで
入力されても正常出力制御信号を発生できる出力バッフ
ァ制御回路を提供するところにある。
【００１１】本発明が果たそうとする他の技術的課題
は、外部クロックが非正常レベルで入力されても正常出
力制御信号を発生できる出力バッファ制御回路を備える
半導体メモリ装置を提供するところにある。
は、外部クロックが非正常レベルで入力されても正常出
力制御信号を発生できる出力バッファ制御回路を備える
半導体メモリ装置を提供するところにある。
【００１２】本発明が果たそうとするさらに他の技術的
課題は、同期式DRAMのような半導体メモリ装置におい
て、外部クロックが非正常レベルで入力されても正常出
力制御信号を発生できる出力制御信号発生方法を提供す
るところにある。
課題は、同期式DRAMのような半導体メモリ装置におい
て、外部クロックが非正常レベルで入力されても正常出
力制御信号を発生できる出力制御信号発生方法を提供す
るところにある。
【００１３】
【課題を解決するための手段】前記技術的課題を達成す
るための本発明に係る出力バッファ制御回路は、半導体
メモリ装置の出力バッファをイネーブル及びディスエー
ブルするための出力制御信号を生じる出力バッファ制御
回路において、自動パルス発生部及び出力制御信号発生
部を備えることを特徴とする。
るための本発明に係る出力バッファ制御回路は、半導体
メモリ装置の出力バッファをイネーブル及びディスエー
ブルするための出力制御信号を生じる出力バッファ制御
回路において、自動パルス発生部及び出力制御信号発生
部を備えることを特徴とする。
【００１４】前記自動パルス発生部は待ち信号を入力と
して自動パルス信号を生じる。前記出力制御発煎発生部
は、前記待ち信号を入力にし、出力制御クロック及び前
記自動パルス信号に応答して前記出力制御信号を生じ
る。
して自動パルス信号を生じる。前記出力制御発煎発生部
は、前記待ち信号を入力にし、出力制御クロック及び前
記自動パルス信号に応答して前記出力制御信号を生じ
る。
【００１５】前記出力制御信号は前記出力制御クロック
に応答してアクティブされ前記自動パルス信号に応答し
てイナクティブされる。
に応答してアクティブされ前記自動パルス信号に応答し
てイナクティブされる。
【００１６】前記待ち信号は、出力データの発生幅を決
定する信号として内部クロックに応答して発生される信
号である。前記内部クロックは、前記半導体メモリ装置
の内部回路を制御する信号であって前記半導体メモリ装
置の外部から入力される外部クロックに応答して発生さ
れる信号である。前記出力制御クロックは、前記出力バ
ッファを制御するための信号であって前記外部クロック
に応答して発生される信号である。
定する信号として内部クロックに応答して発生される信
号である。前記内部クロックは、前記半導体メモリ装置
の内部回路を制御する信号であって前記半導体メモリ装
置の外部から入力される外部クロックに応答して発生さ
れる信号である。前記出力制御クロックは、前記出力バ
ッファを制御するための信号であって前記外部クロック
に応答して発生される信号である。
【００１７】前記他の技術的課題を達成するための本発
明による半導体メモリ装置は、メモリセルアレーと、出
力バッファと、自動パルス発生部、及び出力制御信号発
生部とを備えることを特徴とする。
明による半導体メモリ装置は、メモリセルアレーと、出
力バッファと、自動パルス発生部、及び出力制御信号発
生部とを備えることを特徴とする。
【００１８】前記出力バッファは出力制御信号に応答し
て前記メモリセルアレーから読出された出力データをバ
ッファリングして外部に出力する。前記自動パルス発生
部は待ち信号を入力にして自動パルス信号を生じる。前
記出力制御信号発生部は、前記待ち信号を入力にし、出
力制御クロック及び前記自動パルス信号に応答して前記
出力制御信号を生じる。前記出力制御信号は、前記出力
制御クロックに応答してアクティブされ前記自動パルス
信号に応答してイナクティブされる。
て前記メモリセルアレーから読出された出力データをバ
ッファリングして外部に出力する。前記自動パルス発生
部は待ち信号を入力にして自動パルス信号を生じる。前
記出力制御信号発生部は、前記待ち信号を入力にし、出
力制御クロック及び前記自動パルス信号に応答して前記
出力制御信号を生じる。前記出力制御信号は、前記出力
制御クロックに応答してアクティブされ前記自動パルス
信号に応答してイナクティブされる。
【００１９】前記本発明に係る半導体メモリ装置は、内
部クロック発生部と、出力制御クロック発生部、及び待
ち信号発生部をさらに備える。
部クロック発生部と、出力制御クロック発生部、及び待
ち信号発生部をさらに備える。
【００２０】前記内部クロック発生部は、外部クロック
に応答し、内部回路を制御する内部クロックを生じる。
前記出力制御クロック発生部は、前記外部クロックに応
答して前記出力制御クロックを生じる。前記待ち信号発
生部は、前記内部クロックに応答し、出力データの発生
幅を決定する前記待ち信号を生じる。
に応答し、内部回路を制御する内部クロックを生じる。
前記出力制御クロック発生部は、前記外部クロックに応
答して前記出力制御クロックを生じる。前記待ち信号発
生部は、前記内部クロックに応答し、出力データの発生
幅を決定する前記待ち信号を生じる。
【００２１】前記さらに他の技術的課題を達成するため
の本発明に係る出力制御信号発生方法は、外部クロック
に応答して内部クロックを生じる内部クロック発生部
と、前記外部クロックに応答して出力制御クロックを生
じる出力制御クロック発生部、出力データの発生幅を決
定する待ち信号を前記内部クロックに応答して生じる待
ち信号発生部、及び出力制御信号がアクティブされる時
イネーブルされ前記出力制御信号がイナクティブされる
時ディスエーブルされる出力バッファを備える半導体メ
モリ装置に対する出力制御信号発生方法において、(a)
前記待ち信号を入力にして自動パルス信号を生じる段
階、及び(b)前記待ち信号を入力にし、前記出力制御ク
ロック及び前記自動パルス信号に応答して前記出力制御
信号を生じる段階とを備えることを特徴とする。
の本発明に係る出力制御信号発生方法は、外部クロック
に応答して内部クロックを生じる内部クロック発生部
と、前記外部クロックに応答して出力制御クロックを生
じる出力制御クロック発生部、出力データの発生幅を決
定する待ち信号を前記内部クロックに応答して生じる待
ち信号発生部、及び出力制御信号がアクティブされる時
イネーブルされ前記出力制御信号がイナクティブされる
時ディスエーブルされる出力バッファを備える半導体メ
モリ装置に対する出力制御信号発生方法において、(a)
前記待ち信号を入力にして自動パルス信号を生じる段
階、及び(b)前記待ち信号を入力にし、前記出力制御ク
ロック及び前記自動パルス信号に応答して前記出力制御
信号を生じる段階とを備えることを特徴とする。
【００２２】前記出力制御信号は、前記出力制御クロッ
クに応答してアクティブされ前記自動パルス信号に応答
してイナクティブされる。
クに応答してアクティブされ前記自動パルス信号に応答
してイナクティブされる。
【００２３】
【発明の実施の形態】以下、添付した図面を参照しなが
ら、本発明の望ましい実施の形態例を詳しく説明する。
ら、本発明の望ましい実施の形態例を詳しく説明する。
【００２４】図４は、本実施の形態に係る出力バッファ
制御回路を備える半導体メモリ装置の構成例を示すブロ
ック図である。
制御回路を備える半導体メモリ装置の構成例を示すブロ
ック図である。
【００２５】図4を参照すれば、本実施の形態に係る出
力バッファ制御回路を備える半導体メモリ装置は、メモ
リセルアレー410、出力バッファ420、出力バッファ制御
回路430、内部クロック発生部440、出力制御クロック発
生部450、及び待ち信号発生部460を備える。ここには、
データ出力と関連する回路のみが示されている。
力バッファ制御回路を備える半導体メモリ装置は、メモ
リセルアレー410、出力バッファ420、出力バッファ制御
回路430、内部クロック発生部440、出力制御クロック発
生部450、及び待ち信号発生部460を備える。ここには、
データ出力と関連する回路のみが示されている。
【００２６】前記メモリセルアレー410はデータを貯蔵
する。前記出力バッファ420は、出力制御信号PTRSTに応
答して、前記メモリセルアレー410から読出された出力
データDOIをバッファリングして、出力ピンDOUTを通し
て外部に出力する。前記出力バッファ420は、前記出力
制御信号PTRSTがアクティブされた時にイネーブルさ
れ、インアクティブされた時にディスエーブルされる。
する。前記出力バッファ420は、出力制御信号PTRSTに応
答して、前記メモリセルアレー410から読出された出力
データDOIをバッファリングして、出力ピンDOUTを通し
て外部に出力する。前記出力バッファ420は、前記出力
制御信号PTRSTがアクティブされた時にイネーブルさ
れ、インアクティブされた時にディスエーブルされる。
【００２７】特に、前記出力バッファ制御回路430は本
実施の形態に係る出力制御信号発生方法によって動作
し、自動パルス発生部433と出力制御信号発生部431とを
含んで構成される。前記自動パルス発生部433は、待ち
信号LATを入力にして自動パルス信号PRECHDQを生じる
が、さらに詳しくは、前記待ち信号LATの立下りエッジ
に応答してポジティブ自動パルス信号PRECHDQを生じ
る。前記出力制御信号発生部431は、前記待ち信号LATを
入力にし、出力制御クロックCLKDQ及び前記自動パルス
信号PRECHDQに応答して、前記出力制御信号PTRSTを生じ
る。さらに詳しくは、前記出力制御信号PTRSTは、前記
出力制御クロックCLKDQに応答してアクティブされ、前
記自動パルス信号PRECHDQに応答してインアクティブさ
れる。
実施の形態に係る出力制御信号発生方法によって動作
し、自動パルス発生部433と出力制御信号発生部431とを
含んで構成される。前記自動パルス発生部433は、待ち
信号LATを入力にして自動パルス信号PRECHDQを生じる
が、さらに詳しくは、前記待ち信号LATの立下りエッジ
に応答してポジティブ自動パルス信号PRECHDQを生じ
る。前記出力制御信号発生部431は、前記待ち信号LATを
入力にし、出力制御クロックCLKDQ及び前記自動パルス
信号PRECHDQに応答して、前記出力制御信号PTRSTを生じ
る。さらに詳しくは、前記出力制御信号PTRSTは、前記
出力制御クロックCLKDQに応答してアクティブされ、前
記自動パルス信号PRECHDQに応答してインアクティブさ
れる。
【００２８】前記内部クロック発生部440は、前記半導
体メモリ装置の外部から入力される外部クロックCLKに
応答して、内部クロックPCLKを生じる。前記内部クロッ
クPCLKによって前記半導体メモリ装置の内部回路(図示
せず)が動作する。前記出力制御クロック発生部450は、
他の経路を通じて送られる前記外部クロックCLKに応答
して、前記出力制御クロックCLKDQを生じる。前記待ち
信号発生部460は、前記内部クロックPCLKに応答して前
記待ち信号LATを生じる。前記待ち信号LATは、出力デー
タの発生幅、すなわち前記出力データDOIが前記出力バ
ッファ420を通して出力される期間を決定する信号であ
る。
体メモリ装置の外部から入力される外部クロックCLKに
応答して、内部クロックPCLKを生じる。前記内部クロッ
クPCLKによって前記半導体メモリ装置の内部回路(図示
せず)が動作する。前記出力制御クロック発生部450は、
他の経路を通じて送られる前記外部クロックCLKに応答
して、前記出力制御クロックCLKDQを生じる。前記待ち
信号発生部460は、前記内部クロックPCLKに応答して前
記待ち信号LATを生じる。前記待ち信号LATは、出力デー
タの発生幅、すなわち前記出力データDOIが前記出力バ
ッファ420を通して出力される期間を決定する信号であ
る。
【００２９】図5は、図4に示された出力バッファ制御回
路の一実施の形態例を示す詳細回路図である。
路の一実施の形態例を示す詳細回路図である。
【００３０】図5を参照すれば、前記出力バッファ制御
回路430は、上述のように自動パルス発生部433と出力制
御信号発生部431とを備える。
回路430は、上述のように自動パルス発生部433と出力制
御信号発生部431とを備える。
【００３１】前記自動パルス発生部433は、前記待ち信
号LATを反転遅延させる反転遅延部20、及び前記待ち信
号LAT及び前記反転遅延部20の出力をNORゲーティングし
て前記自動パルス信号PRECHDQを生じるNORゲート30を含
んで構成される。ここで、前記反転遅延部20は3個のイ
ンバータ21、22、23を含んで構成されており、必要に応
じて更に多数のインバータで構成することも他の論理ゲ
ートで構成できることもあり、所定の遅延時間を持たせ
る。
号LATを反転遅延させる反転遅延部20、及び前記待ち信
号LAT及び前記反転遅延部20の出力をNORゲーティングし
て前記自動パルス信号PRECHDQを生じるNORゲート30を含
んで構成される。ここで、前記反転遅延部20は3個のイ
ンバータ21、22、23を含んで構成されており、必要に応
じて更に多数のインバータで構成することも他の論理ゲ
ートで構成できることもあり、所定の遅延時間を持たせ
る。
【００３２】したがって、前記自動パルス発生部433
は、前記待ち信号LATの立下り下降エッジに応答して、
前記反転遅延部20の遅延時間に相応するポジティブパル
スである自動パルス信号PRECHDQを生じる。
は、前記待ち信号LATの立下り下降エッジに応答して、
前記反転遅延部20の遅延時間に相応するポジティブパル
スである自動パルス信号PRECHDQを生じる。
【００３３】一方、前記出力制御信号発生部431は、伝
送ゲート11、インバータ13、14で構成されるラッチ、イ
ンバータ12、15、及びプルダウン用NMOSトランジスタ16
とを含んで構成される。
送ゲート11、インバータ13、14で構成されるラッチ、イ
ンバータ12、15、及びプルダウン用NMOSトランジスタ16
とを含んで構成される。
【００３４】前記伝送ゲート11は、前記出力制御クロッ
クCLKDQに応答して前記待ち信号LATを出力端、すなわち
前記ラッチの入力端Xに伝送する。前記ラッチは、前記
伝送ゲート11の出力をラッチする。前記インバータ15
は、前記ラッチの出力を反転させて前記出力制御信号PT
RSTを生じる。特に、前記プルダウン用NMOSトランジス
タ16は、前記自動パルス信号PRECHDQに応答して前記ラ
ッチの入力端Xをプルダウンさせる。
クCLKDQに応答して前記待ち信号LATを出力端、すなわち
前記ラッチの入力端Xに伝送する。前記ラッチは、前記
伝送ゲート11の出力をラッチする。前記インバータ15
は、前記ラッチの出力を反転させて前記出力制御信号PT
RSTを生じる。特に、前記プルダウン用NMOSトランジス
タ16は、前記自動パルス信号PRECHDQに応答して前記ラ
ッチの入力端Xをプルダウンさせる。
【００３５】したがって、前記出力制御信号PTRSTは、
前記待ち信号LATが論理“ハイ”である状態で前記出力
制御クロックCLKDQが最初に論理“ハイ”になる時に、
前記伝送ゲート11がターンオンされるによって論理“ハ
イ”にアクティブされる。また、前記出力制御信号PTRS
Tは、前記出力制御クロックCLKDQに関係なしに前記自動
パルス信号PRECHDQが論理“ハイ”にアクティブされる
時に、論理“ロー”にインアクティブされる。
前記待ち信号LATが論理“ハイ”である状態で前記出力
制御クロックCLKDQが最初に論理“ハイ”になる時に、
前記伝送ゲート11がターンオンされるによって論理“ハ
イ”にアクティブされる。また、前記出力制御信号PTRS
Tは、前記出力制御クロックCLKDQに関係なしに前記自動
パルス信号PRECHDQが論理“ハイ”にアクティブされる
時に、論理“ロー”にインアクティブされる。
【００３６】図6は、図4に示された出力バッファの一般
の構成例を示す回路図である。
の構成例を示す回路図である。
【００３７】図6を参照すれば、前記出力バッファは、N
ANDゲート421、424、インバータ422、423、425、プルア
ップ用トランジスタ426、及びプルダウン用トランジス
タ427とを含んで構成される。
ANDゲート421、424、インバータ422、423、425、プルア
ップ用トランジスタ426、及びプルダウン用トランジス
タ427とを含んで構成される。
【００３８】前記出力バッファは、前記出力制御信号PT
RSTが論理“ハイ”にアクティブされる時にイネーブル
され、論理“ロー”にインアクティブされる時にディス
エーブルされる。
RSTが論理“ハイ”にアクティブされる時にイネーブル
され、論理“ロー”にインアクティブされる時にディス
エーブルされる。
【００３９】図7は、外部クロックが非正常レベルで入
力された場合の、図4の本実施の形態に係る半導体メモ
リ装置の各信号の動作タイミング図である。
力された場合の、図4の本実施の形態に係る半導体メモ
リ装置の各信号の動作タイミング図である。
【００４０】以下、図7に示された動作タイミング図を
参照して、図4に示された本実施の形態に係る半導体メ
モリ装置及び出力バッファ制御回路の動作と、本実施の
形態に係る出力制御信号発生方法を詳しく説明する。
参照して、図4に示された本実施の形態に係る半導体メ
モリ装置及び出力バッファ制御回路の動作と、本実施の
形態に係る出力制御信号発生方法を詳しく説明する。
【００４１】図7を参照すれば、前記半導体メモリ装置
の外部から外部クロックCLKが印加されれば、前記内部
クロック発生部440が前記外部クロックCLKの位相に同期
しデューティーが違う内部クロックPCLKを生じる。ま
た、出力制御クロック発生部450は、他の経路を通じて
所定の期間だけ前記外部クロックCLKの位相に同期しデ
ューティーが違う前記出力制御クロックCLKDQを生じ
る。前記待ち信号発生部460は、前記内部クロックPCLK
に応答して所定の期間だけ論理“ハイ”にアクティブさ
れる前記待ち信号LATを生じる。また、前記自動パルス
発生部433は、前記待ち信号LATの立下り下降エッジに応
答して、前記ポジティブパルスの自動パルス信号PRECHD
Qを生じる。
の外部から外部クロックCLKが印加されれば、前記内部
クロック発生部440が前記外部クロックCLKの位相に同期
しデューティーが違う内部クロックPCLKを生じる。ま
た、出力制御クロック発生部450は、他の経路を通じて
所定の期間だけ前記外部クロックCLKの位相に同期しデ
ューティーが違う前記出力制御クロックCLKDQを生じ
る。前記待ち信号発生部460は、前記内部クロックPCLK
に応答して所定の期間だけ論理“ハイ”にアクティブさ
れる前記待ち信号LATを生じる。また、前記自動パルス
発生部433は、前記待ち信号LATの立下り下降エッジに応
答して、前記ポジティブパルスの自動パルス信号PRECHD
Qを生じる。
【００４２】これにより、前記出力制御信号発生部431
の出力である前記出力制御信号PTRSTは、前記待ち信号L
ATが論理“ハイ”にアクティブされた状態で前記出力制
御クロックCLKDQが最初に論理“ハイ”になる時点に、
図5に示された伝送ゲート11がターンオンされることに
よって、論理“ハイ”にアクティブされる。
の出力である前記出力制御信号PTRSTは、前記待ち信号L
ATが論理“ハイ”にアクティブされた状態で前記出力制
御クロックCLKDQが最初に論理“ハイ”になる時点に、
図5に示された伝送ゲート11がターンオンされることに
よって、論理“ハイ”にアクティブされる。
【００４３】ところが、前記外部クロックCLKが非正常
レベル(d部分)で入力される場合には、前記外部クロッ
クCLKにより前記内部クロックPCLKが発生される経路と
前記外部クロックCLKにより前記出力制御クロックCLKDQ
が発生される経路が違い、外部クロックCLKの検出条件
が違うので、前記内部クロックPCLKは正常に発生されて
も、前記非正常外部クロックCLKにより前記出力制御ク
ロックCLKDQが非正常に発生される場合がある。特に、
前記待ち信号LATが論理“ロー”でインアクティブされ
る時には、前記出力制御クロックCLKDQの論理“ハイ”
パルスが発生されない場合がある(e部分)。これによ
り、前記図5に示された伝送ゲート11がターンオンされ
ない。
レベル(d部分)で入力される場合には、前記外部クロッ
クCLKにより前記内部クロックPCLKが発生される経路と
前記外部クロックCLKにより前記出力制御クロックCLKDQ
が発生される経路が違い、外部クロックCLKの検出条件
が違うので、前記内部クロックPCLKは正常に発生されて
も、前記非正常外部クロックCLKにより前記出力制御ク
ロックCLKDQが非正常に発生される場合がある。特に、
前記待ち信号LATが論理“ロー”でインアクティブされ
る時には、前記出力制御クロックCLKDQの論理“ハイ”
パルスが発生されない場合がある(e部分)。これによ
り、前記図5に示された伝送ゲート11がターンオンされ
ない。
【００４４】しかし、図4に示された本実施の形態に係
る出力バッファ制御回路430では、前記待ち信号LATが論
理“ロー”にインアクティブされた時に、前記自動パル
ス発生部433により前記ポジティブパルスの自動パルス
信号PRECHDQが発生されるので、図5に示されたプルダウ
ン用NMOSトランジスタ16がターンオンされる。これによ
り、図5に示されたラッチの入力端Xが論理“ロー”にな
ることによって、前記出力制御信号PTRSTは前記出力制
御クロックCLKDQに関係なく論理“ロー”にインアクテ
ィブされる。
る出力バッファ制御回路430では、前記待ち信号LATが論
理“ロー”にインアクティブされた時に、前記自動パル
ス発生部433により前記ポジティブパルスの自動パルス
信号PRECHDQが発生されるので、図5に示されたプルダウ
ン用NMOSトランジスタ16がターンオンされる。これによ
り、図5に示されたラッチの入力端Xが論理“ロー”にな
ることによって、前記出力制御信号PTRSTは前記出力制
御クロックCLKDQに関係なく論理“ロー”にインアクテ
ィブされる。
【００４５】以上のように、本発明を一実施の形態例を
挙げて限定的に説明したが、これに限定されず、本発明
の思想の範囲内で該分野の通常の知識を有する者により
本願発明に対する各種変形が可能なことは自明である。
挙げて限定的に説明したが、これに限定されず、本発明
の思想の範囲内で該分野の通常の知識を有する者により
本願発明に対する各種変形が可能なことは自明である。
【００４６】
【発明の効果】したがって、上述した本発明に係る半導
体メモリ装置及び出力バッファ制御回路は、外部クロッ
クが非正常レベルで入力されても正常な出力制御信号を
生じることができ、出力バッファを正常にディスエーブ
ルさせることができる。これにより、外部クロックが非
正常レベルで入力されても誤動作を防止できる長所があ
る。
体メモリ装置及び出力バッファ制御回路は、外部クロッ
クが非正常レベルで入力されても正常な出力制御信号を
生じることができ、出力バッファを正常にディスエーブ
ルさせることができる。これにより、外部クロックが非
正常レベルで入力されても誤動作を防止できる長所があ
る。
【図1】同期式DRAMにおける従来の出力バッファ及び出
力バッファ制御回路の回路図である。
力バッファ制御回路の回路図である。
【図2】同期式DRAMで外部クロックが正常レベルで入力
される場合の、図1に示す出力バッファ制御回路の各信
号の動作タイミング図である。
される場合の、図1に示す出力バッファ制御回路の各信
号の動作タイミング図である。
【図3】同期式DRAMで外部クロックが非正常レベルで入
力される場合の、図1に示す出力バッファ制御回路の各
信号の動作タイミング図である。
力される場合の、図1に示す出力バッファ制御回路の各
信号の動作タイミング図である。
【図4】本実施の形態に係る出力バッファ制御回路を備
える半導体メモリ装置の概略ブロック図である。
える半導体メモリ装置の概略ブロック図である。
【図5】図4に示す出力バッファ制御回路の一実施の形態
例を示す詳細回路図である。
例を示す詳細回路図である。
【図6】図4に示す出力バッファの一般の構成例を示す回
路図である。
路図である。
【図7】外部クロックが非正常レベルで入力される場合
の、図4の本実施の形態に係る半導体メモリ装置の各信
号の動作タイミング図である。
の、図4の本実施の形態に係る半導体メモリ装置の各信
号の動作タイミング図である。
410: メモリセルアレー 420: 出力バッファ 430: 出力バッファ制御回路 431: 出力制御信号発生部 433: 自動パルス発生部 440: 内部クロック発生部 450: 出力制御クロック発生部 460: 待ち信号発生部 CLK: 外部クロック CLKDQ: 出力制御クロック DOI: 出力データ LAT: 待ち信号 PCLK: 内部クロック PRECHDQ: 自動パルス信号 PTRST: 出力制御信号
Claims (18)
- 【請求項1】 外部クロックに応答して内部クロックを
生じる内部クロック発生部と、前記外部クロックに応答
して出力制御クロックを生じる出力制御クロック発生部
と、出力データの発生幅を決定する待ち信号を前記内部
クロックに応答して生じる待ち信号発生部と、前記待ち
信号を入力にし、前記出力制御クロックに応答して出力
制御信号を生じる出力制御信号発生部と、前記出力制御
信号がアクティブされる時にイネーブルされ前記出力制
御信号がインアクティブされる時にディスエーブルされ
る出力バッファとを備える半導体メモリ装置における出
力バッファ制御回路であって、 前記待ち信号を入力にして自動パルス信号を生じる自動
パルス発生部を備え、 前記出力制御信号発生部は、前記待ち信号を入力にし、
前記出力制御クロック及び前記自動パルス信号に応答し
て前記出力制御信号を生じることを特徴とする出力バッ
ファ制御回路。 - 【請求項2】 前記出力制御信号は、前記出力制御クロ
ックに応答してアクティブされ前記自動パルス信号に応
答してインアクティブされることを特徴とする請求項1
に記載の出力バッファ制御回路。 - 【請求項3】 前記自動パルス発生部は、 前記待ち信号を反転遅延させる反転遅延部と、 前記待ち信号及び前記反転遅延部の出力をNORゲーティ
ングして前記自動パルス信号を生じるNORゲートとを備
えることを特徴とする請求項1に記載の出力バッファ制
御回路。 - 【請求項4】 前記出力制御信号発生部は、 前記出力制御クロックに応答して前記待ち信号を出力端
に伝送する伝送ゲートと、 前記伝送ゲートの出力をラッチするラッチと、 前記ラッチの出力を反転させて前記出力制御信号を生じ
るインバータと、 前記自動パルス信号に応答して、前記ラッチの入力端を
プルダウンさせるプルダウントランジスタとを備えるこ
とを特徴とする請求項1に記載の出力バッファ制御回
路。 - 【請求項5】 半導体メモリ装置の出力バッファをイネ
ーブル及びディスエーブルするための出力制御信号を生
じる出力バッファ制御回路において、 入力信号を受けて自動パルス信号を生じる自動パルス発
生部と、 前記入力信号を受け、出力制御クロック及び前記自動パ
ルス信号に応答して前記出力制御信号を生じる出力制御
信号発生部とを備えることを特徴とする出力バッファ制
御回路。 - 【請求項6】 前記出力制御信号は、前記出力制御クロ
ックに応答してアクティブされ、前記自動パルス信号に
応答してインアクティブされることを特徴とする請求項
5に記載の出力バッファ制御回路。 - 【請求項7】 前記自動パルス発生部は、 前記入力信号を反転遅延させる反転遅延部と、 前記入力信号及び前記反転遅延部の出力をNORゲーティ
ングして前記自動パルス信号を生じるNORゲートとを備
えることを特徴とする請求項5に記載の出力バッファ制
御回路。 - 【請求項8】 前記出力制御信号発生部は、 前記出力制御クロックに応答して前記入力信号を出力端
に伝送する伝送ゲートと、 前記伝送ゲートの出力をラッチするラッチと、 前記ラッチの出力を反転させて前記出力制御信号を生じ
るインバータと、 前記自動パルス信号に応答して、前記ラッチの入力端を
プルダウンさせるプルダウントランジスタとを備えるこ
とを特徴とする請求項5に記載の出力バッファ制御回
路。 - 【請求項9】 メモリセルアレーと、 出力制御信号に応答して前記メモリセルアレーから読出
された出力データをバッファリングして外部に出力する
出力バッファと、 待ち信号を入力にして自動パルス信号を生じる自動パル
ス発生部と、 前記待ち信号を入力にし、出力制御クロック及び前記自
動パルス信号に応答して前記出力制御信号を生じる出力
制御信号発生部とを備えることを特徴とする半導体メモ
リ装置。 - 【請求項10】 外部クロックに応答し、内部回路を制御
する内部クロックを生じる内部クロック発生部と、 前記外部クロックに応答し、前記出力制御クロックを生
じる出力制御クロック発生部と、 前記内部クロックに応答し、前記待ち信号を生じる待ち
信号発生部をさらに備えることを特徴とする請求項9に
記載の半導体メモリ装置。 - 【請求項11】 前記出力制御信号は、前記出力制御クロ
ックに応答してアクティブされ、前記自動パルス信号に
応答してインアクティブされることを特徴とする請求項
9に記載の半導体メモリ装置。 - 【請求項12】 前記自動パルス発生部は、 前記待ち信号を反転遅延させる反転遅延部と、 前記待ち信号及び前記反転遅延部の出力をNORゲーティ
ングして前記自動パルス信号を生じるNORゲートとを備
えることを特徴とする請求項9に記載の半導体メモリ装
置。 - 【請求項13】 前記出力制御信号発生部は、 前記出力制御クロックに応答して前記待ち信号を出力端
に伝送する伝送ゲートと、 前記伝送ゲートの出力をラッチするラッチと、 前記ラッチの出力を反転させて前記出力制御信号を生じ
るインバータと、 前記自動パルス信号に応答して、前記ラッチの入力端を
プルダウンさせるプルダウントランジスタとを備えるこ
とを特徴とする請求項9に記載の半導体メモリ装置。 - 【請求項14】 外部クロックに応答して内部クロックを
生じる内部クロック発生部と、前記外部クロックに応答
して出力制御クロックを生じる出力制御クロック発生
部、出力データの発生幅を決定する待ち信号を前記内部
クロックに応答して生じる待ち信号発生部、及び出力制
御信号がアクティブされる時にイネーブルされ前記出力
制御信号がインアクティブ時にディスエーブルされる出
力バッファとを備える半導体メモリ装置における出力制
御信号発生方法であって、 (a)前記待ち信号を入力にして自動パルス信号を生成す
る段階と、 (b)前記待ち信号を入力にし、前記出力制御クロック及
び前記自動パルス信号に応答して前記出力制御信号を生
成する段階とを備えることを特徴とする出力制御信号発
生方法。 - 【請求項15】 前記出力制御信号は、前記出力制御クロ
ックに応答してアクティブされ、前記自動パルス信号に
応答してインアクティブされることを特徴とする請求項
14に記載の出力制御信号発生方法。 - 【請求項16】 前記(a)段階は、 前記待ち信号を反転遅延させる段階と、 前記待ち信号及び前記反転遅延部の出力を論理和し、そ
の結果を反転させて前記自動パルス信号として出力する
段階とを含むことを特徴とする請求項14に記載の出力制
御信号発生方法。 - 【請求項17】 前記(b)段階は、 前記出力制御クロックに応答して前記待ち信号を伝送す
る段階と、 前記伝送された値をラッチする段階と、 前記ラッチされた値を反転させて前記出力制御信号を出
力する段階と、 前記自動パルス信号に応答して、前記伝送された値を論
理“0”にさせる段階とを含むことを特徴とする請求項1
4に記載の出力制御信号発生方法。 - 【請求項18】 外部クロックに応答して生成される内部
クロックと出力期間中に生成される出力制御クロックに
同期して生成された出力制御信号が、アクティブの時に
イネーブルされインアクティブの時にディスエーブルさ
れる出力バッファを備える半導体メモリ装置における出
力制御信号発生方法であって、 前記内部クロックに同期してデータの出力期間に対応す
る所定期間だけ出力される待ち信号の終了をトリガにし
て、自動パルス信号を生成し、 前記出力制御信号を、前記待ち信号と前記出力制御クロ
ックによりアクティブにし、前記自動パルス信号により
インアクティブにすることを特徴とする出力制御信号発
生方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR98-35854 | 1998-09-01 | ||
| KR1019980035854A KR100297715B1 (ko) | 1998-09-01 | 1998-09-01 | 출력버퍼제어회로및출력제어신호발생방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000076860A true JP2000076860A (ja) | 2000-03-14 |
| JP3800478B2 JP3800478B2 (ja) | 2006-07-26 |
Family
ID=19549161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| KR100499405B1 (ko) * | 2002-11-25 | 2005-07-05 | 주식회사 하이닉스반도체 | 데이터 출력버퍼 제어회로 |
| US7053662B1 (en) * | 2003-02-26 | 2006-05-30 | Cypress Semiconductor Corporation | Method and circuit for high speed transmission gate logic |
| US7464282B1 (en) * | 2003-09-03 | 2008-12-09 | T-Ram Semiconductor, Inc. | Apparatus and method for producing dummy data and output clock generator using same |
| US7089439B1 (en) * | 2003-09-03 | 2006-08-08 | T-Ram, Inc. | Architecture and method for output clock generation on a high speed memory device |
| KR20130042244A (ko) * | 2011-10-18 | 2013-04-26 | 에스케이하이닉스 주식회사 | 신호 전달 회로 및 이를 포함하는 플립플롭 회로 |
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| US4974241A (en) * | 1989-03-31 | 1990-11-27 | Sgs-Thomson Microelectronics, Inc. | Counter employing exclusive NOR gate and latches in combination |
| US5146110A (en) * | 1991-05-22 | 1992-09-08 | Samsung Electronics Co., Ltd. | Semiconductor memory with substrate voltage generating circuit for removing unwanted substrate current during precharge cycle memory mode of operation |
| US5280203A (en) * | 1992-05-15 | 1994-01-18 | Altera Corporation | Look-ahead asynchronous register set/reset in programmable logic device |
-
1998
- 1998-09-01 KR KR1019980035854A patent/KR100297715B1/ko not_active IP Right Cessation
-
1999
- 1999-03-18 TW TW088104234A patent/TW418402B/zh not_active IP Right Cessation
- 1999-05-26 JP JP14698899A patent/JP3800478B2/ja not_active Expired - Fee Related
- 1999-08-20 US US09/378,099 patent/US6232797B1/en not_active Expired - Lifetime
Also Published As
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|---|---|
| TW418402B (en) | 2001-01-11 |
| US6232797B1 (en) | 2001-05-15 |
| KR100297715B1 (ko) | 2001-08-07 |
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